KR960039386A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 2개의 n 채널 인핸스먼트형 개폐 트랜지스터(SW)는 공통 드레인 영역(23b)을 공유하는 방식으로 작용 면적(21a) 상에 제조되며, 게이트 전극(23d)는 비트 라인(BL)이 공통 드레인 영역(23b)과 접점 정공(27)을 통해 접촉중에 직접적으로 유지되도록 하기 위해 공통 드레인 영역 위로 접점 정공(27)을 한저하는 절연 벽 구조물(26) 내에 봉입된다.

Description

반도체 기억 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 다이내믹 랜덤 액세스 기억 장치의 부품 소자의 레이아웃을 나타내는 평면도.

Claims (6)

  1. 반도체 기판의 제1 표면부 내에 형성된 개폐 트랜지스터, 상기 축적 커패시터에 전기적으로 접속된 소스 영역(23a), 상기 반도체 기판의 제2 표면부 내에 형성되고, 상기 소스 영역과 일정한 간격을 두고 위치하는 드레인 영역(23b), 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판의 제3 표면부 상에 형성된 제1 게이트 절연층(23c) 및 상기 제1게이트 절연층 상에 형성되고 워드 라인(WL)의 일부를 형성하는 제1 게이트 구조물(23d)를 갖는 일련의 개폐 트랜지스터(SW) 및 전기적으로 접속된 축적 커패시터(CP)를 각각 갖는 복수개의 메모리 셀(MC)를 포함하는 메모리 셀 어레이; 상기 드레인 영역(23b)과 접촉 중에 각각 유지되는 복수개의 비트 라인(BL); 및 상기 비트 라인을 피복하는 제1 인터-레벨 절연층(28)으로 이루어진 반도체 기억 장치에 있어서, 복수개의 절연 벽 구조물(26)이 각각 상기 게이트 절연층과 함께 상기 게이트 구조물을 둘러싸고 상기 비트 라인 중의 하나가 상기 드레인 영역과 접촉 중에 유지되도록 상기 드레인 영역을 각각 노출시키는 접촉창을 한정함을 특징으로 하는 반도체 기판(21) 상에 제조된 반도체 기억 장치.
  2. 제1항에 있어서, 상기 반도체 기판의 제5 표면부 상에 형성된 제2 게이트 절연층(25d), 상기 제2 게이트 절연층 상에 형성되고, 상기 복수개의 절연 벽 구조물(26)중의 하나에 봉입된 제2 게이트 구조물(25d), 상기 제2 게이트 구조물과 자기 정렬 방식으로 상기 반도체 기판의 제5 표면부 내에 형성된 소량 도프된 소스 영역(32), 상기 복수개의 절연 벽 구조물(26) 중의 하나와 자기 정렬 방식으로 상기 소량 도프된 소스 영역(32) 내에 내포된 다량 도프된 소스 영역(34), 상기 제2 게이트 구조물과 자기 정렬 방식으로 상기 반도체 기판의 제6 표면부내에 형성된 소량 도프된 드레인 영역(32), 상기 복수개의 절연 벽 구조물(26) 중의 하나와 자기 정렬 방식으로 내포된 다량 도프된 드레인 영역(34)를 갖고, 주변 회로의 일부를 형성하는 1개 이상의 전계 효과 트랜지스터(FET1/FET2)를 부가로 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 소량 도프된 소스 영역(32) 및 상기 소량 도프된 드레인 영역(32)이 상기 다량 도프된 소스 영역(34) 및 상기 다량 도프된 드레인 영역(34)과 함께 소량 도프된 드레인 구조물을 형성하고, 상기 개폐 트랜지스터의 상기 소스 영역(23a) 및 상기 드레인 영역(23b)이 상기 소량 도프된 소스 영역(32) 및 상기 소량 도프된 드레인 영역(32)에 대한 도펀트 농도에 있어서 거의 동일한 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 축적 커패시터(CP)가 상기 제1 인터-레벨 절연층(38) 상에서 제조되고, 제2 인터-레벨 절연층(29)으로 피복된 종류의 스택된 축적 커패시터인 것을 특징으로 하는 반도체 기억 장치.
  5. a) 반도체 기판(21)의 표면 상에 1개 이상의 제1 작용면적(21a)을 형성하는 단계; b) 상기 제1 작용 면적(21a) 상에 제1 게이트 절연층(23c)을 형성하는 단계; c) 상기 제1 게이트 절연층 위로 제1 전도층을 형성하는 단계; d) 상기 제1 도전층 위로 제1 절연층을 형성하는 단계; e) 상기 제1 게이트 절연층(23c) 상에 형성되고, 상호 일정한 간격을 두고 위치하는 상부 절연 벽(26a) 및 상기 상부 절연 벽(26a)에 의해 중첩된 제1 게이트 구조물(23d)로 상기 제1 절연층 및 상기 제1 전도층을 패턴화시키는 단계; f) 상기 제1 게이트 구조물(23d)과 자기 정렬 방식으로 공통 드레인 영역(23b)과 소스 영역(23a)을 형성하도록 상기 제1작용 면적(21a)으로 제1 도펀트 불순물을 도입하는 단계; g) 상기 공통 드레인 영역(23b)을 노출시키는 접촉 창(27)을 한정하는 상기 측면 절연 벽(26b)과 상기 상부 절연 벽(26a)으로 구성된 제1 절연 벽 구조물(26) 내에 상기 제1 게이트 구조물(23d)을 개별적으로 봉입하기 위해 상기 제1 게이트 구조물의 양측 표면 상에 측면 절연 벽(26b)을 형성하는 단계; h) 상기 공통 드레인 영역(23b)과 상기 전도 창(27)을 통해 접촉 중에 유지되도록 상기 절연 벽 구조물 위로 제2 전도층을 형성하는 단계; i) 비트 라인(BL)으로 상기 제2 전도층을 패턴화시키는 단계; j) 상기 비트 라인(BL)을 제1 인터-레벨 절연층(28)으로 피복시키는 단계; k) 상기 공통 드레인 영역(23b)과 상기 제1 인터-레벨 절연층(28) 내에 형성된 접점 정공(28a)을 통해 접촉 중에 유지되는 축적 노드 전극(24a)을 갖는 스택된 축적 커패시터(CP)를 제1 인터-레벨 절연층 상에 제조하는 단계; 및 l) 상기 스택된 축적 커패시터(CP)를 제2 인터-레벨 절연층(29)으로 피복시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 도펀트 불순물이 상기 단계 f)의 제2 게이트 절연층(25c) 상에 제2 게이트 구조물(25d)과 자기 정렬 방식으로 소량 도프된 소스 영역(32) 및 소량 도프된 드레인 영역(32)을 형성하도록 상기 반도체 기판의 제2 작용 면적(21b)에 부가로 도입되고, 상기 방법이 상기 단계 g)와 상기 단계 h) 사이에상기 제1 절연 벽 구조물(26)과 함께 동시에 형성된 제2 절연 벽 구조물(26)과 자기 정렬 방식으로 상기 제2 작용 면적(21b)으로 제2 도펀트 불순물을 도입시키는 단계를 부가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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