JPS62114224A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62114224A JPS62114224A JP25524185A JP25524185A JPS62114224A JP S62114224 A JPS62114224 A JP S62114224A JP 25524185 A JP25524185 A JP 25524185A JP 25524185 A JP25524185 A JP 25524185A JP S62114224 A JPS62114224 A JP S62114224A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- patterns
- circuit operation
- etching
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造に関し、特にフォトレジスト
工程とエラチン夛工程に於けるパターン精度の改善に関
するものである。
工程とエラチン夛工程に於けるパターン精度の改善に関
するものである。
従来の半導体装置は、一般に半導体基板を酸化または半
導体基板上に気層成長法や蒸着等によって一定の薄膜を
形成し、ついでフォトレジストを使用して任意の形状を
薄膜上に転写した後、不要部分の前記薄膜をエツチング
、除去する工程と、半導体基板内に熱拡散またはイオン
注入法によって、不純物を導入する工程を組み合せて行
なうことによシ、所望の回路動作を実現する半導体装置
が得られる。
導体基板上に気層成長法や蒸着等によって一定の薄膜を
形成し、ついでフォトレジストを使用して任意の形状を
薄膜上に転写した後、不要部分の前記薄膜をエツチング
、除去する工程と、半導体基板内に熱拡散またはイオン
注入法によって、不純物を導入する工程を組み合せて行
なうことによシ、所望の回路動作を実現する半導体装置
が得られる。
前述した半導体装置の製造過程で、まず第１に７オトレ
ジストを使用して任意のパターンを半導体基板上に転写
する時点で、レジストパターン寸法にばらつきが生じる
。第２に上記のフォトレジストを耐エツチングマスクと
して薄膜をエツチングする場合に所望の薄膜パターン寸
法に再度ばらつきが生じる。
ジストを使用して任意のパターンを半導体基板上に転写
する時点で、レジストパターン寸法にばらつきが生じる
。第２に上記のフォトレジストを耐エツチングマスクと
して薄膜をエツチングする場合に所望の薄膜パターン寸
法に再度ばらつきが生じる。
ばらつき量は、パターン密度に大きく依在し、かつ第１
のフォトレジストへの任意のパターン転写時に於けるば
らつきが支配的である。また、ばらつき量のパターン密
度依存性は、例としてボン型フォトレジストを使用した
場合残存させるパターン密度の疎な部位で、残存パター
ンの寸法の減少が太きい。残存させるパターン密度の密
な部位でも寸法の減少は起るものの、その絶対値は非常
に小さい。また、同一のパターンが均等に配置されてい
ても、パターンの集合の最外部の寸法が大きく変動する
欠点を有している。上記の現象で、ポジ型フォトレジス
トを使用した場合を図示したのが第２図である。
のフォトレジストへの任意のパターン転写時に於けるば
らつきが支配的である。また、ばらつき量のパターン密
度依存性は、例としてボン型フォトレジストを使用した
場合残存させるパターン密度の疎な部位で、残存パター
ンの寸法の減少が太きい。残存させるパターン密度の密
な部位でも寸法の減少は起るものの、その絶対値は非常
に小さい。また、同一のパターンが均等に配置されてい
ても、パターンの集合の最外部の寸法が大きく変動する
欠点を有している。上記の現象で、ポジ型フォトレジス
トを使用した場合を図示したのが第２図である。
第２図（ａ）は設計上でのパターンである。第２図（ｂ
）は半導体基板上に７オトレジストエ程を経て薄膜のエ
ツチングが終了した状態である。第２図（ｂ）の破線は
、設計上のパターンを仮に示しである。
）は半導体基板上に７オトレジストエ程を経て薄膜のエ
ツチングが終了した状態である。第２図（ｂ）の破線は
、設計上のパターンを仮に示しである。
第２図（ａ）ではパターン１〜７は、すべて同寸法であ
る。第２図（ｂ）では、各パターンが上述の理由により
寸法変動を起している。この為、回路動作上の電気的特
性にも大きく影響する。
る。第２図（ｂ）では、各パターンが上述の理由により
寸法変動を起している。この為、回路動作上の電気的特
性にも大きく影響する。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例である。第１図（ａ）は設計上
のパターンで１〜７は回路動作上必要なパターン、たと
えば容量形成の為の電極板の形状とする。８は１〜７の
パターン密度調整用のパターンである。図から明らかな
様に、電極板１〜７はバター７８により周辺との条件が
統一化されている。
のパターンで１〜７は回路動作上必要なパターン、たと
えば容量形成の為の電極板の形状とする。８は１〜７の
パターン密度調整用のパターンである。図から明らかな
様に、電極板１〜７はバター７８により周辺との条件が
統一化されている。
これにより、フォトレジスト工程エツチング工程を終了
しまた状態、第１図（ｂ）に示す様に、パターン８に変
動が有っても電極板１〜７の形状は設計値により近い値
のものになる。パターン密度調整用のパターンは、回路
動作上問題があれば、エツチング除去することも可能で
ある。
しまた状態、第１図（ｂ）に示す様に、パターン８に変
動が有っても電極板１〜７の形状は設計値により近い値
のものになる。パターン密度調整用のパターンは、回路
動作上問題があれば、エツチング除去することも可能で
ある。
本発明は、回路動作上必要な任意パターンの周辺を囲む
様なダミーのパターンを有している。
様なダミーのパターンを有している。
以上説明したように、本発明は回路動作上必要な能動的
パターンをパターン密度に起因する寸法変動を低減する
為の、ダミーのパターン配置してパターン密度を一定化
することによ）、回路動作上必要な能動的パターンの絶
対精度及び相対精度を向上させ、半導体装置の動作特性
を改善できる効果が有る。
パターンをパターン密度に起因する寸法変動を低減する
為の、ダミーのパターン配置してパターン密度を一定化
することによ）、回路動作上必要な能動的パターンの絶
対精度及び相対精度を向上させ、半導体装置の動作特性
を改善できる効果が有る。
一ンを転写した状態である。
第２図（ａ）、 （ｂ）は第１図に示した本発明のダミ
ー１〜７・・・・・・回路パターン、８・・・−・・調
整用パターン。 代理人 弁理士 内 原 晋４゛ふ１４ ５
ど ８ 第１図
ー１〜７・・・・・・回路パターン、８・・・−・・調
整用パターン。 代理人 弁理士 内 原 晋４゛ふ１４ ５
ど ８ 第１図
Claims (1)
- パターン密度調整用パターンを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524185A JPS62114224A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524185A JPS62114224A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114224A true JPS62114224A (ja) | 1987-05-26 |
| JPH0564850B2 JPH0564850B2 (ja) | 1993-09-16 |
Family
ID=17275995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25524185A Granted JPS62114224A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114224A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010777A1 (de) * | 1997-08-21 | 1999-03-04 | Siemens Aktiengesellschaft | Anordnung zur übertragung von strukturen |
| JP2008258542A (ja) * | 2007-04-09 | 2008-10-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835770A (ja) * | 1971-09-03 | 1973-05-26 | ||
| JPS5310936A (en) * | 1976-07-19 | 1978-01-31 | Hitachi Ltd | Memory and its applying method |
| JPS5947463A (ja) * | 1982-08-16 | 1984-03-17 | ア−ムストロング・ワ−ルド・インダストリ−ス・インコ−ポレ−テツド | 不織ウエブを形成する方法および装置 |
| JPS60177669A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体メモリ装置 |
-
1985
- 1985-11-13 JP JP25524185A patent/JPS62114224A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835770A (ja) * | 1971-09-03 | 1973-05-26 | ||
| JPS5310936A (en) * | 1976-07-19 | 1978-01-31 | Hitachi Ltd | Memory and its applying method |
| JPS5947463A (ja) * | 1982-08-16 | 1984-03-17 | ア−ムストロング・ワ−ルド・インダストリ−ス・インコ−ポレ−テツド | 不織ウエブを形成する方法および装置 |
| JPS60177669A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010777A1 (de) * | 1997-08-21 | 1999-03-04 | Siemens Aktiengesellschaft | Anordnung zur übertragung von strukturen |
| JP2008258542A (ja) * | 2007-04-09 | 2008-10-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564850B2 (ja) | 1993-09-16 |
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