JP2000183284A - キャパシタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 寄生容量の値の変動を招く恐れのある設計修
正によるキャパシタの電極面積の変更を行うことなく、
またデバイスの不純物プロファイルを変化させる熱酸化
条件の変更を行うことなく、回路毎に所望のキャパシタ
の容量を調整することが可能なキャパシタ及びその製造
方法を提供することを目的とする。 【解決手段】 第１及び第２のキャパシタ１４ａ、１４
ｂにおいて、追加の不純物を選択的に添加する工程を設
けることにより、第２のキャパシタ１４ｂの第２の下部
電極１６ｂに含有されている不純物の濃度が第１のキャ
パシタ１４ａの第１の下部電極１６ａに含有されている
不純物の濃度よりも高くなり、同一の熱酸化によって第
２の下部電極１６ｂ表面のみが増速酸化され、第２の下
部電極１６ｂ上に形成される第２のキャパシタ酸化膜１
８ｂの膜厚が第１の下部電極１６ａ上に形成される第１
のキャパシタ酸化膜１８ａの膜厚よりも厚くなってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャパシタ及びその
製造方法に関するものである。

【０００２】

【従来の技術】従来のＬＳＩ（大規模集積回路）におい
て、トランジスタ等と共に形成されるキャパシタは、一
般に、導電性の第１ポリシリコン層からなる下部電極
と、この下部電極上に形成されたキャパシタ酸化膜と、
このキャパシタ酸化膜上に形成された導電性の第２ポリ
シリコン層からなる上部電極とから構成される。また、
こうしたキャパシタは、通常、導電性の第１ポリシリコ
ン層を所定の形状にパターニングして下部電極を形成す
る工程と、この下部電極の表面を熱酸化して、下部電極
上にキャパシタ酸化膜を形成する工程と、このキャパシ
タ酸化膜上に導電性の第２ポリシリコン層を堆積した
後、この導電性の第２ポリシリコン層を所定の形状にパ
ターニングして上部電極を形成する工程と、によって作
製される。

【０００３】そして、こうしたキャパシタの容量Ｃは、
次の式によって表される。 Ｃ＝ε₀ ・ε・（Ｓ／ｔ） 但し、ε₀ ：真空の誘電率 ε ：キャパシタ酸化膜の比誘電率 Ｓ ：電極面積 ｔ ：キャパシタ酸化膜の膜厚

【０００４】ところで、実際にＬＳＩを作製する場合、
ＬＳＩに搭載するキャパシタの容量Ｃを当初の設計値か
ら変更する必要に迫られる場合がある。このような場合
に、キャパシタの容量Ｃを調整する方法の一つとして、
設計修正を行い、キャパシタの電極面積Ｓを変更する方
法がある。また、キャパシタの容量Ｃを調整する他の方
法として、下部電極の表面を熱酸化する際の条件を変更
して、下部電極上に形成するキャパシタ酸化膜の膜厚ｔ
を変更する方法がある。

【０００５】

【発明が解決しようとする課題】しかし、設計修正を行
ってキャパシタの電極面積Ｓを変更する場合には、その
周辺の配線等の変更も必要になる。そして、それに伴
い、キャパシタ自体の容量Ｃ以外の寄生容量の値が変動
するなど、ＬＳＩの特性変動を招く不確定要素を発生さ
せるという問題が生じる。また、キャパシタ酸化膜の膜
厚ｔを変更するために下部電極の表面を熱酸化する際の
条件を変更する場合には、それまでの工程において既に
形成したデバイスの不純物プロファイルを変化させるこ
とになり、やはりＬＳＩの特性変動を招く恐れがあると
いう問題が生じる。また、この方法によっては、ＬＳＩ
を構成する複数の回路における複数のキャパシタの容量
Ｃが一括して変更されることになり、回路毎に所望のキ
ャパシタの容量Ｃを調整することができないという問題
も生じる。

【０００６】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、寄生容量の値の変動を招く恐れのある
設計修正によるキャパシタの電極面積の変更を行うこと
なく、またデバイスの不純物プロファイルを変化させる
下部電極表面の熱酸化条件の変更を行うことなく、回路
毎に所望のキャパシタの容量を調整することが可能なキ
ャパシタ及びその製造方法を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記課題は、以下の本発
明に係るキャパシタ及びその製造方法により達成され
る。即ち、請求項１に係るキャパシタは、絶縁層上に形
成された導電性の第１ポリシリコン層からなる第１及び
第２の下部電極と、これら第１及び第２の下部電極上に
それぞれ第１及び第２のキャパシタ酸化膜を介して形成
された導電性の第２ポリシリコン層からなる第１及び第
２の上部電極と、を有するキャパシタであって、第２の
下部電極に含有される不純物の濃度が第１の下部電極に
含有される不純物の濃度よりも高く、第２のキャパシタ
酸化膜の膜厚が第１のキャパシタ絶縁膜の膜厚よりも厚
いことを特徴とする。

【０００８】このように請求項１に係るキャパシタにお
いては、導電性の第１ポリシリコン層からなる第１の下
部電極、導電性の第２ポリシリコン層からなる第１の上
部電極、及びこれら第１の下部電極と第１の上部電極と
に挟まれた第１のキャパシタ酸化膜から構成される第１
のキャパシタと、導電性の第１ポリシリコン層からなる
第２の下部電極、導電性の第２ポリシリコン層からなる
第２の上部電極、及びこれら第２の下部電極と第２の上
部電極とに挟まれた第２のキャパシタ酸化膜から構成さ
れる第２のキャパシタとが形成されており、これら第１
及び第２のキャパシタを比較すると、第２のキャパシタ
の第２のキャパシタ酸化膜の膜厚が第１のキャパシタの
第１のキャパシタ絶縁膜の膜厚よりも厚くなっているた
め、たとえ電極面積が同一であっても、異なる値の容量
が得られる。

【０００９】また、請求項２に係るキャパシタの製造方
法は、絶縁層上に、導電性の第１ポリシリコン層からな
る下部電極を形成する工程と、この下部電極に、追加の
不純物を添加する工程と、下部電極の表面を熱酸化し
て、この下部電極上にキャパシタ酸化膜を形成する工程
と、このキャパシタ酸化膜上に、導電性の第２ポリシリ
コン層からなる上部電極を形成する工程と、を有するこ
とを特徴とする。

【００１０】このように請求項２に係るキャパシタの製
造方法においては、導電性の第１ポリシリコン層からな
る下部電極に追加の不純物を添加することにより、この
下部電極の不純物濃度が従前よりも高くなる。ところ
で、ポリシリコン層の表面を熱酸化する場合、ポリシリ
コン層に添加されている不純物の濃度が高い程、酸化速
度が速くなる増速酸化という現象が生じる。このため、
従前よりも不純物濃度が高くなった下部電極の表面は増
速酸化されて、キャパシタ酸化膜の膜厚が従前よりも厚
くなり、形成されるキャパシタの容量は従前の容量より
も小さくなる。従って、キャパシタの容量を当初の設計
値から変更する必要が生じた場合においても、設計修正
によって寄生容量値を変動させる恐れのあるキャパシタ
の電極面積の変更を行うことなく、また既に形成されて
いるデバイスの不純物プロファイルを変化させる恐れの
ある熱酸化条件の変更を行うことなく、キャパシタの容
量が調整される。しかも、このキャパシタの容量の調整
は、例えばＬＳＩの複数の回路に組み込まれている全て
のキャパシタを対象に一括して行ってもよいし、複数の
回路に組み込まれている特定のキャパシタを対象に行っ
てもよいし、特定の回路に組み込まれているキャパシタ
を対象に行ってもよい。

【００１１】また、請求項３に係るキャパシタの製造方
法は、絶縁層上に導電性の第１ポリシリコン層からなる
第１の下部電極を形成すると共に、この第１の下部電極
に含有される不純物の濃度よりも高濃度の不純物を含有
している導電性の第１ポリシリコン層からなる第２の下
部電極を形成する第１の工程と、これら第１及び第２の
下部電極表面を熱酸化して、第１及び第２の下部電極上
にそれぞれ第１及び第２のキャパシタ酸化膜を形成する
第２の工程と、これら第１及び第２のキャパシタ酸化膜
上にそれぞれ導電性の第２ポリシリコン層からなる第１
及び第２の上部電極を形成する第３の工程と、を有する
ことを特徴とする。

【００１２】このように請求項３に係るキャパシタの製
造方法においては、導電性の第１ポリシリコン層からな
る第１の下部電極を形成すると共に、この第１の下部電
極に含有される不純物の濃度よりも高濃度の不純物を含
有している導電性の第１ポリシリコン層からなる第２の
下部電極を形成することにより、これら第１及び第２の
下部電極表面を同一工程において同一条件で熱酸化して
も、ポリシリコン層の表面を熱酸化する際の酸化速度は
添加されている不純物の濃度が高いほど増速されるとい
う現象が生じて、第１の下部電極よりも相対的に不純物
濃度の高い第２の下部電極の表面の増速酸化が進み、第
２の下部電極上に形成される第２のキャパシタ酸化膜の
膜厚が第１の下部電極上に形成される第１のキャパシタ
酸化膜の膜厚よりも厚くなる。このため、第２の下部電
極、第２の上部電極、及びこれら第２の下部電極と第２
の上部電極とに挟まれた第２のキャパシタ酸化膜から構
成される第２のキャパシタと、第１の下部電極、第１の
上部電極、及びこれら第１の下部電極と第１の上部電極
とに挟まれた第１のキャパシタ酸化膜から構成される第
１のキャパシタとを比較すると、第１及び第２のキャパ
シタの電極面積が同一であっても、第２のキャパシタの
容量が第１のキャパシタの容量よりも小さくなる。従っ
て、電極面積が同一となるパターン設計を行っても、例
えば回路毎に容量の異なるキャパシタが同一工程によっ
て同時に形成される。

【００１３】なお、上記請求項３記載のキャパシタの製
造方法において、導電性の第１ポリシリコン層からなる
第１の下部電極を形成すると共に、この第１の下部電極
に含有される不純物の濃度よりも高濃度の不純物を含有
している導電性の第１ポリシリコン層からなる第２の下
部電極を形成する際には、先ず、絶縁層上に導電性の第
１ポリシリコン層を堆積した後、この第１ポリシリコン
層の所定の領域に選択的に追加の不純物を添加し、続い
て、この第１ポリシリコン層を所定の形状にパターニン
グして、追加の不純物が添加されていない領域の第１ポ
リシリコン層から第１の下部電極を形成すると共に、追
加の不純物が添加されている領域の第１ポリシリコン層
から第２の下部電極を形成する方法を採用すればよい。

【００１４】或いはまた、先ず、絶縁層上に導電性の第
１ポリシリコン層を堆積した後、この第１ポリシリコン
層を所定の形状にパターニングして、第１ポリシリコン
層からなる第１及び第２の下部電極をそれぞれ形成し、
続いて、この第２の下部電極のみに選択的に追加の不純
物を選択的に添加する方法を採用してもよい。

【００１５】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
形態に係るキャパシタを示す断面図であり、図２〜図７
はそれぞれ図１のキャパシタの第１の製造方法を説明す
るための工程断面図であり、図８〜図１３はそれぞれ図
１のキャパシタの第２の製造方法を説明するための工程
断面図であり、図１４はポリシリコン層表面を熱酸化す
る際のポリシリコン層に添加されている不純物濃度と形
成されるシリコン酸化膜の膜厚との関係を示すグラフで
ある。

【００１６】図１に示されるように、Ｓｉ（シリコン）
基板１０の素子領域においては、例えばＬＳＩを構成す
る各種のトランジスタ等（図示せず）が形成されてお
り、その周囲の素子分離領域には、ＬＯＣＯＳ（Local
Oxidation of Silicon）膜１２が形成されている。そし
て、このＬＯＣＯＳ膜１２上には、例えば互いに異なる
回路に属する第１のキャパシタ１４ａ及び第２のキャパ
シタ１４ｂがそれぞれ形成されている。

【００１７】第１のキャパシタ１４ａは、ＬＯＣＯＳ膜
１２上に形成された導電性の第１ポリシリコン層からな
る第１の下部電極１６ａ、この第１の下部電極１６ａ上
に形成された第１のキャパシタ酸化膜１８ａ、及びこの
第１のキャパシタ酸化膜１８ａ上に形成された導電性の
第２ポリシリコン層からなる第１の上部電極２０ａから
構成されている。同様に、第２のキャパシタ１４ｂは、
ＬＯＣＯＳ膜１２上に形成された導電性の第１ポリシリ
コン層からなる第２の下部電極１６ｂ、この第２の下部
電極１６ｂ上に形成された第２のキャパシタ酸化膜１８
ｂ、及びこの第２のキャパシタ酸化膜１８ｂ上に形成さ
れた導電性の第２ポリシリコン層からなる第２の上部電
極２０ｂから構成されている。

【００１８】そして、これら第１及び第２のキャパシタ
１４ａ、１４ｂにおいて、第２のキャパシタ１４ｂの第
２の下部電極１６ｂに含有されている不純物の濃度が第
１のキャパシタ１４ａの第ａの下部電極１６ａに含有さ
れている不純物の濃度よりも高くなっており、また第２
のキャパシタ１４ｂの第２のキャパシタ酸化膜１８ｂの
膜厚が第１のキャパシタ１４ａの第１のキャパシタ酸化
膜１８ａの膜厚よりも厚くなっている点に特徴がある。

【００１９】次に、図１に示される第１及び第２のキャ
パシタ１４ａ、１４ｂの第１の製造方法を、図２〜図７
を用いて説明する。先ず、Ｓｉ基板１０の素子分離領域
に、選択酸化法によりＬＯＣＯＳ膜１２を形成した後、
このＬＯＣＯＳ膜１２によって分離された素子領域に、
ＬＳＩを構成する各種のデバイス（図示せず）を形成す
る。続いて、ＬＯＣＯＳ膜１２上に導電性の第１ポリシ
リコン層２２を形成する。なお、この導電性の第１ポリ
シリコン層２２を形成する際には、例えばＣＶＤ（Chem
ical Vapor Deposition ；気相成長）法により所定の不
純物が添加されたポリシリコン層を堆積する方法を用い
てもよいし、或いはまた、ＣＶＤ法により不純物が添加
されていないポリシリコン層を堆積した後、イオン注入
法により所定の不純物イオンを注入する方法を用いても
よい（図２参照）。

【００２０】次いで、基体全面にレジスト２４を塗布し
た後、フォトリソグラフィ技術を用いてこのレジスト２
４を所定の形状にパターニングし、第２のキャパシタ１
４ｂの形成予定領域に開口部２６を設ける。

【００２１】続いて、この開口部２６を設けたレジスト
２４をマスクとして、図中に矢印で表したように、例え
ばＢＦ₂ やＰ等の既に第１ポリシリコン層２２に添加さ
れている不純物と同じアクセプタ型又はドナー型の不純
物のイオン注入を行い、開口部２６内に露出する第１ポ
リシリコン層２２に追加の不純物イオンを選択的に注入
する。こうして、第１ポリシリコン層２２の中に、追加
の不純物イオンが注入されていない領域２２ａと追加の
不純物イオンが注入されている領域２２ｂとを形成する
（図３参照）。

【００２２】次いで、レジスト２４を除去する（図４参
照）。次いで、基体全面に再びレジスト（図示せず）を
塗布した後、フォトリソグラフィ技術を用いて所定の形
状にパターニングしたレジストをマスクとして、第１ポ
リシリコン層２２を選択的にエッチングする。こうし
て、第１ポリシリコン層２２を所定の形状にパターニン
グして、追加の不純物イオンが注入されていない領域２
２ａからなる第１の下部電極１６ａと、追加の不純物イ
オンが注入されている領域２２ｂからなる第１の下部電
極１６ｂとを形成する（図５参照）。

【００２３】次いで、酸素雰囲気中における熱処理を行
い、第２の下部電極１６ｂに注入した不純物イオンを活
性化すると共に、第１及び第２の下部電極１６ａ、１６
ｂ表面を熱酸化して、第１の下部電極１６ａ上に第１の
キャパシタ酸化膜１８ａを形成すると共に、第２の下部
電極１６ｂ上に第２のキャパシタ酸化膜１８ｂを形成す
る。

【００２４】ところで、図１４のグラフに示されるよう
に、ポリシリコン層表面を熱酸化する場合には、ポリシ
リコン層に添加されている不純物の濃度が高い程、酸化
速度が速くなる増速酸化という現象が生じる。なお、こ
の図１４のグラフにおいては、横軸にポリシリコン層に
注入された不純物のドーズ量をとり、縦軸にこのポリシ
リコン層表面を熱酸化して形成するシリコン酸化膜の膜
厚をとる。但し、このシリコン酸化膜の膜厚は、このシ
リコン酸化膜をキャパシタ酸化膜とするキャパシタを形
成し、そのキャパシタの容量値から算出した換算膜厚で
ある。

【００２５】このため、第１ポリシリコン層２２からな
る第１及び第２の下部電極１６ａ、１６ｂ表面を熱酸化
して、第１及び第２の下部電極１６ａ、１６ｂ上にそれ
ぞれ第１及び第２のキャパシタ酸化膜１８ａ、１８ｂを
形成する際、第２の下部電極１６ｂに添加されている不
純物の濃度は、追加の不純物イオンが注入された分だ
け、第１の下部電極１６ａに添加されている不純物の濃
度よりも高くなっていることから、第２の下部電極１６
ｂ表面の熱酸化が第１の下部電極１６ａ表面の熱酸化よ
りも増速されて進み、第２の下部電極１６ｂ上の第２の
キャパシタ酸化膜１８ｂの膜厚が第１の下部電極１６ａ
上の第１のキャパシタ酸化膜１８ａの膜厚よりも厚くな
る（図６参照）。

【００２６】次いで、基体全面に導電性の第２ポリシリ
コン層を形成した後、第１ポリシリコン層２２を所定の
形状にパターニングした場合と同様にして、この第２ポ
リシリコン層を所定の形状にパターニングし、ＬＯＣＯ
Ｓ膜１２及び第１のキャパシタ酸化膜１８ａ上の導電性
の第２ポリシリコン層からなる第１の上部電極２０ａを
形成すると共に、ＬＯＣＯＳ膜１２及び第２のキャパシ
タ酸化膜１８ｂ上の導電性の第２ポリシリコン層からな
る第２の上部電極２０ｂを形成する。

【００２７】なお、この導電性の第２ポリシリコン層を
形成する際には、例えばＣＶＤ法により所定の不純物が
添加されたポリシリコン層を堆積する方法を用いてもよ
いし、或いはまた、ＣＶＤ法により不純物が添加されて
いないポリシリコン層を堆積した後、イオン注入法によ
り所定の不純物イオンを注入し、更にこの注入した不純
物イオンを活性化する熱処理を行う方法を用いてもよ
い。

【００２８】こうして、ＬＯＣＯＳ膜１２上に形成され
た第１の下部電極１６ａ、この第１の下部電極１６ａ上
に形成された第１のキャパシタ酸化膜１８ａ、及びこの
第１のキャパシタ酸化膜１８ａ上に形成された第１の上
部電極２０ａから構成される第１のキャパシタ１４ａを
形成すると共に、ＬＯＣＯＳ膜１２上に形成された第２
の下部電極１６ｂ、この第２の下部電極１６ｂ上に形成
され、第１のキャパシタ酸化膜１８ａよりも厚い膜厚の
第２のキャパシタ酸化膜１８ｂ、及びこの第２のキャパ
シタ酸化膜１８ｂ上に形成された第２の上部電極２０ｂ
から構成される第２のキャパシタ１４ｂを形成する（図
７参照）。

【００２９】次に、図１に示される第１のキャパシタ１
４ａ及び第２のキャパシタ１４ｂの第２の製造方法を、
図８〜図１３を用いて説明する。先ず、上記第１の製造
方法における図２に示す工程の場合と同様にして、Ｓｉ
基板１０の素子分離領域にＬＯＣＯＳ膜１２を形成した
後、このＬＯＣＯＳ膜１２によって分離された素子領域
にＬＳＩを構成する各種のデバイス（図示せず）を形成
し、続いて、ＬＯＣＯＳ膜１２上に導電性の第１ポリシ
リコン層２２を形成する（図８参照）。

【００３０】次いで、基体全面にレジスト（図示せず）
を塗布した後、フォトリソグラフィ技術を用いて所定の
形状にパターニングしたレジストをマスクとして、第１
ポリシリコン層２２を選択的にエッチングする。こうし
て、第１ポリシリコン層２２を所定の形状にパターニン
グして、第１のキャパシタ１４ａの形成予定領域の第１
ポリシリコン層２２からなる第１の下部電極１６ａと、
第２のキャパシタ１４ｂの形成予定領域の第１ポリシリ
コン層２２からなる第２の下部電極１６ｂとを形成する
（図９参照）。

【００３１】次いで、基体全面にレジスト２８を塗布し
た後、フォトリソグラフィ技術を用いてこのレジスト２
８を所定の形状にパターニングし、第２のキャパシタ１
４ｂの形成予定領域に、第２の下部電極１６ｂを露出さ
せる開口部３０を設ける。

【００３２】続いて、この開口部３０を設けたレジスト
２８をマスクとして、図中に矢印で表したように、例え
ばＢＦ₂ やＰ等の既に第２の下部電極１６ｂに添加され
ている不純物と同じアクセプタ型又はドナー型の不純物
のイオン注入を行い、開口部３０内に露出する第２の下
部電極１６ｂに追加の不純物イオンを選択的に注入す
る。こうして、第２の下部電極１６ｂの不純物濃度は、
追加の不純物イオンが注入された分だけ、第１の下部電
極１６ａの不純物濃度よりも高くなる（図１０参照）。

【００３３】次いで、レジスト２８を除去する（図１１
参照）。次いで、上記第１の製造方法における図６に示
す工程の場合と同様にして、酸素雰囲気中における熱処
理を行い、第２の下部電極１６ｂに注入した不純物イオ
ンを活性化すると共に、第１及び第２の下部電極１６
ａ、１６ｂ表面を熱酸化して、第１の下部電極１６ａ上
に第１のキャパシタ酸化膜１８ａを形成し、第２の下部
電極１６ｂ上に第２のキャパシタ酸化膜１８ｂを形成す
る。

【００３４】そして、このとき、第２の下部電極１６ｂ
に添加されている不純物の濃度は、追加の不純物イオン
が注入された分だけ、第１の下部電極１６ａに添加され
ている不純物の濃度よりも高くなっているため、第２の
下部電極１６ｂ表面の熱酸化は第１の下部電極１６ａ表
面の熱酸化よりも増速されて進み、第２の下部電極１６
ｂ上の第２のキャパシタ酸化膜１８ｂの膜厚が第１の下
部電極１６ａ上の第１のキャパシタ酸化膜１８ａの膜厚
よりも厚くなる（図１２参照）。

【００３５】次いで、上記第１の製造方法における図７
に示す工程の場合と同様にして、基体全面に形成した導
電性の第２ポリシリコン層を所定の形状にパターニング
し、ＬＯＣＯＳ膜１２及び第１のキャパシタ酸化膜１８
ａ上の導電性の第２ポリシリコン層からなる第１の上部
電極２０ａを形成すると共に、ＬＯＣＯＳ膜１２及び第
２のキャパシタ酸化膜１８ｂ上の導電性の第２ポリシリ
コン層からなる第２の上部電極２０ｂを形成する。

【００３６】こうして、ＬＯＣＯＳ膜１２上に形成され
た第１の下部電極１６ａ、この第１の下部電極１６ａ上
に形成された第１のキャパシタ酸化膜１８ａ、及びこの
第１のキャパシタ酸化膜１８ａ上に形成された第１の上
部電極２０ａから構成される第１のキャパシタ１４ａを
形成すると共に、ＬＯＣＯＳ膜１２上に形成された第２
の下部電極１６ｂ、この第２の下部電極１６ｂ上に形成
され、第１のキャパシタ酸化膜１８ａよりも厚い膜厚の
第２のキャパシタ酸化膜１８ｂ、及びこの第２のキャパ
シタ酸化膜１８ｂ上に形成された第２の上部電極２０ｂ
から構成される第２のキャパシタ１４ｂを形成する（図
１３参照）。

【００３７】このように本実施形態によれば、ＬＯＣＯ
Ｓ膜１２上に導電性の第１ポリシリコン層２２からなる
第１の下部電極１６ａと第２の下部電極１６ｂとを形成
する際に、追加の不純物イオンを選択的に注入する工程
を設けて、第２の下部電極１６ｂに含有される不純物の
濃度を第１の下部電極１６ａに含有される不純物の濃度
よりも高くすることにより、第１及び第２の下部電極１
６ａ、１６ｂ表面を熱酸化して第１及び第２のキャパシ
タ酸化膜１８ａ、１８ｂをそれぞれ形成する場合に、不
純物濃度が相対的に高い第２の下部電極１６ｂ表面の熱
酸化が第１の下部電極１６ａ表面の熱酸化よりも増速さ
れて進み、第２の下部電極１６ｂ上の第２のキャパシタ
酸化膜１８ｂの膜厚が第１の下部電極１６ａ上の第１の
キャパシタ酸化膜１８ａの膜厚よりも厚くなるため、第
１の下部電極１６ａ、この第１の下部電極１６ａ上に形
成された第１のキャパシタ酸化膜１８ａ、及びこの第１
のキャパシタ酸化膜１８ａ上に形成された第１の上部電
極２０ａから構成される第１のキャパシタ１４ａと、第
２の下部電極１６ｂ、この第２の下部電極１６ｂ上に形
成された第２のキャパシタ酸化膜１８ｂ、及びこの第２
のキャパシタ酸化膜１８ｂ上に形成された第２の上部電
極２０ｂから構成される第２のキャパシタ１４ｂとを比
較すると、これら第１及び第２のキャパシタ１４ａ、１
４ｂの電極面積が同一であっても、第２のキャパシタ１
４ｂの容量を第１のキャパシタ１４ａの容量よりも小さ
くすることができる。従って、電極面積が同一となるパ
ターン設計を行っても、例えば回路毎に容量の異なる第
１及び第２のキャパシタ１４ａ、１４ｂを同一工程によ
って同時に形成することができる。

【００３８】なお、上記実施形態においては、容量の異
なる第１及び第２のキャパシタ１４ａ、１４ｂを同一工
程によって同時に形成する場合について説明したが、例
えば上記図１に示される第１のキャパシタ１４ａを従前
の設計に基づいて形成していたるキャパシタとし、この
キャパシタの容量を従前の設計値から変更する第２のキ
ャパシタ１４ｂを形成する必要が生じたと仮定すると、
上記図３又は図１０に示される追加の不純物イオンを選
択的に注入する工程を設けて、第２のキャパシタ１４ｂ
の第２の下部電極１６ｂに含有される不純物の濃度を従
前の第１のキャパシタ１４ａの第１の下部電極１６ａに
含有される不純物の濃度よりも高くし、第２の下部電極
１６ｂ表面を熱酸化する際の酸化速度を第１の下部電極
１６ａ表面を熱酸化する際の酸化速度よりも増速して、
第２の下部電極１６ｂ上に形成する第２のキャパシタ酸
化膜１８ｂの膜厚を従前の第１の下部電極１６ａ上に形
成する第１のキャパシタ酸化膜１８ａの膜厚よりも厚く
し、第２のキャパシタ１４ｂの容量を従前の第１のキャ
パシタ１４ａの容量よりも小さくすることができる。従
って、設計修正によって寄生容量値を変動させる恐れの
あるキャパシタの電極面積の変更を行うことなく、また
既に形成されているデバイスの不純物プロファイルを変
化させる恐れのある熱酸化条件の変更を行うことなく、
例えば回路毎に従前の第１のキャパシタ１４ａの容量か
ら新たな第２のキャパシタ１４ｂの容量に変更すること
ができる。

【００３９】

【発明の効果】以上、詳細に説明した通り、本発明に係
るキャパシタ及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係るキャパ
シタによれば、導電性の第１ポリシリコン層からなる第
１の下部電極、導電性の第２ポリシリコン層からなる第
１の上部電極、及びこれら第１の下部電極と第１の上部
電極とに挟まれた第１のキャパシタ酸化膜から構成され
る第１のキャパシタと、導電性の第１ポリシリコン層か
らなる第２の下部電極、導電性の第２ポリシリコン層か
らなる第２の上部電極、及びこれら第２の下部電極と第
２の上部電極とに挟まれた第２のキャパシタ酸化膜から
構成される第２のキャパシタとが形成されており、第２
のキャパシタの第２のキャパシタ酸化膜の膜厚が第１の
キャパシタの第１のキャパシタ絶縁膜の膜厚よりも厚く
なっていることにより、電極面積が同一であっても、異
なる容量を得ることができる。

【００４０】また、請求項２に係るキャパシタの製造方
法によれば、導電性の第１ポリシリコン層からなる下部
電極に追加の不純物を添加することにより、この下部電
極の不純物濃度が従前よりも高くなり、その表面を熱酸
化する際の酸化速度が従前よりも増速されるため、下部
電極上に形成するキャパシタ酸化膜の膜厚を従前より厚
くして、形成されるキャパシタの容量を従前の容量より
も小さくすることができる。従って、キャパシタの容量
を当初の設計値から変更する必要が生じた場合であって
も、設計修正によって寄生容量値を変動させる恐れのあ
るキャパシタの電極面積の変更を行うことなく、また既
に形成されているデバイスの不純物プロファイルを変化
させる恐れのある熱酸化条件の変更を行うことなく、キ
ャパシタの容量を調整することができる。しかも、この
キャパシタの容量の調整は、例えばＬＳＩの複数の回路
に組み込まれている全てのキャパシタを対象に一括して
行うことも可能であるし、複数の回路に組み込まれてい
る特定のキャパシタを対象に行うことも可能であるし、
特定の回路に組み込まれているキャパシタを対象に行う
ことも可能である。

【００４１】また、請求項３に係るキャパシタの製造方
法によれば、導電性の第１ポリシリコン層からなる第１
の下部電極を形成すると共に、この第１の下部電極に含
有される不純物の濃度よりも高濃度の不純物を含有して
いる導電性の第１ポリシリコン層からなる第２の下部電
極を形成することにより、これら第１及び第２の下部電
極の表面を同一工程において同一条件で熱酸化しても、
第１の下部電極よりも相対的に不純物濃度の高い第２の
下部電極の表面の増速酸化が進み、第２の下部電極上に
形成される第２のキャパシタ酸化膜の膜厚が第１の下部
電極上に形成される第１のキャパシタ酸化膜の膜厚より
も厚くなるため、第２の下部電極、第２の上部電極、及
びこれら第２の下部電極と第２の上部電極とに挟まれた
第２のキャパシタ酸化膜から構成される第２のキャパシ
タと、第１の下部電極、第１の上部電極、及びこれら第
１の下部電極と第１の上部電極とに挟まれた第１のキャ
パシタ酸化膜から構成される第１のキャパシタとを形成
する際に、第１及び第２のキャパシタの電極面積が同一
であっても、第２のキャパシタの容量を第１のキャパシ
タの容量よりも小さくすることができる。従って、電極
面積が同一となるパターン設計を行っても、例えば回路
毎に容量の異なるキャパシタを同一工程によって同時に
形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るキャパシタを示す断
面図である。

【図２】図１のキャパシタの第１の製造方法を説明する
ための工程断面図（その１）である。

【図３】図１のキャパシタの第１の製造方法を説明する
ための工程断面図（その２）である。

【図４】図１のキャパシタの第１の製造方法を説明する
ための工程断面図（その３）である。

【図５】図１のキャパシタの第１の製造方法を説明する
ための工程断面図（その４）である。

【図６】図１のキャパシタの第１の製造方法を説明する
ための工程断面図（その５）である。

【図７】図１のキャパシタの第１の製造方法を説明する
ための工程断面図（その６）である。

【図８】図１のキャパシタの第２の製造方法を説明する
ための工程断面図（その１）である。

【図９】図１のキャパシタの第２の製造方法を説明する
ための工程断面図（その２）である。

【図１０】図１のキャパシタの第２の製造方法を説明す
るための工程断面図（その３）である。

【図１１】図１のキャパシタの第２の製造方法を説明す
るための工程断面図（その４）である。

【図１２】図１のキャパシタの第２の製造方法を説明す
るための工程断面図（その５）である。

【図１３】図１のキャパシタの第２の製造方法を説明す
るための工程断面図（その６）である。

【図１４】ポリシリコン層表面を熱酸化する際のポリシ
リコン層に添加されている不純物濃度と形成されるシリ
コン酸化膜の膜厚との関係を示すグラフである。

【符号の説明】

１０…Ｓｉ基板、１２…ＬＯＣＯＳ膜、１４ａ…第１の
キャパシタ、１４ｂ…第２のキャパシタ、１６ａ…第１
の下部電極、１６ｂ…第２の下部電極、１８ａ…第１の
キャパシタ酸化膜、１８ｂ…第２のキャパシタ酸化膜、
２０ａ…第１の上部電極、２０ｂ…第２の上部電極、２
２…第１ポリシリコン層、２２ａ…追加の不純物イオン
が注入されていない領域、２２ｂ…追加の不純物イオン
が注入されている領域、２４…レジスト、２６…開口
部、２８…レジスト、３０…開口部。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁層上に形成された導電性の第１ポリ
   シリコン層からなる第１及び第２の下部電極と、前記第
   １及び第２の下部電極上にそれぞれ第１及び第２のキャ
   パシタ酸化膜を介して形成された導電性の第２ポリシリ
   コン層からなる第１及び第２の上部電極と、を有するキ
   ャパシタであって、 前記第２の下部電極に含有される不純物の濃度が、前記
   第１の下部電極に含有される不純物の濃度よりも高く、 前記第２のキャパシタ酸化膜の膜厚が、前記第１のキャ
   パシタ絶縁膜の膜厚よりも厚いことを特徴とするキャパ
   シタ。
2. 【請求項２】 絶縁層上に、導電性の第１ポリシリコン
   層からなる下部電極を形成する工程と、 前記下部電極に、追加の不純物を添加する工程と、 前記下部電極の表面を熱酸化して、前記下部電極上にキ
   ャパシタ酸化膜を形成する工程と、 前記キャパシタ酸化膜上に、導電性の第２ポリシリコン
   層からなる上部電極を形成する工程と、 を有することを特徴とするキャパシタの製造方法。
3. 【請求項３】 絶縁層上に、導電性の第１ポリシリコン
   層からなる第１の下部電極を形成すると共に、前記第１
   の下部電極に含有される不純物の濃度よりも高濃度の不
   純物を含有している導電性の第１ポリシリコン層からな
   る第２の下部電極を形成する第１の工程と、 前記第１及び第２の下部電極表面を熱酸化して、前記第
   １及び第２の下部電極上に、それぞれ第１及び第２のキ
   ャパシタ酸化膜を形成する第２の工程と、 前記第１及び第２のキャパシタ酸化膜上に、それぞれ導
   電性の第２ポリシリコン層からなる第１及び第２の上部
   電極を形成する第３の工程と、 を有することを特徴とするキャパシタの製造方法。
4. 【請求項４】 請求項３記載のキャパシタの製造方法に
   おいて、 前記第１の工程が、絶縁層上に、導電性の第１ポリシリ
   コン層を堆積した後、前記第１ポリシリコン層の所定の
   領域に選択的に追加の不純物を添加する工程と、前記第
   １ポリシリコン層を所定の形状にパターニングして、前
   記追加の不純物が添加されていない領域の前記第１ポリ
   シリコン層から第１の下部電極を形成すると共に、前記
   追加の不純物が添加されている領域の前記第１ポリシリ
   コン層から第２の下部電極を形成する工程と、を有して
   いることを特徴とするキャパシタの製造方法。
5. 【請求項５】 請求項３記載のキャパシタの製造方法に
   おいて、 前記第１の工程が、絶縁層上に、導電性の第１ポリシリ
   コン層を堆積した後、前記第１ポリシリコン層を所定の
   形状にパターニングして、前記第１ポリシリコン層から
   なる第１及び第２の下部電極を形成する工程と、前記第
   ２の下部電極に選択的に追加の不純物を添加する工程
   と、を有していることを特徴とするキャパシタの製造方
   法。