CN104037170A - 具有集成式无源装置的半导体装置及其制造工艺 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制作工艺。在一个实施例中，所述半导体装置包含衬底及多个集成式无源装置。所述集成式无源装置设于所述衬底上且包含至少两个电容器，所述至少两个电容器具有不同电容值。

Description

具有集成式无源装置的半导体装置及其制造工艺
技术领域
本发明大体上涉及半导体装置及相关制造工艺，且更具体来说，涉及一种具有集成式无源装置(IPD)的半导体装置及其制造工艺。
背景技术
许多常规电路包含无源装置，例如：电容器、电阻器或电感器。为了达成小型化的目标，持续进行的趋势是将电容器、电阻器及电感器的形成集成到用于制作半导体装置的工艺中，以获得具有集成式无源装置的半导体装置。然而，根据目前已知的半导体装置制作工艺，相同种类的集成式无源装置同时形成，因此，导致所述集成式无源装置的电性质相同。因此，如果电路布局需要相同种类的集成式无源装置的至少两种不同电性质，则会有问题。举例来说，射频收发器芯片(RF Transceiver Chip)需要具有不同电容值的不同电容器。因此，在此技术领域中需要提供一种具有集成式无源装置的半导体装置及其制造方法以解决上述问题。
发明内容
本发明的一个方面涉及一种半导体装置。在一个实施例中，所述半导体装置包含衬底及多个集成式无源装置。所述衬底具有第一表面及与所述第一表面相对的第二表面。所述集成式无源装置设于所述衬底的所述第一表面上且包含多个电容器，其中至少两个电容器的电容值不同。
在另一实施例中，所述半导体装置包含集成式无源装置及收发器。所述集成式无源装置包含衬底，所述衬底具有第一表面、与所述第一表面相对的第二表面及设于所述衬底的所述第一表面上的多个电容器，其中所述电容器至少包含第一电容器及第二电容器，所述第一电容器具有第一电容值，所述第二电容器具有第二电容值，所述第二电容值不同于所述第一电容值。所述收发器具有第一端子及第二端子，所述第一端子耦合到所述第一电容器，所述第二端子耦合到所述第二电容器。
本发明的另一方面涉及一种用于制作具有一个或一个以上集成式无源装置的半导体装置的工艺。在一个实施例中，所述半导体工艺包含以下步骤：(a)形成第一金属层于衬底的第一表面上；(b)形成第二金属层于所述第一金属层上；(c)增厚所述第二金属层的一部分，使得所述第二金属层具有厚部分及薄部分；(d)形成第三金属层于所述第二金属层上；以及(e)选择性地移除所述第一金属层、所述第二金属层及所述第三金属层以形成多个电容器，其中所述电容器中的一者具有所述第二金属层的所述厚部分的一部分，且所述电容器中的另一者具有所述第二金属层的所述薄部分的一部分。
附图说明
图1为根据本发明的一个实施例且具有集成式无源装置的半导体装置的剖面图；
图2为用于具有集成式无源装置(IPD)电路的半导体装置的示范性射频(RF)系统的示意图；
图3A为根据本发明的另一实施例且具有集成式无源装置的半导体装置的剖面图；
图3B为图3A所示的半导体装置结合收发器的剖面图；
图4为根据本发明的另一实施例且具有集成式无源装置的半导体装置的剖面图；
图5为根据本发明的另一实施例且具有集成式无源装置的半导体装置的剖面图；
图6到17说明用于制造图1所示的半导体装置的步骤的示范性顺序；以及
图18到22说明用于制造图1所示的半导体装置的步骤的替代示范性顺序。
贯穿各图式及详细描述使用共同参考数字来指示相同元件。本发明将从结合附图进行的以下详细描述而更显而易见。
具体实施方式
现参看图1，提供根据本发明的一个实施例且具有至少一个集成式无源装置的半导体装置1的剖面图。半导体装置1包含衬底10、多个集成式无源装置(IPD)(例如，第一电容器261、第二电容器262及电感器36)、第一保护层28、第一内部互连金属421、第一外部互连金属441、第二内部互连金属422、第二外部互连金属442、多个连接垫40、重新分布层38、第二保护层48及多个凸块下金属层(UBM)54。
衬底10具有第一表面101及与第一表面101相对的第二表面102。在图1所示的实施例中，衬底10的材料为玻璃，其具有极低损耗非导电性质。然而，可以理解的是，衬底10的材料可替代地为例如硅或锗等半导体材料。
第一电容器261邻设于衬底10的第一表面101，且具有第一上电极201、第一中间绝缘层141及第一下电极121。第一中间绝缘层141设于或位于第一上电极201与第一下电极121之间。另外，第一上电极201的面积实质上等于第一中间绝缘层141的面积，其中第一下电极121的面积大于第一中间绝缘层141的面积。因此，当从图1所示进行检视时，第一上电极201的外围侧表面与第一中间绝缘层141的外围侧表面实质上齐平或共面，而第一下电极121的外围侧表面的至少一部分向外设置而超出第一中间绝缘层141的外围侧表面。
类似于第一电容器261，第二电容器262邻设于衬底10的第一表面101，且具有第二上电极202、第二中间绝缘层142及第二下电极122。第二中间绝缘层142设于或位于第二上电极202与第二下电极122之间。另外，第二上电极202的面积实质上等于第二中间绝缘层142的面积，其中第二下电极122的面积大于第二中间绝缘层142的面积。因此，还如图1所示而检视，第二上电极202的外围侧表面与第二中间绝缘层142的外围侧表面实质上齐平或共面，而第二下电极122的外围侧表面的至少一部分位向外设置而超出第二中间绝缘层142的外围侧表面。
在图1所示的实施例中，第一上电极201、第一下电极121、第二上电极202及第二下电极122的材料优选地为铝铜(AlCu)。第一中间绝缘层141及第二中间绝缘层142的材料优选地为五氧化二钽(Ta2O5)，或具有五氧化二钽(Ta2O5)的钽(Ta)。然而，第一中间绝缘层141的材料可不同于第二中间绝缘层142的材料。可以理解的是，当衬底10的材料为半导体材料时，势垒层(图中未示)必须设于第一下电极121与衬底10之间，以及第二下电极122与衬底10之间。
在半导体装置1中，电容器261、262的中间绝缘层141、142的厚度不同。更具体来说，第一电容器261的第一中间绝缘层141的厚度大于第二电容器262的第二中间绝缘层142的厚度。在此方面，第一电容器261及第二电容器262各自的电容值(C)是由以下公式确定：
C=εA÷d
其中ε为两个电极之间的电介质的介电常数，A为电极的面积，且d为两个电极之间的电介质的厚度。当ε及A为常数时，C与d成反比。在半导体装置1中，第二电容器262的电容值大于第一电容器261的电容值，因为第一电容器261的第一中间绝缘层141的厚度大于第二电容器262的第二中间绝缘层142的厚度。因此，电容器261、262的电容值彼此不同。
在半导体装置1中，第一保护层28覆盖第一电容器261、第二电容器262及衬底10的第一表面101。多个开口281形成于第一保护层28中以暴露第一下电极121、第二下电极122、第一上电极201及第二上电极202的部分。第一保护层28优选地为例如苯并环丁烯(benzocyclobutene,BCB)、聚酰亚胺(polyamide,PI)、聚丙烯(polypropylene,PP)或环氧树脂等聚合物。然而，可以理解的是，第一保护层28的材料可替代地为氧化硅或氮化硅。
第一内部互连金属421设于第一保护层28的开口281中的对应开口中，且电连接到第一下电极121。在半导体装置1中，第一晶种层30设于第一内部互连金属421与第一保护层28之间。第一外部互连金属441设于第一保护层28的开口281中的对应开口中，且电连接到第一上电极201。另一第一晶种层30设于第一外部互连金属441与第一保护层28之间。类似地，第二内部互连金属422设于第一保护层28的开口281中的对应开口中，且电连接到第二下电极122。另一第一晶种层30设于第二内部互连金属422与第一保护层28之间。第二外部互连金属442也设于第一保护层28的开口281中的对应开口中，且电连接到第二上电极202。另一第一晶种层30设于第二外部互连金属442与第一保护层28之间。每一第一晶种层30的材料优选地为钛铜(TiCu)，其中每一互连金属441、421、422、442的材料优选地为铜(Cu)。然而，可以理解的是，每一开口281中可省略每一第一晶种层30。
在半导体装置1中，连接垫40形成于第一内部互连金属421及第二内部互连金属422中的相应内部互连金属上。因此，连接垫40电连接到第一内部互连金属421及第二内部互连金属422，且因此电连接到第一下电极121及第二下电极122中的相应下电极。类似地，重新分布层38形成于每一第一外部互连金属441及第二外部互连金属442上。因而，重新分布层38电连接到第一外部互连金属441及第二外部互连金属442，且因此电连接到每一第一上电极201及第二上电极202。每一连接垫40及重新分布层38包括第一晶种层30及金属层34的组合。如上文所示，每一连接垫40及重新分布层38的第一晶种层30的材料优选地为钛铜(TiCu)，其中每一金属层34的材料优选地为铜(Cu)。然而，可以理解的是，每一连接垫40及重新分布层38可省略第一晶种层30。另外，可以理解的是，每一连接垫40的第一晶种层30可与第一内部互连金属421及第二内部互连金属422中的对应内部互连金属所包含的第一晶种层30同时形成。类似地，可以理解的是，重新分布层38的第一晶种层30可与第一外部互连金属441及第二外部互连金属442中的对应外部互连金属所包含的第一晶种层30同时形成。
类似于第一电容器261及第二电容器262，电感器36邻设于第一保护层28。在半导体装置1中，电感器36包括结合另一金属层34的另一第一晶种层30。电感器36电连接到连接垫40，且因此电连接到第一内部互连金属421及第二内部互连金属422以及第一下电极121及第二下电极122。如上文所示，电感器36中的第一晶种层30的材料优选地为钛铜(TiCu)，其中金属层34的材料也优选地为铜(Cu)。然而，可以理解的是，半导体装置1的电感器36还可省略第一晶种层30。
半导体装置1的第二保护层48覆盖电感器36、连接垫40、重新分布层38及第一保护层28，且具有形成于其中的多个开口481以暴露连接垫40及重新分布层38的部分。第二保护层48优选地为例如苯并环丁烯(BCB)、聚酰亚胺(PI)、聚丙烯(PP)或环氧树脂等聚合物。然而，可以理解的是，第二保护层48的材料可替代地为氧化硅或氮化硅。另外，第二保护层48的材料可相同于或不同于第一保护层28的材料。
每一凸块下金属层(UBM)54设于第二保护层48的开口481中的相应开口中，以接触连接垫40中的对应连接垫或接触重新分布层38。因而，凸块下金属层54各自电连接到第一电容器261及第二电容器262中的对应电容器。在半导体装置1中，每一凸块下金属层54包括金属层52及对应第二晶种层50。金属层52为单层或多层结构。第二晶种层50的材料优选地为钛铜(TiCu)，其中金属层52的材料优选地为镍/钯/金(Ni/Pd/Au)、镍/金(Ni/Au)或镍/钯(Ni/Pd)。然而，可以理解的是，半导体装置1中的每一凸块下金属层54可省略第二晶种层50。
如图1所示，第一电容器261、电感器36及第二电容器262串联地电连接，其中第一电容器261与第二电容器262的电容值彼此不同。在其它实施例中，可以理解的是，第一电容器261与电感器36可串联地电连接，其中第二电容器262通过使其第二下电极122与对应连接垫40断路而与电感器36电隔离，且第一电容器261与第二电容器262的电容值也彼此不同。按照如此方法，第一电容器261、电感器36及第二电容器262的互连方式取决于所指定的设计要求。
现参看图2，展示根据本发明的示范性射频(RF)系统，其可包括集成具有至少一个集成式无源装置的半导体装置(例如，半导体装置1)的合适平台。射频(RF)系统2包含收发器21、集成式无源装置(IPD)电路70、低噪声放大器(LNA)23、双工器25及天线27。收发器21、集成式无源装置(IPD)电路70、低噪声放大器(LNA)23及双工器25耦合到天线27以用于发射及接收射频(RF)信号。收发器21至少包含第一端子(Tx)、第二端子(Rx)及第三端子(DC)以将发射射频(RF)信号、接收射频(RF)信号及参考信号中的相应信号路由到集成式无源装置(IPD)电路70。集成式无源装置(IPD)电路70对发射到/接收自收发器21的射频(RF)信号进行滤波，且调变用于收发器21的参考电压(DC)，例如，驱动电压及接地电压。即，收发器21耦合到集成式无源装置(IPD)电路70以消除射频(RF)信号干扰。
如图2所示，集成式无源装置(IPD)电路70提供包含巴伦电路(Balun Circuit)71、带通滤波器(BPF)72、射频匹配电路73、直流阻绝电容器74及解耦电容器75的电路功能。收发器21的第一端子Tx耦合到带通滤波器72及直流阻绝电容器74，其中双工器25电连接到直流阻绝电容器74。带通滤波器(BPF)72包含第三电容器83及第四电容器84，其中第三电容器83及第四电容器84的电容值各自为约0.1pF到10pF的范围内。直流阻绝电容器74包含第七电容器87，其中第七电容器87的电容值为约0.1pF到10pF的范围内。收发器21的第二端子Rx耦合到巴伦电路71及射频匹配电路73，其中低噪声放大器23电连接到巴伦电路71。巴伦电路71包含第一电容器81及第二电容器82，其中第一电容器81及第二电容器82的电容值各自为约0.1pF到10pF的范围内。射频匹配电路73包含第五电容器85，其中第五电容器85的电容值为约0.1pF到10pF的范围内。收发器21的第三端子DC耦合到解耦电容器75。解耦电容器75包含第八电容器88、第九电容器89及第十电容器90，其中第八电容器88、第九电容器89及第十电容器90的电容值各自为约10pF到1000pF的范围内。以上两个电路(例如：巴伦电路71与解耦电容器75、带通滤波器(BPF)72与解耦电容器75、射频匹配电路73与解耦电容器75，或直流阻绝电容器74与解耦电容器75)之间的电容值的差为约100倍。
如图2进一步所示，巴伦电路71耦合到低噪声放大器23，其中巴伦电路71的第一电容器81经由电感器36而耦合到低噪声放大器23，且巴伦电路71的第二电容器82耦合到低噪声放大器23。直流阻绝电容器74的第七电容器87及低噪声放大器23的端子耦合到双工器25，双工器25耦合到天线27。
举例来说，包含巴伦电路71及解耦电容器75的半导体装置(例如，半导体装置1)将进一步包含具有不同电容值的两个集成式无源装置，所述电容值中的一者在约0.1pF到10pF的范围内(巴伦电路71的第一电容器81及第二电容器82)，且另一电容值在约10pF到1000pF的范围内(解耦电容器75的第八电容器88、第九电容器89及第十电容器90)。在图1所示的半导体装置1的描述中，通过挑选用于第一电容器261的第一中间绝缘层141及第二电容器262的第二中间绝缘层142的合适厚度及材料，可容易地在半导体装置1中实现具有不同电容值的集成式无源装置(IPD)电路70。
现参看图3A，展示根据本发明的另一实施例且具有至少一个集成式无源装置的半导体装置1a的剖面图。图3A所示的半导体装置1a实质上类似于图1所示的半导体装置1，其中相同元件被赋予相同标号。在此方面，半导体装置1、1a之间的差异如下所述。
在半导体装置1a中，第一电容器261串联地电连接到电感器36，且第二电容器262与第一电容器261及电感器36为断路，其中第一电容器261与第二电容器262的电容值也彼此不同。衬底10进一步具有多个第一(内部)通孔103、多个第二(外部)通孔104、多个导电金属105、多个第一导电通道106及多个第二导电通道107。通孔103、104各自延伸于衬底10的第一表面101与第二表面102之间。在半导体装置1a中，导电金属105为Cu，且填充第一通孔103及第二通孔104。在此方面，每一第一导电通道106由第一通孔103及对应金属105的组合所共同地界定，其中每一第二导电通道107由第二通孔104及对应金属105的组合所共同地界定。第一导电通道106及第二导电通道107暴露于衬底10的第一表面101及第二表面102。另外，第一导电通道106中的一者接触第一电容器261的第一下电极121，其中另一第一导电通道106接触第二电容器262的第二下电极122。因此，导电通道106、107贯穿衬底10且电连接到电容器261、262。
如图3A进一步所示，第一保护层28的开口281中的某些特定开口暴露其对应的第二导电通道107。多个互连金属46设于其对应的这些特定开口281中，以电连接到其对应的第二导电通道107。这些互连金属46各自还整体地连接到重新分布层38。另外，半导体装置1a进一步包含多个导电元件62，导电装置62设于衬底10的第二表面102上且电连接到其对应的第一导电通道106及第二导电通道107。在半导体装置1a中，每一导电元件62包含晶种层56、凸块下金属层(UBM)58及凸块60的组合。因而，半导体装置1a不包含图1的凸块下金属层(UBM)54。
现参看图3B，展示示范性系统，其具有集成于其中的半导体装置1a。所述系统包含印刷电路板100、收发器21及半导体装置1a。如图3B所示，半导体装置1a经由印刷电路板100的布局(Layout)而电连接到收发器21。在收发器21的发射部中，第一电容器261的第一上电极201电连接到接地电压，且与第一内部互连金属421连接的第一下电极121经由印刷电路板100的对应凸块60及第一路线10001而电连接到收发器21的第一端子Tx。第二电容器262的第二上电极202经由印刷电路板100的第二导电通道107、对应凸块60及第二路线10002而电连接到收发器21的第三端子DC。第二下电极122经由对应凸块60而电连接到接地电压。或者，电感器36可串联地电连接到第一电容器261及收发器21的第二端子Rx，且第二电容器262可电连接到收发器21的第三端子DC。由于玻璃的极佳介电性质，故对于射频(RF)信号发射来说，使用玻璃作为衬底10的材料是重要的。
现参看图4，展示另一示范性系统，其具有集成于其中的半导体装置1b，半导体装置1b类似于但稍微不同于上文所描述的半导体装置1a。图4所示的半导体装置1b实质上类似于图3A所示的半导体装置1a，其中相同元件赋予相同的标号。在此方面，半导体装置1a、1b之间的差异如下所述。
图4所示的系统包含印刷电路板100、收发器21及半导体装置1b。收发器21附接到第二保护层48，且电连接到凸块下金属层(UBM)54(类似于关于半导体装置1所描述的UBM)，UBM54包含于半导体装置1b中且贯穿保护层48而与第一电容器261的第一下电极121及第二电容器262的第二上电极202电连通。印刷电路板100附接到衬底10的第二表面102，且第一导电通道106及第二导电通道107经由导电元件62而电连接到印刷电路板100。此外，衬底10进一步具有至少一个第三通孔108，至少一第三通孔108形成于衬底10中且延伸于其第一表面101与第二表面102之间。类似于第一通孔103及第二通孔104，第三通孔108中填充导电金属105。第三通孔108及对应导电金属105的组合共同地界定第三导电通道109。第三导电通道109从衬底10的第一表面101及第二表面102暴露。第一保护层28的开口281中的一者进一步暴露第三导电通道109。互连金属461设于此特定开口281中，以电连接到第三导电通道109。因此，收发器21可经由互连金属461、第三导电通道109及电连接到互连金属461的对应UBM54而电连接到印刷电路板100，其中此类电路径不包含集成式无源装置(例如：第一电容器261、第二电容器262及电感器36)。
现参看图5，展示另一示范性系统，其具有集成于其中的半导体装置1c，半导体装置1c类似于但稍微不同于上文所描述的半导体装置1b。图5所示的半导体装置1c实质上类似于图4所展示的半导体装置1b，其中相同元件赋予相同的标号。在此方面，半导体装置1b、1c之间的唯一差别为省略如上文所描述的第三导电通道109、互连金属461(及对应UBM54)。
图5所示的系统包含印刷电路板100、第一收发器211、第二收发器212及半导体装置1c。第一收发器211电连接到第一电容器261，且第二收发器212电连接到第二电容器262。因此，第一收发器211与第二收发器212电连接到具有不同电容值的不同电容器，此情形可使布局设计具有更多弹性。
现参看图6到17，展示用于制造半导体装置1的步骤的示范性顺序。在图6所示的制作工艺的初始步骤中，提供上文所描述的衬底10。如上文所示，衬底10界定第一表面101及与第一表面101相对的第二表面102。衬底10的材料优选地为玻璃，但其可替代地为例如硅或锗等半导体材料。此后，通过溅镀方式形成第一金属层12于衬底10的第一表面101上。第一金属层12的材料优选地为铝铜(AlCu)。接着，通过溅镀方式形成第二金属层14于第一金属层12上，其中接着通过溅镀方式形成底部金属层16于衬底10的第二表面102上。第二金属层14的材料优选地为钽(Ta)，其相同于底部金属层16的材料。
在图7所示的制作工艺的下一步骤中，形成第一光致抗蚀剂层18于第二金属层14上。第一光致抗蚀剂层18具有指定图案以暴露第二金属层14的一部分。更具体来说，第一光致抗蚀剂层18的图案包含第一固体部分181及第二固体部分182。第二金属层14的暴露部分(未被第一固体部分181及第二固体部分182所覆盖)被界定为第一部分14a，且由第一固体部分181及第二固体部分182覆盖的第二金属层14的未暴露部分被界定为第二部分14b。接着，处理(例如，氧化及增厚)第二金属层14的暴露部分(第一部分14a)。氧化工艺优选地为阳极化工艺，其中第一部分14a的钽(Ta)的部分变为(转换为)五氧化二钽(Ta2O5)。应注意的是，不处理第二金属层14的未暴露部分(第二部分14b)。
在图8所示的制作工艺的下一步骤中，移除第一光致抗蚀剂层18。接着处理(例如，再次氧化及增厚)整个第二金属层14，使得第二金属层14变为绝缘层(即，五氧化二钽(Ta2O5))且界定出厚部分141及薄部分142。具体来说，第二金属层14的第一部分14a的钽(Ta)的另一部分变为五氧化二钽(Ta2O5)，以形成厚部分141。第二金属层14的第二部分14b的钽(Ta)的部分变为五氧化二钽(Ta2O5)，以形成薄部分142。因为厚部分141是通过两次氧化工艺而形成，且薄部分142是通过一次氧化工艺而形成，所以厚部分141比薄部分142厚。厚部分141及薄部分142的材料优选地为五氧化二钽(Ta2O5)，但其可替代地为具有五氧化二钽(Ta2O5)的钽(Ta)。
在图9所示的制作工艺的下一步骤中，通过溅镀方式形成第三金属层20于在第二金属层14上。第三金属层20的材料优选地为铝铜(AlCu)。
在图10所示的制作工艺的下一步骤中，形成第二光致抗蚀剂层22于第三金属层20上。第二光致抗蚀剂层22具有第一固体部分221及第二固体部分222。第一固体部分221对应于第二金属层14的厚部分141，且第二固体部分222对应于第二金属层14的薄部分142。
在图11所示的制作工艺的下一步骤中，根据第二光致抗蚀剂层22而选择性地移除第三金属层20及第二金属层14。优选地，通过干式蚀刻来移除未被第一固体部分221及第二固体部分222覆盖的第三金属层20及第二金属层14的部分。
在图12所示的制作工艺的下一步骤中，移除第二光致抗蚀剂层22，以形成至少一个厚剩余单元231及至少一个薄剩余单元232。厚剩余单元231具有第二金属层14的厚部分141的部分，且薄剩余单元232具有第二金属层14的薄部分142的部分。
在图13所示的制作工艺的下一步骤中，形成第三光致抗蚀剂层24于第一金属层12、厚剩余单元231及薄剩余单元232上。第三光致抗蚀剂层24具有第一固体部分241及第二固体部分242。第一固体部分241覆盖厚剩余单元231以及第一金属层12的一部分，且第二固体部分242覆盖薄剩余单元232以及第一金属层12的另一部分。
在图14所示的制作工艺的下一步骤中，根据第三光致抗蚀剂层24而选择性地移除第一金属层12。优选地，通过干式蚀刻来移除未被第一固体部分241及第二固体部分242覆盖的第一金属层12的部分。接着，移除第三光致抗蚀剂层24，以同时地形成第一电容器261及第二电容器262。如先前所解释，第一电容器261包含第一上电极201、第一中间绝缘层141及第一下电极121，第一中间绝缘层141设于第一上电极201与第一下电极121之间，其中第一上电极201的面积实质上等于第一中间绝缘层141的面积，且第一下电极121的面积大于第一中间绝缘层141的面积。如上文所示，第一上电极201及第一中间绝缘层141的面积及位置是由第二光致抗蚀剂层22的第一固体部分221所决定。还如上文所示，第一下电极121的面积及位置是由第三光致抗蚀剂层24的第一固体部分241所决定。
还如先前所解释，第二电容器262包含第二上电极202、第二中间绝缘层142及第二下电极122，第二中间绝缘层142位于第二上电极202与第二下电极122之间，其中第二上电极202的面积实质上等于第二中间绝缘层142的面积，且第二下电极122的面积大于第二中间绝缘层142的面积。如上文所示，第二上电极202及第二中间绝缘层142的面积及位置是由第二光致抗蚀剂层22的第二固体部分222所决定。还如上文所指示，第二下电极122的面积及位置是由第三光致抗蚀剂层24的第二固体部分242所决定。第一电容器261的第一中间绝缘层141的厚度大于第二电容器262的第二中间绝缘层142的厚度。
在图15所示的制作工艺的下一步骤中，形成第一保护层28于衬底10的电容器261、262及第一表面101上。第一保护层28具有形成于其中的多个开口281以暴露第一下电极121、第二下电极122、第一上电极201及第二上电极202的部分。
在图16所示的制作工艺的下一步骤中，在第一保护层28的开口281中的相应开口中形成第一内部互连金属421、第二内部互连金属422、第一外部互连金属441及第二外部互连金属442，且第一内部互连金属421、第二内部互连金属422、第一外部互连金属441及第二外部互连金属442分别电连接到第一下电极121、第二下电极122、第一上电极201及第二上电极202。优选地，在第一保护层28与其对应的第一内部互连金属421、第二内部互连金属422、第一外部互连金属441及第二外部互连金属442之间设置上文所描述的第一晶种层30。然而，如先前所解释，可省略每一此类第一晶种层30。此外，在第一保护层28以及第一内部互连金属421及第二内部互连金属422中的相应内部互连金属上形成连接垫40，且在第一保护层28以及第一外部互连金属441及第二外部互连金属442中每一者上形成重新分布层38。还在第一保护层28上形成电感器36，且电感器36电连接到每一连接垫40。如上文所示，电感器36、连接垫40及重新分布层38各自包括第一晶种层30及金属层34，但可以理解的是，电感器36、连接垫40及重新分布层38可省略每一此类第一晶种层30。
在图17所示的制作工艺的下一步骤中，形成第二保护层48于电感器36、连接垫40、重新分布层38及第一保护层28上。第二保护层48具有多个开口481以暴露连接垫40及重新分布层38的部分。接着，在第二保护层48的开口481中形成凸块下金属层(UBM)54以接触相应连接垫40及重新分布层38。如上文所示，每一凸块下金属层54包括金属层52及对应第二晶种层50。然而，可以理解的是，每一凸块下金属层54可省略第二晶种层50。接着，移除底部金属层16，且执行单体化工艺以形成如图1所示的半导体装置1。
现参看图18到22，展示用于制造本发明的半导体装置1的步骤的替代示范性顺序。本特定替代制作工艺的初始步骤相同于上文关于图6所描述的初始步骤。
在图18所示的制作工艺的下一步骤中，处理(例如：再次氧化及增厚)第二金属层14的全部，使得整个第二金属层14变为绝缘层(即，五氧化二钽(Ta2O5))。接着，形成第一光致抗蚀剂层18于第二金属层14上。第一光致抗蚀剂层18具有指定图案以暴露第二金属层14的部分。在本特定制作工艺中，第一光致抗蚀剂层18的图案包含第一固体部分181。
在图19所示的制作工艺的下一步骤中，减薄第二金属层14的暴露部分。更具体来说，优选地，蚀刻未被第一固体部分181覆盖的第二金属层14的暴露部分。接着，移除第一光致抗蚀剂层18，使得第二金属层14具有厚部分141及薄部分142。
在图20所示的制作工艺的下一步骤中，通过溅镀方式形成第三金属层20在第二金属层14上。接着，形成第二光致抗蚀剂层22于第三金属层20上。第二光致抗蚀剂层22具有第一固体部分221及第二固体部分222。第一固体部分221对应于第二金属层14的厚部分141，且第二固体部分222对应于第二金属层14的薄部分142。
在图21所示的制作工艺的下一步骤中，根据第二光致抗蚀剂层22而选择性地移除第三金属层20及第二金属层14。更具体来说，优选地，通过干式蚀刻来移除第三金属层20及第二金属层14的未被第一固体部分221及第二固体部分222覆盖的部分。
在图22所示的制作工艺的下一步骤中，移除第二光致抗蚀剂层22，以便形成至少一个厚剩余单元231及至少一个薄剩余单元232。厚剩余单元231具有第二金属层14的厚部分141的部分，且薄剩余单元232具有第二金属层14的薄部分142的部分。
本替代制作工艺的后续步骤相同于如上文所述的对应于图13到17的步骤，以便形成如图1所示的半导体装置1。
虽然已参考本发明的特定实施例而描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由附加权利要求书界定的本发明的真实精神及范围的情况下，可进行各种改变且可替换等效者。所述说明可未必按比例绘制。归因于制造工艺及容限，在本发明的演现与实际设备之间可存在差别。可存在未特定地说明的本发明的其它实施例。本说明书及图式应被认为是说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有此类修改皆意欲在附加到此的权利要求书的范围内。虽然已参考按特定次序执行的特定操作而描述本文所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可对这些操作进行组合、再分或重新排序以形成等效方法。因此，除非本文有特定指示，否则所述操作的次序及分组并非本发明的限制。

Claims (20)

1.一种半导体装置，其包括：
衬底，其具有第一表面及与所述第一表面相对的第二表面；以及
多个集成式无源装置，其设于所述衬底的所述第一表面上，其中所述集成式无源装置包含至少两个电容器，所述至少两个电容器具有不同电容值。
2.根据权利要求1所述的半导体装置，其中每一所述电容器包括：
上电极；
下电极；以及
中间绝缘层，其位于所述上电极与所述下电极之间；
其中所述至少两个电容器的所述中间绝缘层具有不同厚度。
3.根据权利要求1所述的半导体装置，其中所述电容器中的一者为带通滤波器，且所述电容器中的一者为解耦电容器。
4.根据权利要求1所述的半导体装置，其中所述电容器中的一者为射频匹配电路，且所述电容器中的一者为解耦电容器。
5.根据权利要求1所述的半导体装置，其中所述至少两个电容器的所述电容值之间的差为约100倍。
6.根据权利要求1所述的半导体装置，其进一步包括导电通道，所述导电通道从所述衬底的所述第一表面及所述第二表面暴露，且所述导电通道电连接到所述电容器中的至少一者。
7.一种半导体装置，其包括：
集成式无源装置，其包括：
衬底；以及
第一电容器，其设于所述衬底上且具有第一电容值；以及
第二电容器，其设于所述衬底上且具有不同于所述第一电容值的第二电容值；
以及
收发器，其具有耦合到所述第一电容器的第一端子及耦合到所述第二电容器的第二端子。
8.根据权利要求7所述的半导体装置，其中：
所述第一电容器及所述第二电容器各自包括上电极、形成于所述衬底上的下电极及位于所述上电极与所述下电极之间的中间绝缘层；且
所述第一电容器与所述第二电容器的所述中间绝缘层具有不同厚度。
9.根据权利要求7所述的半导体装置，其中所述第一电容器为带通滤波器，且所述第二电容器为解耦电容器。
10.根据权利要求7所述的半导体装置，其中所述第一电容器为射频匹配电路，且所述第二电容器为解耦电容器。
11.根据权利要求7所述的半导体装置，其中所述第一电容器与所述第二电容器的所述电容值之间的差为约100倍。
12.根据权利要求8所述的半导体装置，其进一步包括：
第一导电通道，其设于所述衬底内且电连接到所述第一电容器的所述下电极及所述收发器的所述第一端子；以及
第二导电通道，其设于所述衬底内且电连接到所述第二电容器的所述下电极及所述收发器的所述第二端子。
13.根据权利要求8所述的半导体装置，其进一步包括：
第一保护层，其部分地覆盖所述衬底、所述第一电容器及所述第二电容器，所述第一保护层具有形成于其中的至少第一及第二开口，其中所述第一电容器的所述上电极的一部分暴露于所述第一开口中，且所述第二电容器的所述上电极的一部分暴露于所述第二开口中；
第一互连金属，其设于所述第一开口中且电连接到所述第一电容器的所述上电极及所述收发器的所述第一端子；以及
第二互连金属，其设于所述第二开口中且电连接到所述第二电容器的所述上电极及所述收发器的所述第二端子。
14.根据权利要求7所述的半导体装置，其中所述集成式无源装置进一步包括电感器，所述电感器形成于所述衬底上且串联地电连接到所述第一电容器。
15.根据权利要求7所述的半导体装置，其中所述集成式无源装置进一步包括电感器，所述电感器形成于所述衬底上且电连接到所述收发器的第三端子。
16.根据权利要求7所述的半导体装置，其中所述衬底界定出相对的第一及第二表面，且所述第一电容器及所述第二电容器各自设于所述衬底的所述第一表面上。
17.一种用于制作半导体装置的工艺，其包括以下步骤：
(a)形成第一金属层于衬底的第一表面上；
(b)形成第二金属层于所述第一金属层上；
(c)增厚所述第二金属层的一部分，使得所述第二金属层界定出厚部分及薄部分；
(d)形成第三金属层于所述第二金属层上；以及
(e)选择性地移除所述第一金属层、所述第二金属层及所述第三金属层的部分，以形成至少一第一电容器及第二电容器，所述第一电容器包含所述第二金属层的所述厚部分的一部分，且所述第二电容器包含所述第二金属层的所述薄部分的一部分。
18.根据权利要求17所述的工艺，其中步骤(c)进一步包括如下步骤：处理所述第二金属层，以使得所述第二金属层转换成绝缘层。
19.根据权利要求17所述的工艺，其中步骤(c)进一步包括以下步骤：
(c1)以指定图案在所述第二金属层上形成第一光致抗蚀剂层以暴露所述第二金属层的一部分；
(c2)氧化及增厚所述第二金属层的所述暴露部分；以及
(c3)氧化及增厚所述第二金属层的整体，以使得所述第二金属层转换成绝缘层，所述绝缘层界定出所述厚部分及所述薄部分。
20.根据权利要求16所述的工艺，其中步骤(e)进一步包括以下步骤：
(e1)形成第二光致抗蚀剂层于所述第三金属层上，其中所述第二光致抗蚀剂层界定出至少两个固体部分，所述至少两个固体部分分别对应于所述第二金属层的所述厚部分及所述第二金属层的所述薄部分；
(e2)根据所述第二光致抗蚀剂层而选择性地移除所述第三金属层及所述第二金属层的部分；
(e3)移除所述第二光致抗蚀剂层，以促进至少一个厚剩余单元及至少一个薄剩余单元的形成，所述至少一个厚剩余单元包含所述第二金属层的所述厚部分的一部分，且所述至少一个薄剩余单元包含所述第二金属层的所述薄部分的一部分；
(e4)形成第三光致抗蚀剂层于所述第一金属层上，所述第三光致抗蚀剂层界定出至少两个固体部分，所述固体部分中的一者覆盖所述厚剩余单元以及所述第一金属层的一部分，而所述固体部分中的另一者覆盖所述薄剩余单元以及所述第一金属层的另一部分；
(e5)根据所述第三光致抗蚀剂层而选择性地移除所述第一金属层；以及
(e6)移除所述第三光致抗蚀剂层，以形成所述第一电容器及所述第二电容器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104601124A (zh) * 2013-10-31 2015-05-06 三菱电机株式会社 放大器
CN104600059A (zh) * 2015-02-03 2015-05-06 华进半导体封装先导技术研发中心有限公司 一种带有ipd的tsv孔结构及其加工方法
CN105590924A (zh) * 2014-11-07 2016-05-18 三星电子株式会社 半导体器件
CN108346586A (zh) * 2017-01-22 2018-07-31 欣兴电子股份有限公司 封装体装置及其制造方法
CN108447851A (zh) * 2017-06-08 2018-08-24 日月光半导体制造股份有限公司 半导体装置
WO2022057398A1 (zh) * 2020-09-16 2022-03-24 长鑫存储技术有限公司 动态随机存储器及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104113355B (zh) * 2013-04-19 2017-01-11 联发科技（新加坡）私人有限公司 一种电子装置
US9595526B2 (en) 2013-08-09 2017-03-14 Apple Inc. Multi-die fine grain integrated voltage regulation
US10468381B2 (en) 2014-09-29 2019-11-05 Apple Inc. Wafer level integration of passive devices
US9793106B2 (en) * 2014-11-06 2017-10-17 Texas Instruments Incorporated Reliability improvement of polymer-based capacitors by moisture barrier
US11211299B2 (en) * 2019-06-27 2021-12-28 Advanced Semiconductor Engineering, Inc. Wiring structure having at least one sub-unit
US11088125B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. IPD modules with flexible connection scheme in packaging
US11508655B2 (en) * 2020-01-08 2022-11-22 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252528A (ja) * 1993-02-23 1994-09-09 Mitsubishi Electric Corp プリント基板およびその製造方法
JP2000183284A (ja) * 1998-12-17 2000-06-30 Sony Corp キャパシタ及びその製造方法
US20060055379A1 (en) * 2004-09-14 2006-03-16 Denso Corporation Semiconductor integrated circuit
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用
CN102956440A (zh) * 2011-08-26 2013-03-06 台湾积体电路制造股份有限公司 电容器及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1867045A2 (en) * 2005-03-29 2007-12-19 Nxp B.V. Receiver having a tuning capacitance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252528A (ja) * 1993-02-23 1994-09-09 Mitsubishi Electric Corp プリント基板およびその製造方法
JP2000183284A (ja) * 1998-12-17 2000-06-30 Sony Corp キャパシタ及びその製造方法
US20060055379A1 (en) * 2004-09-14 2006-03-16 Denso Corporation Semiconductor integrated circuit
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用
CN102956440A (zh) * 2011-08-26 2013-03-06 台湾积体电路制造股份有限公司 电容器及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104601124A (zh) * 2013-10-31 2015-05-06 三菱电机株式会社 放大器
CN104601124B (zh) * 2013-10-31 2017-10-10 三菱电机株式会社 放大器
CN105590924A (zh) * 2014-11-07 2016-05-18 三星电子株式会社 半导体器件
CN105590924B (zh) * 2014-11-07 2019-11-19 三星电子株式会社 半导体器件
US10515911B2 (en) 2014-11-07 2019-12-24 Samsung Electronics Co., Ltd. Semiconductor devices
CN104600059A (zh) * 2015-02-03 2015-05-06 华进半导体封装先导技术研发中心有限公司 一种带有ipd的tsv孔结构及其加工方法
CN108346586A (zh) * 2017-01-22 2018-07-31 欣兴电子股份有限公司 封装体装置及其制造方法
CN108447851A (zh) * 2017-06-08 2018-08-24 日月光半导体制造股份有限公司 半导体装置
WO2022057398A1 (zh) * 2020-09-16 2022-03-24 长鑫存储技术有限公司 动态随机存储器及其制造方法

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