KR100881005B1

KR100881005B1 - 전자 부품

Info

Publication number: KR100881005B1
Application number: KR1020060108409A
Authority: KR
Inventors: 쯔요시 마쯔모또; 요시히로 미즈노; 시아오유 미; 히사오 오꾸다; 사또시 우에다
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-11-08
Filing date: 2006-11-03
Publication date: 2009-02-03
Also published as: JP2007134380A; JP4684856B2; US7473981B2; KR20070049565A; CN1963963A; CN100594567C; US20070102784A1

Abstract

고내전압을 실현하는데 알맞은 캐패시터부를 가지는 전자 부품을 제공한다. 본 발명의 전자 부품은, 기판(S)과, 캐패시터부(10A)와, 배선부(40)를 구비한다. 캐패시터부(10A)는, 기판(S) 위에 형성된 전극막(11), 해당 전극막(11)에 대향하고 또한 2∼4㎛의 두께를 가지는 전극막(12), 및, 해당 전극막(11, 12) 사이의 유전체막(13)으로 이루어지는 적층 구조를 가진다. 배선부(40)는, 전극막(12)에서의 유전체막(13)과는 반대측에 접합하는 접합부(41)를 가진다.

집적형 전자 부품, 기판, 캐패시터, 전극막, 유전체막, 코일 인덕터, 전극 패드, 배선, 접합부, 보호막

Description

전자 부품{ELECTRONIC COMPONENT}

도 1은 본 발명에 따른 집적형 전자 부품의 평면도.

도 2는 도 1의 선 II-II에 따른 단면도.

도 3은 도 1의 선 III-III에 따른 단면도.

도 4는 도 1의 선 IV-IV에 따른 부분 확대 단면도.

도 5는 도 1에 도시하는 집적형 전자 부품의 회로 구성도.

도 6은 도 1에 도시하는 집적형 전자 부품의 제조시의, 캐패시터 및 그 근방의 형성 과정의 일부의 공정도.

도 7은 도 6 이후에 계속되는 공정도.

도 8은 실시예 1, 2 및 비교예 1, 2에 대한 내전압 측정의 결과도.

도 9는 종래의 IPD의 부분 단면도.

<도면의 주요 부분에 대한 간단한 설명>

X : 집적형 전자 부품

S : 기판

10, 10A, 10B : 캐패시터

11, 12 : 전극막

13: 유전체막

20 : 코일 인덕터

30A, 30B, 30C, 30D : 전극 패드

40 : 배선

41 : 접합부

50 : 보호막

[특허 문헌 1] 일본특허공개공보 평4-61264호

[특허 문헌 2] 일본특허공개공보 제2002-33239호

본 발명은, 예를 들면 반도체 프로세스 기술을 이용해서 기판 위에 캐패시터부가 형성된 전자 부품에 관한 것이다.

휴대 전화나 와이어리스 LAN 등의 RF(Radio Frequency) 시스템에서는, 시스템을 구성하는 기능적 디바이스 간의 양호한 신호 전달을 실현하기 위해, 해당 신호에 대하여 위상 매칭을 실시할 필요가 있다. 그 때문에, 각 디바이스의 신호 입출력부에는, 일반적으로, 인덕터나 캐패시터 등의 수동 부품을 구성 요소로서 포함하는 수동 소자가, 신호의 위상을 조정하기 위한 위상기로서 형성된다.

또한，RF 시스템에서는, 일반적으로, 협대역용 주파수 필터로서 SAW 필터가 이용된다. SAW 필터는 압전 소자를 구성 요소에 포함하는 바, SAW 필터가 조립되 는 기기의 제조 과정이나 사용시 등에, 물리적인 충격이나 열적인 작용이 어떠한 이유에서 SAW 필터 또는 그 압전 소자에 가해지면, 압전 효과에 의해 압전 소자 전극 사이에 전위차가 생긴다. 이때, SAW 필터와 전기적으로 접속된 전자 부품에는 소정의 전압이 가해진다. 전술한 수동 소자(위상기)에 포함되는 캐패시터는, SAW 필터와 전기적으로 접속되어 있는 경우가 많으므로, 해당 캐패시터에는, SAW 필터또는 그 압전 소자의 존재에 기인해서 우발적으로 생기는 전압 인가에 의해 캐패시터 전극 사이에 절연 파괴가 발생하지 않도록, 높은 내전압(예를 들면 150V 이상)이 요구된다.

한편，RF 시스템에서는, 고기능을 실현하기 위해 요하는 부품의 증가 등에 수반하여, 각 부품의 소형화에 대한 요구가 높아지고 있다. 소형화의 관점에서, 전술한 수동 소자(위상기)로서는, 반도체 프로세스 기술을 이용해서 제조되는, 소정의 복수의 수동 부품(인덕터, 캐패시터, 저항, 필터 등)이 고밀도로 집적화된 IPD(Integrated Passive Device)가 채용되는 경우가 있다. IPD를 채용하는 경우에도, 거기에 포함되는 캐패시터에는, 전술한 바와 같이, 캐패시터 전극 간에 절연 파괴가 발생하지 않도록 높은 내전압이 요구된다. IPD에 관한 기술에 대해서는, 예를 들면 상기한 특허 문헌 1, 2에 기재되어 있다.

도 9는, 종래의 IPD(90)의 부분 단면도이다. IPD(90)는, 기판(91)과, 캐패시터(92)를 포함해서 기판(91) 위에서 집적화된 복수의 수동 부품과, 배선부(93)와, 보호막(94)을 구비한다. 캐패시터(92)는, 전극막(92a)(하위 전극막), 전극막(92b)(상위 전극막), 및 유전체막(92c)으로 이루어지는 적층 구조를 가진다. 배 선부(93)는, 전극막(92b)과 접합하는 접합부(93a)를 가진다.

전극막(92b)의 두께는 약 1㎛이다. 전극막(92b)의 형성에서는, 기판(91) 위에 미리 형성된 전극막(92a) 및 유전체막(92c)을 피복하도록 전극막(92b) 형성용의 도체막이 기판(91) 위에 형성되고, 전극막(92b)에 대응하는 패턴 형상을 가지는 레지스트막이 해당 도체막 위에 형성되고, 해당 레지스트막을 마스크로서 이용하여 행하는 이온 밀링법에 의해 도체막이 패터닝된다. 이러한 서브트랙티브법에 의한 전극막(92b)의 형성에서는, 도체막 또는 전극막(92b)의 두께가 작을수록, 패턴 형상 정밀도(따라서 면적 정밀도)가 높은 전극막(92b)을 얻을 수 있다. 전극막(92b)의 면적 정밀도는 캐패시터(92)의 정전 용량 정밀도에 영향을 주므로, 종래의 IPD(90)에서는, 높은 정전 용량 정밀도를 실현한다고 하는 관점에서, 전극막(92b)의 두께는 약 1㎛로 설정된다.

한편, 배선부(93)(접합부(93a)를 포함함)는 비교적 두껍게 설정된다. 배선부(93)가 두꺼울수록, 배선부(93)의 저항은 저하하는 경향이 있어, IPD(90)의 신호 손실 저감의 관점에서 바람직하다. 그 때문에, 배선부(93)는 예를 들면 10㎛ 정도로 설정된다.

그러나, 종래의 IPD(90)의 캐패시터(92)에서는, 실용상 요구되는 정도의 내전압을 가지지 않는 경우가 있기 때문에, 내전압의 향상이 요구되고 있다. 캐패시터(92)의 내전압을 향상시키기 위해서는, 유전체막(92c)을 두껍게 설정하는 것이 생각되지만, 유전체막(92c)을 두껍게 할수록 전극막(92b)의 면적을 크게 하지 않으면, 캐패시터(92)의 정전 용량을 유지할 수 없다. 그 때문에, 유전체막(92c)의 두 께의 증대는, 캐패시터(92) 내지 IPD(90)의 소형화의 관점에서 바람직하지 못하다.

본 발명은, 이상과 같은 사정 하에서 도출된 것으로서, 고내전압을 실현하는데 알맞은 캐패시터부를 가지는 전자 부품을 제공하는 것을 목적으로 한다.

본 발명에 의해 제공되는 전자 부품은, 기판과, 캐패시터부와, 배선부를 구비한다. 캐패시터부는, 기판 위에 형성된 제1 전극막(하위 전극막), 해당 제1 전극막에 대향하고 또한 2∼4㎛의 두께를 가지는 제2 전극막(상위 전극막), 및, 해당 제1 및 제2 전극막 사이의 유전체막으로 이루어지는 적층 구조를 가진다. 배선부는, 제2 전극막에서의 유전체막과는 반대측에 접합하는 접합부를 가진다. 본 발명에 따른 전자 부품에는, 캐패시터 소자 자체, 및, 캐패시터 소자가 다른 소자와 일체화된 집적형 전자 부품이 포함된다.

본 발명자들이 검토한 바에 의하면, 전술한 종래의 IPD(90)의 캐패시터(92)에서는, 절연 파괴에 이르면, 유전체막(92c) 내에서의, 배선부(93)의 접합부(93a)의 연단을 따른 개소에서, 막 조직의 파괴가 발생하기 쉬운 것을 알았다. 비교적 두꺼운 접합부(93a)의 연단부에는 응력 왜곡이 집중하고 있는 바, 절연 파괴에 이르기 전의 캐패시터(92)에서는, 이 응력 왜곡이, 두께 약 1㎛의 얇은 전극막(92b)을 거쳐서 유전체막(92c)에 전해지는 것에 기인하고, 유전체막(92c) 내에서의 접합부(93a)의 연단을 따른 개소쪽이, 유전체막(92c) 내의 다른 개소보다도, 막 조직에 많은 결함을 가지는 것으로 생각된다. 그 때문에, 캐패시터(92)에서는, 유전체 막(92c) 내에서의 접합부(93a)의 연단을 따른 개소에서 막 조직의 파괴가 발생하기 쉽다고 생각된다.

이와 함께, 본 발명자들이 검토한 바에 의하면, 전극막(92b) 대신에 두께 10㎛의 상위 전극막을 채용하면, 유전체막(92c) 내에서의 접합부(93a)의 연단을 따른 개소보다도, 유전체막(92c) 내에서의 해당 상위 전극막의 연단을 따른 개소에서, 고전압 인가시에 막 조직의 파괴가 발생하기 쉬운 것을 알았다. 두꺼운 해당 상위 전극막 자체의 연단부에는 응력 왜곡이 집중하고 있는 바, 절연 파괴에 이르기 이전에는, 이 응력 왜곡이 유전체막(92c)에 전해지는 것에 기인하여, 유전체막(92c) 내에서의 해당 상위 전극막의 연단을 따른 개소쪽이, 유전체막(92c) 내의 다른의 개소보다도, 막 조직에 많은 결함을 가지는 것으로 생각된다. 그 때문에, 유전체막(92c) 내에서의 해당 상위 전극막의 연단을 따른 개소에서 막 조직의 파괴가 발생하기 쉽다고 생각된다.

본 발명자들은, 이상의 검토를 근거로 하여, 예를 들면 반도체 프로세스 기술을 이용해서 제조되는 캐패시터 소자에서, 상위 전극막의 두께가 내전압에 영향을 줄 수 있는 것을 발견하고, 그리하여 본 발명에 이를 수 있었다.

본 발명의 전자 부품에서는, 캐패시터부의 유전체막과 배선부의 접합부 사이에 개재하는 캐패시터부의 제2 전극막(상위 전극막)의 두께는, 2㎛ 이상으로 설정된다. 두께 2㎛ 이상의 제2 전극막은, 배선부의 접합부를 비교적 두껍게 설정하는 경우(예를 들면, 접합부의 두께를 10㎛ 이상으로 설정하는 경우)에도, 해당 접합부의 연단부에 집중하는 응력 왜곡의 유전체막에의 전달을 상당히 억제하여, 접합부 의 응력 왜곡이 유전체막에 전해지는 것에 기인하는 유전체막의 막 조직 결함의 발생을 억제할 수 있다라고 하는 지견을 본 발명자들은 얻었다. 또한, 본 발명의 전자 부품에서는, 제2 전극막의 두께는 4㎛ 이하로 설정된다. 두께가 4㎛ 이하인 제2 전극막은, 내부에 부당하게 큰 응력 왜곡을 생성하지 않아서, 유전체막의 막 조직 결함의 발생을 크게는 유발하지 않는다라고 하는 지견을 본 발명자들은 얻었다. 본 발명의 전자 부품은, 이들 지견에 기초하는 것으로서, 유전체막의 막 조직 결함의 발생이 억제되어서 고내전압을 실현하는데에 알맞은 캐패시터부를 가진다.

본 발명에서, 배선부의 접합부의 두께는, 바람직하게는 제2 전극막의 두께보다 크고, 보다 바람직하게는 10㎛ 이상이다. 접합부가 두꺼울수록, 접합부 또는 배선부의 저항은 저하하는 경향이 있어, 바람직하다.

바람직하게는, 캐패시터부의 유전체막은 1㎛ 이하의 두께를 가진다. 유전체막이 얇을수록, 캐패시터부의 정전 용량은 크다.

바람직하게는, 제2 전극막은, 도금막이다. 2∼4㎛의 범위의 두께를 가지는 제2 전극막은, 도금법에 의하면 효율적으로 형성할 수 있다.

바람직하게는, 본 발명의 전자 부품은, 기판 위에 형성된 수동 부품을 더 구비하고, 배선부는, 해당 수동 부품과 캐패시터부의 제2 전극막을 전기적으로 접속한다. 이러한 구성과 함께, 혹은, 이러한 구성 대신에, 본 발명의 전자 부품은, 기판 위에 형성된 전극 패드를 더 구비하고, 배선부는, 해당 전극 패드와 캐패시터부의 제2 전극막을 전기적으로 접속하여도 된다. 본 발명의 전자 부품은, 이러한 구성을 구비하는 집적형 전자 부품이어도 된다.

<발명을 실시하기 위한 최량의 형태>

도 1 내지 도 4는, 본 발명에 따른 집적형 전자 부품(X)을 나타낸다. 도 1은, 집적형 전자 부품(X)의 평면도이다. 도 2 및 도 3은, 각각, 도 1의 선 II-II 및 선 III-III에 따른 단면도이다. 도 4는, 도 1의 선 IV-IV에 따른 부분 확대 단면도이다.

집적형 전자 부품(X)은, 기판(S)과, 캐패시터(10A, 10B)와, 코일 인덕터(20)와, 전극 패드(30A, 30B, 30C, 30D)와, 배선(40)과, 보호막(50)(도 1에서 도시 생략)을 구비하고, 도 5에 도시하는 회로 구성을 가진다.

기판(S)은, 예를 들면, 반도체 기판, 석영 기판, 글래스 기판, SOI(Silicon on Insulator) 기판, SOQ(Silicon on Quartz) 기판, 또는 SOG(Silicon on Glass) 기판이다. 반도체 기판은, 예를 들면, 단결정 실리콘 등의 실리콘 재료로 이루어진다.

캐패시터(10A, 10B)는, 각각, 도 2 및 도 4에 잘 나타나 있는 바와 같이, 전극막(11, 12) 및 유전체막(13)으로 이루어지는 적층 구조를 가진다. 전극막(11)은, 기판(S) 위에 패턴 형성된 하위 전극막으로서, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어지고, 복수의 도체층으로 이루어지는 다층 구조를 가져도 된다. 전극막(11)의 두께는 예를 들면 0.5∼2㎛이다. 전극막(12)은, 유전체막(13)을 개재해서 전극막(11)에 대향하는 상위 전극막으로서, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다. 전극막(12)의 두께는 2∼4㎛이다. 유전체막(13)은, 예를 들면 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 탄탈, 또는 산화 티탄으로 이루어진다. 유전체막(13)의 두께는 예를 들면 0.1∼1㎛이다. 유전체막(13)이 얇을수록, 캐패시터(10A, 10B)에 대해서 큰 정전 용량을 설정하기 쉽다.

코일 인덕터(20)는, 도 1 및 도 3에 도시한 바와 같이, 기판(S) 위에 패턴 형성된 평면 스파이럴형 코일로서, 단부(21, 22)를 가진다. 또한, 코일 인덕터(20)는, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다.

전극 패드(30A∼30D)는, 외부 접속용의 패드이다. 전극 패드(30A, 30B)는 그라운드 접속용 단자로서 기능하며, 전극 패드(30C, 30D)는, 전기 신호 입출력용 단자로서 기능한다. 이들 전극 패드(30A∼30D)는, 예를 들면, Ni 모체 및 그 상위표면을 피복하는 Au막으로 이루어진다.

배선(40)은, 기판(S) 위의 각 컴포넌트를 전기적으로 접속하기 위한 것으로서, 도 2 및 도 4에 도시한 바와 같이, 캐패시터(10A, 10B)의 전극막(12)과 직접 접합하는 접합부(41)를 가진다. 또한, 배선(40)은, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다. 배선(40) 내지 접합부(41)의 두께는 예를 들면 10㎛ 이상이다. 배선(40)이 두꺼울수록, 배선(40)의 저항은 저하하는 경향이 있어, 집적형 전자 부품(X)의 신호 손실 저감의 관점에서 바람직하다.

도 5에 도시한 바와 같이, 캐패시터(10A)는, 전극 패드(30A, 30C) 및 코일 인덕터(20)와 전기적으로 접속되어 있다. 구체적으로는, 캐패시터(10A)의 전극막(11)은 전극 패드(30A)와 전기적으로 접속되며, 또한, 캐패시터(10A)의 전극막(12)은 전극 패드(30C) 및 코일 인덕터(20)의 단부(21)와 전기적으로 접속되어 있다. 한편, 캐패시터(10B)는, 전극 패드(30B, 30D) 및 코일 인덕터(20)와 전기적 으로 접속되어 있다. 구체적으로는, 캐패시터(10B)의 전극막(11)은 전극 패드(30B)와 전기적으로 접속되며, 또한, 캐패시터(10B)의 전극막(12)은 전극 패드(30D) 및 코일 인덕터(20)의 단부(22)와 전기적으로 접속되어 있다.

보호막(50)은, 예를 들면 폴리이미드나 BCB(Benzocyclobutene)로 이루어지고, 전극 패드(30A∼30D)를 부분적으로 노출시키면서, 캐패시터(10A, 10B), 코일 인덕터(20), 및 배선(40)을 피복한다.

도 6 및 도 7은, 집적형 전자 부품(X)의 제조시의, 캐패시터(10A, 10B) 및 그 근방의 형성 과정을 나타낸다. 구체적으로는, 도 6 및 도 7에서는, 도 7의 (d)에 도시하는 캐패시터(10)(캐패시터(10A, 10B)에 상당함), 배선(40)에서 캐패시터(10)에 접속하는 개소, 및, 캐패시터(10) 근방의 보호막(50)의 형성 과정을, 도 4에 상당하는 단면의 변화로서 나타낸다.

캐패시터(10)의 형성에서는, 우선, 도 6의 (a)에 도시한 바와 같이, 전극막(11)을 기판(S) 위에 형성한다. 예를 들면, 스퍼터링법에 의해 소정의 금속 재료를 기판(S) 위에 성막한 후, 소정의 웨트 에칭 또는 드라이 에칭에 의해 해당 금속막을 패터닝 함으로써, 전극막(11)을 형성할 수 있다.

다음으로, 도 6의 (b)에 도시한 바와 같이, 유전체막(13)을 전극막(11) 위에 형성한다. 예를 들면, 스퍼터링법에 의해 소정의 유전체 재료를 적어도 전극막(11) 위에 성막한 후, 소정의 웨트 에칭 또는 드라이 에칭에 의해 해당 유전체막을 패터닝함으로써, 유전체막(13)을 형성할 수 있다.

다음으로, 전극막(11) 및 유전체막(13)을 피복하도록 전기 도금용 시드층(도 시 생략)을 기판(S) 위에 형성한다. 시드층의 형성 방법으로서는, 예를 들면 증착법이나 스퍼터링법을 채용할 수 있다.

도 6의 (c)에 도시한 바와 같이, 전극막(12) 형성용 레지스트 패턴(61)을 형성한다. 레지스트 패턴(61)은, 전극막(12)의 패턴 형상에 대응하는 개구부(61a)를 가진다. 레지스트 패턴(61)의 형성에서는, 우선, 기판(S) 위에, 전극막(11) 및 유전체막(13)의 위쪽으로부터, 액상의 포토레지스트를 스핀코팅에 의해 성막한다. 다음으로, 노광 처리 및 그 후의 현상 처리를 거쳐, 해당 포토레지스트막을 패터닝한다.

다음으로, 도 6의 (d)에 도시한 바와 같이, 전기 도금법에 의해, 레지스트 패턴(61)의 개구부(61a)에서 전극막(12)을 형성한다. 해당 전기 도금시에는, 전술한 시드층이 통전된다. 2∼4㎛의 범위의 두께를 가지는 전극막(12)은, 전기 도금법에 의해 효율적으로 형성할 수 있다.

다음으로, 도 7의 (a)에 도시한 바와 같이, 예를 들면 소정의 박리액을 작용 시킴으로써, 레지스트 패턴(61)을 제거한다. 시드층(전극막(12)이 형성되어 있지 않은 부분)을 (드라이 에칭 또는 웨트 에칭 처리에 의해)제거한다. 다음으로, 도 7의 (b)에 도시한 바와 같이, 보호막(50)의 일부를 구성하게 되는 절연막(51)을 형성한다. 절연막(51)은, 전극막(12)의 일부를 노출시키기 위한 개구부(51a)를 가진다.

다음으로, 도 7의 (c)에 도시한 바와 같이, 절연막(51)의 개구부(51a)에서 전극막(12)과 접합하는 접합부(41)를 가지는 배선(40)을 형성한다. 배선(40)의 형 성에서는, 구체적으로는, 도 7의 (b)에 도시하는 절연막(51) 위 및 개구부(51a) 내에 걸쳐 전기 도금용의 시드층(도시 생략)을 형성하고, 배선(40) 형성용의 소정의 개구부를 가지는 레지스트 패턴을 시드층 위에 형성하여, 해당 레지스트 패턴의 개구부에 전기 도금법에 의해 소정의 도전 재료를 성장시키고, 그 후, 레지스트 패턴을 제거하고, 시드층(배선(40)이 형성되어 있지 않은 부분)을 제거한다.

다음으로, 도 7의 (d)에 도시한 바와 같이, 배선(40)을 피복하는 절연막(52)을 형성한다. 집적형 전자 부품(X)의 제조시에, 이상과 같이 해서, 캐패시터(10)(10A, 10B) 및 그 근방을 형성할 수 있다.

종래의 IPD(90)의 캐패시터(92)에 관해서 전술한 바와 같이, 반도체 프로세스 기술을 이용해서 제조되는 캐패시터 소자에서의 전극막 사이의 유전체막에 부당한 응력이 작용하고 있는 경우, 유전체막의 해당 응력 작용 개소는, 막 조직에 결함을 발생시켜, 고전압 인가시에 파괴되기 쉽다. 그 때문에, 유전체막에 부당한 응력이 작용하고 있는 경우에는, 해당 캐패시터에서 고내전압을 실현하기 어렵다. 이에 대하여, 본 발명에 따른 집적형 전자 부품(X)의 캐패시터(10A, 10B)에서는, 고내전압을 실현하기 쉽다.

집적형 전자 부품(X)에서는, 전술한 바와 같이, 배선(40) 내지 그 접합부(41)의 두께는 예를 들면 10㎛ 이상으로 비교적 두껍게 설정되고, 캐패시터(10A, 10B) 각각의 전극막(12)의 두께는 2∼4㎛로 설정된다. 비교적 두꺼운 접합부(41)의 연단부에는 응력 왜곡이 집중되기 쉽지만, 전극막(12)의 두께가 2㎛ 이상이기 때문에, 해당 응력 왜곡의 유전체막(13)에의 전달은 상당히 억제된다. 이에 의해, 접합부(41)의 응력 왜곡이 유전체막(13)에 전해지는 것에 기인하는, 유전체막(13)의 막 조직 결함의 발생은 억제된다. 아울러, 두께가 4㎛ 이하인 전극막(12) 자체는, 내부에 부당하게 큰 응력 왜곡을 발생시키지 않기 때문에 , 유전체막(13)의 막 조직 결함의 발생을 크게는 유발하지 않는다. 따라서, 캐패시터(10A, 10B)에서는, 고내전압을 실현하는 것이 가능하다.

<실시예>

다음으로, 본 발명의 실시예를 비교예와 함께 설명한다.

[실시예 1]

도 4에 도시하는 캐패시터(10A) 및 그 근방의 구조에서 다음의 조건을 채용한 캐패시터 소자를 제작하였다. 기판(S)은 석영 기판이다. 전극막(11)은, 기판(S) 위의 Ti막(두께 50nm)과, 그 위의 Au막(두께 500nm)과, 그 위의 Ni막(두께 50nm)과, 그 위의 Au막(두께 500nm)으로 이루어지는 적층 구조를 가진다. 전극막(12)은, Cu의 전기 도금막(두께 2㎛)이다. 유전체막(13)은, SiO₂막(두께 220nm)이다. 접합부(41)를 포함하는 배선부(40)는, 캐패시터(10)측의 Ni의 전기 도금막(두께 10㎛)과, 그 위의 Ai의 전기 도금막(두께 2㎛)으로 이루어지는 적층 구조를 가진다.

[실시예 2]

전극막(12)인 Cu의 전기 도금막의 두께를 2㎛ 대신에 4㎛로 한 이외에는 실시예 1과 마찬가지의 구조로, 실시예 2의 캐패시터 소자를 제작했다.

[비교예 1, 2]

두께 2㎛의 Cu의 전기 도금막으로 이루어지는 전극막(12) 대신에 두께 1㎛(비교예 1) 또는 두께 10㎛(비교예 2)의 Cu의 전기 도금막으로 이루어지는 상위 전극막을 형성한 이외는 실시예1과 마찬가지로 하여, 비교예 1, 2의 캐패시터 소자를 제작하였다.

[내전압 측정]

실시예 1, 2 및 비교예 1, 2의 캐패시터 소자에 대해서, 내전압을 측정하였다. 실시예 1, 2의 캐패시터 소자의 내전압은, 각각, 185V 및 172V이었다. 또한, 비교예 1, 2의 캐패시터 소자의 내전압은, 각각, 130V 및 133V이었다. 이들 결과를 도 8의 그래프로 나타낸다. 도 8의 그래프에서는, 횡축에서 전극막(12)(상위 전극막)의 두께[㎛]를 나타내고, 종축에서 내전압[V]을 나타내고, 실시예 1, 2 및 비교예 1, 2의 캐패시터 소자에 관한 측정 결과를 각각 플롯(El, E2, C1, C2)으로 나타낸다.

[평가]

도 8의 그래프에 도시한 바와 같이, 비교예 1, 2의 캐패시터 소자의 내전압은, 모두 135V를 초과하지 않았다. 내전압 측정에서 절연 파괴된 비교예 1의 캐패시터 소자의 유전체막(13)을 조사한 바, 유전체막(13)에서의, 배선(40)의 접합부(41)의 연단을 따른 개소에서 주로, 막 조직의 파괴가 발생하고 있었다. 비교적 두꺼운 접합부(41)의 연단부에는 응력 왜곡이 집중하고 있는 바, 절연 파괴에 이르기 전의 비교예 1의 캐패시터 소자에서는, 이 응력 왜곡이, 두께 1㎛의 얇은 상위 전극막을 거쳐서 유전체막(13)에 전해지는 것에 기인하여, 유전체막(13) 내에서의 접합부(41)의 연단을 따른 개소쪽이, 유전체막(13) 내의 다른 개소보다도, 막 조직에 많은 결함을 가지는 것으로 생각된다. 그 때문에, 비교예 1의 캐패시터 소자에서는, 유전체막(13) 내에서의 접합부(41)의 연단을 따른 개소에서 주로, 막 조직의 파괴가 발생하는 것으로 생각된다. 한편, 내전압 측정에서 절연 파괴된 비교예 2의 캐패시터 소자의 유전체막(13)을 조사한 바, 유전체막(13)에서의 상위 전극막의 연단을 따른 개소에서 주로, 막 조직의 파괴가 발생하고 있었다. 비교예 2에서의 비교적 두꺼운 상위 전극막의 연단부에는 응력 왜곡이 집중하고 있는 바, 절연 파괴에 이르기 전의 비교예 2의 캐패시터 소자에서는, 이 응력 왜곡이 유전체막(13)에 전해지는 것에 기인하여, 유전체막(13) 내에서의 상위 전극막의 연단을 따른 개소쪽이, 유전체막(13) 내의 다른 개소보다도, 막 조직에 많은 결함을 가지는 것으로 생각된다. 그 때문에, 비교예 2의 캐패시터 소자에서는, 유전체막(13) 내에서의 상위 전극막의 연단을 따른 개소에서 주로, 막 조직의 파괴가 발생하는 것으로 생각된다.

이것에 대하여, 본 발명에 따른 실시예 1, 2의 캐패시터 소자의 내전압은, 모두 170V를 초과하여, 비교예 1, 2의 캐패시터 소자의 내전압보다도 35V 이상 컸다. 이것은, 실시예 1에서의 두께 2㎛의 전극막(12), 및, 실시예 2에서의 두께 4㎛의 전극막(12)이, 모두, 비교예 1에서의 상위 전극막보다도, 접합부(41)로부터 유전체막(13)에의 응력 왜곡의 전달을 억제함과 함께, 비교예 2에서의 상위 전극막 근처에는 응력 왜곡을 내부에 발생시키지 않음으로써, 유전체막(13)의 막 조직 결 함의 발생이 억제되고 또한 부당하게 유발되지 않기 때문이라고 생각된다.

본 발명의 전자 부품에 따르면, 유전체막의 막 조직 결함의 발생이 억제되어서 고내전압을 실현하는데에 알맞은 캐패시터부를 제공할 수 있다.

Claims

기판과,

상기 기판 위에 형성된 제1 전극막, 상기 제1 전극막에 대향하고 또한 2∼4㎛의 두께를 갖는 제2 전극막, 및 상기 제1 및 제2 전극막 사이의 유전체막으로 이루어지는 적층 구조를 갖는 캐패시터부와,

상기 제2 전극막에서의 상기 유전체막과는 반대측에 접합되는 접합부를 갖는 배선부

를 구비하고,

상기 접합부의 두께는, 상기 제2 전극막의 두께보다 큰 전자 부품.
삭제
삭제
제1항에 있어서,

상기 유전체막은 0.1∼1㎛의 두께를 갖는 전자 부품.
제1항에 있어서,

상기 제2 전극막은 도금막인 전자 부품.
제1항에 있어서,

상기 기판 위에 형성된 수동 부품을 더 구비하고,

상기 배선부는, 상기 수동 부품과 상기 캐패시터부의 상기 제2 전극막을 전기적으로 접속하는 전자 부품.
제1항에 있어서,

상기 기판 위에 형성된 전극 패드를 더 구비하고,

상기 배선부는, 상기 전극 패드와 상기 캐패시터부의 상기 제2 전극막을 전기적으로 접속하는 전자 부품.