TWI555140B - 具有整合式被動元件之半導體裝置及其製程 - Google Patents

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TWI555140B
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Description

具有整合式被動元件之半導體裝置及其製程
本發明大體上係關於半導體裝置及相關製程(Manufacturing Process)，且更特定言之，係關於一種具有整合式被動元件(Integrated Passive Device,IPD)之半導體裝置及其製程。
許多習知電路包括被動元件，例如：電容器、電阻器或電感器。為了達成微小型化之目標，持續進行之趨勢係將電容器、電阻器及電感器之形成整合至用於製作半導體裝置之製程中，以獲得具有整合式被動元件之半導體裝置。然而，根據目前已知之半導體裝置製作製程(Fabrication Process)，相同種類之整合式被動元件係同時地形成，因此，導致該等整合式被動元件之電性質(Electrical Property)相同。因此，若電路佈局需要相同種類之整合式被動元件之至少兩種不同電性質，則會有問題。舉例而言，射頻收發器晶片(RF Transceiver Chip)需要具有不同電容值之不同電容器。因此，在此技術領域中需要提供一種具有整合式被動元件之半導體裝置及其製造方法以解決上述問題。
本發明之一態樣係關於一種半導體裝置。在一實施例中，該半導體裝置包括一基板及複數個整合式被動元件。該基板具有一第一表 面及與該第一表面相對之一第二表面。該等整合式被動元件位於該基板之該第一表面上且包括複數個電容器，其中至少兩個電容器之電容值不同。
在另一實施例中，該半導體裝置包括一整合式被動元件及一收發器。該整合式被動元件包括一基板，該基板具有一第一表面、與該第一表面相對之一第二表面及位於該基板之該第一表面上之複數個電容器，其中該等電容器至少包括一第一電容器及一第二電容器，該第一電容器具有一第一電容值，該第二電容器具有一第二電容值，該第二電容值不同於該第一電容值。該收發器具有一第一端子(Terminal)及一第二端子，該第一端子耦接至該第一電容器，該第二端子耦接至該第二電容器。
本發明之另一態樣係關於一種用於製作具有一或多個整合式被動元件之一半導體裝置之製程。在一實施例中，該半導體製程包括以下步驟：(a)形成一第一金屬層於一基板之一第一表面上；(b)形成一第二金屬層於該第一金屬層上；(c)增厚該第二金屬層之一部分，使得該第二金屬層具有一厚部分及一薄部分；(d)形成一第三金屬層於該第二金屬層上；及(e)選擇性地移除該第一金屬層、該第二金屬層及該第三金屬層以形成複數個電容器，其中該等電容器之其中之一具有該第二金屬層之該厚部分之一部分，且該等電容器中之另一個具有該第二金屬層之該薄部分之一部分。
1‧‧‧半導體裝置
1a‧‧‧半導體裝置
1b‧‧‧半導體裝置
1c‧‧‧半導體裝置
2‧‧‧射頻(RF)系統
10‧‧‧基板
12‧‧‧第一金屬層
14‧‧‧第二金屬層
14a‧‧‧第一部分
14b‧‧‧第二部分
16‧‧‧底部金屬層
18‧‧‧第一光阻層
20‧‧‧第三金屬層
21‧‧‧收發器
22‧‧‧第二光阻層
23‧‧‧低雜訊放大器(LNA)
25‧‧‧雙工器
27‧‧‧天線
28‧‧‧第一保護層
30‧‧‧第一晶種層
34‧‧‧金屬層
36‧‧‧電感器
38‧‧‧重新分佈層
40‧‧‧連接接墊
46‧‧‧互連金屬
48‧‧‧第二保護層
50‧‧‧第二晶種層
52‧‧‧金屬層
54‧‧‧凸塊下金屬層(UBM)
56‧‧‧晶種層
58‧‧‧凸塊下金屬層(UBM)
60‧‧‧凸塊
62‧‧‧導電元件
70‧‧‧整合式被動元件(IPD)電路
71‧‧‧巴倫電路
72‧‧‧帶通濾波器(BPF)
73‧‧‧射頻匹配電路
74‧‧‧直流阻絕電容器
75‧‧‧解耦電容器
81‧‧‧第一電容器
82‧‧‧第二電容器
83‧‧‧第三電容器
84‧‧‧第四電容器
85‧‧‧第五電容器
87‧‧‧第七電容器
88‧‧‧第八電容器
89‧‧‧第九電容器
90‧‧‧第十電容器
100‧‧‧印刷電路板
101‧‧‧第一表面
102‧‧‧第二表面
103‧‧‧第一通孔
104‧‧‧第二通孔
105‧‧‧導電金屬
106‧‧‧第一導電通道
107‧‧‧第二導電通道
108‧‧‧第三通孔
109‧‧‧第三導電通道
121‧‧‧第一下電極
122‧‧‧第二下電極
141‧‧‧第一中間絕緣層/厚部分
142‧‧‧第二中間絕緣層/薄部分
181‧‧‧第一固體部分
182‧‧‧第二固體部分
201‧‧‧第一上電極
202‧‧‧第二上電極
211‧‧‧第一收發器
212‧‧‧第二收發器
221‧‧‧第一固體部分
222‧‧‧第二固體部分
231‧‧‧厚剩餘單元
232‧‧‧薄剩餘單元
241‧‧‧第一固體部分
242‧‧‧第二固體部分
261‧‧‧第一電容器
262‧‧‧第二電容器
281‧‧‧開口
421‧‧‧第一內部互連金屬
422‧‧‧第二內部互連金屬
441‧‧‧第一外部互連金屬
442‧‧‧第二外部互連金屬
461‧‧‧互連金屬
481‧‧‧開口
10001‧‧‧第一路線
10002‧‧‧第二路線
圖1為根據本發明之一實施例且具有整合式被動元件之半導體裝置的剖面圖；圖2為用於具有整合式被動元件(IPD)電路之半導體裝置之例示性(exemplary)射頻(Radio Frequency,RF)系統的示意圖；圖3A為根據本發明之另一實施例且具有整合式被動元件之半導 體裝置的剖面圖；圖3B為圖3A所示之半導體裝置結合收發器的剖面圖；圖4為根據本發明之另一實施例且具有整合式被動元件之半導體裝置的剖面圖；圖5為根據本發明之另一實施例且具有整合式被動元件之半導體裝置的剖面圖；圖6至圖17說明用於製造圖1所示之半導體裝置之步驟之例示性順序；及圖18至圖22說明用於製造圖1所示之半導體裝置之步驟之替代例示性順序。
參看圖1，提供根據本發明之一實施例且具有至少一整合式被動元件之半導體裝置1的剖面圖。半導體裝置1包括一基板10、複數個整合式被動元件(Integrated Passive Device,IPD)(例如，一第一電容器261、一第二電容器262及一電感器36)、一第一保護層28、一第一內部互連金屬421、一第一外部互連金屬441、一第二內部互連金屬422、一第二外部互連金屬442、複數個連接接墊40、一重新分佈層(Redistribution Layer)38、一第二保護層48及複數個凸塊下金屬層(Under Bump Metallurgy,UBM)54。
基板10具有一第一表面101及與第一表面101相對之一第二表面102。在圖1所示之實施例中，基板10之材料為玻璃，其具有極低損耗非導電性質(Non-conductive Properties)。然而，可以理解的是，基板10之材料可替代地為例如矽或鍺之半導體材料。
第一電容器261鄰設(disposed adjacent)於基板10之第一表面101，且具有一第一上電極201、一第一中間絕緣層141及一第一下電極121。第一中間絕緣層141設於(disposed)或位於(captured)第一 上電極201與第一下電極121之間。另外，第一上電極201之面積實質上等於第一中間絕緣層141之面積，其中第一下電極121之面積大於第一中間絕緣層141之面積。因此，當自圖1所示進行檢視時，第一上電極201之周邊側表面(Peripheral Side Surface)與第一中間絕緣層141之周邊側表面實質上齊平或共平面，而第一下電極121之周邊側表面之至少一部分向外設置而超出第一中間絕緣層141之周邊側表面。
類似於第一電容器261，第二電容器262鄰設於基板10之第一表面101，且具有一第二上電極202、一第二中間絕緣層142及一第二下電極122。第二中間絕緣層142設於或位於於第二上電極202與第二下電極122之間。另外，第二上電極202之面積實質上等於第二中間絕緣層142之面積，其中第二下電極122之面積大於第二中間絕緣層142之面積。因此，亦如自圖1所示檢視，第二上電極202之周邊側表面與第二中間絕緣層142之周邊側表面實質上齊平或共平面，而第二下電極122之周邊側表面之至少一部分位向外設置而超出第二中間絕緣層142之周邊側表面。此外，如自圖1所示檢視，第一下電極121及第二下電極122實質上共平面或位於同一水平高度。
在圖1所示之實施例中，第一上電極201、第一下電極121、第二上電極202及第二下電極122之材料較佳地為鋁銅(AlCu)。第一中間絕緣層141及第二中間絕緣層142之材料較佳地為五氧化二鉭(Ta2O5)，或具有五氧化二鉭(Ta2O5)之鉭(Ta)。然而，第一中間絕緣層141之材料可不同於第二中間絕緣層142之材料。可以理解的是，當基板10之材料為半導體材料時，障壁層(Barrier Layer)(圖中未示)必須位於第一下電極121與基板10之間，以及第二下電極122與基板10之間。
在半導體裝置1中，電容器261、262之中間絕緣層141、142之厚度不同。更特定言之，第一電容器261之第一中間絕緣層141的厚度大 於第二電容器262之第二中間絕緣層142的厚度。在此方面，第一電容器261及第二電容器262各自之電容值(C)係由以下公式判定：C=εA÷d
其中ε為兩個電極之間的介電層之介電常數，A為電極之面積，且d為兩個電極之間的介電層之厚度。當ε及A係為常數時，C與d成反比。在半導體裝置1中，第二電容器262之電容值大於第一電容器261之電容值，此係因為第一電容器261之第一中間絕緣層141的厚度大於第二電容器262之第二中間絕緣層142的厚度。因此，電容器261、262之電容值彼此不同。
在半導體裝置1中，第一保護層28覆蓋第一電容器261、第二電容器262及基板10之第一表面101。複數個開口281形成於第一保護層28中以曝露第一下電極121、第二下電極122、第一上電極201及第二上電極202之部分。第一保護層28較佳地為例如苯並環丁烯(benzocyclobutene,BCB)、聚醯亞胺(polyamide,PI)、聚丙烯(polypropylene,PP)或環氧樹脂之聚合物。然而，可以理解的是，第一保護層28之材料可替代地為氧化矽或氮化矽。
第一內部互連金屬421位於第一保護層28之開口281中之對應開口中，且電性連接至第一下電極121。在半導體裝置1中，第一晶種層30位於第一內部互連金屬421與第一保護層28之間。第一外部互連金屬441位於第一保護層28之開口281中之對應開口中，且電性連接至第一上電極201。另一第一晶種層30位於第一外部互連金屬441與第一保護層28之間。相似地，第二內部互連金屬422位於第一保護層28之開口281中之對應開口中，且電性連接至第二下電極122。另一第一晶種層30位於第二內部互連金屬422與第一保護層28之間。第二外部互連金屬442亦位於第一保護層28之開口281中之對應開口中，且電性連接至第二上電極202。另一第一晶種層30位於第二外部互連金屬442與第 一保護層28之間。每一第一晶種層30之材料較佳地為鈦銅(TiCu)，其中每一互連金屬441、421、422、442之材料較佳地為銅(Cu)。然而，可以理解的是，每一開口281中可省略每一第一晶種層30。
在半導體裝置1中，連接接墊(Connection Pad)40形成於第一內部互連金屬421及第二內部互連金屬422中之各別內部互連金屬上。因此，連接接墊40電性連接至第一內部互連金屬421及第二內部互連金屬422，且因此電性連接至第一下電極121及第二下電極122中之各別下電極。相似地，重新分佈層38形成於每一第一外部互連金屬441及第二外部互連金屬442上。因而，重新分佈層38電性連接至第一外部互連金屬441及第二外部互連金屬442，且因此電性連接至每一第一上電極201及第二上電極202。每一連接接墊40及重新分佈層38包含第一晶種層30及金屬層34之組合。如上文所示，每一連接接墊40及重新分佈層38之第一晶種層30之材料較佳地為鈦銅(TiCu)，其中每一金屬層34之材料較佳地為銅(Cu)。然而，可以理解的是，每一連接接墊40及重新分佈層38可省略第一晶種層30。另外，可以理解的是，每一連接接墊40之第一晶種層30可與第一內部互連金屬421及第二內部互連金屬422中之對應內部互連金屬包括之第一晶種層30同時地形成。相似地，可以理解的是，重新分佈層38之第一晶種層30可與第一外部互連金屬441及第二外部互連金屬442中之對應外部互連金屬包括之第一晶種層30同時地形成。
類似於第一電容器261及第二電容器262，電感器36鄰設於第一保護層28。在半導體裝置1中，電感器36包含結合另一金屬層34之另一第一晶種層30。電感器36電性連接至連接接墊40，且因此電性連接至第一內部互連金屬421及第二內部互連金屬422以及第一下電極121及第二下電極122。如上文所示，電感器36中之第一晶種層30之材料較佳地為鈦銅(TiCu)，其中金屬層34之材料亦較佳地為銅(Cu)。 然而，可以理解的是，半導體裝置1之電感器36亦可省略第一晶種層30。
半導體裝置1之第二保護層48覆蓋電感器36、連接接墊40、重新分佈層38及第一保護層28，且具有形成於其中之複數個開口481以曝露連接接墊40及重新分佈層38之部分。第二保護層48較佳地為例如苯並環丁烯(BCB)、聚醯亞胺(PI)、聚丙烯(PP)或環氧樹脂之聚合物。然而，可以理解的是，第二保護層48之材料可替代地為氧化矽或氮化矽。另外，第二保護層48之材料可相同於或不同於第一保護層28之材料。
每一凸塊下金屬層(UBM)54位於第二保護層48之開口481中之各別開口中，以接觸連接接墊40中之對應連接接墊或接觸重新分佈層38。因而，凸塊下金屬層54各自電性連接至第一電容器261及第二電容器262中之對應電容器。在半導體裝置1中，每一凸塊下金屬層54包含一金屬層52及一對應第二晶種層50。金屬層52為單層或多層結構。第二晶種層50之材料較佳地為鈦銅(TiCu)，其中金屬層52之材料較佳地為鎳/鈀/金(Ni/Pd/Au)、鎳/金(Ni/Au)或鎳/鈀(Ni/Pd)。然而，可以理解的是，半導體裝置1中之每一凸塊下金屬層54可省略第二晶種層50。
如圖1所示，第一電容器261、電感器36及第二電容器262串聯地電性連接，其中第一電容器261及第二電容器262之電容值彼此不同。在其他實施例中，可以理解的是，第一電容器261及電感器36可串聯地電性連接，其中第二電容器262係藉由使其第二下電極122與對應連接接墊40斷路而與電感器36電隔離，且第一電容器261及第二電容器262之電容值亦彼此不同。按照如此方法，第一電容器261、電感器36及第二電容器262之互連方式取決於所指定之設計要求(Prescribed Design Requirement)。
參看圖2，顯示根據本發明之例示性(exemplary)射頻(Radio Frequency,RF)系統，其可包含整合具有至少一整合式被動元件之半導體裝置(例如，半導體裝置1)之合適平台。射頻(RF)系統2包括一收發器(Transceiver)21、一整合式被動元件(IPD)電路70、一低雜訊放大器(Low Noise Amplifier,LNA)23、一雙工器(Diplexer)25及一天線27。收發器21、整合式被動元件(IPD)電路70、低雜訊放大器(LNA)23及雙工器25耦接(coupled)至天線27以用於傳輸及接收射頻(RF)信號。收發器21至少包括一第一端子(Tx)、一第二端子(Rx)及一第三端子(DC)以將傳輸射頻(RF)信號、接收射頻(RF)信號及參考信號中之各別信號路由(route)至整合式被動元件(IPD)電路70。整合式被動元件(IPD)電路70過濾(filter)被傳輸至/接收自收發器21之射頻(RF)信號，且調變用於收發器21之參考電壓(DC)，例如，驅動電壓及接地電壓。亦即，收發器21耦接至整合式被動元件(IPD)電路70以消除射頻(RF)信號干擾。
如圖2所示，整合式被動元件(IPD)電路70提供包括一巴倫電路(Balun Circuit)71、一帶通濾波器(Band Pass Filter,BPF)72、一射頻匹配電路(RF Matching Circuit)73、一直流阻絕電容器(DC Block Capacitor)74一及解耦電容器(Decoupling Capacitor)75之電路功能。收發器21之第一端子Tx耦接至帶通濾波器72及直流阻絕電容器74，其中雙工器25電性連接至直流阻絕電容器74。帶通濾波器(BPF)72包括一第三電容器83及一第四電容器84，其中第三電容器83及第四電容器84之電容值各自為約0.1pF至10pF之範圍內。直流阻絕電容器74包括一第七電容器87，其中第七電容器87之電容值為約0.1pF至10pF之範圍內。收發器21之第二端子Rx耦接至巴倫電路71及射頻匹配電路73，其中低雜訊放大器23電性連接至巴倫電路71。巴倫電路71包括一第一電容器81及一第二電容器82，其中第一電容器81及第二電容器82之電 容值各自為約0.1pF至10pF之範圍內。射頻匹配電路73包括一第五電容器85，其中第五電容器85之電容值為約0.1pF至10pF之範圍內。收發器21之第三端子DC耦接至解耦電容器75。解耦電容器75包括一第八電容器88、一第九電容器89及一第十電容器90，其中第八電容器88、第九電容器89及第十電容器90之電容值各自為約10pF至1000pF之範圍內。以上兩個電路(例如：巴倫電路71與解耦電容器75、帶通濾波器(BPF)72與解耦電容器75、射頻匹配電路73與解耦電容器75，或直流阻絕電容器74與解耦電容器75)之間的電容值之差為約100倍。
如圖2進一步所示，巴倫電路71耦接至低雜訊放大器23，其中巴倫電路71之第一電容器81經由電感器36而耦接至低雜訊放大器23，且巴倫電路71之第二電容器82耦接至低雜訊放大器23。直流阻絕電容器74之第七電容器87及低雜訊放大器23之端子耦接至雙工器25，雙工器25耦接至天線27。
舉例而言，包括巴倫電路71及解耦電容器75之半導體裝置(例如，半導體裝置1)將進一步包括具有不同電容值之兩個整合式被動元件，該等電容值之其中之一在約0.1pF至10pF之範圍內(巴倫電路71之第一電容器81及第二電容器82)，且另一電容值在約10pF至1000pF之範圍內(解耦電容器75之第八電容器88、第九電容器89及第十電容器90)。在圖1所示之半導體裝置1之描述中，藉由挑選用於第一電容器261之第一中間絕緣層141及第二電容器262之第二中間絕緣層142的合適厚度及材料，可容易地在半導體裝置1中實現具有不同電容值之整合式被動元件(IPD)電路70。
參看圖3A，顯示根據本發明之另一實施例且具有至少一整合式被動元件之半導體裝置1a的剖面圖。圖3A所示之半導體裝置1a實質上相似於圖1所示之半導體裝置1，其中相同元件被賦予相同標號。在此 方面，半導體裝置1、1a之間的差異如下所述。
在半導體裝置1a中，第一電容器261串聯地電性連接至電感器36，且第二電容器262與第一電容器261及電感器36為斷路，其中第一電容器261及第二電容器262之電容值亦彼此不同。基板10進一步具有複數個第一(內部)通孔103、複數個第二(外部)通孔104、複數個導電金屬105、複數個第一導電通道106及複數個第二導電通道107。通孔103、104各自延伸於基板10之第一表面101與第二表面102之間。在半導體裝置1a中，導電金屬105為Cu，且填充第一通孔103及第二通孔104。在此方面，每一第一導電通道106係由第一通孔103及對應金屬105之組合所共同地界定，其中每一第二導電通道107係由第二通孔104及對應金屬105之組合所共同地界定。第一導電通道106及第二導電通道107曝露於基板10之第一表面101及第二表面102。另外，第一導電通道106之其中之一接觸第一電容器261之第一下電極121，其中另一第一導電通道106接觸第二電容器262之第二下電極122。因此，導電通道106、107貫穿基板10且電性連接至電容器261、262。
如圖3A進一步所示，第一保護層28之開口281中之某些特定開口曝露其對應之第二導電通道107。複數個互連金屬46位於其對應之此等特定開口281中，以電性連接至其對應之第二導電通道107。此等互連金屬46各自亦整體地連接至重新分佈層38。另外，半導體裝置1a進一步包括複數個導電元件62，導電元件62位於基板10之第二表面102上且電性連接至其對應之第一導電通道106及第二導電通道107。在半導體裝置1a中，每一導電元件62包括一晶種層56、一凸塊下金屬層(UBM)58及一凸塊60之組合。因而，半導體裝置1a不包括圖1之凸塊下金屬層(UBM)54。
參看圖3B，顯示一例示性系統(Exemplary System)，其具有整合於其中之半導體裝置1a。該系統包括一印刷電路板100、收發器21 及半導體裝置1a。如圖3B所示，半導體裝置1a經由印刷電路板100之佈局(Layout)而電性連接至收發器21。在收發器21之傳輸區段中，第一電容器261之第一上電極201電性連接至接地電壓，且與第一內部互連金屬421連接之第一下電極121經由印刷電路板100之對應凸塊60及第一路線10001而電性連接至收發器21之第一端子Tx。第二電容器262之第二上電極202經由印刷電路板100之第二導電通道107、對應凸塊60及第二路線10002而電性連接至收發器21之第三端子DC。第二下電極122經由對應凸塊60而電性連接至接地電壓。或者，電感器36可串聯地電性連接至第一電容器261及收發器21之第二端子Rx，且第二電容器262可電性連接至收發器21之第三端子DC。由於玻璃的極佳介電性質，故對於射頻(RF)信號傳輸而言，使用玻璃作為基板10之材料係重要的。
參看圖4，顯示另一例示性系統，其具有整合於其中之半導體裝置1b，半導體裝置1b相似於但稍微不同於上文所描述之半導體裝置1a。圖4所示之半導體裝置1b實質上相似於圖3A所示之半導體裝置1a，其中相同元件賦予相同之標號。在此方面，半導體裝置1a、1b之間的差異如下所述。
圖4所示之系統包括印刷電路板100、收發器21及半導體裝置1b。收發器21附接至第二保護層48，且電性連接至凸塊下金屬層(UBM)54(類似於關於半導體裝置1所描述之UBM)，UBM54包括於半導體裝置1b中且貫穿保護層48而與第一電容器261之第一下電極121及第二電容器262之第二上電極202進行電性傳輸(Electrical Communication)。印刷電路板100附接至基板10之第二表面102，且第一導電通道106及第二導電通道107經由導電元件62而電性連接至印刷電路板100。此外，基板10進一步具有至少一第三通孔108，至少一第三通孔108形成於基板10中且延伸於其第一表面101與第二表面102之 間。類似於第一通孔103及第二通孔104，第三通孔108中填充導電金屬105。第三通孔108及對應導電金屬105之組合共同地界定第三導電通道109。第三導電通道109係自基板10之第一表面101及第二表面102曝露。第一保護層28之開口281之其中之一進一步曝露第三導電通道109。互連金屬461位於此特定開口281中，以電性連接至第三導電通道109。因此，收發器21可經由互連金屬461、第三導電通道109及電性連接至互連金屬461之對應UBM 54而電性連接至印刷電路板100，其中此類電性路徑(Electrical Path)不包括整合式被動元件(例如：第一電容器261、第二電容器262及電感器36)。
參看圖5，顯示另一例示性系統，其具有整合於其中之半導體裝置1c，半導體裝置1c相似於但稍微不同於上文所描述之半導體裝置1b。圖5所示之半導體裝置1c實質上相似於圖4所展示之半導體裝置1b，其中相同元件賦予相同之標號。在此方面，半導體裝置1b、1c之間的唯一差別為省略如上文所描述之第三導電通道109、互連金屬461(及對應UBM 54)。
圖5所示之系統包括一印刷電路板100、一第一收發器211、一第二收發器212及半導體裝置1c。第一收發器211電性連接至第一電容器261，且第二收發器212電性連接至第二電容器262。因此，第一收發器211及第二收發器212電性連接至具有不同電容值之不同電容器，此情形可使佈局設計具有更多彈性。
參看圖6至圖17，顯示用於製造半導體裝置1之步驟之例示性順序。在圖6所示之製作製程之初始步驟中，提供上文所描述之基板10。如上文所示，基板10界定第一表面101及與第一表面101相對之第二表面102。基板10之材料較佳地為玻璃，但其可替代地為例如矽或鍺之半導體材料。此後，藉由濺鍍方式形成第一金屬層12於基板10之第一表面101上。第一金屬層12之材料較佳地為鋁銅(AlCu)。接 著，藉由濺鍍方式形成第二金屬層14於第一金屬層12上，其中接著藉由濺鍍方式形成底部金屬層16於基板10之第二表面102上。第二金屬層14之材料較佳地為鉭(Ta)，其相同於底部金屬層16之材料。
在圖7所示之製作製程之下一步驟中，形成第一光阻層18於第二金屬層14上。第一光阻層18具有指定圖案(Prescribed Pattern)以曝露第二金屬層14之一部分。更特定言之，第一光阻層18之圖案包括第一固體部分181及第二固體部分182。第二金屬層14之曝露部分(未被第一固體部分181及第二固體部分182所覆蓋)被界定為第一部分14a，且由第一固體部分181及第二固體部分182覆蓋的第二金屬層14之未曝露部分被界定為第二部分14b。接著，處理(例如，氧化及增厚)第二金屬層14之曝露部分(第一部分14a)。氧化製程較佳地為陽極化製程，其中第一部分14a之鉭(Ta)之部分變為(轉換為)五氧化二鉭(Ta2O5)。應注意的是，不處理第二金屬層14之未曝露部分(第二部分14b)。
在圖8所示之製作製程之下一步驟中，移除第一光阻層18。接著處理(例如，再次氧化及增厚)整個第二金屬層14，使得第二金屬層14變為一絕緣層(亦即，五氧化二鉭(Ta2O5))且界定出一厚部分141及一薄部分142。具體言之，第二金屬層14之第一部分14a的鉭(Ta)之另一部分變為五氧化二鉭(Ta2O5)，以形成厚部分141。第二金屬層14之第二部分14b的鉭(Ta)之部分變為五氧化二鉭(Ta2O5)，以形成薄部分142。因為厚部分141係藉由兩次氧化製程而形成，且薄部分142係藉由一次氧化製程而形成，所以厚部分141比薄部分142厚。厚部分141及薄部分142之材料較佳地為五氧化二鉭(Ta2O5)，但其可替代地為具有五氧化二鉭(Ta2O5)之鉭(Ta)。
在圖9所示之製作製程之下一步驟中，藉由濺鍍方式形成第三金屬層20於在第二金屬層14上。第三金屬層20之材料較佳地為鋁銅 (AlCu)。
在圖10所示之製作製程之下一步驟中，形成第二光阻層22於第三金屬層20上。第二光阻層22具有第一固體部分221及第二固體部分222。第一固體部分221對應於第二金屬層14之厚部分141，且第二固體部分222對應於第二金屬層14之薄部分142。
在圖11所示之製作製程之下一步驟中，根據第二光阻層22而選擇性地移除第三金屬層20及第二金屬層14。較佳地，藉由乾式蝕刻來移除未被第一固體部分221及第二固體部分222所覆蓋的第三金屬層20及第二金屬層14之部分。
在圖12所示之製作製程之下一步驟中，移除第二光阻層22，以形成至少一厚剩餘單元(Thick Remaining Unit)231及至少一薄剩餘單元(Thin Remaining Unit)232。厚剩餘單元231具有第二金屬層14之厚部分141之部分，且薄剩餘單元232具有第二金屬層14之薄部分142之部分。
在圖13所示之製作製程之下一步驟中，形成第三光阻層24於第一金屬層12、厚剩餘單元231及薄剩餘單元232上。第三光阻層24具有第一固體部分241及第二固體部分242。第一固體部分241覆蓋厚剩餘單元231以及第一金屬層12之一部分，且第二固體部分242覆蓋薄剩餘單元232以及第一金屬層12之另一部分。
在圖14所示之製作製程之下一步驟中，根據第三光阻層24而選擇性地移除第一金屬層12。較佳地，藉由乾式蝕刻來移除未被第一固體部分241及第二固體部分242覆蓋的第一金屬層12之部分。接著，移除第三光阻層24，以同時地形成第一電容器261及第二電容器262。如先前所解釋，第一電容器261包括第一上電極201、第一中間絕緣層141及第一下電極121，第一中間絕緣層141位於第一上電極201與第一下電極121之間，其中第一上電極201之面積實質上等於第一中間絕緣 層141之面積，且第一下電極121之面積大於第一中間絕緣層141之面積。如上文所示，第一上電極201及第一中間絕緣層141之面積及位置係由第二光阻層22之第一固體部分221所決定。亦如上文所示，第一下電極121之面積及位置係由第三光阻層24之第一固體部分241所決定。此外，因第一下電極121及第二下電極122皆係由第一金屬層12所形成，故第一下電極121及第二下電極122實質上共平面或位於同一水平高度。在本實施例中，第一下電極121及第二下電極122係位於同一層，且同時形成。
亦如先前所解釋，第二電容器262包括第二上電極202、第二中間絕緣層142及第二下電極122，第二中間絕緣層142位於第二上電極202與第二下電極122之間，其中第二上電極202之面積實質上等於第二中間絕緣層142之面積，且第二下電極122之面積大於第二中間絕緣層142之面積。如上文所示，第二上電極202及第二中間絕緣層142之面積及位置係由第二光阻層22之第二固體部分222所決定。亦如上文所指示，第二下電極122之面積及位置係由第三光阻層24之第二固體部分242所決定。第一電容器261之第一中間絕緣層141的厚度大於第二電容器262之第二中間絕緣層142的厚度。
在圖15所示之製作製程之下一步驟中，形成第一保護層28於基板10之電容器261、262及第一表面101上。第一保護層28具有形成於其中之複數個開口281以曝露第一下電極121、第二下電極122、第一上電極201及第二上電極202之部分。
在圖16所示之製作製程之下一步驟中，在第一保護層28之開口281中之各別開口中形成第一內部互連金屬421、第二內部互連金屬422、第一外部互連金屬441及第二外部互連金屬442，且第一內部互連金屬421、第二內部互連金屬422、第一外部互連金屬441及第二外部互連金屬442分別電性連接至第一下電極121、第二下電極122、第 一上電極201及第二上電極202。較佳地，在第一保護層28與其對應之第一內部互連金屬421、第二內部互連金屬422、第一外部互連金屬441及第二外部互連金屬442之間設置上文所描述之第一晶種層30。然而，如先前所解釋，可省略每一此類第一晶種層30。此外，在第一保護層28以及第一內部互連金屬421及第二內部互連金屬422中之各別內部互連金屬上形成連接接墊40，且在第一保護層28以及第一外部互連金屬441及第二外部互連金屬442中每一者上形成重新分佈層38。亦在第一保護層28上形成電感器36，且電感器36電性連接至每一連接接墊40。如上文所示，電感器36、連接接墊40及重新分佈層38各自包含第一晶種層30及金屬層34，但可以理解的是，電感器36、連接接墊40及重新分佈層38可省略每一此類第一晶種層30。
在圖17所示之製作製程之下一步驟中，形成第二保護層48於電感器36、連接接墊40、重新分佈層38及第一保護層28上。第二保護層48具有複數個開口481以曝露連接接墊40及重新分佈層38之部分。接著，在第二保護層48之開口481中形成凸塊下金屬層(UBM)54以接觸各別連接接墊40及重新分佈層38。如上文所示，每一凸塊下金屬層54包含金屬層52及對應第二晶種層50。然而，可以理解的是，每一凸塊下金屬層54可省略第二晶種層50。接著，移除底部金屬層16，且執行單體化製程(Singulation Process)以形成如圖1所示之半導體裝置1。
參看圖18至圖22，顯示用於製造本發明之半導體裝置1之步驟之替代例示性順序。本特定替代製作製程之初始步驟相同於上文關於圖6所描述之初始步驟。
在圖18所示之製作製程之下一步驟中，處理(例如：再次氧化及增厚)第二金屬層14之全部，使得整個第二金屬層14變為絕緣層(亦即，五氧化二鉭(Ta2O5))。接著，形成第一光阻層18於第二金屬層14上。第一光阻層18具有指定圖案以曝露第二金屬層14之部分。在 本特定製作製程中，第一光阻層18之圖案包括第一固體部分181。
在圖19所示之製作製程之下一步驟中，減薄第二金屬層14之曝露部分。更特定言之，較佳地，蝕刻未被第一固體部分181覆蓋的第二金屬層14之曝露部分。接著，移除第一光阻層18，使得第二金屬層14具有厚部分141及薄部分142。
在圖20所示之製作製程之下一步驟中，藉由濺鍍方式形成第三金屬層20在第二金屬層14上。接著，形成第二光阻層22於第三金屬層20上。第二光阻層22具有第一固體部分221及第二固體部分222。第一固體部分221對應於第二金屬層14之厚部分141，且第二固體部分222對應於第二金屬層14之薄部分142。
在圖21所示之製作製程之下一步驟中，根據第二光阻層22而選擇性地移除第三金屬層20及第二金屬層14。更特定言之，較佳地，藉由乾式蝕刻來移除未被第一固體部分221及第二固體部分222所覆蓋的第三金屬層20及第二金屬層14之部分。
在圖22所示之製作製程之下一步驟中，移除第二光阻層22，以便形成至少一厚剩餘單元231及至少一薄剩餘單元232。厚剩餘單元231具有第二金屬層14之厚部分141之部分，且薄剩餘單元232具有第二金屬層14之薄部分142之部分。
本替代製作製程之後續步驟相同於如上文所述的對應於圖13至圖17之步驟，以便形成如圖1所示之半導體裝置1。
雖然已參考本發明之特定實施例而描述及說明本發明，但此等描述及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由附加申請專利範圍界定的本發明之真實精神及範疇的情況下，可進行各種改變且可替換等效者。該等說明可未必按比例繪製。歸因於製程及容限，在本發明之演現與實際設備之間可存在差別。可存在未特定地說明的本發明之其他實施例。本說明書及圖式應被認為是說明性的 而非限制性的。可進行修改以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此類修改皆意欲在至此附加之申請專利範圍之範疇內。雖然已參考按特定次序執行之特定操作而描述本文所揭示之方法，但應理解，在不脫離本發明之教示的情況下，可對此等操作進行組合、再分或重新排序以形成等效方法。因此，除非本文有特定指示，否則該等操作之次序及分組並非本發明之限制。
1‧‧‧半導體裝置
10‧‧‧基板
28‧‧‧第一保護層
30‧‧‧第一晶種層
34‧‧‧金屬層
36‧‧‧電感器
38‧‧‧重新分佈層
40‧‧‧連接接墊
48‧‧‧第二保護層
50‧‧‧第二晶種層
52‧‧‧金屬層
54‧‧‧凸塊下金屬層(UBM)
101‧‧‧第一表面
102‧‧‧第二表面
121‧‧‧第一下電極
122‧‧‧第二下電極
141‧‧‧第一中間絕緣層/厚部分
142‧‧‧第二中間絕緣層/薄部分
201‧‧‧第一上電極
202‧‧‧第二上電極
261‧‧‧第一電容器
262‧‧‧第二電容器
281‧‧‧開口
421‧‧‧第一內部互連金屬
422‧‧‧第二內部互連金屬
441‧‧‧第一外部互連金屬
442‧‧‧第二外部互連金屬
481‧‧‧開口

Claims (20)

  1. 一種半導體裝置，其包含：一基板，具有一第一表面及與該第一表面相對之一第二表面；及複數個整合式被動元件(Integrated Passive Device)，位於該基板之該第一表面上，其中該等整合式被動元件包括至少兩個電容器，該至少兩個電容器具有不同電容值，且該至少兩個電容器之下電極實質上位於同一水平高度。
  2. 如請求項1之半導體裝置，其中每一該等電容器包含：一上電極；一下電極；及一中間絕緣層，位於該上電極與該下電極之間；其中該至少兩個電容器之該等中間絕緣層具有不同厚度。
  3. 如請求項1之半導體裝置，其中該等電容器之其中之一係為帶通濾波器(Band Pass Filter)，且該等電容器之其中之一係為解耦電容器(Decoupling Capacitor)。
  4. 如請求項1之半導體裝置，其中該等電容器之其中之一係為一射頻匹配電路(RF Matching Circuit)，且該等電容器之其中之一係為一解耦電容器。
  5. 如請求項1之半導體裝置，其中該至少兩個電容器之該等電容值之間的差為約100倍。
  6. 如請求項1之半導體裝置，其進一步包含一導電通道，該導電通道自該基板之該第一表面及該第二表面曝露，且該導電通道電性連接至該等電容器之至少其中之一。
  7. 一種半導體裝置，其包含： 一整合式被動元件，其包含：一基板；及一第一電容器，位於該基板上且具有一第一電容值；及一第二電容器，位於該基板上且具有不同於該第一電容值之一第二電容值，其中該第一電容器及該第二電容器之下電極實質上位於同一水平高度；及一收發器(Transceiver)，具有耦接至該第一電容器之一第一端子及耦接至該第二電容器之一第二端子。
  8. 如請求項7之半導體裝置，其中：該第一電容器及該第二電容器各自包含一上電極、形成於該基板上之一下電極，及位於該上電極與該下電極之間的一中間絕緣層；且該第一電容器及該第二電容器之該等中間絕緣層具有不同厚度。
  9. 如請求項7之半導體裝置，其中該第一電容器為帶通濾波器，且該第二電容器為解耦電容器。
  10. 如請求項7之半導體裝置，其中該第一電容器為射頻匹配電路，且該第二電容器為解耦電容器。
  11. 如請求項7之半導體裝置，其中該第一電容器與該第二電容器之該等電容值之間的差為約100倍。
  12. 如請求項8之半導體裝置，其進一步包含：一第一導電通道，位於該基板內且電性連接至該第一電容器之該下電極及該收發器之該第一端子；及一第二導電通道，位於該基板內且電性連接至該第二電容器之該下電極及該收發器之該第二端子。
  13. 如請求項8之半導體裝置，其進一步包含： 一第一保護層，部分地覆蓋該基板、該第一電容器及該第二電容器，該第一保護層具有形成於其中之至少第一及第二開口，其中該第一電容器之該上電極之一部分曝露於該第一開口中，且該第二電容器之該上電極之一部分曝露於該第二開口中；一第一互連金屬，位於該第一開口中且電性連接至該第一電容器之該上電極及該收發器之該第一端子；及一第二互連金屬，位於該第二開口中且電性連接至該第二電容器之該上電極及該收發器之該第二端子。
  14. 如請求項7之半導體裝置，其中該整合式被動元件進一步包含一電感器，該電感器形成於該基板上且串聯地電性連接至該第一電容器。
  15. 如請求項7之半導體裝置，其中該整合式被動元件進一步包含一電感器，該電感器形成於該基板上且電性連接至該收發器之一第三端子。
  16. 如請求項7之半導體裝置，其中該基板界定出相對之第一及第二表面，且該第一電容器及該第二電容器各自位於該基板之該第一表面上。
  17. 一種用於製作一半導體裝置之製程，其包含以下步驟：(a)形成一第一金屬層於一基板之一第一表面上；(b)形成一第二金屬層於該第一金屬層上；(c)增厚該第二金屬層之一部分，使得該第二金屬層界定出一厚部分及一薄部分；(d)形成一第三金屬層於該第二金屬層上；及(e)選擇性地移除該第一金屬層、該第二金屬層及該第三金屬層之部分，以形成至少一第一電容器及一第二電容器，該第 一電容器包括該第二金屬層之該厚部分之一部分，且該第二電容器包括該第二金屬層之該薄部分之一部分。
  18. 如請求項17之製程，其中步驟(c)進一步包含如下步驟：處理(Treating)該第二金屬層，以使得該第二金屬層轉換成一絕緣層。
  19. 如請求項17之製程，其中步驟(c)進一步包含以下步驟：(c1)以一指定圖案在該第二金屬層上形成一第一光阻層以曝露該第二金屬層之一部分；(c2)氧化及增厚該第二金屬層之該曝露部分；及(c3)氧化及增厚該第二金屬層之整體，以使得該第二金屬層轉換成一絕緣層，該絕緣層界定出該厚部分及該薄部分。
  20. 如請求項17之製程，其中步驟(e)進一步包含以下步驟：(e1)形成一第二光阻層於該第三金屬層上，其中該第二光阻層界定出至少兩個固體部分，該至少兩個固體部分分別對應於該第二金屬層之該厚部分及該第二金屬層之該薄部分；(e2)根據該第二光阻層而選擇性地移除該第三金屬層及該第二金屬層之部分；(e3)移除該第二光阻層，以促進至少一厚剩餘單元及至少一薄剩餘單元之形成，該至少一厚剩餘單元包括該第二金屬層之該厚部分之一部分，且該至少一薄剩餘單元包括該第二金屬層之該薄部分之一部分；(e4)形成一第三光阻層於該第一金屬層上，該第三光阻層界定出至少兩個固體部分，該等固體部分之其中之一覆蓋該厚剩餘單元以及該第一金屬層之一部分，而該等固體部分中之另一個覆蓋該薄剩餘單元以及該第一金屬層之另一部分；(e5)根據該第三光阻層而選擇性地移除該第一金屬層；及 (e6)移除該第三光阻層，以形成該第一電容器及該第二電容器。
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