KR900005597A - 다이내믹 ram 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

다이내믹 RAM 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도(A)는 본 발명의 제1실시예에 따른 4비트 DRAM을 도시해 놓은 단면도,
제1도(B)는 제1도(A)의 IB-IB선 단면도.
제1도(C)는 제1도(A)의 IC-IC선 단면도.
제1도(D)는 제1도(A)의 ID-ID선 단면도.
제2도(A), 제3도(A),‥,제9도(A)는 본 발명의 제1실시예의 따른 DRAM의 제조공정을 도시해 놓은 평면도.
제2도(B)는 제2도(A)의 IIB-IIC선 단면도.
제2도(C)는 제2도(A)의 IIC-IIC선 단면도.
제2도(D)는 제2도(A)의 IID-IID선 단면도.
제3도(B)는 제3도(A)의 IIIB-IIIB선 단면도.
제3도(C)는 제3도(A)의 IIIC-IIIC선 단면도.
제3도(D)는 제3도(A)의 IIID-IIID선 단면도.

Claims (13)

  1. 반도체기판과, 이 반도체기판상에 형성됨과 더불어 각각 소오스와 드레인 및 게이트를 갖춘 제1 및 제2 MOS 트랜지스터, 이 제1 및 제2MOS트랜지스터상에 형성된 제1절연막, 이 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제1구멍을 통해서 연장되어 상기 제1트랜지스터의 소오스와 드레인중 어느 하나에 접속된 전하축적용 제1전극, 상기 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제2구멍을 통해서 연장되어 상기 제2MOS트랜지스터의 소오스와 드레이중 어느 하나에 접속되고, 적어도 상기 제1 전극위에 그 제1전극과는 분리되면서 중첩된 제2전극, 상기 제1 및 제2전극상에 각각 형성된 제1 및 제2 캐패시터절연막 및, 이 제1 및 제2캐패시터절연막상에 형성됨과 더불어 상기 제1 및 제2전극의 중첩부분 사이에 삽입된 부분을 갖춘 캐패시터전극을 포함하여 구성된 것을 특징으로 하는 다이내믹 RAM.
  2. 제1항에 있어서, 상기 제1 및 제2MOS트랜지스터와 동일한 MOS 트랜지스터 그룹은 상기 반도체기판내에 형성되고, 상기 제1 및 제2전극과 동일한 복수의 전극을 바둑판모양으로 배열되는 것을 특징으로 하는 다이내믹 RAM.
  3. 제1항에 있어서, 상기 캐패시터전극이 상기 제1캐패시터 절연막과 상기 제1절연막사이에 삽입되어 있는 것을 특징으로 하는 다이내믹 RAM.
  4. 제1항에 있어서, 상기 캐패시터전극과 대응하는 상기 제1전극의 표면이 상기 캐패시터전극과 대응하는 상기 제2전극의 표면과 동일한 영역인 것을 특징으로 하는 다이내믹 RAM.
  5. 반도체기판과, 이 반도체기판상에 형성됨과 더불어 소오와 드레인 및, 워드선으로 기능하는 게이트를 갖춘 제1 및 제2MOS트랜지스터, 이 제1 및 제2MOS트랜지스터상에 형성된 제1절연막, 이 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제1구멍을 통해서 연장되어 상기 제1MOS트랜지스터의 소오스와 드레인중 어느 하나에 접속된 제1비트선, 상기 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제2구멍을 통해서 연장되어 상기 제2MOS트랜지스터의 소오스와 드레인중 어느 하나에 접속된 제2비트선, 상기 제1 및 제2비트선상에 형성된 제2절연막, 이 제2절연막상에 형성됨과 더불어 상기 제1 및 제2절연막에 형성된 제3구멍을 통해서 연장되어 상기 제1MOS트랜지스터의 소오스와 드레인중 다른 하나에 접속된 전하축적용 제1전극, 상기 제2절연막상에 형성됨과 더불어 상기 제1 및 제2절연막에 형성된 제4구멍을 통해서 연장되어 상기 제2MOS트랜지스터의 소오스와 드레인중 다른 하나에 접속되고, 적어도 상기 제1전극위에 그 제1전극과는 분리되면서 중첩된 전하축적용 제2전극, 상기 제1 및 제2전극상에 각각 형성된 제1 및 제2캐패시터절연막 및, 이 제1 및 제2캐패시터절연막상에 형성됨과 더불어 상기 제1 및 제2전극의 중첩부분사이에 삽입된 부분을 갖춘 캐패시터전극을 포함하여 구성된 것을 특징으로 하는 다아내믹 RAM.
  6. 제5항에 있어서, 상기 제1 및 제2MOS트랜지스터와 동일한 MOS트랜지스터 그룹은 상기 반도체기판내에 형성되고, 상기 제1 및 제2전극과 동일한 복수의 전극은 바둑판모양으로 배열되는 것을 특징으로 하는 다이내믹 RAM.
  7. 제5항에 있어서, 상기 캐패시터전극이 상기 제1캐패시터 절연막과 상기 제1절연막사이에 삽입되어 있는 것을 특징으로 하는 다이내믹 RAM.
  8. 제5항에 있어서, 상기 캐패시터전극과 대응하는 상기 제1전극의 표면이 상기 캐패시터전극과 대응하는 상기 제2전극의 표면과 동일한 영역인 것을 특징으로 하는 다이내믹 RAM.
  9. 제5항에 있어서, 상기 제1비트선이 제1패드전극에 의해 상기 제1MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속되고, 상기 제1전극이 제2패드에 의해 상기 제1MOS트랜지스터의 소오스나 드레인중 다른 것에 접속되며, 상기 제2비트선이 제3패드전극에 의해 상기 제2MOS트랜지스터의 소오스나 드레인중 하나에 접속되고, 상기 제2전극이 제4패드전극에 의해 상기 제2MOS트랜지스터의 소오스나 드레인중 다른 것에 접속된 것을 특징으로 하는 다이내믹 RAM.
  10. 제5항에 있어서, 상기 제1 및 제2비트선이 소자분리영역상에 형성됨과 더불어, 상기 제1 및 제2MOS트랜지스터의 게이트로 이루어진 워드선과 직각으로 교차하도록 되어 있는 것을 특징으로 하는 다이내믹 RAM.
  11. 제5항에 있어서, 상기 제1비트선이 제1패드전극에 의해 상기 제1MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속되고, 상기 제2비트선이 제2패드전극에 의해 상기 제2MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속되며, 상기 제1 및 제2패드전극의 소자분리영역으로 연장되어 있는 것을 특징으로 하는 다이내믹 RAM.
  12. 제5항에 있어서, 상기 제1 및 제2MOS트랜지스터의 소오스나 드레인중 각 어느 하나가 상기 워드선쪽으로 연장되는 영역을 갖추고, 이 영역에 상기 제1 및 제2비트선의 접속된 것을 특징으로 하는 다이내믹 RAM.
  13. 반도체기판상에 제1 및 제2MOS트랜지스터를 형성하는 공정과, 이 제1 및 제2MOS트랜지스터상에 절연막을 형성하는 공정, 이 절연막에 제1구멍을 형성하고, 이 제1구멍에 상기 제1MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속된 제1전하축적전극을 형성하는 공정, 이 제1전하축적전극상에 스페이서막을 형성하는 공정, 이 스페이서막에 제2구멍을 형성하고, 이 제2구멍에 상기 제2MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속됨과 더불어 적어도 상기 제1전하축적전극에 분리되어 중첩되는 제2전하축적전극을 형성하는 공정, 상기 스페이서막상에 등방성에칭을 시행함으로써 그 스페이서막을 제거하는 공정, 상기 제1 및 제2전하축적전극을 피복시키면서 캐패시터절 연막을 형성하는 공정 및 화학적 기상성장법을 사용하여 상기 제1 및 제2전하축적전극상에 그 제1 및 제2전하축적전극사이의 갭을 채우면서 캐패시터전극을 형성하는 공정을 포함하는 것을 특징으로 하는 다이내믹 RAM의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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