DE4221433A1 - Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeicheranordnung mit Wortleitungen, Bitleitungen und Speicherzellen, wobei je­ weils eine Speicherzelle einen MOS-Transistor und einen Kondendsator aufweist, ein Source- und ein Drain-Gebiet des Transistors in einem Halbleitersubstrat gebildet sind und die Bitleitung oberhalb des Transistors und der Konden­ sator im wesentlichen oberhalb der Bitleitung angeordnet sind.

DRAM-Halbleiterspeicher bestehen aus einer Anzahl von Spei­ cherzellen in bzw. auf einem zum Beispiel aus Silizium be­ stehenden Halbleitersubstrat, die sich jeweils aus einem Kondensator zur Speicherung der Information und einem Tran­ sistor zur Auswahl des bestimmten Kondensators zusammen­ setzen. Um eine geringe Zugriffszeit und benötigte Fläche bei hohem Speicherangebot zu erreichen, muß die Integrations­ dichte der Anordnung erhöht werden, das heißt der Platzbe­ darf einer Zelle muß minimiert werden. Ein Konzept für eine solche Speicherzelle ist die sogenannte "Stacked-Capacitor­ above-Bitline"-Zelle, bei der der Kondensator oberhalb des Transistors und oberhalb der Bitleitung angeordnet ist (s. beispielsweise S. Kimura et al, IEDM Tech. Dig. p. 596 (1988)). Bei einer solchen Zelle müssen zweierlei Typen von Kontakten erzeugt werden: Der Bitleitungskontakt zwi­ schen Bitleitung und dem Draingebiet des Transistors und der Kondensatorkontakt zwischen der unteren Kondensatorplat­ te und dem Sourcegebiet des Transistors. Wenn beide Kontakte als konventionelle Kontakte mit Hilfe von Fototechniken er­ zeugt werden, müssen Minimalabstände zu den schon vorhande­ nen Strukturen eingehalten werden, das heißt zum Gate des Transistors, zum Isolationsoxyd zwischen aktiven Bereichen und (im Fall des Kondensatorkontaktes) zu der Bitleitung. Diese Minimalabstände hängen von der vorgegebenen Kantenla­ gegenauigkeit ab, das heißt von der Justiergenauigkeit und den Linienbreiten-Toleranzen des verwendeten litographi­ schen Systems.

Eine Verkleinerung der Zelle kann erreicht werden, wenn die Kontakte selbstjustiert erzeugt werden, das heißt die tatsächliche Kontaktfläche wird von schon vorhandenen Strukturen definiert und begrenzt, die Maße des Kontakts im Zell-Layout können dagegen größer sein. Die tatsächliche Kontaktfläche kann dann kleiner sein als die litographisch vorgegebene minimale Kontaktlochgröße, und ihr Abstand zu Bit- bzw. Wortleitung (Gate) kann so gering sein wie die minimal mögliche Dicke einer Isolationsschicht oder eines Isolationsspacers.

Bei den in Rede stehenden Speicherzellen sind derartige selbstjustierte Kontakte bereits bekannt:

• a) In dem Artikel von S. Kimura et al, IEDM Tech. Dig. p 596 (1988) wird eine Zelle beschrieben, bei der Wort­ leitung und Bitleitung durch einen Oxydspacer seitlich gegen den Kontakt isoliert sind. Bei diesem Verfahren wird vor Erzeugung der Bitleitung nicht planarisiert, das heißt, es entsteht eine hohe Topologie, über der die Bitleitung strukturiert werden muß (verursacht durch Wortleitung und Isolationsoxyd) und vor allem eine hohe Topologie unter dem Polysilizium der unteren Konden­ satorplatte (verursacht durch Bitleitung, Wortleitung und Isolationsoxyd), die die Strukturierung des Polysi­ liziums erschwert.
• b) In den Artikeln von H. Arima et al, IEDM Tech. Dig. p. 651 (1990) und von M. Sakao et al, IEDM Techn. Dig. p. 655 (1990) werden selbstjustierte Kontakte in den Speicher­ zellen mit Hilfe von zusätzlichen Polysilizium- Strukturen erzeugt: Es werden zusätzliche Ebenen ein­ geführt, um über eine solche Polysilizium-Struktur die Kontakte von Bitleitung oder Kondensatorplatte zum Tran­ sistor herzustellen. Die Kontaktlochätzung stoppt dann auf der Polysilizium-Struktur, die eine größere Ausdeh­ nung als die tatsächliche Kontaktfläche auf dem Halblei­ tersubstrat hat. Bei solchen Zellen wird die Prozeß- und Layout-Komplexität stark erhöht, und mit reduzierter Zellfläche bleibt auch immer weniger Platz für die benö­ tigten Polysilizium-Strukturen.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzel­ le des genannten Typs (Stacked Capacitor above Bitline) mit minimalem Platzbedarf unter Verwendung von selbstjustierten Kontakten anzugeben, die die genannten Nachteile nicht auf­ weist. Ferner soll ein Herstellverfahren angegeben werden, das sich durch hohe Prozeßsicherheit, unter anderem durch mehrfache Planarisierung der Oberflächen, auszeichnet, ins­ besondere sollen Fototechnik-Prozesse mit hohen Justieran­ forderungen vermieden werden.

Diese Aufgabe wird durch eine Halbleiterspeicheranordnung gemäß Patentanspruch 1 gelöst. Weiterbildungen, insbeson­ dere ein Herstellverfahren, sind Gegenstand von Unteran­ sprüchen.

Zwar ist aus dem Artikel von T. Kaga et al., IEEE Transac­ tions on Electron Devices, Volume 38, No. 2, Februar 91, Seiten 255 bis 261 eine Speicheranordnung mit selbstjustier­ ten Kontakten und Kontaktloch-Auffüllungen sowie ein Her­ stellverfahren bekannt, die beschriebene Speicherzelle be­ sitzt aber keine Planarisierungsschicht unter der Bitlei­ tung, da mit der Kontaktloch-Auffüllung nur die Kontaktlö­ cher planarisiert werden, nicht aber die übrige Oberfläche. Die untere Schicht der Bitleitung (Polysilizium) wird da­ her auf einem nichtplanarisiertem Untergrund strukturiert, so daß die Gefahr von leitenden Ätzresten groß ist und die Zuverlässigkeit der Speicherzelle entsprechend verringert wird. Das Herstellverfahren weist weitere wesentliche Unter­ schiede zum erfinderischen Verfahren auf: Zur Erzeugung der Kondensator-Kontaktloch- Auffüllung ist eine selektive Poly­ silizium-Abscheidung zwingend erforderlich; dies ist ein re­ lativ aufwendiger und problematischer Prozeß. Bei der Her­ stellung des Kondensators wird eine Nitridschicht zur Plana­ risierung verwendet. Da man ein Nitrid nicht verfließen kann, muß ein planarisierender Abscheideprozeß für das Nitrid eingesetzt werden, der schwierig durchzuführen ist und ins­ besondere zu relativ dicken Nitridschichten (≳ 100nm) an man­ chen Stellen auf der Oberfläche führt. In derart dicken Ni­ tridschichten treten nicht tolerierbare Spannungen auf. Schließlich werden hochselektive Ätzprozesse (Oxid zu Nitrid und Nitrid zu Oxyd) für das Herstellverfahren benötigt. Da­ gegen werden bei der erfindungsgemäßen Speicherzelle nur Ni­ tridschichten mit etwa 20nm Dicke eingesetzt, die bezüglich Spannungen unkritisch sind. Hohe Ätzselektivitäten werden nur beim Ätzen von Oxyd gegenüber Polysilizium benötigt und sind mit konventionellen Ätzprozessen problemlos erreichbar.

Die Erfindung wird nachfolgend anhand der in den Zeichnun­ gen dargestellten Ausführungsbeispielen näher beschrieben. Es zeigen:

Fig. 1 bis 11 einen Querschnitt durch ein Halbleitersubstrat im Bereich von Speicherzellen in schematischer Darstellung, an dem die Schritte des Verfahrens verdeutlicht werden, wobei

Fig. 1 bis 6 eine erste Ausführungsform,

Fig. 1 bis 5, 7 bis 11, eine zweite Ausführungsform und

Fig. 1 bis 5, 7 bis 9, 12 eine dritte Ausführungsform darstellen;

Fig. 13 bis 14 zwei Ausführungsformen für eine vorteilhafte Anordnung der Speicherzellen in Form einer Aufsicht auf die Speichermatrix.

Fig. 1 zeigt ein Halbleitersubstrat 1 bestehend aus p-do­ tiertem Silizium, in welchem bereits Isolationsgebiete zwei zwischen aktiven Bereichen der Halbleiterspeicheranordnung und mit Source 4 und Drain 5 bezeichnete n-dotierte leiten­ de Gebiete eines MOS-Transistors erzeugt worden sind. Auf der Oberfläche 3 des Halbleitersubstrats 1 ist eine Wortlei­ tung 6 (Gate) angeordnet, daß durch ein (nicht dargestell­ tes) Gateoxyd vom unterliegenden Halbleitersubstrat 1 und an seinen übrigen Oberflächen durch eine Oxydeinkapselung 7 isoliert ist. Nach der Transistorherstellung kann die p+-Implantation von Source und Drain der komplementären Transistoren erfolgen, diese ist aber auch nach der Her­ stellung des Kondensators möglich. Erfindungsgemäß wird auf diese Struktur eine erste Zwischenschicht abgeschieden, in diesem Ausführungsbeispiel besteht die erste Zwischen­ schicht aus drei Einzelschichten: eine dünne Tetraethylor­ thosilikat(TEOS)-Schicht 8 mit einer vorzugsweise unter 100nm liegenden Schichtdicke, eine etwa 20nm dicke Silizium­ nitrid-Schicht 9 und eine etwa 30 bis 50nm dicke Polysili­ zium-Schicht 10. Die Polysilizium- Schicht 10 kann durch einen Sputter- oder einen CVD-Prozeß hergestellt werden. Schließlich wird eine erste Planarisierungsschicht 11 auf­ gebracht, dazu eignet sich bspw. eine etwa 400nm dicke Bor- Phosphor-Silikatglas(BPSG)- oder TEOS/BPSG-Schicht 11, die in N₂-Atmosphäre verflossen und eventuell anschließend rück­ geätzt wird, so daß die gesamte Oberfläche eingeebnet ist.

Fig. 2: Auf die weitgehend eingeebnete Oberfläche wird nun eine Lackmaske (nicht dargestellt) aufgebracht und so strukturiert, daß sowohl Source 4 als auch Drain 5 freige­ ätzt werden können. (Im folgenden wird das Aufbringen, Be­ lichten und Entwickeln einer Lackschicht, teilweise ein­ schließlich der späteren Entfernung der strukturierten Lackschicht, als Fototechnikprozeß bezeichnet.) Die Öffnun­ gen in der Lackmaske können dabei größer sein als die zu kontaktierende Oberfläche des Halbleitersubstrats, da die tatsächliche Kontaktfläche selbstjustiert zur Wortleitung 6 bzw. zur Oxydeinkapselung 7 erzeugt wird. Es wird zu­ nächst die BPSG-Schicht 11 bis zur unterliegenden Polysili­ zium-Schicht 10 als Ätzstopschicht anisotrop geätzt, dann wird die Polysilizium- Schicht 10 selektiv zur Nitrid- Schicht 9 anisotrop geätzt. Anschließend wird die Lackmaske entfernt und das Polysilizium 10 oxidiert, so daß es voll­ ständig in ein Polysiliziumoxyd 10′ umgewandelt wird. Für die Oxidation wird vorteilhafterweise ein sogenanntes High- Pressure-Oxidationsverfahren eingesetzt, um die Temperatur­ belastung der Anordnung möglichst gering zu halten. Dabei kann ein weiteres Verfließen des BPSG unter anderem an den Kontaktlochkanten auftreten. Falls für die spätere Kontakt­ loch-Auffüllung steile Kanten benötigt werden, kann die BPSG-Dotierung gering gehalten werden, bzw. mit einer TEOS/ BPSG-Doppelschicht 11 gearbeitet werden um die Planarisie­ rung nicht zu behindern. Schließlich werden die Nitrid- Schicht 9 und die TEOS-Schicht 8 geätzt und dadurch ein Kontaktloch 12 für einen späteren Kondensator-Kontakt zu Source 4 und ein Kontaktloch 13 für einen späteren Bitlei­ tungs-Kontakt zu Drain 4 fertiggestellt.

Durch die Anisotropie der eingesetzten Ätzprozesse bleiben im allgemeinen kleine Nitrid-Spacer 9′ im unteren Bereich der Kontaktlochwände (eventuell auch Polysiliziumoxyd-Reste) stehen, die die Kontaktfläche etwas verringern, für die weiteren Verfahrensschritte aber nicht nachteilig sind. Der Einsatz mehrerer Zwischenschichten als Ätzstopschich­ ten oder Oxidationsbarriere in diesem Ausführungsbeispiel dient vor allem der Prozeßsicherheit. Abhängig von den ver­ wendeten Schichtmaterialien und Ätzprozessen läßt sich ihre Anzahl bis auf eins reduzieren, diese Zwischenschicht schützt dann während der Ätzung der ersten Planarisierungs­ schicht 11 die Oxydeinkapselung 7 der Wortleitung und die leitenden Gebiete 4, 5 des Transistors.

Fig. 3: Die Kontaktlöcher 12, 13 werden mit einem geeigne­ ten leitenden Material aufgefüllt, vorzugsweise durch ganz­ flächige Abscheidung von in-situ-dotiertem Polysilizium 14 mit anschließender Rückätzung. Auf diese Weise entstehen eine Kondensator-Kontaktloch-Auffüllung 14 a und eine Bit­ leitungs-Kontaktloch-Auffüllung 14 b, die die Oberfläche der ersten Planarisierungschicht 11 nicht bedecken. An­ schließend wird eine Hilfsschicht 15, zum Beispiel eine TEOS-Schicht von etwa 100nm Dicke abgeschieden und mit Hil­ fe eines Fototechnik-Prozesses über der Bitleitungs-Kon­ taktloch Auffüllung 14b wieder entfernt. Dabei muß minde­ stens die Kondensator-Kontaktloch- Auffüllung 14a mit TEOS 15 bedeckt bleiben. Bei der erfinderischen Anordnung der Speicherzellen bzw. der Kondensator- und der Bitleitungs­ kontakte gemäß Fig. 13 oder 14 ist diese Fototechnik sehr einfach (d. h. unempfindlich gegenüber Justierfehlern und Prozeßschwankungen), da die Hilfsschicht 15 nur streifen­ förmig strukturiert wird, wobei der Toleranzbereich bezüg­ lich der Streifenbreite und -lage groß ist. In den mit der Hilfsschicht 15 bedeckten Streifen sind die Kondensator- Kontaktloch-Auffüllungen 14a der verschiedenen Speicherzel­ len angeordnet, in den nicht bedeckten Streifen die Bitlei­ tungs-Kontaktloch-Auffüllungen 14b.

Fig. 4: Ein Bitleitungsmaterial wird abgeschieden (bei­ spielsweise MoSi/Poly Si, ca. 400nm dick), und vorzugsweise gleichzeitig mit einer darauf abgeschiedenen isolierenden Bitleitungs-Abdeckung 17 aus TEOS (ca. 300nm) zu einer Bit­ leitung 16 strukturiert. Eine eventuelle Dejustierung der Bitleitung gegenüber der Öff­ nung in der Hilfsschicht 15 ist unkritisch. Erfindungsge­ mäß sind sogar sogenannte "Non Capped Contacts" möglich, d. h. die Bitleitung muß die Bitleitungs-Kontaktloch-Auf­ füllung 14 b nicht notwendigerweise vollständig überdecken.

Fig. 5: Mit Hilfe einer Spacer-Technik wird die Bitleitung 16 an ihren Seiten vorzugsweise mit TEOS-Spacern 18 von 100nm bis 150nm Breite eingekapselt. Erfindungsgemäß wird bei der Spacer-Ätzung gleichzeitig die Hilfsschicht 15 über der Kondensator-Kontaktloch-Auffüllung 14a und auf der er­ sten Planarisierungsschicht 11 entfernt, so daß die Konden­ sator-Kontakt-Auffüllung selbstjustiert zur Bitleitung freigelegt wird.

Fig. 6: Direkt anschließend wird ein Kondensator herge­ stellt. In einer ersten Ausführungsform wird er als soge­ nannter "flacher Kondensator" in wenigen Prozeßschritten erzeugt, in dem zunächst eine erste Elektrodenschicht, vorzugsweise ca. 500nm Polysilizium, abgeschieden, dotiert und zur unteren Kondensatorplatte 19 (Storage node) mit Hilfe einer Fototechnik und eines anisotropen Ätzprozesses strukturiert wird. Die untere Kondensatorplatte 19 besitzt dadurch einen selbstjustierten Kontakt zur Kondensator-Kon­ taktloch-Auffüllung 14a, dessen Fläche nicht durch eine Fotomaske definiert ist. Der Isolationsabstand zur Bitlei­ tung ist durch die Spacerbreite 18 gegeben. Ein Dielektri­ kum 20 wird mindestens auf der unteren Kondensatorplatte 19 oder ganzflächig erzeugt, beispielsweise eine 5nm dicke ONO-Dreifach-Schicht, dann wird eine zweite Elektroden­ schicht 21 aus ca. 100nm bis 200nm dickem, dotiertem Poly­ silizium aufgebracht und zur Zellplatte 21 strukturiert. Die Zellplatte 21 weist eine weitgehend ebene Oberflä­ che auf.

In einer zweiten Ausführungsform kann durch Verwendung eines schüsselförmigen Kondensators die Kapazität der Spei­ cherzelle und damit die Zuverlässigkeit der Speicheranord­ nung erhöht werden. Der Kondensator wird ausgehend von der Anordnung gemäß Fig. 5 folgendermaßen erzeugt:

Fig. 7: Auf der vorhandenen Oberfläche wird eine zweite Zwi­ schenschicht abgeschieden, vorzugsweise wird eine Doppel­ schicht bestehend aus einer etwa 20nm dicken Siliziumnitrid- Schicht 30 und einer etwa 40nm dicken Polysilizium-Schicht 31 dafür eingesetzt. Außerhalb des Zellenfeldes, d. h. in der Peripherie, wird die Polysilizium-Schicht 31 mit Hilfe eines Fototechnikprozesses wieder entfernt, im Zellenfeld bleibt sie dagegen erhalten. Anschließend wird (nach Ent­ fernen der Fototechnik-Lackschicht) eine zweite Planarisie­ rungsschicht 32 aufgebracht, vorzugsweise wird dafür eine BPSG/TEOS-Schicht 32 insbesondere feucht verflossen und zu­ rückgeätzt, so daß eine weitgehend eingeebnete Oberfläche vorliegt. Die Dicke der zweiten Planarisierungsschicht oberhalb der Bitleitung 16b beträgt etwa 400nm.

Fig. 8: Mit Hilfe einer Fototechnik wird nun die Kondensa­ tor-Kontaktloch-Auffüllung 14a freigelegt. Dabei wird zu­ nächst die zweite Planarisierungsschicht 32 selektiv zur Polysilizium-Schicht 31 anisotrop geätzt, dann wird die Po­ lysilizium-Schicht 31 selektiv zum Nitrid 30 entfernt. Auf­ grund der verwendeten Fototechnik bleibt im Zellenfeld nur ein schmaler Steg der genannten Schichten über der Bitleitung 16 und außerhalb der Zeichenebene über dem Isolations­ gebiet stehen, so daß Kondensator-Kontaktloch-Auffüllung 14a mit diesen Stegen umschlossen ist. Durch eine TEOS-Naß­ ätzung direkt nach der anisotropen TEOS-Ätzung kann der Steg noch verschmälert werden, so daß eine größere Fläche für den Kondensator zur Verfügung steht.

Die Lackmaske der Fototechnik wird entfernt, und in einem Oxidationsschritt wird der seitliche Randbereich 31′ der Polysilizium-Schicht 31 oxidiert. Die Polysilizium-Schicht 31 muß nicht vollständig von den Seiten her durchoxidieren. Schließlich wird die Nitrid-Schicht 30 geätzt. Die Freile­ gung der Kondensator-Kontaktloch-Auffüllung 14a erfolgt also selbstjustiert zur Bitleitung bzw. zu deren seitlicher Oxideinkapselung 18. Die Fototechnik definiert die für die untere Kondensatorplatte zur Verfügung stehende Fläche.

Fig. 9: Es folgt die ganzflächige Abscheidung einer ersten Elektrodenschicht 33′, vorzugsweise einer in-situ-dotierten Polysilizium- Schicht von etwa 100nm Dicke. In die Vertie­ fung, die zwischen den Stegen entstanden ist, wird mittels bekannter Verfahren ein Lackstöpsel 34 eingebracht, bei­ spielsweise durch ganzflächige Beschichtung mit Lack und anschließende Rückätzung. Die Oberkante des Lackstöpsels 34 liegt dabei höchstens auf gleicher Höhe mit, vorzugsweise aber unterhalb der Oberkante der TEOS-Schicht 32. Da im allgemeinen in der Peripherie die Höhenunterschiede der Oberfläche sehr viel geringer sind, insbesondere wenn dort die genannten Stege fehlen, verbleibt dort kein Lack auf der Polysilizium-Schicht 33′.

Fig. 10: Anschließend wird die erste Elektrodenschicht 33 an den freiliegenden Stellen durch einen Ätzprozeß entfernt, also insbesondere oberhalb des TEOS-Steges 32 im Zellenfeld und in der Peripherie. Dadurch werden voneinander getrennte untere Kondensatorplatten 33 erzeugt. Die nun freiliegenden Oxyd-Strukturen, nämlich die TEOS-Schicht 32 und die oxi­ dierten Randbereiche 31′ werden vorzugsweise naß geätzt, der Lackstöpsel 34 wird entfernt.

In einer ersten Variante kann aber auch nach der Polysili­ zium(33′)-Ätzung in einem Fototechnikprozeß die gesamte Peripherie mit Lack abgedeckt werden, während das Zellen­ feld frei von Lack bleibt. Vorzugsweise durch Naßätzung wird dann das freiliegende Oxyd entfernt, also die TEOS- Schicht 32 und die oxidierten Randbereiche 31′ der Polysi­ lizium-Schicht 31. Dann verbleibt die TEOS-Schicht 32 in der Peripherie und dient dort zur Planarisierung.

In einer zweiten Variante kann auch mit derselben Lack­ schicht sowohl der Lackstöpsel 34 erzeugt als auch die Pe­ ripherie abgedeckt werden, indem nach der Abscheidung der Polysilizium- Schicht 33′ (s. Fig. 9) die Lackschicht auf­ gebracht und durch eine anschließende entsprechend dosierte Belichtung und Entwicklung in der Peripherie verbleibt, je­ doch im Zellenfeld, wie bereits erläutert, nur in den Ver­ tiefungen als Lackstöpsel 34 zurückbleibt. Dazu kann eine einfache Fotomaske bei der Belichtung eingesetzt werden, die die Peripherie abdeckt und das Zellenfeld vollständig belichtet. Danach wird erst das Polysilizium 33′ geätzt, dann das TEOS 32 und Polysiliziumoxyd 31′ und schließlich der Lack entfernt. Bei dieser zweiten Variante muß jedoch später noch, bspw. nach der die Zellplatte strukturierenden Fototechnik, die Polysilizium-Schicht 33′ in der Peripherie entfernt werden.

Nun wird mindestens auf die Oberfläche der unteren Konden­ satorplatte 33 ein Kondensatordielektrikum 35 aufgebracht, vorzugsweise wird ganzflächig eine ONO-Dreifach-Schicht 35 erzeugt; danach wird die im allgemeinen aus dotiertem Poly­ silizium von etwa 100nm Dicke bestehende zweite Elektroden­ schicht 36′ hergestellt. Vor der Strukturierung der zweiten Elektrodenschicht 36′ zur Zellplatte ist es vorteilhaft, die Oberfläche im Zellenfeld mit einer dritten planarisierenden Schicht 37 teilweise einzuebnen, bspw. durch Abscheiden, Verfließen und Rückätzen einer TEOS/BPSG-Schicht 37. Die zweite Elek­ trodenschicht 36 wird dann mit Hilfe einer Fototechnik zur Zellplatte 36 strukturiert, in dem eine Polysilizium- Ätzung durchgeführt und anschließend die Lackmaske entfernt wird. (Bei der oben erläuterten zweiten Variante muß die zweite Elektrodenschicht, das Dielektrikum und die erste Elektrodenschicht geätzt werden).

Schließlich wird die gesamte Oberfläche mit einer etwa 100nm dicken Isolationsschicht 38, zum Beispiel TEOS, abgedeckt; falls die Einebnung mittels der TEOS/BPSG-Schicht 37 nicht vorgenommen wurde, muß ein entsprechend dickeres Zwischen­ oxyd zur Abdeckung verwendet werden.

Fig. 11: In einer dritten Variante kann bei der Trennung der unteren Kondensatorplatten voneinander auch ein Oxid­ spacer eingesetzt werden (anstelle der Oxidation der Randbereiche 31′). Ausgehend von Fig. 7 kann folgendermaßen vorgegangen werden:

Wie beschrieben, wird zunächst mit Hilfe einer Fototechnik die TEOS-Schicht 32 zu schmalen Stegen geätzt, dann die Po­ lysilizium-Schicht 31, und schließlich wird die Lackmaske entfernt. Dann wird ein Oxidspacer 39 durch ganzflächige Abscheidung einer vorzugsweise aus 30nm dicken TEOS beste­ henden Schicht mit anschließender anisotroper Rückätzung hergestellt. Für eine sichere spätere Isolation ist es vor­ teilhaft, zusätzlich vor der Abscheidung der TEOS-Schicht eine kurze isotrope Polysilizium- Ätzung durchzuführen, wodurch der Randbereich der Polysilizium-Schicht 31 ent­ fernt wird; der entstehende Spalt wird bei der Abscheidung der TEOS-Schicht 39 aufgefüllt. Nach der TEOS-Spacer-Ät­ zung wird das unterliegende Nitrid 30 anisotrop geätzt, dann folgen die weiteren Verfahrensschritte wie bei Fig. 9 beschrieben.

Fig. 12: Gemäß einer dritten Ausführungsform wird ein Kon­ densator mit weiter vergrößerter Kapazität dadurch gebil­ det, daß die Kondensatorelektroden 33, 40; 42 einen kamm­ förmigen Querschnitt aufweisen. Dafür wird (s. Fig. 9) zu­ nächst die erste Elektrodenschicht 33′ schüsselförmig wie bei der Herstellung der unteren Kondensatorplatte des Aus­ führungsbeispiels 2 strukturiert und zu einer kammförmigen unteren Kondensatorplatte 33, 40 dadurch vervollständigt, daß die "Schüssel" von ihren Seiten her sukzessive abwech­ selnd mit Hilfsspacern und leitenden Spacern 40 aufgefüllt wird. Es wird zunächst eine Hilfsschicht, vorzugsweise be­ stehend aus Siliziumoxyd, ganzflächig abgeschieden und in einem anisotropen Rückätzprozeß bis auf einen Spacer an den Schüsselwänden entfernt. Anschließend wird ein leiten­ der Spacer 40, insbesondere aus dotiertem Polysilizium be­ stehend, auf die gleiche Art hergestellt, so daß dieser den Hilfsspacer seitlich bedeckt. Diese beiden Vorgänge werden wiederholt, bis die Schüssel mit Spacern bis zur Mitte hin gefüllt ist, wobei die Dicke der einzelnen Spacer etwa 50nm bis 200nm beträgt. Da die leitenden Spacer 40 mit dem Schüsselboden leitend verbunden sind, wird so die untere Kondensatorplatte 33, 40 mit einem kammförmigen Querschnitt gebildet. Die Hilfsspacer werden nun entfernt, beispielswei­ se durch eine Oxyd-Naßätzung, dann wird ein mindestens die untere Kondensatorplatte 40 bedeckendes Dielektrikum 41 auf­ gebracht. Schließlich wird eine zweite Elektrodenschicht abgeschieden und mit Hilfe einer Fototechnik zur Zellplatte 42 strukturiert.

Weitere Einzelheiten zur Herstellung des Kondensators sind in der deutschen Patentanmeldung "Herstellverfahren für einen Speicherkondensator" vom 30. 6. 92 derselben Erfinder erläutert, deren Gesamtinhalt miteinbezogen wird.

Fig. 13: In der Aufsicht auf eine erste Ausführungsform der erfindungsgemäßen Speichermatrix sind die Wortleitun­ gen 6, Bitleitungen 16, sowie die Ausdehnung der Transi­ storen 45 (aktives Gebiet) dargestellt; dabei ist ein Bit­ leitungskontakt für jeweils zwei Transistoren vorgesehen. An der nicht von den Transistoren 45 beanspruchten Oberflä­ che des Halbleitersubstrats befinden sich die Isolationsge­ biete 2. Ferner sind die Öffnungen 46 a, 46 b in der Lack­ maske dargestellt, mit der die Kondensator-Kontaktlöcher 12 und Bitleitungs-Kontaktlöcher 13 hergestellt werden, die Kontaktloch-Auffüllungen 14 a, 14 b sind dann innerhalb dieser Öffnungen 46 a, 46 b selbstjustiert zu den Wortlei­ tungen 6 (d. h. der Oxydeinkapselung 7) und den Isolations­ gebieten 2 angeordnet. Erfindungsgemäß werden die Kontakt­ löcher 12 und 13 mit Hilfe derselben Lackmaske gleichzeitig strukturiert.

Erfindungsgemäß verlaufen die Wortleitungen 6 in einer er­ sten Richtung wellenförmig, das heißt im wesentlichen gerad­ linig, und benachbarte Wortleitungen 6 weisen an verschie­ denen Stellen auf dem Halbleitersubstrat verschieden große Zwischenräume Z auf (Abstände gemessen zwischen den Wort­ leitungskanten). Dabei sind die Zwischenräume über einem aktiven Gebiet groß genug für eine ausreichende, erfindungs­ gemäß hergestellte Bitleitungs- oder Kondensator-Kontakt­ fläche. Liegt unter dem Zwischenraum ein Isolationsgebiet, ist der Abstand so gering, daß der Zwischenraum durch die Oxydeinkapselung 7 der Wortleitungen 6, die erste Zwischen­ schicht 8, 9, 10 und die erste Planarisierungsschicht 11 weitgehend planarisiert wird. Dies wird durch verschiedene Breiten B der Wortleitung 6 an verschiedenen Stellen auf dem Halbleitersubstrat noch unterstützt.

Die Maße für die in Fig. 13 angegebene Anordnung betragen beispielsweise:

Z_min: 0,4 µ
Z_max: 0,7 µ bei einem Bitleitungs-Kontaktloch
Z_max: 0,8 µ bei einem Kondensator-Kontaktloch
B_min: 0,4 µ
B_max: 0,5 µ
Spacerbreite der Oxyd-Einkapselung: 0,1 µ
Raster der Speichermatrix: 1,1 µ.

In der gezeigten Ausführungsform verlaufen die Bitleitungen 16 senkrecht zur ersten Richtung und besitzen Verbreiterun­ gen über den Bitleitungs-Kontaktlöchern bzw. den Öffnungen 46b. Wie bereits erläutert, kann auf die Verbreiterungen auch verzichtet werden, und es können sogenannte non-capped- contacts hergestellt werden. Das aktive Gebiet der Transi­ storen 45 verläuft schräg, das heißt weder senkrecht noch parallel zur ersten Richtung. Das Raster der Speichermatrix ist ein sogenanntes Quarterpitch, das heißt im Abstand von 4 Bitleitungen oder 4 Wortleitungen wiederholt sich die Anordnung.

Fig. 14: In einer zweiten Ausführungsform besitzt die Spei­ chermatrix wiederum eine 4-fache Staffelung und Wortleitun­ gen 6, die im wesentlichen geradlinig in einer ersten Rich­ tung verlaufen und verschiedene große Zwischenräume Z auf­ weisen. Eine Wortleitung weist verschiedenen Breiten B auf, um die Zwischenräume über Isolationsgebieten 2 soweit zu verengen, daß die erläuterte Planarisierung erreicht wird. Die Bitleitungen 16 sind senkrecht zur ersten Richtung angeordnet, die Transistoren 45 verlaufen in zwei weiteren verschiedenen Richtungen schräg zu den Wortleitungen 6.

Claims (24)

1. Halbleiterspeicheranordnung mit Wortleitungen, Bitlei­ tungen und Speicherzellen, wobei - die Speicherzelle einen MOS-Transistor und einen Kondensator aufweist,

• - ein Source- (4) und ein Drain-Gebiet (5) des Transistors in einem Halbleitersubstrat (1) gebildet sind,
• - die Bitleitung (16) oberhalb des Transistors und der Kon­ densator im wesentlichen oberhalb der Bitleitung (16) an­ geordnet sind,
• - die Wortleitung (6) mit einer Oxydeinkapselung (7) verse­ hen ist,
• - die Bitleitung (16) über eine Bitleitungs-Kontaktloch- Auffüllung (14 b) an das Drain-Gebiet (5) und eine unte­ re Kondensatorplatte (19, 33, 40) über eine Kondensator- Kontaktloch-Auffüllung (14a) an das Source-Gebiet (4) angeschlossen ist, wobei die Auffüllungen selbstjustiert zu den angrenzenden Oxydeinkapselungen der Wortleitungen angeordnet sind, und
• - die Wortleitung (6) und die nicht von den Kontaktloch- Auffüllungen (14 a, 14 b) beanspruchte Oberfläche des Halbleitersubstrats (1) mit einer ersten Zwischenschicht (8, 9, 10′) und einer ersten Planarisierungsschicht (11) abgedeckt sind.

2. Halbleiterspeicheranordnung nach Anspruch 1, gekennzeichnet durch eine aus do­ tiertem Polysilizium bestehende Kondensator- und Bitlei­ tungs-Kontaktloch-Auffüllung (14 a, 14 b).

3. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 2, gekennzeichnet durch eine Dreifach-Schicht bestehend aus TEOS (8), Siliziumnitrid (9) und Polysiliziumoxyd (10′) als Zwischenschicht.

4. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine aus BPSG oder TEOS/BPSG bestehende erste Planarisierungs­ schicht (11).

5. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bitleitung (16) im wesentlichen aus Molybdänsilizid be­ steht und mit einer aus TEOS bestehenden Bitleitungs-Ab­ deckung (17) an ihrer Oberfläche und mit TEOS-Spacern (18) seitlich isoliert ist.

6. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Kondensator eine aus Polysilizium bestehende untere Kon­ densatorplatte (19), ein aus einer ONO-Dreifach-Schicht be­ stehendes Dielektrikum (20) und eine aus Polysilizium be­ stehende Zellplatte (21) mit einer im wesentlichen ebenen Oberfläche aufweist.

7. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Kondensator eine aus Polysilizium bestehende, etwa 50nm bis 300nm dicke untere Kondensatorplatte (33), ein aus einer ONO-Dreifach-Schicht bestehendes Dielektrikum (35) und eine aus Polysilizium bestehende, etwa 50nm bis 100nm dicke Zellplatte (36) aufweist und schüsselförmig aufge­ baut ist.

8. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Kondensator eine aus Polysilizium bestehende untere Kondensatorplatte mit kammförmigem Querschnitt (40), ein aus einer ONO-Dreifach-Schicht bestehendes Dielektrikum (41) und eine aus Polysilizium bestehende Zellplatte mit kamm­ förmigem Querschnitt (42) aufweist.

9. Halbleiterspeicheranordnung nach einem der Ansprüche 7 bis 8, dadurch gekennzeichnet, daß benachbarte untere Kondensatorplatten (33, 40) durch Teile des Dielektrikums (35, 41) und durch eine Nitridschicht (30) voneinander isoliert sind.

10. Verfahren zur Herstellung einer Halbleiterspeicheran­ ordnung in einem Halbleitersubstrat (1) mit folgenden Schritten:

• a) Herstellen von zwischen Isolationsgebieten (2) angeord­ neten Transistoren (45) mit jeweils einem Source-Gebiet (4), einem Drain-Gebiet (5) und einer Wortleitung (6), welche an ihren freien Oberflächen mit einer Oxydeinkap­ selung (7) bedeckt ist,
• b) Abscheiden einer ersten Zwischenschicht (8, 9, 10)
• c) Aufbringen einer ersten Planarisierungsschicht (11)
• d) Entfernen der ersten Planarisierungsschicht (11) und der ersten Zwischenschicht (8, 9, 10) gleichzeitig über dem Source-Gebiet und dem Drain-Gebiet mit Hilfe einer Foto­ technik in einem anisotropen Ätzprozeß, so daß Kontakt­ löcher (12, 13) selbstjustiert zu den Oxydeinkapselungen (7) und den Isolationsgebieten (2) hergestellt werden
• e) Erzeugen einer Kondensator-Kontaktloch-Auffüllung (14a) über dem Source-Gebiet (4) und einer Bitleitungs-Kontakt­ loch-Auffüllung (14 b) über dem Drain-Gebiet (5), welche die waagerechten Oberflächen der ersten Planarisierungs­ schicht (11) nicht bedecken
• f) Herstellen einer Hilfsschicht (15) mindestens auf der Kondensator-Kontaktloch-Auffüllung (14 a), wobei die Bitleitungs-Kontaktloch-Auffüllung (14 b) nicht abge­ deckt wird,
• g) Herstellen einer Bitleitung (16) und einer isolierenden Bitleitungs-Abdeckung (17) über der Bitleitungs-Kontakt­ loch-Auffüllung (14 b),
• h) Isolation der freiliegenden seitlichen Oberflächen der Bitleitung (16) mit Spacern (18) und gleichzeitiges Ent­ fernen der Hilfsschicht (15) auf der Kondensator-Kontakt­ loch-Auffüllung (14 a) während der Spacerätzung,
• i) Herstellen eines Kondensators mit einer unteren Kondensa­ torplatte (19, 33, 40), die mit der Kondesator-Kontakt­ loch-Auffüllung leitend verbunden ist, einem mindestens die untere Kondensatorplatte bedeckenden Dielektrikum (20, 35, 41) und einer Zellplatte (21, 36, 42).

11. Verfahren nach Anspruch 10, dadurch ge­ kennzeichnet, daß vor Aufbringen der ersten Planarisierungsschicht (11) als erste Zwischenschicht eine Dreifach-Schicht bestehend aus TEOS (8), Siliziumnitrid (9) und Polysilizium (10) Zwischenschicht aufgebracht wird.

12. Verfahren nach Anspruch 11, dadurch ge­ kennzeichnet, daß nach Entfernen der ersten Planarisierungsschicht (11) gemäß d) die Polysiliziumschicht (10) anisotrop geätzt wird, eine Lackmaske der Fototechnik entfernt wird, in einem Oxidationsschritt die Polysilizium­ schicht (10) in eine Polysiliziumoxydschicht (10′) umgewan­ delt wird und die Nitrit- (9) und die TEOS-Schicht (8) anisotrop geätzt werden.

13. Verfahren nach einem der Ansprüche 10 bis 12, da­ durch gekennzeichnet, daß das Aufbrin­ gen der ersten Planarisierungsschicht (11) gemäß c) durch Abscheiden einer TEOS- oder BPSG/TEOS-Schicht, Verfließen und Rückätzen erfolgt.

14. Verfahren nach einem der Ansprüche 10 bis 13, da­ durch gekennzeichnet, daß die Kontakt­ loch-Auffüllungen (14 a, 14 b) gemäß e) gleichzeitig durch ganzflächige Abscheidung einer dotierten Polysilizium-Schicht und anschließendes Rückätzen erzeugt werden.

15. Verfahren nach einem der Ansprüche 10 bis 14, da­ durch gekennzeichnet, daß als Hilfs­ schicht (15) gemäß f) eine TEOS-Schicht ganzflächig abge­ schieden und mit Hilfe einer Fototechnik und eines Ätzpro­ zesses über der Bitleitungs-Kontaktloch-Auffüllung wieder entfernt wird.

16. Verfahren nach einem der Ansprüche 10 bis 15, da­ durch gekennzeichnet, daß der Kon­ densator folgendermaßen hergestellt wird:

• - ganzflächiges Abscheiden und Dotieren einer ersten Elek­ trodenschicht (19′) aus Polysilizium, die mit Hilfe einer Fototechnik und eines anisotropen Ätzprozesses zu einer unteren Kondensatorplatte (19) strukturiert wird,
• - ganzflächiges Aufbringen einer etwa 5nm dicken ONO-Drei­ fach-Schicht als Dielektrikum (20)
• - ganzflächiges Abscheiden einer zweiten Elektrodenschicht (21′) aus Polysilizium, die mit Hilfe einer Fototechnik und eines anisotropen Ätzprozesses zu einer Zellplatte (21) mit im wesentlichen ebener Oberfläche strukturiert wird.

17. Verfahren nach einem der Ansprüche 1 bis 15, da­ durch gekennzeichnet, daß der Kon­ densator als schüsselförmiger Kondensator folgendermaßen hergestellt wird:

• - ganzflächiges Abscheiden einer insbesondere aus einer Nitrid/Polysilizium-Doppelschicht (30, 31) bestehenden zweiten Zwischenschicht,
• - ganzflächiges Abscheiden einer insbesondere aus TEOS bestehenden zweiten Planarisierungsschicht (32),
• - anisotropes Ätzen dieser Schichtfolge (32, 31, 30) mit Hilfe einer Fototechnik derart, daß sie mindestens über der Kondensator-Kontaktloch-Auffüllung (14a) vollständig entfernt wird und über der Bitleitung (16) und über Teilen des Isolationsgebietes (2) als schmaler Steg verbleibt,
• - ggf. Oxidieren der freiliegenden Randbereiche (31′) der Polysilizium-Schicht (31),
• - ganzflächiges Abscheiden der ersten Elektrodenschicht (33′) und teilweises Auffüllen der Vertiefungen zwischen den Stegen mit einem Lackstöpsel (34), der höchstens bis zur Oberkante der TEOS-Schicht (32) reicht,
• - Wegätzen der freiliegenden Teile der ersten Elektroden­ schicht (33′), wodurch die untere Kondensatorplatte (33) gebildet wird, und Wegätzen der aus Oxyd bestehenden Teile des Steges (32, 31′),
• - ganzflächiges Aufbringen einer ONO-Dreifach-Schicht als Dielektrikum (35),
• - ganzflächiges Abscheiden einer zweiten Elektrodenschicht (36′) und Strukturieren zur Zellplatte (36) mit Hilfe einer Fototechnik und eines Ätzprozesses.

18. Verfahren nach einem der Ansprüche 1 bis 15, da­ durch gekennzeichnet, daß der Kon­ densator als schüsselförmiger Kondensator folgendermaßen hergestellt wird:

• - ganzflächiges Abscheiden einer insbesondere aus einer Nitrid/Polysilizium-Doppelschicht (30, 31) bestehenden zweiten Zwischenschicht,
• - ganzflächiges Abscheiden einer insbesondere aus TEOS bestehenden zweiten Planarisierungsschicht (32),
• - anisotropes Ätzen dieser Schichtfolge (32, 31, 30) mit Hilfe einer Fototechnik derart, daß sie mindestens über der Kondensator-Kontaktloch-Auffüllung (14a) vollständig entfernt wird und über der Bitleitung (16) und über Teilen des Isolationsgebietes (2) als schmaler Steg verbleibt,
• - ggf. Oxidieren der freiliegenden Randbereiche (31′) der Polysilizium-Schicht (31),
• - ganzflächiges Abscheiden der ersten Elektrodenschicht (33′) und teilweises Auffüllen der Vertiefungen zwischen den Stegen mit einem Lackstöpsel (34), der höchstens bis zur Oberkante der TEOS-Schicht (32) reicht,
• - Wegätzen der freiliegenden Teile der ersten Elektroden­ schicht (33′), so daß die erste Elektrodenschicht zu einer Schüssel strukturiert wird,
• - Herstellen eines die Schüsselwände bedeckenden Hilfsspa­ cers durch ganzflächiges Abscheiden und Rückätzen einer Hilfsschicht
• - Herstellen eines den Hilfsspacer seitlich bedeckenden leitenden Spacers (40 ) durch ganzflächiges Abscheiden und Rückätzen einer leitenden Schicht, die aus dem Mate­ rial der ersten Elektrodenschicht besteht,
• - Auffüllen der Schüssel durch abwechselnde Herstellung von Hilfsspacern und leitenden Spacern (40), so daß die strukturierte erste Elektrodenschicht (33) und die lei­ tenden Spacer (40) gemeinsam die untere Kondensator­ platte mit kammförmigem Querschnitt bilden,
• - Entfernen der Hilfsspacer und Wegätzen der aus Oxyd beste­ henden Teile des Steges (32, 31′),
• - ganzflächiges Aufbringen einer ONO-Dreifach-Schicht als Dielektrikum (41),
• - ganzflächiges Abscheiden einer zweiten Elektrodenschicht (36′), wobei die Zwischenräume zwischen den leitenden Spacern aufgefüllt werden, und Strukturieren zur Zell­ platte (42) mit Hilfe einer Fototechnik und eines Ätzprozesses.

19. Verfahren nach einem der Ansprüche 17 bis 18, da­ durch gekennzeichnet, daß nach Her­ stellung des schmalen Steges bestehend aus Nitrid (30), Polysilizium (31) und TEOS (32) dieser mit Oxidspacern (39) seitlich abgedeckt wird.

20. Verfahren nach Anspruch 19, gekennzeich­ net durch eine isotrope Polysilizium-Ätzung direkt vor der Herstellung der Oxidspacer (39).

21. Verfahren nach einem der Ansprüche 17 bis 20, da­ durch gekennzeichnet, daß nach der Abscheidung der zweiten Elektrodenschicht (36′) die Ober­ fläche mit einer dritten planarisierenden Schicht (37) weitgehend eingeebnet wird.

22. Verfahren nach einem der Ansprüche 17 bis 21, da­ durch gekennzeichnet, daß nach Bil­ dung der unteren Kondensatorplatte der Lackstöpsel (34) entfernt wird, dann periphere Gebiete der Halbleiterspei­ cheranordnung mit Lack abgedeckt und freiliegendes Oxyd (32, 31′) entfernt wird.

23. Matrix für eine Halbleiterspeicheranordnung insbeson­ dere nach einem der Ansprüche 1 bis 9 mit Speicherzellen, Wortleitungen und Bitleitungen in bzw. auf einem Halblei­ tersubstrat, welches aktive Gebiete (45) und Isolationsge­ biete (2) aufweist, dadurch gekennzeich­ net, daß die Wortleitungen (6) in einer ersten Richtung im wesentlichen geradlinig verlaufen und benachbarte Wort­ leitungen (6) Zwischenräume (Z) aufweisen, die an verschie­ denen Stellen aus dem Halbleitersubstrat verschieden groß sind und den kleinsten Wert über einem Isolationsgebiet besitzen.

24. Speichermatrix nach Anspruch 23, dadurch ge­ kennzeichnet, daß die Wortleitung (6) an verschiedenen Stellen auf dem Halbleitersubstrat (1) ver­ schiedene Breiten (B) aufweist.