WO1994000875A1 - Halbleiterspeicheranordnung und verfahren zu ihrer herstellung - Google Patents

Abstract

Die Speicheranordnung weist DRAM-Speicherzellen auf, bei denen der Kondensator oberhalb des Transistors und oberhalb der Bitleitung (16) angeordnet ist (sogenannter Stacked-Capacitor-Above-Bitline-Zelle). Erfindungsgemäß besitzt die Zelle im wesentlichen selbstjustierte Kontaktlöcher zum Anschluß einer Kondensatorplatte (19, 33, 40) und der Bitleitung (16) an den Transistor (45). Dadurch und durch eine Planarisierung vor Erzeugen der Kontaktlöcher (12, 13) kann die Bitleitung (16) auf einer relativ ebenen Oberfläche hergestellt werden. Der Kondensator kann als flacher Kondensator oder zur Kapazitätserhöhung als schüssel- oder kammförmiger Kondensator hergestellt werden. Durch die erfindungsgemäße Speichermatrix mit wellenförmig verlaufenden Wortleitungen wird die Planarisierung unterstützt und ein minimaler Platzbedarf erzielt.

Description

Halbleiterspeicheranordnung und Verfahren zu ihrer Her¬ stellung

Die Erfindung betrifft eine Halbleiterspeicneranordnung mit Wortleitungen, Bitleitungen und Speicherzellen, wobei je¬ weils eine Speicherzelle einen MOS-Transistor und einen Kondendsator aufweist, ein Source- und ein Drain-Gebiet des Transistors in einem Halbleitersubstrat gebildet sind und die Bitleitung oberhalb des Transistors und der Kon¬ densator im wesentlichen oberhalb der Bitleitung angeord¬ net sind.

DRAM-Halbleiterspeicher bestehen aus einer Anzahl von Spei- cherzellen in bzw. auf einem zum Beispiel aus Silizium be¬ stehenden Halbleitersubstrat, die sich jeweils aus einem Kondensator zur Speicherung der Information und einem Tran¬ sistor zur Auswahl des bestimmten Kondensators zusammenset¬ zen. Um eine geringe Zugriffszeit und benötigte Fläche bei hohem Speicherangebot zu erreichen, muß die Integrations- dicnte der Anordnung erhöht werden, d.h. der Platzbedarf einer Zelle muß minimiert werden. Ein Konzept für eine solche Speicherzelle ist die sogenannte "Stacked-Capacitor- above-Bitline"-Zelle, bei der der Kondensator oberhalb des Transistors und oberhalb der Bitleitung angeordnet ist (s. beispielsweise S. Kimura et al, EDM Tech.Dig.p. 96 (1988)). Bei einer solchen Zelle müssen zweierlei Typen von Kontak¬ ten erzeugt werden: Der Bitleitungskontakt zwischen Bit¬ leitung und dem Draingebiet des Transistors und der Konden- satorkontakt zwiscnen der unteren Kondensatorplatte und dem Sourcegebiet des Transistors. Wenn beide Kontakte als kon¬ ventionelle Kontakte mit Hilfe von Fototecnniken erzeugt werden, müssen Minimalabstände zu den schon vorhandenen Strukturen eingehalten werden, das heißt zum Gate des Transistors, zum Isolationsoxyd zwischen aktiven Bereichen und (im Fall des Kondensatorkontaktes) zu der Bitleitung. Diese Minimalabstände hängen von der vorgegebenen Kanten¬ lagegenauigkeit ab, d.h. von der Justiergenauigkeit und den Linienbreiten-Toleranzen des verwendeten litographi- scnen Systems.

Eine Verkleinerung der Zelle kann erreicht werden, wenn die Kontakte selbstjustiert erzeugt werden, d.h. die tatsächli- ehe Kontaktfläche wird von schon vorhandenen Strukturen definiert und begrenzt, die Maße des Kontakts im Zeil- Layout können dagegen größer sein. Die tatsächliche Kon¬ taktfläche kann dann kleiner sein als die litographisch vorgegebene minimale Kontaktlochgröße, und ihr Abstand zu Bit- bzw. Wortleitung (Gate) kann so gering sein wie die minimal mögliche Dicke einer Isolationsschicht oder eines Isolationsspacers.

Bei den in Rede stehenden Speicherzellen sind derartige selbstjustierte Kontakte bereits bekannt: a) In dem Artikel von S. Kimura et al, IEDM Tech. Dig. p. 596 (1988) wird eine Zelle beschrieben, bei der Wort¬ leitung und Bitleitung durch einen Oxydspacer seitlich gegen den Kontakt isoliert sind. Bei diesem Verfahren wird vor Erzeugung der Bitleitung nicht planarisiert, d.h., es entsteht eine hone Topologie, über der die Bitleitung strukturiert werden muß (verursacht durch Wortleitung und Isolationsoxyd) und vor allem eine hohe Topologie unter dem Polysilizium der unteren Kondensa¬ torplatte (verursacht durch Bitleitung, Wortleitung und Isolationsoxyd), die die Strukturierung des Polysili- ziums erschwert. b) In den Artikeln von H. Arima et al, IEDM Tech.Dig. p.651 (1990) und von M. Sakao et al, IEDM Techn.Dig. p. 655 (1990) werden selbstjustierte Kontakte in den Speicher¬ zellen mit Hilfe von zusätzlichen Polysilizium-Struktu- ren erzeugt: Es werden zusätzliche Ebenen eingeführt, um über eine solche Polysiliziu -Struktur die Kontakte von Bitleitung oder Kondensatorplatte zum Transistor herzustellen. Die Kontaktlochätzung stoppt dann auf der Polysilizium-Struktur, die eine größere Ausdehnung als die tatsächliche Kontaktfläche auf dem Halbleitersub¬ strat hat. Bei solchen Zellen wird die Prozeß- und Layout-Komplexität stark erhöht, und mit reduzierter Zellfläche bleibt auch immer weniger Platz für die benötigten Polysilizium-Strukturen.

Aufgabe der vorliegenden Erfindung ist es, eine Speicner- zelle des genannten Typs (Stacked Capacitor above Bitline) mit minimalem Platzbedarf unter Verwendung von selbstju¬ stierten Kontakten anzugeben, die die genannten Nachteile nicht aufweist. Ferner soll ein Herstellverfahren angege¬ ben werden, das sich durch hohe Prozeßsicherheit, unter anderem durch mehrfache Planarisierung der Oberflächen, auszeichnet, insbesondere sollen Fototechnik-Prozesse mit hohen Justieranforderungen vermieden werden.

Diese Aufgabe wird durch eine Halbleiterspeicneranordnung gemäß Patentanspruch 1 gelöst. Weiterbildungen, insbeson¬ dere ein Herstellverfahren, sind Gegenstand von Unteran¬ sprüchen.

Zwar ist aus dem Artikel von T. Kaga et al., IEEE Transac- tions on Electron Devices, Volume 38, No. 2, Februar 91, Seiten 255 bis 261 eine Speieneranordnung mit selbstju¬ stierten Kontakten und Kontaktloch-Auffüllungen sowie ein Herstellverfahren bekannt, die beschriebene Speicherzelle besitzt aber keine Planarisierungsscnicht unter der Bitlei- tung, da mit der Kontaktloch-Auffüllung nur die Kontaktlö¬ cher planarisiert werden, nicht aber die übrige Oberfläche. Die untere Schicht der Bitleitung (Polysilizium) wird daher auf einem nichtplanarisierten Untergrund strukturiert, so daß die Gefahr von leitenden Ä^'tzresten groß ist und die Zuverlässigkeit der Speicherzelle entsprechend verringert wird. Das Herstellverfahren weist weitere wesentliche Un¬ terschiede zum erfinderischen Verfahren auf: Zur Erzeugung der Kondensator-Kontaktloch- Auffüllung ist eine selektive Polysilizium-Abscheidung zwingend erforderlich; dies ist ein relativ aufwendiger und problematischer Prozeß. Bei der Herstellung des Kondensators wird eine Nitridschicht zur Planarisierung verwendet. Da man ein Nitrid nicht ver¬ fließen kann, muß ein planarisierender Abscheideprozeß für das Nitrid eingesetzt werden, der schwierig durchzuführen ist und insbesondere zu relativ dicken Nitridschichten (.>100nm) an manchen Stellen auf der Oberfläche führt. In derart dicken Nitridschichten treten nicht tolerierbare Spannungen auf. Schließlich werden hochselektive Ätzpro- zesse (Oxid zu Nitrid und Nitrid zu Oxyd) für das Herstell¬ verfahren benötigt. Dagegen werden bei der erfindungsgemä¬ ßen Speicherzelle nur Nitridschichten mit etwa 20nrn Dicke eingesetzt, die bezüglich Spannungen unkritisch sind. Hohe Ätzselektivitäten werden nur beim Ätzen von Oxyd gegenüber Polysilizium benötigt und sind mit konventionellen Ätzpro¬ zessen problemlos erreichbar.

Die Erfindung wird nachfolgend anhand von in den Zeichnun¬ gen dargestellten Ausführungsbeispielen näher beschrieben. Es zeigen: FIG 1 bis 11 einen Querschnitt durch ein

Halbleitersubstrat im Bereich von Speicherzellen in scnematischer Darstellung, an dem die Schritte des Verfahrens verdeutlicht werden, wobei FIG 1 bis 6 eine erste Ausführungsform,

FIG 1 bis 5, 7 bis 11, eine zweite Ausführungsform und FIG 1 bis 5, 7 bis 9, 12 eine dritte Ausführungsform darstellen; FIG 13 bis 1A zwei Ausfünrungsformen für eine vorteilhafte Anordnung der Speicherzellen in Form einer Aufsicht auf die Speichermatrix.

Figur 1 zeigt ein Halbleitersubstrat 1 bestehend aus p-do- tierte Silizium, in welchem bereits Isolationsgebiete 2 zwischen aktiven Bereichen der Halbleiterspeicneranordnung und mit Source A und Drain 5 bezeichnete n-dotierte leiten¬ de Gebiete eines MOS-Transistors ezeugt worden sind. Auf der Oberfläche 3 des Halbleitersubstrats 1 ist eine Wort- leitung 6 (Gate) angeordnet, das durch ein (nicht darge¬ stelltes) Gateoxyd vom unterliegenden Halbleitersubstrat 1 und an seinen übrigen Oberflächen durch eine Oxydeinkapse¬ lung 7 isoliert ist. Nach der Transistorherstellung kann die p+-Implantation von Source und Drain der komplementä- ren Transistoren erfolgen, diese ist aber auch nach der

Herstellung des Kondensators möglich. Erfindungsgemäß wird auf diese Struktur eine erste Zwischenschicht abgeschieden, in diesem Ausführungsbeispiel besteht die erste Zwischen¬ schicht aus drei Einzelscnichten: eine dünne Tetraethylor- thosilikat(TEOS)-Schicht 8 mit einer vorzugsweise unter lOOnm liegenden Schichtdicke, eine etwa 20nm dicke Sili¬ ziumnitrid-Schicht 9 und eine etwa 30nm bis 50nm dicke Po- lysilizium-Scnicht 10. Die Polysilizium- Schicht 10 kann durch einen Sputter- oder einen CVD-Prozeß hergestellt werden. Schließlich wird eine erste Planarisierungs¬ scnicht 11 aufgebracht, dazu eignet sich bspw. eine etwa AOOnm dicke Bor-Pnosphor-Silikatglas(BPSG)- oder TEOS/BPSG- Scnicht 11, die in N2-Atmospn re verflossen und eventuell anschließend rückgeätzt wird, so daß die gesamte Oberflä- ehe eingeebnet ist. Figur 2: Auf die weitgehend eingeebnete Oberfläche wird nun eine Lackmaske (nicht dargestellt) aufgebracht und so strukturiert, daß sowohl Source A als auch Drain 5 freige¬ ätzt werden können. (Im folgenden wird das Aufbringen, Be- lichten und Entwickeln einer Lackschicht, teilweise ein¬ schließlich der späteren Entfernung der^" strukturierten Lackschicht, als Fototechnikprozeß bezeichnet.) Die Öff¬ nungen in der Lackmaske können dabei größer sein als die zu kontaktierende Oberfläche des Halbleitersubstrats, da die tatsächliche Kontaktfläche selbstjustiert zur Wortlei¬ tung 6 bzw. zur Oxydeinkapselung 7 erzeugt wird. Es wird zunächst die BPSG-Schicnt 11 bis zur unterliegenden Poly- silizium-Schicht 10 als Ätzstopschicht anisotrop geätzt, dann wird die Polysilizium-Schicnt 10 selektiv zur Nitrid- Schicht 9 anisotrop geätzt. Anschließend wird die Lackmaske entfernt und das Polysilizium 10 oxidiert, so daß es voll¬ ständig in ein Polysiliziumoxyd 10' umgewandelt wird. Für die Oxidation wird vorteilhafterweise ein sogenanntes High- Pressure-Oxidationsverfahren eingesetzt, um die Temperatur- belastung der Anordnung möglichst gering zu halten. Dabei kann ein weiteres Verfließen des BPSG unter anderem an den Koπtaktlochkanten auftreten. Falls für die spätere Kontakt¬ loch-Auffüllung steile Kanten benötigt werden, kann die BPSG-Dotierung gering gehalten werden bzw. mit einer TEOS/ BPSG-Doppelscnicht 11 gearbeitet werden, um die Planari¬ sierung nicht zu behindern. Schließlich werden die Nitrid- Schicht 9 und die TEOS-Schicht 8 geätzt und dadurch ein Kontaktloch 12 für einen späteren Kondensator-Kontakt zu Source A und ein Kontaktloch 13 für einen späteren Bitlei- tungs-Kontakt zu Drain A fertiggestellt.

Durch die Anisotropie der eingesetzten Ätzprozesse bleiben im allgemeinen kleine Nitrid-Spacer 9' im unteren Bereich der Kontaktlochwände (eventuell auch Polysiliziumoxyd-Reste) stehen, die die Kontaktfläche etwas verringern, für die weiteren Verfanrensschritte aber nicht nachteilig sind. Der Einsatz mehrerer Zwischenschichten als Ätzstopschichten oder Oxidationsbarriere in diesem Ausfünrungsbeispiel dient vor allem der Prozeßsicherheit. Abhängig von den verwende¬ ten Schichtmaterialien und Ätzprozessen läßt sich inre An¬ zahl bis auf eins reduzieren, diese Zwischenschicht schützt dann während der Ätzung der ersten Planarisierungsschicht 11 die Oxydeinkapselung 7 der Wortleitung und die leiten- den Gebiete A, 5 des Transistors.

Figur 3: Die Kontaktlöcher 12, 13 werden mit einem geeigne¬ ten leitenden Material aufgefüllt, vorzugsweise durch ganz¬ flächige Abscheidung von in-situ-dotiertem Polysilizium 1A mit anschließender Rückätzung. Auf diese Weise entstehen eine Kondensator-Kontaktloch-Auffüllung lAa und eine Bit- leitungs-Kontaktloch-Auffüllung lAb, die die Oberfläche der ersten Planarisierungschicht 11 nicht bedecken. Anschlie¬ ßend wird eine Hilfsschicht 15, zum Beispiel eine TEOS- Schicht von etwa lOOnm Dicke abgeschieden und mit Hilfe eines Fototecnnik-Prozesses über der Bitleitungs-Kontakt- loch Auffüllung lAb wieder entfernt. Dabei muß mindestens die Kondensator-Kontaktloch-Auffüllung lAa mit TEOS 15 be¬ deckt bleiben. Bei der erfinderischen Anordnung der Spei- cherzellen bzw. der Kondensator- und der Bitleitungskontak¬ te gemäß Figur 13 oder 1A ist diese Fototechnik sehr ein¬ fach (d.h. unempfindlich gegenüber Justierfehlern und Pro¬ zeßschwankungen), da die Hilfsschicht 15 nur streifenförmig strukturiert wird, wobei der Toleranzbereich bezüglich der Streifenbreite und -läge groß ist. In den mit der Hilfs¬ schicht 15 bedeckten Streifen sind die Kondensator-Kontakt- locn-Auffüllungen lAa der verschiedenen Speicherzellen an¬ geordnet, in den nicht bedeckten Streifen die Bitleitungs- Kontaktloch-Auffüllungen lAb. Figur A: Ein Bitleitungsmaterial wird abgeschieden (bei¬ spielsweise MoSi/PolySi, ca. AOOnm dick), und vorzugsweise gleichzeitig mit einer darauf abgeschiedenen isolierenden Bitleitungs-Abdeckung 17 aus TEOS (ca. 300nm) zu einer Bit- leitung 16 strukturiert. Eine eventuelle Dejustierung der Bitleitung gegenüber der Öffnung in der Hilfsschicht 15 ist unkritisch. Erfindungsgemäß sind sogar sogenannte "Non Capped Contacts" möglich, d.h. die Bitleitung muß die Bit- leitungs-Kontaktloch-Auffüllung lAb nicht notwendigerweise vollständig überdecken.

FIG 5: Mit Hilfe einer Spacer-Technik wird die Bitleitung 16 an ihren Seiten vorzugsweise mit TEOS-Spacern 18 von lOOnm bis 150nm Breite eingekapselt. Erfindungsgemäß wird bei der Spacer-Ätzung gleichzeitig die Hilfsschicht 15 über der Kondensator-Kontaktloch-Auffüllung lAa und auf der ersten Planarisierungsschicht 11 entfernt, so daß die Kondensator-Kontakt-Auffüllung selbstjustiert zur Bitlei¬ tung freigelegt wird.

Figur 6: Direkt anschließend wird ein Kondensator herge¬ stellt. In einer ersten Ausführungsform wird er als soge¬ nannter "flacher Kondensator" in wenigen Prozeßschritten erzeugt, indem zunächst eine erste Elektrodenschicht, vor- zugsweise ca. 500nm Polysilizium, abgeschieden, dotiert und zur unteren Kondensatorplatte 19 (Storage node) mit Hilfe einer Fototechnik und eines anisotropen Ätzprozesses strukturiert wird. Die untere Kondensatorplatte 19 besitzt dadurchqeinen selbstjustierten Kontakt zur Kondensator-Kon- taktloch-Auffüllung lAa, dessen Fläche nicht durch eine

Fotomaske definiert ist. Der Isolationsabstand zur Bitlei¬ tung ist durch die Spacerbreite 18 gegeben. Ein Dielektri¬ kum 20 wird mindestens auf der unteren Kondensatorplatte 19 oder ganzflächig erzeugt, beispielsweise eine 5nm dicke ONO-Dreifach-Scnicht, dann wird eine zweite Elektroden¬ schicht 21 aus ca. lOOnm bis 200nm dickem, dotiertem Poly¬ silizium aufgebracht und zur Zellplatte 21 strukturiert. Die Zellplatte 21 weist eine weitgehend ebene Oberflä- ehe auf.

In einer zweiten Ausführungsform kann durch Verwendung eines schüsseiförmigen Kondensators die Kapazität der Speicherzelle und damit die Zuverlässigkeit der Speicner- anordnung erhöht werden. Der Kondensator wird ausgehend von der Anordnung gemäß Figur 5 folgendermaßen erzeugt:

FIG 7: Auf der vorhandenen Oberfläche wird eine zweite Zwischenschicht abgeschieden, vorzugsweise wird eine Dop- pelschicht bestehend aus einer etwa 20nm dicken Silizium¬ nitrid-Schicht 30 und einer etwa AOnm dicken Polysilizium- Schicht 31 dafür eingesetzt. Außerhalb des Zellenfeldes, d.h. in der Peripherie, wird die Polysilizium-Schicht 31 mit Hilfe eines Fototechnikprozesses wieder entfernt, im Zellenfeld bleibt sie dagegen erhalten. Anschließend wird (nach Entfernen der Fototecnnik-Lackschicht) eine zweite Planarisierungsscnicht 32 aufgebracht, vorzugsweise wird dafür eine BPSG/TEOS-Schicnt 32 insbesondere feucht ver¬ flossen und zu rückgeätzt, so daß eine weitgehend einge- ebnete Oberfläche vorliegt. Die Dicke der zweiten Planari¬ sierungsscnicht oberhalb der Bitleitung 16b beträgt etwa AOOnm.

Figur 8: Mit Hilfe einer Fototechnik wird nun die Konden- sator-Kontaktlocn-Auffüllung lAa freigelegt. Dabei wird zunächst die zweite Planarisierungsschicht 32 selektiv zur Polysilizium-Schicht 31 anisotrop geätzt, dann wird die Po¬ lysilizium-Schicht 31 selektiv zum Nitrid 30 entfernt. Aufgrund der verwendeten Fototechnik bleibt im Zellenfeld nur ein schmaler Steg der genannten Scnicnten über der Bit¬ leitung 16 und außerhalb der Zeichenebene über dem Isola¬ tionsgebiet stehen, so daß die Kondensator-Kontaktloch- Auffüllung lAa mit diesen Stegen umschlossen ist. Durch eine TEOS-Naß tzung direkt nach der anisotropen TEOS-Ätzung kann der Steg noch verschmälert werden, so daß eine größere Fläcne für den Kondensator zur Verfügung steht.

Die Lackmaske der Fototechnik wird entfernt, und in einem Oxidationsschritt wird der seitliche Randbereich 31' der

Polysilizium-Schicht 31 oxidiert. Die Polysilizium-Schicht 31 muß nicht vollständig von den Seiten her durchoxidieren. Schließlich wird die Nitrid-Schicht 30 geätzt. Die Freile¬ gung der Kondensator-Kontaktloch-Auffüllung lAa erfolgt also selbstjustiert zur Bitleitung bzw. zu deren seitli¬ cher Oxideinkapselung 18. Die Fototechnik definiert die für die untere Kondensatorplatte zur Verfügung stehende Fläche.

Figur 9: Es folgt die ganzflächige Abscheidung einer ersten Elektrodenschicht 33', vorzugsweise einer in-situ-dotierten Polysilizium-Scnicnt von etwa lOOnm Dicke. In die Vertie¬ fung, die zwischen den Stegen entstanden ist, wird mittels bekannter Verfahren ein Lackstöpsel 3A eingebracht, bei- spielsweise durch ganzflächige Beschichtung mit Lack und anschließende Rückätzung. Die Oberkante des Lackstöpsels 3A liegt dabei höchstens auf gleicher Höhe mit, vorzugswei¬ se aber unterhalb der Oberkante der TEOS-Schicht 32. Da im allgemeinen in der Peripherie die Höhenunterschiede der Oberfläche sehr viel geringer sind, insbesondere wenn dort die genannten Stege fehlen, verbleibt dort kein Lack auf der Polysilizium-Schicht 33'.

Figur 10: Anschließend wird die erste Elektrodenschicht 33' an den freiliegenden Stellen durch einen Ätzprozeß entfernt, also insbesondere oberhalb des TEOS-Steges 32 im Zellenfeld und in der Peripherie. Dadurch werden voneinan¬ der getrennte untere Kondensatorplatten 33 erzeugt. Die nun freiliegenden Oxyd-Strukturen, nämlich die TEOS-Scnicht 32 und die oxidierten Randbereiche 31' werden vorzugsweise naßgeätzt, der Lackstöpsel 3A wird entfernt.

In einer ersten Variante kann aber auch nacn der Polysili- zium(33' )-Ätzung in einem Fototechnikprozeß die gesamte Peripherie mit Lack abgedeckt werden, während das Zellen¬ feld frei von Lack bleibt. Vorzugsweise durch Naßätzung wird dann das freiliegende Oxyd entfernt, also die TEOS- Scnicht 32 und die oxidierten Randbereiche 31' der Polysi¬ lizium-Schicht 31. Dann verbleibt die TEOS-Schicnt 32 in der Peripherie und dient dort zur Planarisierung.

In einer zweiten Variante kann auch mit derselben Lack¬ schicht sowohl der Lackstöpsel 3A erzeugt als auch die Pe¬ ripherie abgedeckt werden, indem nach der Abscheidung der Polysilizium-Schicht 33' (s. Figur 9) die Lackschicht auf¬ gebracht und durch eine anschließende entsprechend dosierte Belichtung und Entwicklung in der Peripherie verbleibt, je¬ doch im Zellenfeld, wie bereits erläutert, nur in den Ver¬ tiefungen als Lackstöpsel 3A zurückbleibt. Dazu kann eine einfache Fotomaske bei der Belichtung eingesetzt werden, die die Peripherie abdeckt und das Zellenfeld vollständig belichtet. Danach wird erst das Polysilizium 33' geätzt, dann das TEOS 32 und Polysiliziumoxyd 31' und schließlich der Lack entfernt. Bei dieser zweiten Variante muß jedoch später noch, bspw. nach der die Zellplatte strukturieren¬ den Fototechnik, die Polysilizium-Schicht 33' in der Peri¬ pherie entfernt werden. Nun wird mindestens auf die Oberfläche der unteren Konden¬ satorplatte 33 ein Kondensatordielektrikum 35 aufgebracht, vorzugsweise wird ganzflächig eine ONO-Dreifach-Schicht 35 erzeugt; danach wird die im allgemeinen aus dotiertem Poly- silizium von etwa lOOnm Dicke bestehende zweite Elektroden¬ schicht 36' hergestellt. Vor der Strukturierung der zweiten Elektrodenschicnt 36' zur Zellplatte ist es vorteilhaft, die Oberfläche im Zellenfeld mit einer dritten planarisie- renden Schicht 37 teilweise einzuebnen, bspw.durch Abschei- den, Verfließen und Rückätzen einer TEOS/BPSG-Scnicht 37. Die zweite Elektrodenschicht 36' wird dann mit Hilfe einer Fototechnik zur Zellplatte 36 strukturiert, in dem eine Polysilizium-Ätzung durchgeführt und anschließend die Lack¬ maske entfernt wird. (Bei der oben erläuterten zweiten Va- riante muß die zweite Elektrodenschicht, das Dielektrikum und die erste Elektrodenschicht geätzt werden).

Schließlich wird die gesamte Oberfläche mit einer etwa lOOnm dicken Isolationsschicht 38, zum Beispiel TEOS, abge- deckt; falls die Einebnung mittels der TEOS/BPSG-Scnicht 37 nicht vorgenommen wurde, muß ein entsprechend dickeres Zwi¬ schenoxyd zur Abdeckung verwendet werden.

Figur 11: In einer dritten Variante kann bei der Trennung der unteren Kondensatorplatten voneinander auch ein Oxid- spacer eingesetzt werden (anstelle der Oxidation der Rand¬ bereiche 31'). Ausgehend von Figur 7 kann folgendermaßen vorgegangen werden: Wie beschrieben, wird zunächst mit Hil¬ fe einer Fototechnik die TEOS-Scnicht 32 zu schmalen Ste- gen geätzt, dann die Polysilizium-Schicht 31, und schlie߬ lich wird die Lackmaske entfernt. Dann wird ein Oxidspacer 39 durch ganzflächige Abscheidung einer vorzugsweise aus 30nm dicken TEOS bestehenden Schicht mit anschließender anisotroper Rückätzung hergestellt. Für eine sichere spä- tere Isolation ist es vorteilhaft, zusätzlich vor der Ab¬ scheidung der TEOS-Schicnt eine kurze isotrope Polysili- zium-Ätzung durchzuführen, wodurch der Randbereich der Polysilizium-Schicht 31 entfernt wird; der entstehende Spalt wird bei der Abscheidung der TEOS-Scnicht 39 aufge¬ füllt. Nach der TEOS-Spacer-Ätzung wird das unterliegende Nitrid 30 anisotrop geätzt, dann folgen die weiteren Ver¬ fahrensschritte wie bei FIG 9 beschrieben.

Figur 12: Gemäß einer dritten Ausführungsform wird ein

Kondensator mit weiter vergrößerter Kapazität dadurch ge¬ bildet, daß die Kondensatorelektroden 33, AO; A2 einen kammformigen Querschnitt aufweisen. Dafür wird (s.FIG 9) zunächst die erste Elektrodenschicht 33' schüsseiförmig wie bei der Herstellung der unteren Kondensatorplatte des Aus¬ führungsbeispiels 2 strukturiert und zu einer kammformigen unteren Kondensatorplatte 33, AO dadurch vervollständigt, daß die "Schüssel" von ihren Seiten her sukzessive abwech¬ selnd mit Hilfsspacern und leitenden Spacern AO aufgefüllt wird. Es wird zunächst eine Hilfsschicht, vorzugsweise be¬ stehend aus Siliziumoxyd, ganzflächig abgeschieden und in einem anisotropen Rückätzprozess bis auf einen Spacer an den Schüsselwänden entfernt. Anschließend wird ein leiten¬ der Spacer AO, insbesondere aus dotiertem Polysilizium be- stehend, auf die gleiche Art hergestellt, sodaß dieser den Hilfsspacer seitlich bedeckt. Diese beiden Vorgänge werden wiederholt, bis die Schüssel mit Spacern bis zur Mitte hin gefüllt ist, wobei die Dicke der einzelnen Spacer etwa 50nm bis 200nm beträgt. Da die leitenden Spacer AO mit dem Schüsselboden leitend verbunden sind, wird so die untere

Kondensatorplatte 33, AO mit einem kammformigen Querschnitt gebildet. Die Hilfsspacer werden nun entfernt, bspw. durch eine Oxyd-Naßätzung, dann wird ein mindestens die untere Kondensatorplatte AO bedeckendes Dielektrikum AI auf- 1A

gebracht. Schließlich wird eine zweite Elektrodenschicht abgeschieden und mit Hilfe einer Fototechnik zur Zellplat¬ te A2 strukturiert.

Weitere Einzelheiten zur Herstellung des Kondensators sind in der deutschen Patentanmeldung "Herstellverfahren für einen Speicherkondensator" vom 30.6.92 derselben Erfinder erläutert, deren Gesamtinhalt miteinbezogen wird.

Figur 13: In der Aufsicht auf eine erste Ausführungsform der erfindungsgemäßen Speichermatrix sind die Wortleitun¬ gen 6, Bitleitungen 16, sowie die Ausdehnung der Transisto¬ ren A5 (aktives Gebiet) dargestellt; dabei ist ein Bitlei¬ tungskontakt für jeweils zwei Transistoren vorgesehen. An der nicht von den Transistoren A5 beanspruchten Oberfläche des Halbleitersubstrats befinden sich die Isolationsgebie¬ te 2. Ferner sind die Öffnungen A6a, A6b in der Lackmaske dargestellt, mit der die Kondensator-Kontaktlöcner 12 und Bitleitungs-Kontaktlöcher 13 hergestellt werden, die Kon- taktloch-Auffüllungen lAa, lAb sind dann innerhalb dieser Öffnungen A6a, A6b selbstjustiert zu den Wortleitungen 6 (d.h. der Oxydeinkapselung 7) und den Isolationsgebieten 2 angeordnet. Erfindungsgemäß werden die Kontaktlöcher 12 und 13 mit Hilfe derselben Lackmaske gleichzeitig struk- turiert.

Erfindungsgemäß verlaufen die Wortleitungen 6 in einer er¬ sten Richtung wellenförmig, das heißt im wesentlichen ge¬ radlinig, und benachbarte Wortleitungen 6 weisen an ver- schiedenen Stellen auf dem Halbleitersubstrat verschieden große Zwischenräume Z auf (Abstände gemessen zwischen den Wortleitungskanten). Dabei sind die Zwischenräume über einem aktiven Gebiet groß genug für eine ausreichende, er¬ findungsgemäß hergestellte Bitleitungs- oder Kondensator- Kontaktfläche. Liegt unter dem Zwischenraum ein Isolations¬ gebiet, ist der Abstand so gering, daß der Zwischenraum durch die Oxydeinkapselung 7 der Wortleitungen 6, die erste Zwischenschicht .8, 9, 10 und die erste Planarisierungs- schient 11 weitgehend planarisiert wird. Dies wird durch verschiedene Breiten B der Wortleitung 6 an verschiedenen Stellen auf dem Halbleitersubstrat noch unterstützt.

Die Maße für die in FIG 13 angegebene Anordnung betragen beispielsweise:

Z_m„ax„ 0,'7 μ^r bei einem Bitleitung³s-Kontaktloch

Z_mma„x,: 0,'8 μ^r bei einem Kondensator-Kontaktloch

B_mmax: 0,'5 μ

Spacerbreite der Oxyd-Einkapselung: 0,1 μ Raster der Speichermatrix: 1,1 μ

In der gezeigten Ausführungsform verlaufen die Bitleitungen 16 senkrecht zur ersten Richtung und besitzen Verbreiterun¬ gen über den Bitleitungs-Kontaktlöchern bzw. den Öffnungen 46b. Wie bereits erläutert, kann auf die Verbreiterungen auch verzichtet werden, und es können sogenannte "Non Capped Contacts" hergestellt werden. Das aktive Gebiet der Transistoren 45 verläuft schräg, d.h. weder senkrecht noch parallel zur ersten Richtung. Das Raster der Speichermatrix ist ein sogenanntes Quarterpitcn, d.h. im Abstand von vier Bitleitungen oder vier Wortleitungen wiederholt sich die Anordnung.

Figur 14: In einer zweiten Ausführungsform besitzt die Speichermatrix wiederum eine 4-fache Staffelung und Wort¬ leitungen 6, die im wesentlichen geradlinig in einer ersten Richtung verlaufen und verschiedene große Zwischenräume Z aufweisen. Eine Wortleitung weist verschiedene Breiten B auf, um die Zwischenräume über den Isolationsgebieten 2 soweit zu verengen, daß die erläuterte Planarisierung er¬ reicht wird. Die Bitleitungen 16 sind senkrecht zur ersten Richtung angeordnet, die Transistoren 45 verlaufen in zwei weiteren verschiedenen Richtungen schräg zu den Wortlei¬ tungen 6.

Claims

Patentansprüche

1. Halbleiterspeicneranordnung mit Wortleitungen, Bitlei¬ tungen und Speicherzellen, wobei - die Speicherzelle einen MOS-Transistor und einen Konden¬ sator aufweist,

- ein Source- (4) und ein Drain-Gebiet (5) des Transistors in einem Halbleitersubstrat (1) gebildet sind,

- die Bitleitung (16) oberhalb des Transistors und der Kon- densator im wesentlichen oberhalb der Bitleitung (16) an¬ geordnet sind,

- die Wortleitung (6) mit einer Oxydeinkapselung (7) verse¬ hen ist,

- die Bitleitung (16) über eine Bitleitungs-Kontaktloch- Auffüllung (14b) an das Drain-Gebiet (5) und eine unte¬ re Kondensatorplatte (19, 33, 40) über eine Kondensator- Kontaktloch-Auffüllung (14a) an das Source-Gebiet (4) angeschlossen ist, wobei die Auffüllungen selbstjustiert zu den angrenzenden Oxydeinkapselungen der Wortleitungen angeordnet sind, und

- die Wortleitung (6) und die nicht von den Kontaktloch- Auffüllungen (14a, 14b) beanspruchte Oberfläcne des Halbleitersubstrats (1) mit einer ersten Zwischenschicht (8, 9, 10') und einer ersten Planarisierungsschicht (11) abgedeckt sind.

2. Halbleiterspeicneranordnung nach Anspruch 1, g e k e n n z e i c h n e t d u r c h eine aus do¬ tiertem Polysilizium bestehende Kondensator- und Bitlei- tungs-Kontaktloch-Auffüllung (lAa, lAb).

3. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 2, g e k e n n z e i c h n e t d u r c h eine Dreifach-Schicht bestehend aus TEOS (8), Siliziumnitrid (9) und Polysiliziumoxyd (10') als Zwischenschicht.

4. Halbleiterspeicneranordnung nach einem der Ansprüche 1 bis 3, g e k e n n z e i c h n e t d u r c h eine aus BPSG oder TEOS/BPSG bestehende erste Planarisierungs¬ scnicht (11).

5. Halbleiterspeicneranordnung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß die Bitleitung (16) im wesentlichen aus Molybdänsilizid be¬ steht und mit einer aus TEOS bestehenden Bitleitungs-Ab- deckung (17) an ihrer Oberfläche und mit TEOS-Spacern (18) seitlich isoliert ist.

6. Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der Kondensator eine aus Polysilizium bestehende untere Kon¬ densatorplatte (19), ein aus einer ONO-Dreifach-Schicht be¬ stehendes Dielektrikum (20) und eine aus Polysilizium be¬ stehende Zellplatte (21) mit einer im wesentlichen ebenen Oberfläche aufweist.

7. Halbleiterspeicneranordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der Kondensator eine aus Polysilizium bestehende, etwa 50nm bis 300nm dicke untere Kondensatorplatte (33), ein aus einer ONO-Dreifach-Schicht bestehendes Dielektrikum (35) und eine aus Polysilizium bestehende, etwa 50nm bis lOOnm dicke Zellplatte (36) aufweist und schüsselförmig aufge¬ baut ist.

8. Halbleiterspeicneranordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der Kondensator eine aus Polysilizium bestehende untere Kondensatorplatte mit kammförmigem Querschnitt (40), ein aus einer ONO-Dreifach-Schicht bestehendes Dielektrikum (41) und eine aus Polysilizium bestehende Zellplatte mit kamm- förmigem Querschnitt (42) aufweist.

9. Halbleiterspeicheranordnung nach einem der Ansprüche 7 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß benachbarte untere Kondensatorplatten (33, 40) durch Teile des Dielektrikums (35, 41) und durch eine Nitridschicht (30) voneinander isoliert sind.

10. Verfahren zur Herstellung einer Halbleiterspeicheran¬ ordnung in einem Halbleitersubstrat (1) mit folgenden Schritten: a) Herstellen von zwischen Isolationsgebieten (2) angeord¬ neten Transistoren (45) mit jeweils einem Source-Gebiet (4), einem Drain-Gebiet (5) und einer Wortleitung (6), welche an inren freien Oberflächen mit einer Oxydeinkap¬ selung (7) bedeckt ist, b) Abscneiden einer ersten Zwischenschicht (8, 9, 10) c) Aufbringen einer ersten Planarisierungsscnicht (11) d) Entfernen der ersten Planarisierungsscnicht (11) und der ersten Zwischenschicht (8, 9, 10) gleichzeitig über dem Source-Gebiet und dem Drain-Gebiet mit Hilfe einer Foto- tecnnik in einem anisotropen Ätzprozess, so daß Kontakt¬ löcher (12, 13) selbstjustiert zu den Oxydeinkapselungen (7) und den Isolationsgebieten (2) hergestellt werden, e) Erzeugen einer Kondensator-Kontaktloch-Auffüllung (14a) über dem Source-Gebiet (4) und einer Bitleitungs-Kontakt- loch-Auffüllung (14b) über dem Drain-Gebiet (5), welche die wagerechten Oberflächen der ersten Planarisierungs- schient (11) nicht bedecken, f) Herstellen einer Hilfsschicht (15) mindestens auf der Kondensator-Kontaktloch-Auffüllung (14a), wobei die Bitleitungs-Kontaktloch-Auffüllung (14b) nicht abge¬ deckt wird, g) Herstellen einer Bitleitung (16) und einer isolierenden Bitleitungs-Abdeckung (17) über der Bitleitungs-Kontakt- locn-Auffüllung (14b), h) Isolation der freiliegenden seitlichen Oberflächen der Bitleitung (16) mit Spacern (18) und gleichzeitiges Ent¬ fernen der Hilfsschicnt (15) auf der Kondensator-Kon¬ taktloch-Auffüllung (14a) während der Spacerätzung, i) Herstellen eines Kondensators mit einer unteren Konden¬ satorplatte (19, 33, 40), die mit der Kondesator-Kon- taktloch-Auffüllung leitend verbunden ist, einem minde¬ stens die untere Kondensatorplatte bedeckenden Dielek¬ trikum (20, 35, 41) und einer Zellplatte (21, 36, 42).

11. Verfahren nach Anspruch 10, d a d u r c h g e - k e n n z e i c h n e t, daß vor Aufbringen der ersten Planarisierungsschicht (11) als erste Zwischenschicht eine Dreifach-Schicht bestehend aus TEOS (8), Siliziumnitrid (9) und Polysilizium (10) Zwischenschicht aufgebracht wird.

12. Verfahren nach Anspruch 11, d a d u r c h g e ¬ k e n n z e i c h n e t, daß nach Entfernen der ersten Planarisierungsschicht (11) gemäß 9d) die Polysiliziu - scnicht (10) anisotrop geätzt wird, eine Lackmaske der Fototechnik entfernt wird, in einem Oxidationsscnritt die Polysiliziumschicht (10) in eine Polysiliziumoxydscnicht (10¹) umgewandelt wird und die Nitrid- (9) und die TEOS- Scnicht (8) anisotrop geätzt werden.

13. Verfahren nach einem der Ansprüche 10 bis 12, d a - d u r c h g e k e n n z e i c h n e t, daß das Aufbrin¬ gen der ersten Planarisierungsscnicht (11) gemäß 9c) durch Abscheiden einer TEOS- oder BPSG/TEOS-Schicht, Verfließen und Rückätzen erfolgt.

14. Verfahren nach einem der Ansprüche 10 bis 13, d a ¬ d u r c h g e k e n n z e i c h n e t, daß die Kontakt¬ loch-Auffüllungen (14a, 14b) gemäß 9e) gleichzeitig durch ganzflächige Abscheidung einer dotierten Polysilizium- Scnicht und anschließendes Rückätzen erzeugt werden.

15. Verfahren nach einem der Ansprüche 10 bis 14, d a ¬ d u r c h g e k e n n z e i c h n e t, daß als Hilfs¬ schicht (15) gemäß 9f) eine TEOS-Schicht ganzflächig abge- schieden und mit Hilfe einer Fototechnik und eines Ätzpro¬ zesses über der Bitleitungs-Kontaktloch-Auffüllung wieder entfernt wird.

16. Verfahren nach einem der Ansprüche 10 bis 15, d a - d u r c h g e k e n n z e i c h n e t, daß der Kon¬ densator folgendermaßen hergestellt wird:

- ganzflächiges Abscheiden und Dotieren einer ersten Elek¬ trodenschicht (19') aus Polysilizium, die mit Hilfe einer Fototechnik und eines anisotropen Ätzprozesses zu einer unteren Kondensatorplatte (19) strukturiert wird,

- ganzflächiges Aufbringen einer etwa 5nm dicken ONO-Drei¬ fach-Schicht als Dielektrikum (20)

- ganzflächiges Abscheiden einer zweiten Elektrodenschicht (21') aus Polysilizium, die mit Hilfe einer Fototechnik und eines anisotropen Ätzprozesses zu einer Zellplatte (21) mit im wesentlichen ebener Oberfläche strukturiert wird.

17. Verfahren nach einem der Ansprüche 1 bis 15, d a - d u r c h g e k e n n z e i c h n e t, daß der Kon¬ densator als schüsseiförmiger Kondensator folgendermaßen hergestellt wird:

- ganzfläcniges Abscheiden einer insbesondere aus einer Nitrid/Polysilizium-Doppelschicht (30, 31) bestehenden zweiten Zwischenschicht, - ganzflächiges Abscheiden einer insbesondere aus TEOS bestehenden zweiten Planarisierungsscnicht (32),

- anisotropes Ätzen dieser Schichtfolge (32, 31, 30) mit Hilfe einer Fototechnik derart, daß sie mindestens über der Kondensator-Kontaktloch-Auffüllung (14a) vollständig entfernt wird und über der Bitleitung (16) und über Tei¬ len des Isolationsgebietes (2) als schmaler Steg ver¬ bleibt,

- ggf. Oxidieren der freiliegenden Randbereiche (31') der Polysilizium-Schicht (31),

- ganzflächiges Abscheiden der ersten Elektrodenschicht (33') und teilweises Auffüllen der Vertiefungen zwischen den Stegen mit einem Lackstöpsel (34), der höcnstens bis zur Oberkante der TEOS-Scnicht (32) reicht, - Wegätzen der freiliegenden Teile der ersten Elektroden¬ schicht (33'), wodurch die untere Kondensatorplatte (33) gebildet wird, und Wegätzen der aus Oxyd bestehenden Teile des Steges (32, 31'),

- ganzflächiges Aufbringen einer ONO-Dreifach-Schicht als Dielektrikum (35),

- ganzflächiges Abscheiden einer zweiten Elektrodenschicht (36') und Strukturieren zur Zellplatte (36) mit Hilfe einer Fototechnik und eines Ätzprozesses.

18. Verfahren nach einem der Ansprüche 1 bis 15, d a ¬ d u r c h g e k e n n z e i c h n e t, daß der Kon¬ densator als schüsseiförmiger Kondensator folgendermaßen hergestellt wird:

- ganzflächiges Abscheiden einer insbesondere aus einer Nitrid/Polysilizium-Doppelschicht (30, 31) bestehenden zweiten Zwischenschicht,

- ganzflächiges Abscheiden einer insbesondere aus TEOS bestehenden zweiten Planarisierungsscnicht (32), - anisotropes Ätzen dieser Schichtfolge (32, 31, 30) mit Hilfe einer Fototechnik derart, daß sie mindestens über der Kondensator-Kontaktloch-Auffüllung (14a) vollständig entfernt wird und über der Bitleitung (16) und über Teilen des Isolationsgebietes (2) als schmaler Steg verbleibt,

- ggf. Oxidieren der freiliegenden Randbereiche (31') der Polysilizium-Schicht (31),

- ganzfläcniges Abscheiden der ersten Elektrodenschicht (33') und teilweises Auffüllen der Vertiefungen zwiscnen den Stegen mit einem Lackstöpsel (34), der höchstens bis zur Oberkante der TEOS-Schicht (32) reicht,

- Wegätzen der freiliegenden Teile der ersten Elektroden¬ schicht (33'), so daß die erste Elektrodenschicht zu einer Schüssel strukturiert wird,

- Herstellen eines die Schüsselwände bedeckenden Hilfsspa- cers durch ganzflächiges Abscheiden und Rückätzen einer Hilfsschicht

- Herstellen eines den Hilfsspacer seitlich bedeckenden leitenden Spacers (40 ) durch ganzflächiges Abscheiden und Rückätzen einer leitenden Schicht, die aus dem Mate¬ rial der ersten Elektrodenschicht besteht,

- Auffüllen der Schüssel durch abwechselnde Herstellung von Hilfsspacern und leitenden Spacern (40 ), so daß die strukturierte erste Elektrodenschicht (33) und die lei¬ tenden Spacer (40 ) gemeinsam die untere Kondensator- platte mit kammförmigem Querschnitt bilden,

- Entfernen der Hilfsspacer und Wegätzen der aus Oxyd be¬ stehenden Teile des Steges (32, 31'), - ganzflächiges Aufbringen einer ONO-Dreifach-Schicht als Dielektrikum (41),

- ganzflächiges Abscheiden einer zweiten Elektrodenschicht (36'), wobei die Zwischenräume zwischen den leitenden Spacern aufgefüllt werden, und Strukturieren zur Zell- platte (42) mit Hilfe einer Fototechnik und eines Ätzprozesses.

19. Verfahren nach einem der Ansprüche 17 bis 18, d a - d u r c h g e k e n n z e i c h n e t, daß nach Her¬ stellung des schmalen Steges, bestehend aus Nitrid (30), Polysilizium (31) und TEOS (32), dieser mit Oxydspacern (39) seitlich abgedeckt wird.

20. Verfahren nach Anspruch 19, g e k e n n z e i c h ¬ n e t d u r c h eine isotrope Polysilizium-Ätzung direkt vor der Herstellung der Oxydspacer (39).

21. Verfahren nach einem der Ansprüche 17 bis 20, d a - d u r c h g e k e n n z e i c h n e t, daß nach der Abscheidung der zweiten Elektrodenschicht (36') die Ober¬ fläche mit einer dritten planarisierenden Schient (37) weitgehend eingeebnet wird.

22. Verfahren nach einem der Ansprüche 17 bis 21, d a ¬ d u r c h g e k e n n z e i c h n e t, daß nach Bil¬ dung der unteren Kondensatorplatte der Lackstöpsel (34) entfernt wird, dann periphere Gebiete der Halbleiterspei¬ cneranordnung mit Lack abgedeckt und freiliegendes Oxyd (32, 31') entfernt wird.

23. Matrix für eine Halbleiterspeicheranordnung insbeson¬ dere nach einem der Ansprüche 1 bis 9 mit Speicherzellen, Wortleitungen und Bitleitungen in bzw. auf einem Halblei- tersubstrat, welches aktive Gebiete (45) und Isolationsge¬ biete (2) aufweist, d a d u r c h g e k e n n z e i c h ¬ n e t, daß die Wortleitungen (6) in einer ersten Richtung im wesentlicnen geradlinig verlaufen und benachbarte Wort¬ leitungen (6) Zwischenräume (Z) aufweisen, die an verschie- denen Stellen aus dem Halbleitertsubstrat verschieden groß sind und den kleinsten Wert über einem Isolationsgebiet besitzen.

24. Speichermatrix nach Anspruch 23, d a d u r c h g e ¬ k e n n z e i c h n e t, daß die Wortleitung (6) an ver¬ schiedenen Stellen auf dem Halbleitersubstrat (1) verschie¬ dene Breiten (B) aufweist.