JPH0815208B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0815208B2
JPH0815208B2 JP62164409A JP16440987A JPH0815208B2 JP H0815208 B2 JPH0815208 B2 JP H0815208B2 JP 62164409 A JP62164409 A JP 62164409A JP 16440987 A JP16440987 A JP 16440987A JP H0815208 B2 JPH0815208 B2 JP H0815208B2
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にメモリセルの
配置，接続構造，およびキャパシタ領域構造の改善に関
するものである。
［従来の技術］ 半導体記憶装置は、記憶情報が蓄積されるキャパシタ
と、記憶情報をキャパシタに入力し（書込）かつそこか
ら出力（読出）するためにワード線によってスイッチン
グされるトランジスタと、情報を伝達するためにトラン
ジスタに接続されたビット線を含んでいる。
第4A図を参照して、従来のダイナミック型半導体記憶
装置の概略的な平面図が示されている。第4B図は第4A図
の線Ｂ−Ｂに沿った断面図である。これらの図におい
て、シリコン基板１の１主面上にトランジスタ６のソー
ス領域6aとドレイン領域6bが形成されており、さらにド
レイン領域6bに隣接してキャパシタ領域4aが設けられて
いる。これらの領域は分離領域７によって分離されてお
り、分離領域７下にはチャンネルカット８が形成されて
いる。ソース領域6aとドレイン領域6bの間のチャンネル
領域3a上にはゲート絶縁膜3bを介してワード線３が形成
されている。また、キャパシタ領域4a上にはキャパシタ
絶縁膜4bを介してキャパシタ電極９が形成されている。
このキャパシタ電極９の形成される平面領域は、第4A図
における破線のハッチングで示されている。これらのワ
ード線３やキャパシタ電極９は絶縁層10によって覆われ
ている。絶縁層10上に形成されたビット線５は、コンタ
クトホール２を介して、２つのトランジスタ６に共通な
ソース領域6aに接続されている。すなわち、２つのキャ
パシタ4aがそれぞれのスイッチングトランジスタ３を介
して１つのコンタクトホール２によって１つのビット線
５に接続されているのである。
［発明が解決しようとする問題点］ 第4A図からわかるように、１つのキャパシタ領域4aの
外周近傍には、隣りのビット線５に接続される他のメモ
リのソース領域6a上に形成されたコンタクトホール２が
存在している。したがって、キャパシタ領域4aの外周に
溝を形成し、その溝の側壁をもキャパシタ領域として利
用しようとすれば、その溝の側壁のキャパシタ領域が隣
りのメモリセルのトランジスタ領域と近接して対面する
ので、トランジスタの特性に悪影響を与えるなどの問題
があった。
［問題点を解決するための手段］ 上述の先行技術に鑑み、本発明はメモリセルの配置，
接続構造，およびキャパシタ領域構造の改善された半導
体記憶装置を提供することを目的としている。
本発明によるダイナミック型半導体記憶装置は、主表
面を有する半導体基板と；その基板上に形成された複数
のワード線と；それらのワード線と交差する複数のビッ
ト線と；ワード線とビット線の交差位置に対応して設け
られた複数のメモリセルとを含み、それらのメモリセル
の各々は共通のコンタクトホールに関して対称に配置さ
れた４つの隣接するメモリセルからなるメモリセルグル
ープ内に含まれており、各メモリセルは、コンタクトホ
ールの周りに形成されたソース領域とコンタクトホール
に関してソース領域の外側に半径方向に形成されたドレ
イン領域とを含むトランジスタと、コンタクトホールに
関してドレイン領域の外縁に接して形成されたキャパシ
タとを含み、キャパシタは基板の主表面に平行な表面キ
ャパシタ領域と、その表面キャパシタ領域の外縁におい
て基板の主表面内に形成された溝の側壁に平行な溝キャ
パシタ領域とを含み；記憶装置はさらに、トランジスタ
の２つとビット線の共通の１つとの間において共通のコ
ンタクトホールを介して形成された第１の電気的接続
と；トランジスタの残りの２つとビット線のもう１つの
共通の１つとの間においてコンタクトホールを介して形
成された第２の電気的接続と；第１および第２の電気的
接続によって異なるビット線にそれぞれ接続されたトラ
ンジスタの２つとワード線の共通の１つとの間に形成さ
れた第３の電気的接続と；トランジスタの残りの２つと
ワード線のもう１つの共通の１つの間に形成された第４
の電気的接続とを含み、これによって、メモリセルグル
ープに含まれる４つのメモリセルはただ２つのビット線
およびただ２つのワード線によって制御され得ることを
特徴としている。
［作用］ 本発明による半導体記憶装置においては、１つのコン
タクトホールのまわりに点対称に配置されたトランジス
タがその外側に隣接して形成されたそれぞれのキャパシ
タによって包囲されている。したがって、各キャパシタ
の外周の溝キャパシタ領域がトランジスタ領域に近接し
て対面することがないので、トランジスタの特性に悪影
響を及ぼすことなく高集積化された高性能の半導体記憶
装置を提供することができる。
また、本発明による半導体記憶装置においては、第１
ないし第４の電気的接続によって、ただ２つのビット線
およびただ２つのワード線によって４つのメモリセルが
制御され得る。
［発明の実施例］ 第１図を参照して、本発明の一実施例によるダイナミ
ック型半導体記憶装置の概略的な平面図が示されてい
る。第２図は第１図の線Ｘ−Ｘに沿った概略的な断面図
である。これらの図において、半導体基板１の１主面上
にトランジスタのソース領域6aとドレイン領域6bが形成
されており、さらにドレイン領域6bに隣接して、基板１
の主面に平行な平面キャパシタ領域4aが設けられてい
る。この平面キャパシタ領域4aの外周には溝40が形成さ
れており、溝40の側壁は平面キャパシタ領域4aに連続す
る溝キャパシタ領域40aとして利用される。ソース領域6
aとドレイン領域6bの間のチャンネル領域3a上にはゲー
ト絶縁膜3bを介してワード線３が形成されている。ま
た、平面キャパシタ領域4aと溝キャパシタ領域40aは、
それぞれキャパシタ絶縁膜4bと40bを介してキャパシタ
電極９と対面している。このキャパシタ電極９の形成さ
れる平面領域は、第１図における破線のハッチングで示
されている。すなわち、第１図の破線のハッチングで示
されたキャパシタ電極９の領域下において、平面キャパ
シタ領域4aの外周はキャパシタ溝40によって囲まれてい
るのである。ワード線３やキャパシタ電極９は絶縁層10
によって覆われている。絶縁層10上に形成されたビット
線５は、コンタクトホール２を介してソース領域6aに接
続されている。コンタクトホール２に関して点対称に配
置された４つのトランジスタ６は分離溝70によって互い
に分離されている。この分離溝70は絶縁材料70aで埋め
合わせられてもよい。各メモリセルのキャパシタ間も、
キャパシタ溝40の底部に形成された分離領域７によって
互いに分離されている。第１図からわかるように、分離
溝70とキャパシタ溝40は同時に形成することができる。
これらの分離領域70と７の下にはチャンネルカット８が
形成されている。なお、同一のビット線５に接続される
２つのトランジスタのソース領域6aはコンタクトホール
２内において互いに分離されていなくともよいことが理
解されよう。
以上のように１つのコンタクトホール２に関して４つ
のメモリセルが点対称に配置された半導体記憶装置にお
いては、キャパシタ溝40の両側には必ずキャパシタを配
置することが可能である。なわち、従来の装置における
ように、キャパシタ溝の片側がトランジスタ領域に隣接
してトランジスタ特性に悪影響を及ぼすという問題を生
じることがない。したがって、メモリセルの特性を劣化
させることなく高集積化された高性能の半導体記憶装置
を提供することが可能となる。
第３図は第２図と同様な断面図であり、一部変更され
たもう１つの実施例を示している。この実施例において
は、コンタクトホール２に関して点対称に配置された４
つのトランジスタは、分離溝70ではなくて、選択酸化法
などによって形成された分離酸化膜７とその下のチャン
ネルカット８によって互いに分離されている。この場
合、第１図の破線のハッチングで表わされたキャパシタ
電極領域９内の溝40は、コンタクトホール２のまわりに
おいて円で囲まれた４つのトランジスタ領域との境界で
途絶えている。
［発明の効果］ 以上のように、本発明によれば、点対称に配置された
４つのトランジスタの外側にそれぞれのトランジスタに
接続するキャパシタを形成することによって４つのメモ
リセルを構成するようにしたので、各キャパシタの平面
領域の外周に溝キャパシタ領域を設けてもその溝キャパ
シタ領域にトランジスタ領域が近接対面することがな
い。したがって、トランジスタ特性に悪影響を及ぼすこ
となく高集積化された高性能の半導体記憶装置を提供す
ることができる。
さらに、本発明によれば、４つのトランジスタのうちの
２つが１つの共通のビット線に接続され、残りの２つの
トランジスタがもう１つの共通のビット線に接続され、
異なるビット線に接続された２つのトランジスタが共通
の１つのワード線に接続され、残りの２つのトランジス
タがもう１つの共通のワード線に接続されているので、
４つのトランジスタがただ２つのビット線およびただ２
つのワード線によって制御され得る。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体記憶装置の概略
的な平面図である。 第２図は第１図の線Ｘ−Ｘに沿った概略的な断面図であ
る。 第３図は第２図と同様な断面図であり、一部変更された
もう１つの実施例を示している。 第4A図は従来の半導体記憶装置の概略的な平面図であ
る。 第4B図は第4A図の線Ｂ−Ｂに沿った断面図である。 図において、１は半導体基板、２はコンタクトホール、
３はワード線、3aはチャンネル領域、3bはゲート絶縁
膜、4aは平面キャパシタ領域、4bはキャパシタ絶縁膜、
５はビット線、６はトランジスタ、6aはソース領域、6b
はドレイン領域、７は分離領域、８はチャンネルカッ
ト、９はキャパシタ電極、10は絶縁層、40はキャパシタ
溝、70は分離溝、70aは絶縁材料を示す。 なお、各図中、同一符号は同一部分または相当部分を示
す。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ダイナミック型半導体記憶装置であって、 主表面を有する半導体基板と； 前記基板上に形成された複数のワード線と； 前記複数のワード線と交差する複数のビット線と； 前記ワード線と前記ビット線の交差位置に対応して設け
    られた複数のメモリセルとを含み、前記メモリセルの各
    々は共通のコンタクトホールに関して対称に配置された
    ４つの隣接するメモリセルからなるメモリセルグループ
    内に含まれており、各メモリセルは、前記コンタクトホ
    ールの周りに形成されたソース領域と前記コンタクトホ
    ールに関してソース領域の外側に半径方向に形成された
    ドレイン領域とを含むトランジスタと、前記コンタクト
    ホールに関して前記ドレイン領域の外縁に接して形成さ
    れたキャパシタとを含み、前記キャパシタは、前記主表
    面に平行な表面キャパシタ領域と前記表面キャパシタ領
    域の外縁において前記主表面内に形成された溝の側壁に
    平行な溝キャパシタ領域とを含み； 前記記憶装置はさらに、前記トランジスタの２つと前記
    ビット線の共通の１つとの間において前記共通のコンタ
    クトホールを介して形成された第１の電気的接続と； 前記トランジスタの残りの２つと前記ビット線のもう１
    つの共通の１つとの間において前記コンタクトホールを
    介して形成された第２の電気的接続と； 前記第１および第２の電気的接続によって異なるビット
    線にそれぞれ接続された前記トランジスタの２つと前記
    ワード線の共通の１つとの間に形成された第３の電気的
    接続と； 前記トランジスタの残りの２つと前記ワード線のもう１
    つの共通の１つとの間に形成された第４の電気的接続と
    を含み、 これによって、前記メモリセルグループに含まれる４つ
    のメモリセルはただ２つの前記ビット線およびただ２つ
    の前記ワード線によって制御され得ることを特徴とする
    半導体記憶装置。
  2. 【請求項２】前記４つのトランジスタは、前記に溝キャ
    パシタ領域のための溝と同時に形成された溝によって互
    いに分離されていることを特徴とする特許請求の範囲第
    １項記載の半導体記憶装置。
  3. 【請求項３】前記４つのトランジスタは選択酸化された
    酸化膜によって互いに分離されていることを特徴とする
    特許請求の範囲第１項記載の半導体記憶装置。
JP62164409A 1987-07-01 1987-07-01 半導体記憶装置 Expired - Lifetime JPH0815208B2 (ja)

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