JPH0815208B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0815208B2 JPH0815208B2 JP62164409A JP16440987A JPH0815208B2 JP H0815208 B2 JPH0815208 B2 JP H0815208B2 JP 62164409 A JP62164409 A JP 62164409A JP 16440987 A JP16440987 A JP 16440987A JP H0815208 B2 JPH0815208 B2 JP H0815208B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/911—Light sensitive array adapted to be scanned by electron beam, e.g. vidicon device
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- Semiconductor Memories (AREA)
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は半導体記憶装置に関し、特にメモリセルの
配置,接続構造,およびキャパシタ領域構造の改善に関
するものである。
配置,接続構造,およびキャパシタ領域構造の改善に関
するものである。
[従来の技術] 半導体記憶装置は、記憶情報が蓄積されるキャパシタ
と、記憶情報をキャパシタに入力し(書込)かつそこか
ら出力(読出)するためにワード線によってスイッチン
グされるトランジスタと、情報を伝達するためにトラン
ジスタに接続されたビット線を含んでいる。
と、記憶情報をキャパシタに入力し(書込)かつそこか
ら出力(読出)するためにワード線によってスイッチン
グされるトランジスタと、情報を伝達するためにトラン
ジスタに接続されたビット線を含んでいる。
第4A図を参照して、従来のダイナミック型半導体記憶
装置の概略的な平面図が示されている。第4B図は第4A図
の線B−Bに沿った断面図である。これらの図におい
て、シリコン基板1の1主面上にトランジスタ6のソー
ス領域6aとドレイン領域6bが形成されており、さらにド
レイン領域6bに隣接してキャパシタ領域4aが設けられて
いる。これらの領域は分離領域7によって分離されてお
り、分離領域7下にはチャンネルカット8が形成されて
いる。ソース領域6aとドレイン領域6bの間のチャンネル
領域3a上にはゲート絶縁膜3bを介してワード線3が形成
されている。また、キャパシタ領域4a上にはキャパシタ
絶縁膜4bを介してキャパシタ電極9が形成されている。
このキャパシタ電極9の形成される平面領域は、第4A図
における破線のハッチングで示されている。これらのワ
ード線3やキャパシタ電極9は絶縁層10によって覆われ
ている。絶縁層10上に形成されたビット線5は、コンタ
クトホール2を介して、2つのトランジスタ6に共通な
ソース領域6aに接続されている。すなわち、2つのキャ
パシタ4aがそれぞれのスイッチングトランジスタ3を介
して1つのコンタクトホール2によって1つのビット線
5に接続されているのである。
装置の概略的な平面図が示されている。第4B図は第4A図
の線B−Bに沿った断面図である。これらの図におい
て、シリコン基板1の1主面上にトランジスタ6のソー
ス領域6aとドレイン領域6bが形成されており、さらにド
レイン領域6bに隣接してキャパシタ領域4aが設けられて
いる。これらの領域は分離領域7によって分離されてお
り、分離領域7下にはチャンネルカット8が形成されて
いる。ソース領域6aとドレイン領域6bの間のチャンネル
領域3a上にはゲート絶縁膜3bを介してワード線3が形成
されている。また、キャパシタ領域4a上にはキャパシタ
絶縁膜4bを介してキャパシタ電極9が形成されている。
このキャパシタ電極9の形成される平面領域は、第4A図
における破線のハッチングで示されている。これらのワ
ード線3やキャパシタ電極9は絶縁層10によって覆われ
ている。絶縁層10上に形成されたビット線5は、コンタ
クトホール2を介して、2つのトランジスタ6に共通な
ソース領域6aに接続されている。すなわち、2つのキャ
パシタ4aがそれぞれのスイッチングトランジスタ3を介
して1つのコンタクトホール2によって1つのビット線
5に接続されているのである。
[発明が解決しようとする問題点] 第4A図からわかるように、1つのキャパシタ領域4aの
外周近傍には、隣りのビット線5に接続される他のメモ
リのソース領域6a上に形成されたコンタクトホール2が
存在している。したがって、キャパシタ領域4aの外周に
溝を形成し、その溝の側壁をもキャパシタ領域として利
用しようとすれば、その溝の側壁のキャパシタ領域が隣
りのメモリセルのトランジスタ領域と近接して対面する
ので、トランジスタの特性に悪影響を与えるなどの問題
があった。
外周近傍には、隣りのビット線5に接続される他のメモ
リのソース領域6a上に形成されたコンタクトホール2が
存在している。したがって、キャパシタ領域4aの外周に
溝を形成し、その溝の側壁をもキャパシタ領域として利
用しようとすれば、その溝の側壁のキャパシタ領域が隣
りのメモリセルのトランジスタ領域と近接して対面する
ので、トランジスタの特性に悪影響を与えるなどの問題
があった。
[問題点を解決するための手段] 上述の先行技術に鑑み、本発明はメモリセルの配置,
接続構造,およびキャパシタ領域構造の改善された半導
体記憶装置を提供することを目的としている。
接続構造,およびキャパシタ領域構造の改善された半導
体記憶装置を提供することを目的としている。
本発明によるダイナミック型半導体記憶装置は、主表
面を有する半導体基板と;その基板上に形成された複数
のワード線と;それらのワード線と交差する複数のビッ
ト線と;ワード線とビット線の交差位置に対応して設け
られた複数のメモリセルとを含み、それらのメモリセル
の各々は共通のコンタクトホールに関して対称に配置さ
れた4つの隣接するメモリセルからなるメモリセルグル
ープ内に含まれており、各メモリセルは、コンタクトホ
ールの周りに形成されたソース領域とコンタクトホール
に関してソース領域の外側に半径方向に形成されたドレ
イン領域とを含むトランジスタと、コンタクトホールに
関してドレイン領域の外縁に接して形成されたキャパシ
タとを含み、キャパシタは基板の主表面に平行な表面キ
ャパシタ領域と、その表面キャパシタ領域の外縁におい
て基板の主表面内に形成された溝の側壁に平行な溝キャ
パシタ領域とを含み;記憶装置はさらに、トランジスタ
の2つとビット線の共通の1つとの間において共通のコ
ンタクトホールを介して形成された第1の電気的接続
と;トランジスタの残りの2つとビット線のもう1つの
共通の1つとの間においてコンタクトホールを介して形
成された第2の電気的接続と;第1および第2の電気的
接続によって異なるビット線にそれぞれ接続されたトラ
ンジスタの2つとワード線の共通の1つとの間に形成さ
れた第3の電気的接続と;トランジスタの残りの2つと
ワード線のもう1つの共通の1つの間に形成された第4
の電気的接続とを含み、これによって、メモリセルグル
ープに含まれる4つのメモリセルはただ2つのビット線
およびただ2つのワード線によって制御され得ることを
特徴としている。
面を有する半導体基板と;その基板上に形成された複数
のワード線と;それらのワード線と交差する複数のビッ
ト線と;ワード線とビット線の交差位置に対応して設け
られた複数のメモリセルとを含み、それらのメモリセル
の各々は共通のコンタクトホールに関して対称に配置さ
れた4つの隣接するメモリセルからなるメモリセルグル
ープ内に含まれており、各メモリセルは、コンタクトホ
ールの周りに形成されたソース領域とコンタクトホール
に関してソース領域の外側に半径方向に形成されたドレ
イン領域とを含むトランジスタと、コンタクトホールに
関してドレイン領域の外縁に接して形成されたキャパシ
タとを含み、キャパシタは基板の主表面に平行な表面キ
ャパシタ領域と、その表面キャパシタ領域の外縁におい
て基板の主表面内に形成された溝の側壁に平行な溝キャ
パシタ領域とを含み;記憶装置はさらに、トランジスタ
の2つとビット線の共通の1つとの間において共通のコ
ンタクトホールを介して形成された第1の電気的接続
と;トランジスタの残りの2つとビット線のもう1つの
共通の1つとの間においてコンタクトホールを介して形
成された第2の電気的接続と;第1および第2の電気的
接続によって異なるビット線にそれぞれ接続されたトラ
ンジスタの2つとワード線の共通の1つとの間に形成さ
れた第3の電気的接続と;トランジスタの残りの2つと
ワード線のもう1つの共通の1つの間に形成された第4
の電気的接続とを含み、これによって、メモリセルグル
ープに含まれる4つのメモリセルはただ2つのビット線
およびただ2つのワード線によって制御され得ることを
特徴としている。
[作用] 本発明による半導体記憶装置においては、1つのコン
タクトホールのまわりに点対称に配置されたトランジス
タがその外側に隣接して形成されたそれぞれのキャパシ
タによって包囲されている。したがって、各キャパシタ
の外周の溝キャパシタ領域がトランジスタ領域に近接し
て対面することがないので、トランジスタの特性に悪影
響を及ぼすことなく高集積化された高性能の半導体記憶
装置を提供することができる。
タクトホールのまわりに点対称に配置されたトランジス
タがその外側に隣接して形成されたそれぞれのキャパシ
タによって包囲されている。したがって、各キャパシタ
の外周の溝キャパシタ領域がトランジスタ領域に近接し
て対面することがないので、トランジスタの特性に悪影
響を及ぼすことなく高集積化された高性能の半導体記憶
装置を提供することができる。
また、本発明による半導体記憶装置においては、第1
ないし第4の電気的接続によって、ただ2つのビット線
およびただ2つのワード線によって4つのメモリセルが
制御され得る。
ないし第4の電気的接続によって、ただ2つのビット線
およびただ2つのワード線によって4つのメモリセルが
制御され得る。
[発明の実施例] 第1図を参照して、本発明の一実施例によるダイナミ
ック型半導体記憶装置の概略的な平面図が示されてい
る。第2図は第1図の線X−Xに沿った概略的な断面図
である。これらの図において、半導体基板1の1主面上
にトランジスタのソース領域6aとドレイン領域6bが形成
されており、さらにドレイン領域6bに隣接して、基板1
の主面に平行な平面キャパシタ領域4aが設けられてい
る。この平面キャパシタ領域4aの外周には溝40が形成さ
れており、溝40の側壁は平面キャパシタ領域4aに連続す
る溝キャパシタ領域40aとして利用される。ソース領域6
aとドレイン領域6bの間のチャンネル領域3a上にはゲー
ト絶縁膜3bを介してワード線3が形成されている。ま
た、平面キャパシタ領域4aと溝キャパシタ領域40aは、
それぞれキャパシタ絶縁膜4bと40bを介してキャパシタ
電極9と対面している。このキャパシタ電極9の形成さ
れる平面領域は、第1図における破線のハッチングで示
されている。すなわち、第1図の破線のハッチングで示
されたキャパシタ電極9の領域下において、平面キャパ
シタ領域4aの外周はキャパシタ溝40によって囲まれてい
るのである。ワード線3やキャパシタ電極9は絶縁層10
によって覆われている。絶縁層10上に形成されたビット
線5は、コンタクトホール2を介してソース領域6aに接
続されている。コンタクトホール2に関して点対称に配
置された4つのトランジスタ6は分離溝70によって互い
に分離されている。この分離溝70は絶縁材料70aで埋め
合わせられてもよい。各メモリセルのキャパシタ間も、
キャパシタ溝40の底部に形成された分離領域7によって
互いに分離されている。第1図からわかるように、分離
溝70とキャパシタ溝40は同時に形成することができる。
これらの分離領域70と7の下にはチャンネルカット8が
形成されている。なお、同一のビット線5に接続される
2つのトランジスタのソース領域6aはコンタクトホール
2内において互いに分離されていなくともよいことが理
解されよう。
ック型半導体記憶装置の概略的な平面図が示されてい
る。第2図は第1図の線X−Xに沿った概略的な断面図
である。これらの図において、半導体基板1の1主面上
にトランジスタのソース領域6aとドレイン領域6bが形成
されており、さらにドレイン領域6bに隣接して、基板1
の主面に平行な平面キャパシタ領域4aが設けられてい
る。この平面キャパシタ領域4aの外周には溝40が形成さ
れており、溝40の側壁は平面キャパシタ領域4aに連続す
る溝キャパシタ領域40aとして利用される。ソース領域6
aとドレイン領域6bの間のチャンネル領域3a上にはゲー
ト絶縁膜3bを介してワード線3が形成されている。ま
た、平面キャパシタ領域4aと溝キャパシタ領域40aは、
それぞれキャパシタ絶縁膜4bと40bを介してキャパシタ
電極9と対面している。このキャパシタ電極9の形成さ
れる平面領域は、第1図における破線のハッチングで示
されている。すなわち、第1図の破線のハッチングで示
されたキャパシタ電極9の領域下において、平面キャパ
シタ領域4aの外周はキャパシタ溝40によって囲まれてい
るのである。ワード線3やキャパシタ電極9は絶縁層10
によって覆われている。絶縁層10上に形成されたビット
線5は、コンタクトホール2を介してソース領域6aに接
続されている。コンタクトホール2に関して点対称に配
置された4つのトランジスタ6は分離溝70によって互い
に分離されている。この分離溝70は絶縁材料70aで埋め
合わせられてもよい。各メモリセルのキャパシタ間も、
キャパシタ溝40の底部に形成された分離領域7によって
互いに分離されている。第1図からわかるように、分離
溝70とキャパシタ溝40は同時に形成することができる。
これらの分離領域70と7の下にはチャンネルカット8が
形成されている。なお、同一のビット線5に接続される
2つのトランジスタのソース領域6aはコンタクトホール
2内において互いに分離されていなくともよいことが理
解されよう。
以上のように1つのコンタクトホール2に関して4つ
のメモリセルが点対称に配置された半導体記憶装置にお
いては、キャパシタ溝40の両側には必ずキャパシタを配
置することが可能である。なわち、従来の装置における
ように、キャパシタ溝の片側がトランジスタ領域に隣接
してトランジスタ特性に悪影響を及ぼすという問題を生
じることがない。したがって、メモリセルの特性を劣化
させることなく高集積化された高性能の半導体記憶装置
を提供することが可能となる。
のメモリセルが点対称に配置された半導体記憶装置にお
いては、キャパシタ溝40の両側には必ずキャパシタを配
置することが可能である。なわち、従来の装置における
ように、キャパシタ溝の片側がトランジスタ領域に隣接
してトランジスタ特性に悪影響を及ぼすという問題を生
じることがない。したがって、メモリセルの特性を劣化
させることなく高集積化された高性能の半導体記憶装置
を提供することが可能となる。
第3図は第2図と同様な断面図であり、一部変更され
たもう1つの実施例を示している。この実施例において
は、コンタクトホール2に関して点対称に配置された4
つのトランジスタは、分離溝70ではなくて、選択酸化法
などによって形成された分離酸化膜7とその下のチャン
ネルカット8によって互いに分離されている。この場
合、第1図の破線のハッチングで表わされたキャパシタ
電極領域9内の溝40は、コンタクトホール2のまわりに
おいて円で囲まれた4つのトランジスタ領域との境界で
途絶えている。
たもう1つの実施例を示している。この実施例において
は、コンタクトホール2に関して点対称に配置された4
つのトランジスタは、分離溝70ではなくて、選択酸化法
などによって形成された分離酸化膜7とその下のチャン
ネルカット8によって互いに分離されている。この場
合、第1図の破線のハッチングで表わされたキャパシタ
電極領域9内の溝40は、コンタクトホール2のまわりに
おいて円で囲まれた4つのトランジスタ領域との境界で
途絶えている。
[発明の効果] 以上のように、本発明によれば、点対称に配置された
4つのトランジスタの外側にそれぞれのトランジスタに
接続するキャパシタを形成することによって4つのメモ
リセルを構成するようにしたので、各キャパシタの平面
領域の外周に溝キャパシタ領域を設けてもその溝キャパ
シタ領域にトランジスタ領域が近接対面することがな
い。したがって、トランジスタ特性に悪影響を及ぼすこ
となく高集積化された高性能の半導体記憶装置を提供す
ることができる。
4つのトランジスタの外側にそれぞれのトランジスタに
接続するキャパシタを形成することによって4つのメモ
リセルを構成するようにしたので、各キャパシタの平面
領域の外周に溝キャパシタ領域を設けてもその溝キャパ
シタ領域にトランジスタ領域が近接対面することがな
い。したがって、トランジスタ特性に悪影響を及ぼすこ
となく高集積化された高性能の半導体記憶装置を提供す
ることができる。
さらに、本発明によれば、4つのトランジスタのうちの
2つが1つの共通のビット線に接続され、残りの2つの
トランジスタがもう1つの共通のビット線に接続され、
異なるビット線に接続された2つのトランジスタが共通
の1つのワード線に接続され、残りの2つのトランジス
タがもう1つの共通のワード線に接続されているので、
4つのトランジスタがただ2つのビット線およびただ2
つのワード線によって制御され得る。
2つが1つの共通のビット線に接続され、残りの2つの
トランジスタがもう1つの共通のビット線に接続され、
異なるビット線に接続された2つのトランジスタが共通
の1つのワード線に接続され、残りの2つのトランジス
タがもう1つの共通のワード線に接続されているので、
4つのトランジスタがただ2つのビット線およびただ2
つのワード線によって制御され得る。
第1図は本発明の一実施例による半導体記憶装置の概略
的な平面図である。 第2図は第1図の線X−Xに沿った概略的な断面図であ
る。 第3図は第2図と同様な断面図であり、一部変更された
もう1つの実施例を示している。 第4A図は従来の半導体記憶装置の概略的な平面図であ
る。 第4B図は第4A図の線B−Bに沿った断面図である。 図において、1は半導体基板、2はコンタクトホール、
3はワード線、3aはチャンネル領域、3bはゲート絶縁
膜、4aは平面キャパシタ領域、4bはキャパシタ絶縁膜、
5はビット線、6はトランジスタ、6aはソース領域、6b
はドレイン領域、7は分離領域、8はチャンネルカッ
ト、9はキャパシタ電極、10は絶縁層、40はキャパシタ
溝、70は分離溝、70aは絶縁材料を示す。 なお、各図中、同一符号は同一部分または相当部分を示
す。
的な平面図である。 第2図は第1図の線X−Xに沿った概略的な断面図であ
る。 第3図は第2図と同様な断面図であり、一部変更された
もう1つの実施例を示している。 第4A図は従来の半導体記憶装置の概略的な平面図であ
る。 第4B図は第4A図の線B−Bに沿った断面図である。 図において、1は半導体基板、2はコンタクトホール、
3はワード線、3aはチャンネル領域、3bはゲート絶縁
膜、4aは平面キャパシタ領域、4bはキャパシタ絶縁膜、
5はビット線、6はトランジスタ、6aはソース領域、6b
はドレイン領域、7は分離領域、8はチャンネルカッ
ト、9はキャパシタ電極、10は絶縁層、40はキャパシタ
溝、70は分離溝、70aは絶縁材料を示す。 なお、各図中、同一符号は同一部分または相当部分を示
す。
Claims (3)
- 【請求項1】ダイナミック型半導体記憶装置であって、 主表面を有する半導体基板と; 前記基板上に形成された複数のワード線と; 前記複数のワード線と交差する複数のビット線と; 前記ワード線と前記ビット線の交差位置に対応して設け
られた複数のメモリセルとを含み、前記メモリセルの各
々は共通のコンタクトホールに関して対称に配置された
4つの隣接するメモリセルからなるメモリセルグループ
内に含まれており、各メモリセルは、前記コンタクトホ
ールの周りに形成されたソース領域と前記コンタクトホ
ールに関してソース領域の外側に半径方向に形成された
ドレイン領域とを含むトランジスタと、前記コンタクト
ホールに関して前記ドレイン領域の外縁に接して形成さ
れたキャパシタとを含み、前記キャパシタは、前記主表
面に平行な表面キャパシタ領域と前記表面キャパシタ領
域の外縁において前記主表面内に形成された溝の側壁に
平行な溝キャパシタ領域とを含み; 前記記憶装置はさらに、前記トランジスタの2つと前記
ビット線の共通の1つとの間において前記共通のコンタ
クトホールを介して形成された第1の電気的接続と; 前記トランジスタの残りの2つと前記ビット線のもう1
つの共通の1つとの間において前記コンタクトホールを
介して形成された第2の電気的接続と; 前記第1および第2の電気的接続によって異なるビット
線にそれぞれ接続された前記トランジスタの2つと前記
ワード線の共通の1つとの間に形成された第3の電気的
接続と; 前記トランジスタの残りの2つと前記ワード線のもう1
つの共通の1つとの間に形成された第4の電気的接続と
を含み、 これによって、前記メモリセルグループに含まれる4つ
のメモリセルはただ2つの前記ビット線およびただ2つ
の前記ワード線によって制御され得ることを特徴とする
半導体記憶装置。 - 【請求項2】前記4つのトランジスタは、前記に溝キャ
パシタ領域のための溝と同時に形成された溝によって互
いに分離されていることを特徴とする特許請求の範囲第
1項記載の半導体記憶装置。 - 【請求項3】前記4つのトランジスタは選択酸化された
酸化膜によって互いに分離されていることを特徴とする
特許請求の範囲第1項記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62164409A JPH0815208B2 (ja) | 1987-07-01 | 1987-07-01 | 半導体記憶装置 |
DE3821405A DE3821405A1 (de) | 1987-07-01 | 1988-06-24 | Halbleiterspeichereinrichtung |
US07/213,492 US4929990A (en) | 1987-07-01 | 1988-06-30 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62164409A JPH0815208B2 (ja) | 1987-07-01 | 1987-07-01 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS649653A JPS649653A (en) | 1989-01-12 |
JPH0815208B2 true JPH0815208B2 (ja) | 1996-02-14 |
Family
ID=15792592
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