JPS61274358A - ダイナミツク型メモリ - Google Patents
ダイナミツク型メモリInfo
- Publication number
- JPS61274358A JPS61274358A JP60115915A JP11591585A JPS61274358A JP S61274358 A JPS61274358 A JP S61274358A JP 60115915 A JP60115915 A JP 60115915A JP 11591585 A JP11591585 A JP 11591585A JP S61274358 A JPS61274358 A JP S61274358A
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- cell plate
- electrodes
- capacitor
- plate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ダイナミック型メモリに関し、特にメモリセ
ルの配置状態を改良したダイナミック型メモリに係わる
。
ルの配置状態を改良したダイナミック型メモリに係わる
。
従来のダイナミック型メモリは、第５図及び第６図に示
すようにメモリセルをトランジスタのチャンネル長方向
に１／２ピツチずらして配置した構造になっている。即
ち、図中の１は図示しないｐ型半導体基板の表面に図示
しないフィールド酸化膜で分離された２つのメモリセル
を構成する島領域であり、これら島領域１は１／２ピツ
チずらして配置されている。前記島領域１の両端の五角
形状の部分には、キャパシタの一方の電極を構成するｎ
−型拡散層（図示せず）が形成され、かつそれらの中央
には前記拡散層と所定路離隔ててビット線と接続される
ｎ＋型抵拡散層図示せず）が形成されている。図中の２
は、例えば第１＠多結晶シリコンからなるセルプレート
電極である。このセルプレートＮ極２は、第６図に示す
ように各島領域１の五角形状のｎ−型拡散層をキャパシ
タ絶縁膜を介して覆っており、各メモリセルの共通電極
となっている。また、前記セルプレート電極２には、ト
ランジスタ領域に対応して開孔部３が形成され、かつ各
開孔部３は１／２ピツチずらして配置されている。図中
の４は、行方向に隣接する島領域１の一方のメモリセル
領域に屋って設けられた第２１１多結晶シリコンからな
るトランスファーゲートである。図中の５は、前記ｎ＋
型抵拡散層コンタクトホール６を通して接続された行方
向に延びる第３層多結晶シリコンからなるピット線であ
る。図中の７は、前記トランスファーゲート４とコンタ
クトホール８を通して接続された列方向に延びる八２か
らなるワード線である。
すようにメモリセルをトランジスタのチャンネル長方向
に１／２ピツチずらして配置した構造になっている。即
ち、図中の１は図示しないｐ型半導体基板の表面に図示
しないフィールド酸化膜で分離された２つのメモリセル
を構成する島領域であり、これら島領域１は１／２ピツ
チずらして配置されている。前記島領域１の両端の五角
形状の部分には、キャパシタの一方の電極を構成するｎ
−型拡散層（図示せず）が形成され、かつそれらの中央
には前記拡散層と所定路離隔ててビット線と接続される
ｎ＋型抵拡散層図示せず）が形成されている。図中の２
は、例えば第１＠多結晶シリコンからなるセルプレート
電極である。このセルプレートＮ極２は、第６図に示す
ように各島領域１の五角形状のｎ−型拡散層をキャパシ
タ絶縁膜を介して覆っており、各メモリセルの共通電極
となっている。また、前記セルプレート電極２には、ト
ランジスタ領域に対応して開孔部３が形成され、かつ各
開孔部３は１／２ピツチずらして配置されている。図中
の４は、行方向に隣接する島領域１の一方のメモリセル
領域に屋って設けられた第２１１多結晶シリコンからな
るトランスファーゲートである。図中の５は、前記ｎ＋
型抵拡散層コンタクトホール６を通して接続された行方
向に延びる第３層多結晶シリコンからなるピット線であ
る。図中の７は、前記トランスファーゲート４とコンタ
クトホール８を通して接続された列方向に延びる八２か
らなるワード線である。
しかしながら、第５図及び第６図に示すダイナミック型
メモリのメモリセルの配置では、メモリセルが微細化に
伴って小さくなると、セルプレート電極２の隣接する開
孔部３の距離が小さくなり、切断されるという問題が生
じる。即ち、メモリセルの寸法が全て同一割合で小さく
なり、デザインルールも同じ割合で小さくできれば上述
した従来、構造のメモリセルでも、ただ単に比例縮小す
るだけでセルプレート電極の切断という問題は生じない
。ところが、ダイナミック型メモリに要求される記憶容
量の増加、パッケージの大きさによるチップサイズの制
限により単なる比例縮小では記憶用キャパシタが小さ過
ぎ読み出し信号が小さくなり過ぎて使用できなくなる。
メモリのメモリセルの配置では、メモリセルが微細化に
伴って小さくなると、セルプレート電極２の隣接する開
孔部３の距離が小さくなり、切断されるという問題が生
じる。即ち、メモリセルの寸法が全て同一割合で小さく
なり、デザインルールも同じ割合で小さくできれば上述
した従来、構造のメモリセルでも、ただ単に比例縮小す
るだけでセルプレート電極の切断という問題は生じない
。ところが、ダイナミック型メモリに要求される記憶容
量の増加、パッケージの大きさによるチップサイズの制
限により単なる比例縮小では記憶用キャパシタが小さ過
ぎ読み出し信号が小さくなり過ぎて使用できなくなる。
このため、今後はキャパシタを埋込み型にするか、或い
は高誘電性絶縁膜を用いて容量を大きくすることが予想
される。
は高誘電性絶縁膜を用いて容量を大きくすることが予想
される。
この時、確かにメモリセルのキャパシタ部は平面的に従
来の比例縮小率に比べて遥かに縮小されるが、その他の
トランスファーゲート４、ピット線５とｎ１型拡散層と
のコンタクトホール６は比例縮小率だけ小さくなるのみ
で、結果的にはキャパシタ部分がコンタクトホール６等
形成するためのセルプレート電極２の開孔部３より小さ
くなる。
来の比例縮小率に比べて遥かに縮小されるが、その他の
トランスファーゲート４、ピット線５とｎ１型拡散層と
のコンタクトホール６は比例縮小率だけ小さくなるのみ
で、結果的にはキャパシタ部分がコンタクトホール６等
形成するためのセルプレート電極２の開孔部３より小さ
くなる。
このようにキャパシタ部の面積縮小がなされるのに対し
、ピット線５とｎ＋型型数散層のコンタクトホール６を
形成するためのセルプレート電極２の開孔部３が相対的
に該キャパシタ部より大きくなる、つまり全体が比例縮
小しないために、開孔部３１１１の距離が益々短くなっ
てそれらの箇所でセルプレート電極２が切断されるとい
う問題が起こる。
、ピット線５とｎ＋型型数散層のコンタクトホール６を
形成するためのセルプレート電極２の開孔部３が相対的
に該キャパシタ部より大きくなる、つまり全体が比例縮
小しないために、開孔部３１１１の距離が益々短くなっ
てそれらの箇所でセルプレート電極２が切断されるとい
う問題が起こる。
本発明は、トランジスタの拡散層とピット線とのコンタ
クトホールが比例縮小し、キャパシタ部が該コンタクト
ホールに比べてより縮小化されてもセルプレート電極の
切断を回避でき、同電極に共通の電位を与えることが可
能な高信頼性のダイナミック型メモリを提供しようとす
るものである。
クトホールが比例縮小し、キャパシタ部が該コンタクト
ホールに比べてより縮小化されてもセルプレート電極の
切断を回避でき、同電極に共通の電位を与えることが可
能な高信頼性のダイナミック型メモリを提供しようとす
るものである。
本発明は、１つのトランジスタと１つの高誘電性絶縁膜
を有するキャパシタ又は埋込み型キャパシタとからなる
メモリセルを備えたダイナミック型メモリにおいて、前
記メモリセルを格子状に配置したことを特徴とするもの
である。かかる本発明によれば、既述の如くトランジス
タの拡散層とピット線とのコンタクトホールが比例縮小
し、キャパシタ部が該コンタクトホールに比べてより縮
小化されてもセルプレート電極の切断を回避でき、同電
極に共通の電位を与えることが可能なダイナミック型メ
モリを得ることができる。
を有するキャパシタ又は埋込み型キャパシタとからなる
メモリセルを備えたダイナミック型メモリにおいて、前
記メモリセルを格子状に配置したことを特徴とするもの
である。かかる本発明によれば、既述の如くトランジス
タの拡散層とピット線とのコンタクトホールが比例縮小
し、キャパシタ部が該コンタクトホールに比べてより縮
小化されてもセルプレート電極の切断を回避でき、同電
極に共通の電位を与えることが可能なダイナミック型メ
モリを得ることができる。
以下、本発明の実施例を第１図〜第４図を参照して詳細
に説明する。
に説明する。
第１図はダイナミック型メモリの平面図、第２゛図は第
１図のＡ−Ａ線に沿う断面図、第３図はセルプレート電
極を形成した時の状態を示す平面図、第４図はトランス
ファーゲートを形成した時の状態を示す平面図である。
１図のＡ−Ａ線に沿う断面図、第３図はセルプレート電
極を形成した時の状態を示す平面図、第４図はトランス
ファーゲートを形成した時の状態を示す平面図である。
図中の１１は、ｐ型の半導体基板である。この基板１１
の表面には、フィールド酸化膜１２が選択的に設けられ
ており、かつ該基板１１表面には前記フィールド酸化１
！！１２により分離された、２つのメモリセルを構成す
るための島領域１３が形成されている。これら島領域１
３は、第１図及び第３図に示すように格子状に配置され
ている。また、前記島領域１３の両端付近には、埋込み
型キャパシタ１４が設けられている。この埋込み型キャ
パシタ１４は、第２図に示すように前記基板１１に開孔
された溝部１５と、この溝部１５の内面を含み、かつそ
の周辺の基板１１表面に形成されたキャパシタ用絶縁薄
膜１６と、前記溝部１５を含む基板１１表面上に選択的
に設けられた第１層多結晶シリコンからなるセルプレー
ト電極１７とから構成されている。前記セルプレート電
極１７は、第３図に示すように島領域の長さ方向く行方
向）に隣接する２つの島領域１３．１３の溝部１５付近
を覆うように島領域の長さ方向と直交する方向（列方向
）に帯状に延び、かつ周辺で互いに一体化した形状をな
している。
の表面には、フィールド酸化膜１２が選択的に設けられ
ており、かつ該基板１１表面には前記フィールド酸化１
！！１２により分離された、２つのメモリセルを構成す
るための島領域１３が形成されている。これら島領域１
３は、第１図及び第３図に示すように格子状に配置され
ている。また、前記島領域１３の両端付近には、埋込み
型キャパシタ１４が設けられている。この埋込み型キャ
パシタ１４は、第２図に示すように前記基板１１に開孔
された溝部１５と、この溝部１５の内面を含み、かつそ
の周辺の基板１１表面に形成されたキャパシタ用絶縁薄
膜１６と、前記溝部１５を含む基板１１表面上に選択的
に設けられた第１層多結晶シリコンからなるセルプレー
ト電極１７とから構成されている。前記セルプレート電
極１７は、第３図に示すように島領域の長さ方向く行方
向）に隣接する２つの島領域１３．１３の溝部１５付近
を覆うように島領域の長さ方向と直交する方向（列方向
）に帯状に延び、かつ周辺で互いに一体化した形状をな
している。
前記セルプレート電極１７の周面には、第１層間絶縁ｌ
ｌ１１８が設けられている。
ｌ１１８が設けられている。
前記セルプレート電極１７下に位置する領域を除く前記
島領域１３表面には、３つのｎ＋型型数散層１９１〜１
９３ （１９３は図示せず）が互いに電気的に分離し
て形成されている。これら拡散層１９１．１９２及び１
９２．１９３ （図示せず）の間のチャンネル領域を
含む基板１１の島領域１３表面には、第２図及び第４図
に示すように第２層多結晶シリコンからなるトランスフ
ァーゲート２０がゲート酸化膜２１を介して設けられて
いる。
島領域１３表面には、３つのｎ＋型型数散層１９１〜１
９３ （１９３は図示せず）が互いに電気的に分離し
て形成されている。これら拡散層１９１．１９２及び１
９２．１９３ （図示せず）の間のチャンネル領域を
含む基板１１の島領域１３表面には、第２図及び第４図
に示すように第２層多結晶シリコンからなるトランスフ
ァーゲート２０がゲート酸化膜２１を介して設けられて
いる。
これらトランスファーゲート２０は、１つの島領域１３
のみならず、フィールド酸化膜１２上を横切って列方向
に隣接する島領域１３にも延出している。
のみならず、フィールド酸化膜１２上を横切って列方向
に隣接する島領域１３にも延出している。
また、前記第１層間絶縁ｌ１１８及びトランスファーゲ
ート２０を含む全面には第２層間絶縁膜２２が被覆され
ている。この第２層間絶縁膜２２上には、第１図及び第
２図に示すように前記ｎ＋＋拡散Ｊｉ１１９２とコンタ
クトホール２３を通して接続された行方向に延びる第３
層多結晶シリコンからなるビット線２４が設けられてい
る。更に、前記ビット線２４を含む第２層間絶縁膜２２
上には、第３層間絶縁膜２５が被覆されている。この第
２層間絶縁膜２５上には、第１図及び第２図に示すよう
に前記トランスファーゲート２０とコンタクトホール２
６を通して接続された列方向に延びるＡｆｆｉからなる
ワード線２７が設けられている。
ート２０を含む全面には第２層間絶縁膜２２が被覆され
ている。この第２層間絶縁膜２２上には、第１図及び第
２図に示すように前記ｎ＋＋拡散Ｊｉ１１９２とコンタ
クトホール２３を通して接続された行方向に延びる第３
層多結晶シリコンからなるビット線２４が設けられてい
る。更に、前記ビット線２４を含む第２層間絶縁膜２２
上には、第３層間絶縁膜２５が被覆されている。この第
２層間絶縁膜２５上には、第１図及び第２図に示すよう
に前記トランスファーゲート２０とコンタクトホール２
６を通して接続された列方向に延びるＡｆｆｉからなる
ワード線２７が設けられている。
しかして、本発明によればメモリセルを格子状に配置す
ることによって、第１図〜第４図に示すようにセルプレ
ート電極１７の幅の最少値は埋込み型キャパシタ１４の
長さの２倍に相当するので、メモリセルがいかに微細化
されたとしても、前記キャパシタ１４上にセルプレート
電極１７が存在する限り、該電極１７は列方向に繋がっ
ている。
ることによって、第１図〜第４図に示すようにセルプレ
ート電極１７の幅の最少値は埋込み型キャパシタ１４の
長さの２倍に相当するので、メモリセルがいかに微細化
されたとしても、前記キャパシタ１４上にセルプレート
電極１７が存在する限り、該電極１７は列方向に繋がっ
ている。
従って、セルアレイ周囲を第１層多結晶シリコンで囲み
、その周囲で所定の電位を与えることにより、全てのセ
ルプレート電極１７に同じ電位を与えることが可能とな
る。
、その周囲で所定の電位を与えることにより、全てのセ
ルプレート電極１７に同じ電位を与えることが可能とな
る。
なお、上記実施例ではキャパシタとして埋込み型キャパ
シタを例にして説明したが、高誘電性絶縁膜をキャパシ
タ絶縁膜としたキャパシタを使用した場合にも同様な効
果を達成できる。
シタを例にして説明したが、高誘電性絶縁膜をキャパシ
タ絶縁膜としたキャパシタを使用した場合にも同様な効
果を達成できる。
以上詳述した如く、本発明によればトランジスタの拡散
層とビット線とのコンタクトホールが比例縮小し、キャ
パシタ部が該コンタクトホールに比べてより縮小化され
てもセルプレート電極の切断を回避でき、同電極に共通
の電位を与えることが可能な高信頼性のダイナミック型
メモリを提供できる。
層とビット線とのコンタクトホールが比例縮小し、キャ
パシタ部が該コンタクトホールに比べてより縮小化され
てもセルプレート電極の切断を回避でき、同電極に共通
の電位を与えることが可能な高信頼性のダイナミック型
メモリを提供できる。
第１図は、本発明の一実施例を示すダイナミック型メモ
リの平面図、第２図は第１図のＡ−Ａ線に沿う断面図、
第３図はセルプレート電極を形成した時の状態を示す平
面図、第４図はトランスファーゲートを形成した時の状
態を示す平面図、第５図は従来のダイナミック型メモリ
を示す平面図、第６図は第５図のメモリにおいてセルプ
レートを形成した時の状態を示す平面図である。 １１・・・ｐ型半導体基板、１２・・・フィールド酸化
膜、１３・・・島領域、１４・・・埋込み型キャパシタ
、１５・・・溝部、１７・・・セルプレート電極、１９
１．１９２・・・ｎ＋型拡敢層、２０・・・トランスフ
ァーゲート、２３．２６・・・コンタクトホール、２４
・・・ビット線、２７・・・ワード線。
リの平面図、第２図は第１図のＡ−Ａ線に沿う断面図、
第３図はセルプレート電極を形成した時の状態を示す平
面図、第４図はトランスファーゲートを形成した時の状
態を示す平面図、第５図は従来のダイナミック型メモリ
を示す平面図、第６図は第５図のメモリにおいてセルプ
レートを形成した時の状態を示す平面図である。 １１・・・ｐ型半導体基板、１２・・・フィールド酸化
膜、１３・・・島領域、１４・・・埋込み型キャパシタ
、１５・・・溝部、１７・・・セルプレート電極、１９
１．１９２・・・ｎ＋型拡敢層、２０・・・トランスフ
ァーゲート、２３．２６・・・コンタクトホール、２４
・・・ビット線、２７・・・ワード線。
Claims (1)
- １つのトランジスタと１つの高誘電性絶縁膜を有する
キャパシタ又は埋込み型キャパシタとからなるメモリセ
ルを備えたダイナミック型メモリにおいて、前記メモリ
セルを格子状に配置したことを特徴とするダイナミック
型メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115915A JPS61274358A (ja) | 1985-05-29 | 1985-05-29 | ダイナミツク型メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115915A JPS61274358A (ja) | 1985-05-29 | 1985-05-29 | ダイナミツク型メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274358A true JPS61274358A (ja) | 1986-12-04 |
Family
ID=14674361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115915A Pending JPS61274358A (ja) | 1985-05-29 | 1985-05-29 | ダイナミツク型メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211669A (ja) * | 1987-02-26 | 1988-09-02 | Matsushita Electronics Corp | 半導体メモリ装置 |
| US5065215A (en) * | 1989-06-28 | 1991-11-12 | Nec Corporation | Semiconductor memory cell and method of manufacturing the same |
-
1985
- 1985-05-29 JP JP60115915A patent/JPS61274358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211669A (ja) * | 1987-02-26 | 1988-09-02 | Matsushita Electronics Corp | 半導体メモリ装置 |
| US5065215A (en) * | 1989-06-28 | 1991-11-12 | Nec Corporation | Semiconductor memory cell and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100203538B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| US4193125A (en) | Read only memory | |
| US5374576A (en) | Method of fabricating stacked capacitor cell memory devices | |
| KR860000716A (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
| US6255697B1 (en) | Integrated circuit devices including distributed and isolated dummy conductive regions | |
| KR20020007421A (ko) | 수직형 트랜지스터를 구비한 메모리 셀의 설계 및 배선 방법 | |
| JPH01152662A (ja) | 半導体記憶装置 | |
| US20030205751A1 (en) | Semiconductor memory device | |
| US4763178A (en) | Semiconductor memory device | |
| JPS61140170A (ja) | 半導体記憶装置 | |
| JPH0817942A (ja) | 半導体記憶装置 | |
| JPS61274357A (ja) | ダイナミツク型メモリ | |
| KR900000634B1 (ko) | 보장된 횡단면을 갖는 배선으로 된 반도체 메모리장치 | |
| JPS61274358A (ja) | ダイナミツク型メモリ | |
| US5953247A (en) | Dram with dummy word lines | |
| US6388283B1 (en) | Semiconductor memory with a strip-shaped cell plate | |
| JPH0815206B2 (ja) | 半導体記憶装置 | |
| US5747843A (en) | Semiconductor memory device | |
| JPH05110019A (ja) | 半導体メモリ装置 | |
| KR960030419A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| JP2645008B2 (ja) | 半導体記憶装置 | |
| JPS62208662A (ja) | 半導体記憶装置 | |
| JPS6156449A (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPS60236260A (ja) | 半導体記憶装置 |