JP2012252765A5 - 半導体装置 - Google Patents

Claims (4)

1. ｍ（ｍは２以上の自然数）本の書き込みワード線と、
   ｍ本の読み出しワード線と、
   ｎ（ｎは２以上の自然数）本のビット線と、
   ｎ本のソース線と、
   ｎ本の信号線と、
   ｍ行×ｎ列のマトリクス状に配置されたメモリセルでなるメモリセルアレイと、
   第１の駆動回路と、
   第２の駆動回路と、を有し、
   前記メモリセルの一は、
   第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
   第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
   容量素子と、を有し、
   前記第２のトランジスタの前記第２のチャネル形成領域は、酸化物半導体を含んで構成され、
   前記第ｋ（ｋは、２以上（ｍ−１）以下を満たす自然数）行のメモリセルの第１のソース電極と、前記第（ｋ＋１）行のメモリセルの第１のドレイン電極とは、電気的に接続され、
   前記第ｋ行のメモリセルの第１のゲート電極と、前記第ｋ行のメモリセルの第２のドレイン電極と、前記第ｋ行のメモリセルの容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
   前記第１の駆動回路は、前記ビット線を介して前記第１のドレイン電極と電気的に接続され、前記信号線を介して前記第２のソース電極と電気的に接続され、
   前記第２の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して前記第２のゲート電極と電気的に接続され、
   前記第１の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有する半導体装置。
2. 前記第ｋ行のメモリセルの書き込み動作において、
   選択されていない前記第１乃至前記第（ｋ−１）行のメモリセル及び、選択された前記第ｋ行のメモリセルの前記書き込みワード線に第１の高電位が供給され、
   選択されていない前記第（ｋ＋１）乃至前記第ｍ行のメモリセルの前記書き込みワード線に第１の低電位が供給され、
   前記選択されていない第１乃至第（ｋ−１）行のメモリセル及び前記選択された第ｋ行のメモリセルの前記読み出しワード線に第２の低電位が供給され、
   前記選択されていない第（ｋ＋１）乃至第ｍ行のメモリセルの前記読み出しワード線に第２の高電位が供給され、
   前記選択されていない第（ｋ＋１）乃至第ｍ行のメモリセルの前記第１のトランジスタが導通し、
   前記選択された第ｋ行のメモリセルの前記第１のトランジスタの前記ソース線が固定電位となることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置は、前記第２の駆動回路に電源電位より高い電位を出力する電位変換回路を有する請求項１又は請求項２に記載の半導体装置。
4. 前記第２の駆動回路は、前記書き込みワード線及び前記読み出しワード線と電気的に接続されたレベルシフト回路を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。