TW201432693A - 多資料線記憶體及方法 - Google Patents

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TW201432693A TW102138789A TW102138789A TW201432693A TW 201432693 A TW201432693 A TW 201432693A TW 102138789 A TW102138789 A TW 102138789A TW 102138789 A TW102138789 A TW 102138789A TW 201432693 A TW201432693 A TW 201432693A
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Koji Sakui
Peter Sean Feeley
Akira Goda
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Micron Technology Inc
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Abstract

本發明揭示包含具有耦合至一共用源極之記憶體單元之垂直串之列及與垂直串之各列相關聯之多資料線之一設備之設備及方法。與一列相關聯之各資料線耦合至該列中之垂直串之至少一者。描述額外設備及方法。

Description

多資料線記憶體及方法
半導體記憶體組件用於諸多電子裝置中，諸如個人數位助理(PDA)、膝上型電腦、行動電話及數位相機。此等半導體記憶體組件之一些具有電荷儲存裝置之陣列。
100‧‧‧垂直串
112‧‧‧電荷儲存裝置
120‧‧‧源極選擇閘極(SGS)電晶體
126‧‧‧共用源極
130‧‧‧汲極選擇閘極(SGD)電晶體
134‧‧‧資料線
210‧‧‧支柱
220‧‧‧源極蓋
230‧‧‧汲極蓋
310‧‧‧第一介電質
320‧‧‧浮動閘極
330‧‧‧第二介電質
340‧‧‧第三介電質
350‧‧‧控制閘極
360‧‧‧金屬矽化物
400‧‧‧區塊
402‧‧‧垂直串
404‧‧‧垂直串
406‧‧‧垂直串
408‧‧‧垂直串
412‧‧‧垂直串
414‧‧‧垂直串
416‧‧‧垂直串
418‧‧‧垂直串
422‧‧‧垂直串
424‧‧‧垂直串
426‧‧‧垂直串
428‧‧‧垂直串
432‧‧‧電荷儲存裝置
434‧‧‧源極選擇閘極(SGS)電晶體
436‧‧‧單一共用源極
438‧‧‧汲極選擇閘極(SGD)電晶體
440‧‧‧第一列
442‧‧‧資料線
444‧‧‧資料線
446‧‧‧資料線
448‧‧‧資料線
460‧‧‧第二列
462‧‧‧資料線
464‧‧‧資料線
466‧‧‧資料線
468‧‧‧資料線
480‧‧‧第三列
482‧‧‧資料線
484‧‧‧資料線
486‧‧‧資料線
488‧‧‧資料線
500‧‧‧列
502‧‧‧垂直串
510‧‧‧電荷儲存裝置
512‧‧‧源極選擇閘極(SGS)電晶體
520‧‧‧共用源極
530‧‧‧汲極選擇閘極(SGD)電晶體
540‧‧‧第一資料線
542‧‧‧垂直串
544‧‧‧第二資料線
546‧‧‧垂直串
548‧‧‧第三資料線
550‧‧‧垂直串
552‧‧‧第四資料線
560‧‧‧垂直串
562‧‧‧垂直串
564‧‧‧垂直串
566‧‧‧垂直串
570‧‧‧垂直串
572‧‧‧垂直串
574‧‧‧垂直串
576‧‧‧垂直串
580‧‧‧垂直串
582‧‧‧垂直串
584‧‧‧垂直串
586‧‧‧垂直串
600‧‧‧列
602‧‧‧垂直串
604‧‧‧垂直串
606‧‧‧垂直串
608‧‧‧垂直串
610‧‧‧垂直串
612‧‧‧垂直串
614‧‧‧垂直串
616‧‧‧垂直串
620‧‧‧共用源極
630‧‧‧資料線
640‧‧‧資料線
650‧‧‧資料線
660‧‧‧資料線
710‧‧‧插塞
716‧‧‧接觸墊
720‧‧‧插塞
726‧‧‧接觸墊
730‧‧‧插塞
736‧‧‧接觸墊
740‧‧‧插塞
746‧‧‧接觸墊
750‧‧‧插塞
756‧‧‧接觸墊
800‧‧‧半導體構造
801‧‧‧第一層
802‧‧‧第一列
804‧‧‧垂直串
806‧‧‧垂直串
808‧‧‧垂直串
810‧‧‧垂直串
812‧‧‧垂直串
814‧‧‧垂直串
816‧‧‧垂直串
818‧‧‧垂直串
822‧‧‧第二列
824‧‧‧垂直串
826‧‧‧垂直串
828‧‧‧垂直串
830‧‧‧垂直串
832‧‧‧垂直串
834‧‧‧垂直串
836‧‧‧垂直串
838‧‧‧垂直串
844‧‧‧汲極選擇閘極(SGD)
846‧‧‧汲極選擇閘極(SGD)
848‧‧‧汲極選擇閘極(SGD)
850‧‧‧汲極選擇閘極(SGD)
852‧‧‧汲極選擇閘極(SGD)
854‧‧‧汲極選擇閘極(SGD)
856‧‧‧汲極選擇閘極(SGD)
858‧‧‧汲極選擇閘極(SGD)
860‧‧‧資料線
862‧‧‧資料線
864‧‧‧接觸墊
866‧‧‧接觸墊
868‧‧‧接觸墊
871‧‧‧第二層
872‧‧‧資料線
873‧‧‧資料線
874‧‧‧接觸墊
876‧‧‧接觸墊
878‧‧‧接觸墊
879‧‧‧接觸墊
881‧‧‧第三層
882‧‧‧資料線
883‧‧‧資料線
884‧‧‧接觸墊
886‧‧‧接觸墊
888‧‧‧接觸墊
889‧‧‧接觸墊
891‧‧‧第四層
892‧‧‧資料線
893‧‧‧資料線
894‧‧‧接觸墊
896‧‧‧接觸墊
898‧‧‧接觸墊
899‧‧‧接觸墊
900‧‧‧時序圖
1000‧‧‧時序圖
1100‧‧‧時序圖
1200‧‧‧方法
1210‧‧‧區塊
1220‧‧‧區塊
1230‧‧‧區塊
1240‧‧‧區塊
1250‧‧‧區塊
1260‧‧‧區塊
1300‧‧‧列
1302‧‧‧垂直串
1310‧‧‧電荷儲存裝置
1312‧‧‧源極選擇閘極(SGS)電晶體
1320‧‧‧共用源極
1330‧‧‧汲極選擇閘極(SGD)電晶體
1340‧‧‧第一資料線
1342‧‧‧垂直串
1344‧‧‧第二資料線
1346‧‧‧垂直串
1348‧‧‧第三資料線
1350‧‧‧垂直串
1352‧‧‧第四資料線
1357‧‧‧線
1360‧‧‧垂直串
1362‧‧‧垂直串
1364‧‧‧垂直串
1366‧‧‧垂直串
1367‧‧‧線
1370‧‧‧垂直串
1372‧‧‧垂直串
1374‧‧‧垂直串
1376‧‧‧垂直串
1377‧‧‧線
1380‧‧‧垂直串
1382‧‧‧垂直串
1384‧‧‧垂直串
1386‧‧‧垂直串
1387‧‧‧線
1392‧‧‧選擇線
1400‧‧‧記憶體裝置
1404‧‧‧控制匯流排
1405‧‧‧控制信號線
1406‧‧‧位址匯流排
1407‧‧‧位址信號線
1408‧‧‧資料匯流排
1410‧‧‧陣列
1412‧‧‧位址電路
1416‧‧‧列解碼器
1418‧‧‧行解碼器
1422‧‧‧感測/快取電路
1423‧‧‧感測及鎖存電路
1426‧‧‧輸入及輸出(I/O)電路
1428‧‧‧外部(例如資料輸入及輸出(I/O))節點
1440‧‧‧驅動器及接收器電路
1442‧‧‧控制電路
1446‧‧‧信號線
1450‧‧‧驅動器電路
1468‧‧‧控制邏輯電路
1470‧‧‧線
1472‧‧‧線
一些實施例經由實例而繪示且不限於附圖之圖式中，其中：圖1係根據本發明之各種實施例之依電荷儲存裝置之一垂直串之形式之一設備之一電路簡圖；圖2係根據本發明之各種實施例之圖1中所示之垂直串之一半導體構造之一橫截面圖；圖3係根據本發明之各種實施例之圖1及圖2中所示之垂直串之一電荷儲存裝置之一半導體構造之一橫截面圖；圖4係根據本發明之各種實施例之依電荷儲存裝置之一區塊之形式之一設備之一電路簡圖；圖5係根據本發明之各種實施例之依電荷儲存裝置之垂直串之一列之形式之一設備之一電路簡圖；圖6係根據本發明之各種實施例之依電荷儲存裝置之垂直串之一列之一半導體構造之形式之一設備之一圖式；圖7係根據本發明之各種實施例之圖6中所示之依電荷儲存裝置之垂直串之列之半導體構造之一部分之形式之一設備之一圖式； 圖8係根據本發明之各種實施例之依電荷儲存裝置之垂直串之兩列之一半導體構造之四層之形式之一設備之一俯視圖；圖9係根據本發明之各種實施例之圖4之區塊上之一讀取操作之一時序圖；圖10係根據本發明之各種實施例之圖4之區塊上之一程式化操作之一時序圖；圖11係根據本發明之各種實施例之圖4之區塊上之一抹除操作之一時序圖；圖12係根據本發明之各種實施例之一方法之一流程圖；圖13係根據本發明之各種實施例之依電荷儲存裝置之垂直串之一列之形式之一設備之一電路簡圖；及圖14係根據本發明之各種實施例之依一記憶體裝置之形式之一設備之一方塊圖。
根據本發明之各種實施例之電荷儲存裝置之一區塊可作為一記憶體裝置(諸如一非與(NAND)記憶體裝置)中之記憶體單元之一區塊。
出於此文件之目的，一「設備」可係指諸多結構(諸如電路、一裝置或一系統)之任何者。在此文件中，一電荷儲存裝置或一電晶體被描述為「開啟」以假定當該電荷儲存裝置或該電晶體藉由一控制閘極電壓(其以至少其臨限值電壓與其源電壓分離)呈現導電時之一啟動狀態。電荷儲存裝置或電晶體被描述為「關閉」以假定當控制閘極電壓與源電壓之間之差異小於臨限值電壓時之一非作用中狀態，使得電荷儲存裝置或電晶體呈現非導電。一「電位」始終為一電位。可在一頁面讀取操作(其中一「頁面」包含一固定數量之資料，諸如一記憶體晶片內之兩千位元組(KB)之資料)期間同時讀取多個電荷儲存裝 置。一「半導體材料之層」可意指形成於一相同平面、排、列、或單元中(諸如一結構之一水平或垂直或傾斜平面、列、排或單元中)之半導體材料。
通常需要增大依此可將資料程式化至一記憶體裝置或自一記憶體裝置讀取之速度。亦可需要減小一程式化操作或一讀取操作之功率消耗。發明者已發現可藉由使用多資料線以存取電荷儲存裝置之一區塊中之電荷儲存裝置之垂直串之各列而處理此等操作挑戰之一些，以及其他操作挑戰。
圖1係根據本發明之各種實施例之依電荷儲存裝置之一垂直串100之形式之一設備之一電路簡圖。垂直串100包含串聯耦合之16個電荷儲存裝置112，且可包含多於或少於16個電荷儲存裝置112。垂直串100包含可為在垂直串100之一端之電荷儲存裝置112之一者與一共用源極126之間耦合之一n通道電晶體之一源極選擇閘極(SGS)電晶體120。共用源極126可包括(例如)通常摻雜之半導體材料及/或其他導電材料之一狹槽。在垂直串100之另一端，一汲極選擇閘極(SGD)電晶體130可為在電荷儲存裝置112之一者與一資料線134之間耦合之一n通道電晶體。共用源極126可耦合至一參考電壓Vss(例如接地電壓)或一電壓源(例如一電荷泵電路，未展示)。耦合在一起之兩個元件彼此電接觸或由可實現元件之間之導電之一或多個導體或半導體而分離。彼此電接觸之兩個元件在一接面(例如一p-n接面)處實體接觸，此實現跨該接面之一電子流或電洞流。
各電荷儲存裝置112可包括(例如)一浮動閘極電晶體或一電荷捕獲電晶體，且可為一單層級電荷儲存裝置或一多層級電荷儲存裝置。電荷儲存裝置112、SGS電晶體120及SGD電晶體130由其等各自控制閘極上之信號控制，在存取線(未展示)上提供該等信號。在一些情況下，控制閘極可至少部分形成存取線。SGS電晶體120接收控制SGS電 晶體120之一信號以實質上控制垂直串100與共用源極126之間之導電。SGD電晶體130接收控制SGD電晶體130之一信號，使得SGD電晶體130可用於選擇或取消選擇垂直串100。垂直串100可為一記憶體裝置(諸如一NAND記憶體裝置)中之一區塊中之電荷儲存裝置之多個垂直串之一者。
圖2係根據本發明之各種實施例之圖1中所示之垂直串100之一半導體構造之一橫截面圖。電荷儲存裝置112、SGS電晶體120及SGD電晶體130至少部分包圍(例如包圍或部分包圍)半導體材料之一支柱210。支柱210可包括p型多晶矽且係電荷儲存裝置112、SGS電晶體120及SGD電晶體130之一通道。電荷儲存裝置112、SGS電晶體120及SGD電晶體130與支柱210相關聯。支柱210在包括n+型多晶矽之一源極蓋220與包括n+型多晶矽之一汲極蓋230之間延伸。垂直串100之電荷儲存裝置112沿支柱210之一垂直延伸區位於半導體構造之不同層中，因此形成垂直串100作為電荷儲存裝置之一「垂直」串。源極蓋220與支柱210電接觸且與支柱210形成一p-n接面。汲極蓋230與支柱210電接觸且與支柱210形成一p-n接面。源極蓋220係支柱210之一源極且汲極蓋230係支柱210之一汲極。源極蓋220耦合至共用源極126。汲極蓋230耦合至資料線134。
圖3係根據本發明之各種實施例之圖1及圖2中所示之垂直串100之一電荷儲存裝置112之一半導體構造之一橫截面圖。電荷儲存裝置112包圍或部分包圍支柱210。支柱210可包括p型多晶矽。可由包括二氧化矽(SiO2)之一第一介電質310包圍或部分包圍支柱210。可由包括多晶矽之一浮動閘極320包圍或部分包圍第一介電質310。可由包括二氧化矽(SiO2)及氮化矽(Si3N4)之一第二介電質330及包括二氧化矽(SiO2)之一第三介電質340包圍或部分包圍浮動閘極320，使得第二介電質330及第三介電質340包括氧化物-氮化物-氧化物(SiO2Si3N4SiO2或 「ONO」)之一內多晶矽介電(IPD)層。可由包括多晶矽之一控制閘極350包圍或部分包圍第三介電質340。可由金屬矽化物360包圍或部分包圍控制閘極350。金屬矽化物360可包括(例如)矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎢(WSi)、矽化鎳(NSi)、矽化鉭(TaSi)、矽化鉬(MoSi)或矽化鉑(PtSi)之一或多者。
圖4係根據本發明之各種實施例之依電荷儲存裝置之一區塊400之形式之一設備之一電路簡圖。區塊400包含電荷儲存裝置432之十二個垂直串402、404、406、408、412、414、416、418、422、424、426及428。各垂直串402至428包含四個電荷儲存裝置432，且可包含多於或少於四個電荷儲存裝置432。各垂直串402至428包含在垂直串之一端之電荷儲存裝置432之一者與區塊400之一單一共用源極436之間耦合之一SGS電晶體434。在垂直串之另一端，一SGD電晶體438在電荷儲存裝置432之一者與下文所描述之一資料線之間耦合。
電荷儲存裝置432之垂直串402、404、406及408包括耦合至四個單獨資料線442、444、446及448之區塊400中之垂直串之一第一列440。垂直串402之SGD電晶體438耦合至資料線442。垂直串404之SGD電晶體438耦合至資料線444。垂直串406之SGD電晶體438耦合至資料線446。垂直串408之SGD電晶體438耦合至資料線448。
電荷儲存裝置432之垂直串412、414、416及418包括耦合至四個單獨資料線462、464、466及468之區塊400中之垂直串之一第二列460。垂直串412之SGD電晶體438耦合至資料線462。垂直串414之SGD電晶體438耦合至資料線464。垂直串416之SGD電晶體438耦合至資料線466。垂直串418之SGD電晶體438耦合至資料線468。
電荷儲存裝置432之垂直串422、424、426及428包括耦合至四個單獨資料線482、484、486及488之區塊400中之垂直串之一第三列480。垂直串422之SGD電晶體438耦合至資料線482。垂直串424之 SGD電晶體438耦合至資料線484。垂直串426之SGD電晶體438耦合至資料線486。垂直串428之SGD電晶體438耦合至資料線488。
垂直串402、412及422之SGD電晶體438之閘極可耦合在一起以接收相同信號以使垂直串402、412及422相關聯。垂直串404、414及424之SGD電晶體438之閘極可耦合在一起以接收相同信號以使垂直串404、414及424相關聯。垂直串406、416及426之SGD電晶體438之閘極可耦合在一起以接收相同信號以使垂直串406、416及426相關聯。垂直串408、418及428之SGD電晶體438之閘極可耦合在一起以接收相同信號以使垂直串408、418及428相關聯。
區塊400中之鄰近垂直串402至428耦合至不同資料線442、444、446、448、462、464、466、468、482、484、486及488。例如，垂直串402及404鄰近且耦合至不同資料線442及444。垂直串408及418處於不同列440及460中，鄰近且耦合至不同資料線448及468。垂直串424及426鄰近且耦合至不同資料線484及486。
資料線442、462及482位於垂直串402至428上之一第一層中。資料線444、464及484位於資料線442、462及482上之一第二層中。資料線446、466及486位於資料線444、464及484上之一第三層中。資料線448、468及488位於資料線446、466及486上之一第四層中。根據本發明之各種實施例，資料線442、444、446、448、462、464、466、468、482、484、486及488可處於垂直串402至428之下。
圖5係根據本發明之各種實施例之依電荷儲存裝置之垂直串之一列500之形式之一設備之一電路簡圖。列500包含電荷儲存裝置之多個垂直串且係包含電荷儲存裝置之垂直串之多個列之一區塊之一部分(未展示)。該列包含一垂直串502(其包含串聯耦合之32個電荷儲存裝置510)，且可包含多於或少於32個電荷儲存裝置510。在垂直串502中間之電荷儲存裝置510未被展示，但為簡潔及清晰起見，由一虛線來 表示。垂直串502包含在垂直串502之一端之電荷儲存裝置510之一者與一共用源極520之間耦合之可為一n通道電晶體之一SGS電晶體512。共用源極520可包括(例如)通常摻雜之半導體材料及/或其他導電材料之一狹槽。在垂直串502之另一端，一SGD電晶體530(其可為一n通道電晶體)在電荷儲存裝置510之一者與一第一資料線540之間耦合。共用源極520可耦合至一參考電壓Vss(例如接地電壓)或一電壓源(例如一電荷泵電路，未展示)。因此，垂直串502可具有與圖1中所示之垂直串100之元件相似或相同之元件。
列500包含電荷儲存裝置之一垂直串542，該垂直串542包含與垂直串502相同之元件。垂直串542之SGD電晶體530耦合至與第一資料線540分離且可位於一半導體構造中之第一資料線540上之一第二資料線544。垂直串542之SGS電晶體512耦合至共用源極520。列500包含電荷儲存裝置之一垂直串546，該垂直串546包含與垂直串502相同之元件。垂直串546之SGD電晶體530耦合至與第一資料線540及第二資料線544分離之一第三資料線548。該第三資料線548可位於一半導體構造中之第二資料線544上。垂直串546之SGS電晶體512耦合至共用源極520。列500包含電荷儲存裝置之一垂直串550，該垂直串550包含與垂直串502相同之元件。垂直串550之SGD電晶體530耦合至與其他資料線540、544及548分離之一第四資料線552。該第四資料線552可位於一半導體構造中之第三資料線548上。垂直串550之SGS電晶體512耦合至共用源極520。列500包含各分別耦合至一單獨資料線540、544、548及552之四個垂直串502、542、546及550。
列500包含耦合至資料線540、544、548及552之各者之電荷儲存裝置之額外垂直串。電荷儲存裝置之一垂直串560耦合至資料線540、電荷儲存裝置之一垂直串562耦合至資料線544、電荷儲存裝置之一垂直串564耦合至資料線548且電荷儲存裝置之一垂直串566耦合至資料 線552。垂直串560、562、564及566之各者包含與垂直串502相同之元件。
電荷儲存裝置之一垂直串570耦合至資料線540、電荷儲存裝置之一垂直串572耦合至資料線544、電荷儲存裝置之一垂直串574耦合至資料線548且電荷儲存裝置之一垂直串576耦合至資料線552。垂直串570、572、574及576之各者包含與垂直串502相同之元件。
電荷儲存裝置之一垂直串580耦合至資料線540、電荷儲存裝置之一垂直串582耦合至資料線544、電荷儲存裝置之一垂直串584耦合至資料線548且電荷儲存裝置之一垂直串586耦合至資料線552。垂直串580、582、584及586之各者包含與垂直串502相同之元件。
列500中之全部垂直串502及542至586耦合至共用源極520。在垂直串502及542至586之各者中之相同位置中之電荷儲存裝置510使其等之控制閘極耦合至相同存取線(未展示)以接收相同信號。全部垂直串502及542至586之SGS電晶體512使控制閘極耦合至相同選擇線(未展示)以接收相同信號。垂直串502及542至586之SGD電晶體530之控制閘極接收單獨信號。
圖6係根據本發明之各種實施例之依電荷儲存裝置之垂直串之一列600之一半導體構造之形式之一設備之一圖式。列600包含電荷儲存裝置之八個垂直串602、604、606、608、610、612、614及616。根據本發明之各種實施例，垂直串602、604、606、608、610、612、614及616可各與圖2中所示之垂直串100相似或相同。全部垂直串602至616之源極蓋220耦合至一共用源極620。垂直串602之汲極蓋230耦合至一資料線630、垂直串604之汲極蓋230耦合至一資料線640、垂直串606之汲極蓋230耦合至一資料線650、且垂直串608之汲極蓋230耦合至一資料線660。垂直串610之汲極蓋230耦合至資料線630、垂直串612之汲極蓋230耦合至資料線640、垂直串614之汲極蓋230耦合至資 料線650、且垂直串616之汲極蓋230耦合至資料線660。資料線630、640、650及660可形成於列600之半導體構造之單獨層中。
圖7係根據本發明之各種實施例之依圖6中所示之電荷儲存裝置之垂直串之列600之半導體構造之一部分之形式之一設備之一圖式。圖7包含經展示作為支柱之垂直串602、604、606、608及610。資料線640形成於具有資料線630之一層上之一層中。資料線650形成於具有資料線640之一層上之一層中。資料線660形成於具有資料線650之一層上之一層中。資料線630、640、650及660可包括一金屬，諸如鋁或銅。
資料線630、640、650及660透過接觸件(例如金屬插塞)及接觸墊耦合至垂直串602、604、606、608及610。例如，一插塞710可形成於垂直串602之汲極蓋230及一接觸墊716上(其圍繞插塞710而形成且與資料線630接觸以將資料線630耦合至垂直串602)。一插塞720可形成於垂直串604之汲極蓋230及一接觸墊726上(其圍繞插塞720而形成且與資料線640接觸以將資料線640耦合至垂直串604)。一插塞730可形成於垂直串606之汲極蓋230及一接觸墊736上(其圍繞插塞730而形成且與資料線650接觸以將資料線650耦合至垂直串606)。一插塞740可形成於垂直串608之汲極蓋230及一接觸墊746上(其圍繞插塞740而形成且與資料線660接觸以將資料線660耦合至垂直串608)。一插塞750可形成於垂直串610之汲極蓋230及一接觸墊756上(其圍繞插塞750而形成且與資料線630接觸以將資料線630耦合至垂直串610)。資料線640、650及660各僅耦合至一垂直串，且資料線630耦合至兩個垂直串。插塞710、720、730、740及750可包括一金屬，諸如鎢。接觸墊716、726、736、746及756可與資料線630、640、650及660一起形成且可由與資料線630、640、650及660相同之材料(諸如金屬)形成。
圖8係根據本發明之各種實施例之依電荷儲存裝置之垂直串之兩 列之一半導體構造800之四層之形式之一設備之一俯視圖。在圖8之左手邊上展示半導體構造800之一第一層801。半導體構造800包含電荷儲存裝置之垂直串804、806、808、810、812、814、816及818之一第一列802。半導體構造800亦包含電荷儲存裝置之垂直串824、826、828、830、832、834、836及838之一第二列822。電荷儲存裝置之垂直串804至818及824至838經展示作為與圖2中所示之支柱210相似之半導體材料之圓形支柱。根據本發明之各種實施例，第一列802及第二列822可包含更少或更多電荷儲存裝置之垂直串。
半導體構造包含SGD(例如SGD電晶體之控制閘極)844、846、848、850、852、854、856及858。各SGD 844至SGD 858與第一列802中之垂直串804至818之一者及第二列822中之垂直串824至838之一者(其鄰近第一列802中之垂直串804至818之各自一者)相關聯。例如，SGD 844與垂直串804及垂直串824相關聯。SGD 854與垂直串814及垂直串834相關聯。
兩個資料線860及862位於半導體構造800之第一層801中。資料線860透過一接觸墊864及一插塞(未展示)耦合至垂直串804。資料線860亦透過一接觸墊866及一插塞(未展示)耦合至垂直串812。資料線862透過一接觸墊868及一插塞(未展示)耦合至垂直串824。資料線862亦透過一接觸墊869及一插塞(未展示)耦合至垂直串832。資料線860及862可耦合至圖8中未展示之第一列802及第二列822中之更多垂直串。
半導體構造800之一第二層871位於第一層801上且包含兩個資料線872及873。資料線872透過一接觸墊874及一插塞(未展示)耦合至垂直串806。資料線872亦透過一接觸墊876及一插塞(未展示)耦合至垂直串814。資料線873透過一接觸墊878及一插塞(未展示)耦合至垂直串826。資料線873亦透過一接觸墊879及一插塞(未展示)耦合至垂直 串834。資料線872及873可耦合至圖8中未展示之第一列802及第二列822中之更多垂直串。
半導體構造800之一第三層881位於第二層871上且包含兩個資料線882及883。資料線882透過一接觸墊884及一插塞(未展示)耦合至垂直串808。資料線882亦透過一接觸墊886及一插塞(未展示)耦合至垂直串816。資料線883透過一接觸墊888及一插塞(未展示)耦合至垂直串828。資料線883亦透過一接觸墊889及一插塞(未展示)耦合至垂直串836。資料線882及883可耦合至圖8中未展示之第一列802及第二列822中之更多垂直串。
半導體構造800之一第四層891位於第三層881上且包含兩個資料線892及893。資料線892透過一接觸墊894及一插塞(未展示)耦合至垂直串810。資料線892亦透過一接觸墊896及一插塞(未展示)耦合至垂直串818。資料線893透過一接觸墊898及一插塞(未展示)耦合至垂直串830。資料線893亦透過一接觸墊899及一插塞(未展示)耦合至垂直串838。資料線892及893可耦合至圖8中未展示之第一列802及第二列822中之更多垂直串。
可參考時序圖繪示本發明之實施例之操作。圖4中所示之區塊400中之兩個或兩個以上之電荷儲存裝置432可經選擇以同時被讀取或程式化或抹除。圖9係根據本發明之各種實施例之圖4之區塊400上之一讀取操作之一時序圖900。時序圖900繪示區塊400中之資料線442、444、446、448、462、464、466、468、482、484、486及488之電位。時序圖900亦繪示其中區塊400中之一電荷儲存裝置432待被讀取之垂直串之所選SGD電晶體438、其中一電荷儲存裝置432未被讀取之垂直串之未經選擇之SGD電晶體438、及SGS電晶體434之閘極電位。亦展示耦合至待被讀取之所選電荷儲存裝置432之所選存取線、耦合至將不被讀取之未經選擇之電荷儲存裝置432之未經選擇之存取線之 電位，及共用源極436之一電位。
在讀取操作開始之前，上文列出之電位之全部可在一參考電壓Vss(例如一接地電壓)處。在一時間t1可將資料線442、444、446、448、462、464、466、468、482、484、486及488之電位升高至Vpre，且取決於被讀取之電荷儲存裝置432之狀態，此等電位可保持相同或下降。在讀取操作期間由參考電壓Vss關閉未經選擇之SGD電晶體438。共用源極436可在讀取操作期間保持於參考電壓Vss。在一時間t2可由應用於其等各自控制閘極之一電壓Vpass_read開啟所選SGD電晶體438、未經選擇之電荷儲存裝置432及全部SGS電晶體434，其中未經選擇之電荷儲存裝置432自未經選擇之存取線接收電位Vpass_read。開啟SGS電晶體434以自區塊400中之垂直串汲取電流至共用源極436。
可將一所選存取線升高至一讀取電壓Vread，因此在時間t2將該讀取電壓Vread應用於所選電荷儲存裝置432之閘極，且在時間t2之後可讀取所選電荷儲存裝置432之狀態。當經程式化之電荷儲存裝置432在讀取操作期間保持關閉時，耦合至被讀取之經程式化之電荷儲存裝置432之資料線442、444、446、448、462、464、466、468、482、484、486及488之此等保持於Vpre。當未經程式化之電荷儲存裝置432由讀取電壓Vread開啟時，耦合至被讀取之未經程式化之電荷儲存裝置432之資料線442、444、446、448、462、464、466、468、482、484、486及488之此等在一時間t3下降至參考電壓Vss。上文列出之電位之全部可在讀取操作結束時在一時間t4保持於參考電壓Vss或下降至參考電壓Vss。
為簡潔及清晰起見，讀取操作係針對圖4之區塊400中之單層級(SLC)記憶體單元。根據本發明之各種實施例，圖9中所繪示且上文所描述之讀取操作可藉由使用不同讀取電壓Vread及其他修改而擴展至 針對圖4之區塊400中之多層級(MLC)記憶體單元之一讀取操作。
圖10係根據本發明之各種實施例之圖4之區塊400上之一程式化操作之一時序圖1000。時序圖1000繪示區塊400中之資料線442、444、446、448、462、464、466、468、482、484、486及488之電位。時序圖1000亦繪示區塊400中之其中一電荷儲存裝置432待被程式化之垂直串之所選SGD電晶體438、其中一電荷儲存裝置432未被程式化至之垂直串之未經選擇之SGD電晶體438、及SGS電晶體434之閘極電位。亦展示耦合至待被程式化之所選電荷儲存裝置432之所選存取線、耦合至將不被程式化之未經選擇之電荷儲存裝置432之未經選擇之存取線之電位，及共用源極436之一電位。
在程式化操作開始之前，上文列出之電位之全部可處於一參考電壓Vss(例如一接地電壓)。資料線442、444、446、448、462、464、466、468、482、484、486及488之一些之電位可在一時間t1升高至一供應電壓Vcc以抑制在Vcc處之耦合至此等資料線之垂直串中之程式化。耦合至其中電荷儲存裝置432待被程式化之所選垂直串之資料線442、444、446、448、462、464、466、468、482、484、486及488之其他者可保持於參考電壓Vss或稍高於參考電壓Vss。在程式化操作之持續間內可在一時間t2將共用源極436升高至供應電壓Vcc。可在程式化操作期間應用高於供應電壓Vcc之一經提高之供應電壓Vcc+。例如，可由應用於其等控制閘極之經提高之供應電壓Vcc+在一時間t3開啟所選SGD電晶體438以預充電所選垂直串之通道。在一時間t4之後，所選SGD電晶體438保持開啟，其中其等之控制閘極在供應電壓Vcc處。可由參考電壓Vss在程式化操作期間關閉未經選擇之SGD電晶體438。可由稍高於參考電壓Vss之其等控制閘極上之一電壓Vss+在程式化操作期間關閉全部SGS電晶體434以將區塊400中之垂直串自共用源極436實質上隔離。
當預充電所選垂直串之通道時，所選及未經選擇之存取線可用於在時間t3與時間t4之間將經提高之供應電壓Vcc+施加至全部電荷儲存裝置432之控制閘極。接著，未經選擇之存取線可用於將一電壓Vpass_program施加至未經選擇之電荷儲存裝置432之控制閘極，使得在時間t4之後，在程式化操作期間開啟該等未經選擇之電荷儲存裝置。一所選存取線可用於在時間t4與時間t5之間將電壓Vpass_program施加至所選電荷儲存裝置432之控制閘極。接著所選存取線可用於在時間t5之後將高於電壓Vpass_program之一電壓Vprogram施加至所選電荷儲存裝置432之控制閘極以程式化所選電荷儲存裝置432。上文列出之電位之全部可在程式化操作結束時在一時間t6下降至參考電壓Vss。
圖11係根據本發明之各種實施例之圖4之區塊400上之一抹除操作之一時序圖1100。時序圖1100繪示資料線442、444、446、448、462、464、466、468、482、484、486及488之電位，以及區塊400中之全部SGD電晶體438及全部SGS電晶體434之閘極電位。亦展示耦合至待被抹除之電荷儲存裝置432之全部存取線之電位及共用源極436之一電位。
在抹除操作開始之前，上文列出之電位之全部可位於一參考電壓Vss(例如一接地電壓)處。可在一時間t1將SGD電晶體438及SGS電晶體434之閘極及共用源極436之電位全部升高至供應電壓Vcc，且接著在一時間t2升高至一抹除電壓Verase以抹除區塊400中之電荷儲存裝置432。可在時間t1將資料線442、444、446、448、462、464、466、468、482、484、486及488之電位升高至供應電壓Vcc，且接著在抹除區塊400中之電荷儲存裝置432之時間t2之後，升高至小於抹除電壓Verase之一電位Verase-Vin。Vin係跨圖1及圖2中所示之垂直串100之源極蓋220或汲極蓋230與支柱210之間之順向偏壓p-n接面之一電壓 降。存取線可用於將參考電壓Vss施加至區塊400中之全部電荷儲存裝置432之控制閘極，使得區塊400中之電荷儲存裝置432被抹除。上文列出之電位之全部可在抹除操作結束時在一時間t3，保持在參考電壓Vss處或下降至參考電壓Vss。
圖12係根據本發明之各種實施例之一方法1200之一流程圖。在區塊1210中，開始方法1200。在區塊1220中，執行關於耦合至一區塊中之電荷儲存裝置之垂直串之一第一列中之電荷儲存裝置之一第一垂直串之一第一資料線之一第一操作。該第一操作可感測耦合至第一資料線之一電荷儲存裝置之一資料狀態或升高第一資料線之一電位以抑制第一列中之第一垂直串之電荷儲存裝置之程式化。在區塊1230中，執行關於耦合至垂直串之第一列中之電荷儲存裝置之一第二垂直串之一第二資料線之一第二操作。該第二操作可感測耦合至第二資料線之一電荷儲存裝置之一資料狀態或升高第二資料線之一電位以抑制第一列中之第二垂直串之電荷儲存裝置之程式化。在區塊1240中，執行關於耦合至區塊中之電荷儲存裝置之垂直串之一第二列中之電荷儲存裝置之一第一垂直串之一第三資料線之一第三操作。該第三操作可感測耦合至第三資料線之一電荷儲存裝置之一資料狀態或升高第三資料線之一電位以抑制第二列中之第一垂直串之電荷儲存裝置之程式化。在區塊1250中，執行關於耦合至電荷儲存裝置之垂直串之第二列中之電荷儲存裝置之一第二垂直串之一第四資料線之一第四操作。該第四操作可感測耦合至第四資料線之一電荷儲存裝置之一資料狀態或升高第四資料線之一電位以抑制第二列中之第二垂直串之電荷儲存裝置之程式化。在區塊1260中，結束方法1200。方法1200每次可執行關於第一資料線、第二資料線、第三資料線及第四資料線之僅一者之一操作。方法1200可同時執行關於第一資料線、第二資料線、第三資料線及第四資料線之至少兩者之一操作。方法1200可同時執行關於第一資料 線、第二資料線、第三資料線及第四資料線之一操作。各種實施例可具有多於或少於圖12中所示之此等之活動。在一些實施例中，可重複、及/或依串聯或並聯之方式執行該等活動。一些實施例可包括依一不同順序之相同活動。
根據本發明之各種實施例，可同時由多資料線程式化或讀取每個區塊之四個頁面。在具有16KB之一頁面大小之一實施例中，可根據四個選擇之一者存取資料。例如，可同時存取16KB、32KB、48KB或64KB之資料。儘管可同時程式化或讀取每個區塊之一個、兩個、三個或四個頁面，然所選存取線(未展示)之長度與習知記憶體裝置中之長度相同。根據本發明之各種實施例，所選存取線並未汲取額外功率。程式及讀取干擾小於習知記憶體裝置中之干擾。
圖13係根據本發明之各種實施例之依電荷儲存裝置之垂直串之一列1300之形式之一設備之一電路簡圖。列1300包含電荷儲存裝置之多個垂直串且係包含電荷儲存裝置之垂直串之多個列之一區塊之一部分(未展示)。該列包含一垂直串1302(包含串聯耦合之32個電荷儲存裝置1310)，且可包含多於或少於32個電荷儲存裝置1310。垂直串1302之中間之電荷儲存裝置1310未被展示，但為簡潔及清晰起見，由一虛線表示。垂直串1302包含在垂直串1302之一端之電荷儲存裝置1310之一者與一共用源極1320之間耦合之可為一n通道電晶體之一SGS電晶體1312。共用源極1320可包括(例如)通常摻雜之半導體材料及/或其他導電材料之一狹槽。在垂直串1302之另一端，可為一n通道電晶體之一SGD電晶體1330在電荷儲存裝置1310之一者與一第一資料線1340之間耦合。共用源極1320可耦合至一參考電壓Vss(例如接地電位)或一電壓源(例如一電荷泵電路，未展示)。因此，垂直串1302可具有與圖1中所示之垂直串100之元件相似或相同之元件。
列1300包含電荷儲存裝置之一垂直串1342，該垂直串1342包含 與垂直串1302相同之元件。垂直串1342之SGD電晶體1330耦合至與第一資料線1340分離之一第二資料線1344，且可位於一半導體構造中之第一資料線1340上。垂直串1342之SGS電晶體1312耦合至共用源極1320。列1300包含電荷儲存裝置之一垂直串1346，該垂直串1346包含與垂直串1302相同之元件。垂直串1346之SGD電晶體1330耦合至與第一資料線1340及第二資料線1344分離之一第三資料線1348。第三資料線1348可位於一半導體構造中之第二資料線1344上。垂直串1346之SGS電晶體1312耦合至共用源極1320。列1300包含電荷儲存裝置之一垂直串1350，該垂直串1350包含與垂直串1302相同之元件。垂直串1350之SGD電晶體1330耦合至與其他資料線1340、1344及1348分離之一第四資料線1352。第四資料線1352可位於一半導體構造中之第三資料線1348上。垂直串1350之SGS電晶體1312耦合至共用源極1320。列1300包含各分別耦合至一單獨資料線1340、1344、1348及1352之四個垂直串1302、1342、1346及1350。垂直串1302、1342、1346及1350之SGD電晶體1330之一第一群組之控制閘極連接至一線1357以接收一第一信號。
列1300包含耦合至資料線1340、1344、1348及1352之各者之電荷儲存裝置之額外垂直串。電荷儲存裝置之一垂直串1360耦合至資料線1340、電荷儲存裝置之一垂直串1362耦合至資料線1344、電荷儲存裝置之一垂直串1364耦合至資料線1348且電荷儲存裝置之一垂直串1366耦合至資料線1352。垂直串1360、1362、1364及1366之各者包含與垂直串1302相同之元件。垂直串1360、1362、1364及1366之SGD電晶體1330之一第二群組之控制閘極連接至一線1367以接收與第一信號分離之一第二信號。
電荷儲存裝置之一垂直串1370耦合至資料線1340、電荷儲存裝置之一垂直串1372耦合至資料線1344、電荷儲存裝置之一垂直串1374 耦合至資料線1348且電荷儲存裝置之一垂直串1376耦合至資料線1352。垂直串1370、1372、1374及1376之各者包含與垂直串1302相同之元件。垂直串1370、1372、1374及1376之SGD電晶體1330之一第三群組之控制閘極連接至一線1377以接收與第一信號及第二信號分離之一第三信號。
電荷儲存裝置之一垂直串1380耦合至資料線1340、電荷儲存裝置之一垂直串1382耦合至資料線1344、電荷儲存裝置之一垂直串1384耦合至資料線1348且電荷儲存裝置之一垂直串1386耦合至資料線1352。垂直串1380、1382、1384及1386之各者包含與垂直串1302相同之元件。垂直串1380、1382、1384及1386之SGD電晶體1330之一第四群組之控制閘極連接至一線1387以接收與第一信號、第二信號及第三信號分離之一第四信號。
列1300中之垂直串1302及1342至1386之全部耦合至共用源極1320。垂直串1302及1342至1386之各者中之相同位置中之電荷儲存裝置1310使其等控制閘極耦合至相同存取線(未展示)以接收相同信號。垂直串1302及1342至1386之SGS電晶體1312之全部使控制閘極耦合至相同選擇線1392以接收相同信號。
如圖13中所示，SGD電晶體1330之控制閘極在垂直串之四個群組之各者中耦合在一起，該等四個群組為：包含垂直串1302、1342、1346及1350之第一群組；包含垂直串1360、1362、1364及1366之第二群組；包含垂直串1370、1372、1374及1376之第三群組及包含垂直串1380、1382、1384及1386之第四群組。每次可選擇該等四個群組之一者且在列1300中可同時程式化或讀取每個區塊之四個頁面之資料。在程式化或讀取操作期間在不增大功率消耗之情況下實現更長頁面大小。另外，可減小一半導體構造中之垂直串1302及1342至1386之間之間隔。
圖14係根據本發明之各種實施例之依一記憶體裝置1400之形式之一設備之一方塊圖。記憶體裝置1400耦合至一控制匯流排1404以接收控制信號線1405上之多個控制信號。記憶體裝置1400亦耦合至一位址匯流排1406以接收位址信號線1407上之位址信號A0至Ax且耦合至一資料匯流排1408以傳輸及接收資料信號。儘管經描繪為在單獨實體匯流排上被接收，然亦可在相同實體匯流排上多工傳輸及接收資料信號。記憶體裝置1400可耦合至一系統中之一處理器(未展示)。
記憶體裝置1400包含可按列及按行配置之記憶體單元之一或多個陣列1410。根據本發明之各種實施例，陣列1410之記憶體單元可為非揮發性記憶體單元(例如電荷儲存裝置，諸如浮動閘極電晶體或電荷捕獲電晶體)。記憶體裝置1400可為一NAND記憶體裝置。陣列1410可包含駐留於一單一晶粒上或多個晶粒上之作為記憶體裝置1400之部分之記憶體單元之多個庫及區塊。陣列1410中之記憶體單元可為SLC或MLC記憶體單元，或其之組合。根據本發明之各種實施例，陣列1410包含圖4中所示之電荷儲存裝置432之區塊400之一或多者。
一位址電路1412可鎖存位址信號線1407上接收之位址信號A0至Ax。可由一列解碼器1416及一行解碼器1418解碼位址信號A0至Ax以存取儲存於陣列1410中之資料。記憶體裝置1400可藉由使用一感測/快取電路1422中之感測裝置來感測陣列1410中之記憶體單元中之電壓或電流變化從而讀取陣列1410中之資料。感測/快取電路1422包含耦合至區塊400中之資料線之各者之一感測及鎖存電路1423以感測及鎖存圖4中所示之各自資料線442、444、446、448、462、464、466、468、482、484、486及488之一資料狀態。
一資料輸入及輸出(I/O)電路1426經由耦合至資料匯流排1408之外部(例如資料I/O)節點1428而實施雙向資料通信。根據本發明之各種實施例，I/O電路1426包含N個驅動器及接收器電路1440。記憶體裝置 1400包含經組態以支援記憶體裝置1400之操作(諸如將資料寫入陣列1410及/或自陣列1410抹除資料)之一控制器。控制器可包括(例如)一相同或不同晶粒(相較於包含陣列1410及/或記憶體裝置1400之其他組件之任何者或全部之晶粒)上之控制電路1442(例如經組態以實施一狀態機)。控制器可包括控制電路1442、韌體、軟體或以上之任何者或全部之組合。可經由N個信號線1446在感測/快取電路1422與I/Q電路1426之間轉移資料。尤其可使用控制器來實施圖9至圖12中所示之本發明之實施例。
各驅動器及接收器電路1440包含一驅動器電路1450。可(例如通過耦合至控制電路1442之控制邏輯電路1468)將控制信號提供至驅動器電路1450。控制邏輯電路1468可經由線1470及1472將控制信號提供至驅動器電路1450。
如比較習知記憶體裝置中所使用之構造，文中所描述之實施例可增大電荷儲存裝置之垂直串之一區塊中之可存取頁面大小。耦合至電荷儲存裝置之一區塊之各資料線可實現每次讀取或程式化區塊中之相對較大量之資料。耦合至區塊之額外資料線可在不增大歸因於區塊之存取線之活動之功率消耗之情況下實現同時讀取或程式化額外資料，此係因為在不參考被讀取或程式化之資料之數量之情況下針對一讀取或一程式化事件將存取線預充電。針對一讀取操作將額外資料線預充電，但資料線之電容小於存取線之電容，且由增大的頁面大小調整多個資料線所需之額外功率。此可導致實施文中所描述之機制之裝置之一顯著效能改良。
已將電荷儲存裝置之垂直串之區塊之實例結構及方法描述為特定實施例，但將明白可實現各種修改及變化。據此，說明書及圖式被視為具繪示性而無限制性意義。
提供本發明之摘要以遵守需要允許讀者快速確定技術發明之性 質之一摘要之37 C.F.R.§1.72(b)。主張理解將不用於解釋或限制申請專利範圍。另外，在以上【實施方式】中，可見出於使本發明簡單化之目的，在一單一實施例中將各種特徵分組在一起。本發明之此方法不被解釋為限制申請專利範圍。因此，以此方式將隨附申請專利範圍併入【實施方式】中，其中各申請項獨立為一單獨實施例。
400‧‧‧區塊
402‧‧‧垂直串
404‧‧‧垂直串
406‧‧‧垂直串
408‧‧‧垂直串
412‧‧‧垂直串
414‧‧‧垂直串
416‧‧‧垂直串
418‧‧‧垂直串
422‧‧‧垂直串
424‧‧‧垂直串
426‧‧‧垂直串
428‧‧‧垂直串
432‧‧‧電荷儲存裝置
434‧‧‧源極選擇閘極(SGS)電晶體
436‧‧‧單一共用源極
438‧‧‧汲極選擇閘極(SGD)電晶體
440‧‧‧第一列
442‧‧‧資料線
444‧‧‧資料線
446‧‧‧資料線
448‧‧‧資料線
460‧‧‧第二列
462‧‧‧資料線
464‧‧‧資料線
466‧‧‧資料線
468‧‧‧資料線
480‧‧‧第三列
482‧‧‧資料線
484‧‧‧資料線
486‧‧‧資料線
488‧‧‧資料線

Claims (40)

  1. 一種設備，其包括：記憶體單元之垂直串之複數個列，各垂直串包括各自複數個記憶體單元；及與垂直串之各列相關聯之各自複數個資料線，與一各自列相關聯之各資料線耦合至該各自列中之該等垂直串之至少一者。
  2. 如請求項1之設備，其中該等記憶體單元之至少一些包括電荷捕獲電晶體。
  3. 如請求項1之設備，其中該等記憶體單元之至少一些包括浮動閘極電晶體。
  4. 如請求項1之設備，其中各垂直串之該等記憶體單元與包括半導體材料之一各自支柱相關聯，且各垂直串進一步包括一各自源極選擇閘極電晶體及一各自汲極選擇閘極電晶體。
  5. 如請求項1之設備，其中垂直串之該等列包括記憶體單元之一區塊之一部分。
  6. 如請求項1之設備，其進一步包括耦合至該等垂直串之全部之一共用源極。
  7. 如請求項1之設備，其中垂直串之各列與至少四個各自資料線相關聯，其中該等至少四個各自資料線之各者位於一半導體構造之一不同層中。
  8. 如請求項1之設備，其中記憶體單元之垂直串之該複數個列包括垂直串之一第一列及垂直串之一第二列，其中垂直串之該第一列包括：一第一垂直串，其耦合至位於一第一層中之一第一資料線；一第二垂直串，其鄰近該第一垂直串且耦合至一第二資料 線，該第二資料線位於該第一資料線上之一第二層中；一第三垂直串，其鄰近該第二垂直串且耦合至一第三資料線，該第三資料線位於該第二資料線上之一第三層中；及一第四垂直串，其鄰近該第三垂直串且耦合至一第四資料線，該第四資料線位於該第三資料線上之一第四層中。
  9. 如請求項8之設備，其中垂直串之該第二列包括：一第五垂直串，其鄰近該第一垂直串且耦合至一第五資料線；一第六垂直串，其鄰近該第五垂直串且耦合至一第六資料線；一第七垂直串，其鄰近該第六垂直串且耦合至一第七資料線；及一第八垂直串，其鄰近該第七垂直串且耦合至一第八資料線。
  10. 如請求項9之設備，其中該第五資料線位於該第一層中、該第六資料線位於該第二層中、該第七資料線位於該第三層中、且該第八資料線位於該第四層中。
  11. 如請求項10之設備，其中該第六垂直串鄰近該第二垂直串、該第七垂直串鄰近該第三垂直串、且該第八垂直串鄰近該第四垂直串。
  12. 如請求項11之設備，其中記憶體單元之垂直串之該複數個列包括垂直串之一第三列，該第三列包括：一第九垂直串，其鄰近該第五垂直串且耦合至一第九資料線；一第十垂直串，其鄰近該第九垂直串及該第六垂直串，該第十垂直串耦合至一第十資料線； 一第十一垂直串，其鄰近該第十垂直串及該第七垂直串，該第十一垂直串耦合至一第十一資料線；及一第十二垂直串，其鄰近該第十一垂直串及該第八垂直串，該第十二垂直串耦合至一第十二資料線，其中該第九資料線位於該第一層中、該第十資料線位於該第二層中、該第十一資料線位於該第三層中，且該第十二資料線位於該第四層中。
  13. 如請求項12之設備，其中垂直串之該第一列進一步包括：一第十三垂直串，其鄰近該第四垂直串且耦合至該第一資料線；一第十四垂直串，其鄰近該第十三垂直串且耦合至該第二資料線；一第十五垂直串，其鄰近該第十四垂直串且耦合至該第三資料線；及一第十六垂直串，其鄰近該第十五垂直串且耦合至該第四資料線。
  14. 如請求項12之設備，其中：該第一垂直串、該第五垂直串及該第九垂直串與一第一汲極選擇閘極相關聯；該第二垂直串、該第六垂直串及該第十垂直串與一第二汲極選擇閘極相關聯；該第三垂直串、該第七垂直串及該第十一垂直串與一第三汲極選擇閘極相關聯；且該第四垂直串、該第八垂直串及該第十二垂直串與一第四汲極選擇閘極相關聯。
  15. 如請求項12之設備，其進一步包括耦合至該複數個列之該等垂直串之全部之一共用源極。
  16. 如請求項8之設備，其中該設備經組態以每次執行關於該第一資料線、該第二資料線、該第三資料線及該第四資料線之僅一者之一操作。
  17. 如請求項8之設備，其中該設備經組態以同時執行關於該第一資料線、該第二資料線、該第三資料線及該第四資料線之至少兩者之一操作。
  18. 如請求項17之設備，其中該設備經組態以同時執行關於該第一資料線、該第二資料線、該第三資料線及該第四資料線之一操作。
  19. 如請求項8之設備，其中該設備經組態以選擇性執行每次關於該第一資料線、該第二資料線、該第三資料線及該第四資料線之僅一者或同時關於該第一資料線、該第二資料線、該第三資料線及該第四資料線之至少二者之一操作。
  20. 如請求項19之設備，其中該操作包括一程式化操作。
  21. 如請求項19之設備，其中該操作包括一讀取操作。
  22. 如請求項1之設備，其中與垂直串之一各自列相關聯之各資料線位於垂直串之該各自列之上。
  23. 如請求項1之設備，其中與垂直串之一各自列相關聯之各資料線位於垂直串之該各自列之下。
  24. 一種設備，其包括：各自複數個資料線，其等與電荷儲存裝置之一區塊中之電荷儲存裝置之垂直串之各列相關聯，該區塊包括垂直串之複數個該等列，與一各自列相關聯之各資料線耦合至垂直串之該各自列中之該等垂直串之至少一者；及一共用源極，其耦合至該區塊之該等垂直串之全部。
  25. 如請求項24之設備，其中各垂直串進一步包括： 在各自複數個該等電荷儲存裝置與該等資料線之一各自一者之間耦合之一各自汲極選擇閘極電晶體，以將該垂直串耦合至該各自資料線且以選擇該垂直串；及在該垂直串與該共用源極之間耦合之一各自源極選擇閘極電晶體，以實質上控制該垂直串與該共用源極之間之導電。
  26. 如請求項24之設備，其中該等電荷儲存裝置之至少一些包括多層級電荷儲存裝置。
  27. 如請求項24之設備，其中該設備包括一系統。
  28. 如請求項24之設備，其中該設備包括一記憶體裝置。
  29. 如請求項28之設備，其中該記憶體裝置包括一非與(NAND)記憶體裝置。
  30. 一種設備，其包括：資料線之複數個層，其等與電荷儲存裝置之垂直串之一區塊相關聯，各垂直串耦合至該等資料線之一各自一者；及一共用源極，其耦合至該區塊之該等垂直串之全部。
  31. 如請求項30之設備，其中各垂直串包括：在各自複數個該等電荷儲存裝置與該等資料線之該各自一者之間耦合之一各自汲極選擇閘極電晶體，以將該垂直串耦合至該各自資料線且以選擇該垂直串；及在該垂直串與該共用源極之間耦合之一各自源極選擇閘極電晶體，以實質上控制該垂直串與該共用源極之間之導電。
  32. 如請求項31之設備，其中：該等垂直串按列配置，各列包括複數個該等垂直串；且各列中之該等垂直串之各者之該汲極選擇閘極電晶體之一控制閘極經耦合以接收一信號，該信號與待由該列中之其他汲極選擇閘極電晶體之控制閘極接收之信號分離。
  33. 如請求項31之設備，其中：該等垂直串按列配置，各列包括複數個該等垂直串；且針對各列，該等汲極選擇閘極電晶體之一第一群組之控制閘極耦合在一起以接收一第一信號，且該等汲極選擇閘極電晶體之一第二群組之控制閘極耦合在一起以接收與該第一信號分離之一第二信號。
  34. 如請求項33之設備，其中針對各列：複數個該等汲極選擇閘極電晶體耦合至與該列相關聯之各資料線；與該等汲極選擇電晶體之該第一群組相關聯之各垂直串耦合至與該列相關聯之該等資料線之一不同一者；且與該等汲極選擇電晶體之該第二群組相關聯之各垂直串耦合至與該列相關聯之該等資料線之一不同一者。
  35. 如請求項34之設備，其中針對各列：該等汲極選擇閘極電晶體之一第三群組之控制閘極耦合在一起以接收與該第一信號及該第二信號分離之一第三信號；且與該等汲極選擇電晶體之該第三群組相關聯之各垂直串耦合至與該列相關聯之該等資料線之一不同一者。
  36. 如請求項30之設備，其進一步包括耦合至該等資料線之各者之一感測電路以感測該等資料線。
  37. 如請求項30之設備，其中該區塊中之鄰近垂直串耦合至不同資料線。
  38. 如請求項30之設備，其中：該等垂直串按列配置於電荷儲存裝置之垂直串之該區塊中；且該等資料線之該複數個層與電荷儲存裝置之垂直串之各列相 關聯，各垂直串耦合至與包含該垂直串之該列相關聯之資料線之該等層中之該等資料線之一各自一者。
  39. 如請求項30之設備，其中該各垂直串透過一各自接觸件及一各自接觸墊耦合至該等資料線之該各自一者。
  40. 如請求項39之設備，其中：各資料線包括鋁及銅之至少一者；各接觸件包括鎢；且各接觸墊包括鋁及銅之至少一者。
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