KR101681859B1 - 3d 메모리에서의 서브-블록 디코딩 - Google Patents

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Abstract

일부 실시예들은 메모리 셀들의 블록들과 연관된 장치들 및 방법들에 관한 것이다. 메모리 셀들의 블록들은 메모리 셀들의 2개 이상의 서브-블록들을 포함할 수 있다. 서브-블록들은 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 포함하는 메모리 셀들의 수직 스트링을 포함할 수 있다. 장치는 2개 이상의 드레인 선택 라인들을 포함할 수 있으며, 2개 이상의 드레인 선택 라인들 중 제 1 드레인 선택 라인은 제 1 블록의 제 1 서브-블록의 드레인 선택 트랜지스터 및 제 2 블록의 제 1 서브-블록의 드레인 선택 트랜지스터에 커플링된다. 장치의 제 2 드레인 선택 라인은 제 1 블록의 제 2 서브-블록의 드레인 선택 트랜지스터 및 제 2 블록의 제 2 서브-블록의 드레인 선택 트랜지스터에 커플링될 수 있다. 다른 장치들 및 방법들이 설명된다.

Description

3D 메모리에서의 서브-블록 디코딩{SUB-BLOCK DECODING IN 3D MEMORY}
본 출원은 2013년 2월 28일에 출원된 미국 출원번호 제13/781,016호의 우선권을 주장하며, 이 출원은 그 전체가 인용에 의해 본원에 통합된다.
플래시 메모리와 같은 메모리 디바이스들은 컴퓨터들 및 많은 전자 제품들에 광범위하게 사용된다. 일부 메모리 디바이스들은 메모리 컴포넌트들의 3-차원(3D) 블록들을 형성하기 위하여 수직으로 적층된 메모리 셀들을 포함할 수 있다. 상당히 많은 수의 메모리 셀들이 수직으로 적층됨에 따라, 2차원 디바이스들에 스택(stack)들을 커플링하는 것 (예를들어, 전기적으로 연결하는 것)이 점점 더 어렵게 될 수 있다. 블록 크기는 라우팅 및 개선된 연결성을 위한 더 많은 공간을 허용하도록 비교적 크게 만들어질 수 있다. 그러나, 블록 크기를 증가시키는 것은 증가된 메모리 소거 시간과 증가된 메모리 단편화(memory fragmentation)로 이어질 수 있다.
일부 실시예들은 예로서 예시되며 첨부 도면의 도면들로 제한되지 않으며, 도면들에서,
도 1은 일부 실시예들에 따른, 메모리 셀들의 수직 스트링들의 하나 이상의 블록들 형태의 장치의 전기 개략도이며;
도 2는 일부 실시예들에 따른, 수직 스트링의 반도체 구성의 단면도이며;
도 3은 본 발명의 다양한 실시예들에 따른, 드레인 선택 게이트(SGD) 연결들의 블록도이며;
도 4a 및 도 4b는 일부 실시예들에 따른, 서브-블록 및 블록 선택 및 해제 트랜지스터들에 대한 구현예들의개략도들이며;
도 5는 일부실시예들에 따른 메모리 시스템의 블록도이며;
도 6은 일부 실시예들에 따른 메모리 디바이스 형태의 장치의 블록도이며; 그리고
도 7 - 도 8은 일부 실시예들에 따른 방법들의 흐름도들이다.
본 발명의 다양한 실시예들에 따라, 데이터를 저장하도록 프로그램될 수 있고 및/또는 데이터가 판독될 수 있는 전하 저장 디바이스들, 저항 가변 디바이스들, 또는 다른 디바이스들을 포함하는 것들과 같은 메모리 셀들의 블록은 NOT AND(NAND) 메모리 디바이스와 같은 메모리 디바이스에서 메모리 셀들의 블록으로서 기능을 할 수 있다. 메모리 셀들은 3차원 방식으로 배열될 수 있다.
도 1은 메모리 디바이스(100) 형태의 장치의 블록도를 도시한다. 메모리 디바이스(100)는 2개 이상의 블록들(110-1 내지 110-n)을 포함할 수 있다. 각각의 블록(110-1 내지 110-n)은 2개 이상의 서브-블록들(120-1 내지 120-n)을 포함할 수 있다. 2개 이상의 서브-블록들(120-1 내지 120-n)은 각각 수직 스트링(130)을 포함할 수 있다. 수직 스트링(130)은 다수의 메모리 셀들(132-0 내지 132-15)을 포함할 수 있다. 예시적인 예에서, 수직 스트링(130)은 16개의 메모리 셀들을 포함한다. 그러나, 수직 스트링(130)이 임의의 수의 메모리 셀들을 포함할 수 있다는 것이 이해될 것이다. 메모리 셀들(132-0 내지 132-15)은 직렬로 커플링될 수 있다.
수직 스트링(130)은 소스 선택 게이트(SGS) 트랜지스터(140-1)를 포함할 수 있으며, 소스 선택 게이트(SGS) 트랜지스터는 또한 때때로 본원에서 "소스 선택 트랜지스터"로 지칭된다. SGS 트랜지스터(140-1)는 수직 스트링(130)의 한 단부에 있는 메모리 셀들(132-0) 중 하나의 메모리 셀과 공통 소스(145) 사이에 커플링된 n-채널 트랜지스터일 수 있다. 공통 소스(145)는 예를들어 보통의 정도로 도핑된 반도체 물질 및/또는 다른 전도성 물질의 슬롯을 포함할 수 있다. 수직 스트링(130)의 다른 단부에서, 본원에서 때때로 "드레인 선택 트랜지스터"로도 지칭되는 드레인 선택 게이트(SGD) 트랜지스터(150-1)는 메모리 셀들(132-15) 중 하나의 메모리 셀과 데이터 라인(예를들어, 비트 라인)(155) 사이에 커플링된 n-채널 트랜지스터일 수 있다.
라인들(160-0 내지 160-15)은 메모리 디바이스(100)의 액세스 라인들(예를들어, 워드 라인들)의 부분을 형성할 수 있다. 워드 라인들(160-0 내지 160-1)은 블록의 대응 서브-블록들의 대응 메모리 셀들을 통해 공유될 수 있다. 예를들어, 워드 라인(160-15)은 서브-블록(120-1)의 메모리 셀들(132-15), 서브-블록(120-2)의 메모리 셀들(134-15) 및 서브-블록(120-3)의 메모리 셀들(136-15)에 의해 공유될 수 있다. 유사하게, 워드 라인(160-14)은 서브-블록(120-1)의 메모리 셀들(132-14), 서브-블록들(120-2)의 메모리 셀들(134-14) 및 서브-블록(120-3)의 메모리 셀들(136-14)에 의해 공유될 수 있다.
공통 소스(145)는 기준 전압 Vss(예를들어, 접지 전압) 또는 전압 소스(예를들어, 전하 펌프 회로, 도신 안됨)에 선택적으로 커플링될 수 있다. 2개의 엘리먼트들이 서로 직접 전기적 접촉 상태(electrical contact)에 있을 때 2개의 엘리먼트들은 직접 커플링되거나, 또는 2개의 엘리먼트들이 하나 이상의 도체들, 반도체들 또는 간접적으로 커플링된 엘리먼트들 사이에서 전류의 전도를 가능하게 하는 다른 엘리먼트들에 의해 분리될 때 2개의 엘리먼트들은 간접적으로 커플링된다. 예를들어, 서로 직접 전기적 접촉상태에 있는 2개의 엘리먼트들은 전도성 엘리먼트들을 개입시키지 않고 접합(junction)을 을 통해 전자들 또는 홀들의 흐름(flow)을 가능하게 하는 접합(예를들어, p-n 접합)에서 물리적으로 접촉 할 수 있다.
각각의 메모리 셀(132-0 내지 132-15)은 예를들어플로팅게이트 트랜지스터 또는 전하 트랩 트랜지스터를 포함할 수 있으며, 단일 레벨 메모리 셀 또는 다중레벨 메모리 셀일 수 있다. 메모리 셀들(132-0 내지 132-15), SGS 트랜지스터(140-1) 및 SGD 트랜지스터(150-1)는 자신들의 개별 제어 게이트들 상의 신호들에 의해 제어된다.
SGS 트랜지스터(140-1)는 수직 스트링(130)과 공통 소스(145) 사이의 전도를 제어하기 위하여 SGS 트랜지스터(140-1)를 제어하는 신호를 수신한다. SGD 트랜지스터(150-1)는 SGD 트랜지스터(150-1)를 제어하는 신호를 수신하여, SGD 트랜지스터(150-1)가 수직 스트링(100)을 선택하거나 또는 해제하는데 사용될 수 있다. 수직 스트링(100)은 NAND 메모리 디바이스와 같은 메모리 디바이스(11)의 블록(110-1)에서 메모리 셀들의 다수의 수직 스트링들 중 하나일 수 있다.
각각의 블록(110-1 내지 110-n)은 소스 선택 라인(170-1 내지 170-n)을 각각 포함할 수 있다. 제 1 소스 선택 라인(170-1)은 제 1 서브-블록(120-1)의 SGS 트랜지스터(140-1)에, 제 2 서브-블록(120-2)의 SGS 트랜지스터(140-2)에 그리고 제 1 블록(110-1)의 각각의 다른 SGS 트랜지스터에 커플링될 수 있다. 유사하게, 제 2 소스 선택 라인(170-2)은 제 1 서브-블록(120-4)의 SGS 트랜지스터(140-4)에, 제 2 서브-블록(120-5)의 SGS 트랜지스터(140-5)에 그리고 제 2 블록(110-2)의 각각의 다른 SGS 트랜지스터에 커플링될 수 있다.
도 2는 다양한 실시예들에 따라 도 1에 도시된 2개 이상의 수직 스트링들(130) 중의 하나의 수직 스트링(130)의 반도체 구성의 단면도이다. 메모리 셀들(132-0 내지 132-15), SGS 트랜지스터(140) 및 SGD 트랜지스터(130)는 반도체 물질의 필러(pillar)(210)를 적어도 부분적으로 둘러싼다(예를들어, 완전히 둘러싸거나 또는 부분적으로 둘러싼다). 필러(210)는 p형 폴리실리콘을 포함할 수 있으며, 메모리 셀들(132-0 내지 132-15), SGS 트랜지스터(140) 및 SGD 트랜지스터(120-1)에 대한 채널이다. 메모리 셀들(112), SGS 트랜지스터(120) 및 SGD 트랜지스터(130)는 필러(210)와 연관된다. 필러(210)는 n+ 형 폴리실리콘을 포함하는 소스 캡(220)과 n+ 형 폴리실리콘을 포함하는 드레인 캡(230) 사이에서 연장된다. 수직 스트링(100)의 메모리 셀들(112)은 필러(210)의 수직 길이(extent)를 따르는 반도체 구성의 상이한 티어(tier)들에 배치되어 메모리 셀들의 "수직" 스트링으로서 수직 스트링(100)을 형성한다. 소스 캡(220)은 필러(210)와 전기적 접촉 상태에 있으며, 필러(210)와 p-n 접합을 형성한다. 드레인 캡(230)은 필러(210)와 전기적 접촉 상태에 있으며, 필러(210)와 p-n 접합을 형성한다. 소스 캡(220)은 필러(210)에 대한 소스이며, 드레인 캡(230)은 필러(210)에 대한 드레인이다. 소스 캡(220)은 공통 소스(145)에 커플링된다. 드레인 캡(230)은 데이터 라인(155)에 커플링된다.
(예를들어) 3D 디바이스들의 워드 라인들(160-1 및 160-15)이 수직으로 적층됨에 따라, 평면, 예를들어 2-차원(2D) 실리콘 디바이스들에 워드 라인들을 커플링하는 것이 점점 더 어렵게 될 수 있다. 예를들어, 메모리 셀들에 액세스하기 위하여 사용되는 스트링 드라이버들(도신 안됨)에 워드 라인들을 커플링하는 것이 어렵게 될 수 있다.
일부 종래의 3D 메모리 시스템들에서, 예를들어 스트링 드라이버에 대한 증가된 라우팅들 및 증가된 연결들을 허용하기 위한 이용가능한 레이아웃 공간을 증가시키기 위해서 다수의 서브-블록들이 도입된다. 블록의 서브-블록들은 동일 그룹의 워드 라인들, 동일한 소스 선택(SGS) 라인 및 동일한 데이터 라인 및 공통 소스를 공유할 수 있다. 블록의 서브-블록들은 개별 드레인 선택(SGD) 라인들을 각각 가질 수 있다(여기서, 특정 서브-블록의 SGD 트랜지스터들은 SGD 라인들의 개별 라인에 커플링된다). 그러나, 서브-블록들의 수를 증가시킴으로써, 블록 크기가 증가될 수 있다. 따라서, 블록들을 소거하기 위한 시간이 증가될 수 있다. 게다가, 메모리는 블록의 크기가 증가할수록 더 쉽게 단편화될 수 있다.
많은 실시예들이 메모리 디바이스(100)에서 사용되는 라우팅들의 수를 감소시키기 위해 제공된다. 서브-블록들의 수를 증가시켜서 이용가능한 레이아웃 공간을 증가시키는 것보다 오히려, 많은 실시예들은 3D 메모리 디바이스(100)에 동일한 수의 서브-블록들을 유지한다. 따라서, 일부 실시예들에서, 서브-블록들의 수는 비교적 적게 유지될 수 있다. 따라서, 대부분의 실시예들에 따른 메모리 디바이스들(100)은 감소된 블록 소거 시간들 및 감소된 메모리 단편화를 제공할 수 있다.
예시적인 실시예들은 개별 SGD 라인들의 수를 감소시킴으로써 라우팅들의 수를 감소시킬 수 있다. 일부 2차원(2D) 메모리 시스템들은 개별 SGD 라인들의 수를 감소시켜서 전체 칩 크기를 감소시킬 수 있다. 그러나, 대조적으로, 3D 메모리 시스템들에 대한 예시적인 실시예들은 작은 블록 크기들이 유지될 수 있도록 개별 SGD 라인들의 수를 감소시킬 수 있다.
도 1를 다시 참조하면, 일부 실시예들이드레인 선택(SGD) 라인들(165-0 내지 160-n)을 제공한다는 것을 알 수 있다. 드레인 선택 라인(165-0)은 제 1 블록(110-1)의 제 1 서브-블록(120-1)의 SGD 트랜지스터(150-1)에, 제 2 블록(110-2)의 제 1 서브-블록(120-4)의 SGD 트랜지스터(150-4)에 그리고 n-번째 블록(110-n)의 제 1 서브-블록(120-7)의 SGD 트랜지스터(150-7)에 뿐만아니라 제 2 블록(110-2)과 n-번째 블록(110-n) 사이의 임의의 블록들의 다른 제 1 서브-블록들의 SGD 트랜지스터들(도시 안됨)에 커플링될 수 있다. 유사하게, 제 2 드레인 선택 라인(165-1)은 제 1 블록(110-1)의 제 2 서브-블록(120-2)의 SGD 트랜지스터(150-2)에, 제 2 블록(110-2)의 제 2 서브-블록(120-5)의 SGD 트랜지스터(150-5)에 그리고 n-번째 블록들(110-n)의 제 2 서브-블록(120-8)의 SGD 트랜지스터(150-8)에 뿐만아니라 제 2 블록(110-2)과 n-번째 블록(110-n) 사이의 임의의 블록들의 다른 제 2 서브-블록들의 SGD 트랜지스터들(도시 안됨)에 커플링될 수 있다. 다시 말해서, 드레인 선택 라인은 메모리 디바이스의 블록들 그룹내의 각각의 블록의 대응 서브-블록들의 SGD 트랜지스터들에 커플링될 수 있다. 도 3과 관련하여 하기에서 설명되는 바와같이, 메모리 디바이스(100)의 블록들의 다른 또는 후속 그룹들은 드레인 선택 라인들을 유사하게 공유할 수 있다.
도 3은 예시적인 실시예들에 따라 그리고 앞에서 설명된 바와같이, 드레인 선택 라인들을 공유하는 블록들의 그룹들(310-1 내지 310-n)의 블록도이다. 그룹(310-1)의 블록들(320-1 내지 320-n)은 드레인 선택 라인(300-1)을 공유한다. 그룹(310-2)의 블록들(322-1 내지 322-n)은 드레인 선택 라인들(300-2)을 공유한다. 유사하게, 그룹(310-n)의 블록들(324-1 내지 324-n)은 드레인 선택 라인들(300-n)을 공유한다.
도 4a 및 도 4b에 도시된 바와같이, 예시적인 실시예에서, 2개의 트랜지스터들이 블록들의 그룹에 의해 공유되는 각각의 SGD 라인과 연관될 수 있으며 2개의 트랜지스터들은 블록들 그룹의 각각의 블록과 연관될 수 있다. 예를들어, 도 4a에서, 서브-블록 선택 트랜지스터 blken는 blken 트랜지스터의 바이어스 전압으로SGD 라인을 바이어싱하기 위하여 블록들의 그룹에 의해 공유되는 대응하는 SGD 라인을 선택하도록 에너지가 인가될 수 있다. 서브-블록 해제 트랜지스터 blken_는 블록들 그룹에 의해 공유되는 대응하는 SGD 라인을 해제하도록 에너지가 인가될 수 있다. 예시적인 예에서, 해제된 SGD 라인은 접지로 바이어싱될 수 있다.
유사하게, 도 4b에서, 제 1 블록에 대한 블록 선택 트랜지스터 blken는 제 1 블록의 SGS 라인을 선택하도록 에너지가 인가될 수 있으며 따라서 blken의 바이어스 전압으로 제 1 블록의 SGS 라인을 바이어싱할 수 있으며, 다른 블록들에 대한 블록 해제 트랜지스터들 blken_은 다른 블록들을 해제하도록 에너지가 인가될 수 있다. 해제된 SGS 라인들은 도 4b에 도시된 바와같이, 해제 바이어스로 바이어싱될 수 있다. 대안적으로, 해제된 SGS 라인들은 도 4a에 도시된 해제된 SGD 라인들의 경우와 유사하게 접지로 바이어싱될 수 있다. 게다가, 해제된 SGD 라인들은 도 4b에 도시된 해제된 SGS 라인들의 경우에 유사하게 해제 바이어스로 바이어싱될 수 있다.
예시적인 실시예들에서 사용되는 트랜지스터들의 전체 수는 이러한 종래의 시스템들에서 사용되는 트랜지스터들의 전체 수에 비하여 감소될 수 있다. 예를들어, 적어도 하나의 실시예에서, SGD들을 선택하기 위한 드레인 선택 라인들은 4개의 블록들 사이에서 공유될 수 있으며, 4개의 블록들이 블록들의 그룹을 구성한다. 따라서, 서브-블록 선택 및 해제 트랜지스터들(blken 및 blken_, 도 4a)의 하나의 세트는 대응하는 다수의 서브-블록들의 다수의 대응하는 SGD들을 선택 및 해제하기 위하여 사용될 수 있다. 따라서, 예시적인 예에서, 서브-블록 선택 트랜지스터들의 수 및/또는 서브-블록 해제 트랜지스터들의 수는 종래의 시스템들에 비하여 4배 감소된다. 다른 예시적인 실시예들은예를들어 2개, 8개, 또는 16개 블록들의 그룹들로 블록들을 그룹핑할 수 있다. 따라서, 서브-블록 선택 트랜지스터들의 수 및/또는 서브-블록 해제 트랜지스터들의 수는 이들 예시적인 실시예들에서 각각 2배, 8배 및 16배 감소될 것이다.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 디바이스(500)의 형태의 장치의 블록도이다. 메모리 디바이스(500)는 제어 신호 라인들(505)을 통해 다수의 제어 신호들을 수신하기 위하여 제어 버스(504)에 커플링될 수 있다. 메모리 디바이스(500)는 어드레스 신호 라인들(507)을 통해 어드레스 신호들 A0-Ax을 수신하기 위하여 어드레스 버스(506)에 그리고 데이터 신호들을 전송 및 수신하기 위하여 데이터 버스(508)에 추가로 커플링될 수 있다. 비록 개별 물리적 버스들을 통해 수신되는 것으로 도시될지라도, 데이터 신호들은 또한 동일한 물리적 버스를 통해 멀티플렉싱 및 수신될 수 있다. 메모리 디바이스(500)는 시스템에서 프로세서(도시안됨)에 커플링될 수 있다.
메모리 디바이스(500)는 행들 및 열들로 배열될 수 있는 메모리 셀들의 하나 이상의 어레이들(510)을 포함할 수 있다. 어레이(510)의 메모리 셀들은 본 발명의 다양한 실시예들에 따라 비-휘발성 메모리 셀들(예를들어, 전하 저장 디바이스들, 예를들어플로팅게이트 트랜지스터들 또는 전하 트랩 트랜지스터들)을 포함할 수 있다. 메모리 디바이스(500)는 NAND 메모리 디바이스일 수 있다. 메모리 디바이스는 3D NAND 메모리 디바이스일 수 있다. 어레이(510)는 메모리 디바이스(500)의 일부로서 단일 다이 또는 다수의 다이들상에 속하는 메모리 셀들의 다수의 뱅크들 및 블록들을 포함할 수 있다. 어레이(510)는 본 발명의 다양한 실시예들에 따라 블록들(110-1 내지 110-n)(도 1) 중 하나 이상을 포함할 수 있다. 어레이(510)는 블록들(110-1 내지 110-n)의 2개 이상의 그룹들을 포함할 수 있다.
데이터 입력 및 출력(I/O) 회로(526)는 데이터 버스(508)에 커플링된 외부(예를들어, 데이터 I/O) 노드들(528)을 통해 양방향 데이터 통신을 구현할 수 있다. I/O 회로(526)는 다양한 실시예들에 따라 N개의 드라이버 및 수신기 회로들(540)을 포함할 수 있다. 메모리 디바이스(500)는 어레이(510)에 데이터를 기록하고 그리고/또는 어레이(510)로부터 데이터를 소거하는 것과 같은, 메모리 디바이스(500)의 동작들을 지원하도록 구성되는 제어기를 포함할 수 있다. 제어기는 예를들어 메모리 디바이스(500)의 다른 컴포넌트들의 일부 또는 전부 및/또는 어레이(510)를 포함하는 다이와 동일하거나 또는 상이한 다이상에 (예를들어, 상태 머신(state machine)을 구현하도록 구성되는) 제어 회로소자(542)를 포함할 수 있다. 제어기는 제어 회로소자(542), 펌웨어, 소프트웨어 또는 이들의 일부 또는 전부의 조합들을 포함할 수 있다. 데이터는 N개의 신호 라인들(546)을 통해 감지/캐시 회로(522)와 I/O 회로(526) 사이에서 이동될 수 있다. 메모리 디바이스를 사용하는 동작들은 제어기를 사용하여 구현될 수 있다.
예시적인 실시예들에 따른 장치들을 사용하는 동작들이 도 6 - 도 8를 참조로 하여 예시된다. 도 6을 참조하면, 메모리 시스템(600)은 메모리 셀들의 복수의 블록들을 포함할 수 있다. 예시적인 예에서, 메모리 시스템(600)은 메모리 셀들(610-0 내지 610-3)의 4개의 블록들을 포함한다. 메모리 시스템(600)은 블록 선택 스위치(620), 및 대응하는 메모리 셀들에 커플링되는 글로벌(global) 워드 라인들(GWL0_0, GWL2_0, GWL0_1, GWL2_1, GWL0_15, GWL2_15, GWL1_0, GWL3_0, GWL1_1, GWL3_1, G2L1_15 및 GWL3_15)을 더 포함한다. 글로벌 워드 라인들은 각각의 블록(610-0 내지 610-3)의 로컬 워드 라인들에 커플링될 수 있다. 예시적인 예에서, 각각의 블록(610-0 내지 610-3)은 16개의 로컬 워드 라인들(LWL0 내지 LWL15)을 포함할 수 있다. 메모리 시스템(600)은 추가 컴포넌트들, 예를들어 메모리 시스템(100)(도 1)에 예시된 컴포넌트들을 포함할 수 있으며, 이들 컴포넌트들은 간략화 및 명확화를 위하여 도 6에서 생략되었다.
도 7은 예시적인 실시예들에 따라 메모리 셀에 액세스하기 위한 방법을 예시한다. 동작(700)에서, 제 1 전압이 액세스될 메모리 셀을 포함하는 블록들의 그룹에 대한 블록 선택 스위치(620)에 제공된다. 동작(710)에서, 제 2 전압이 블록들의 다른 그룹들에 대한 블록 선택 스위치들에 제공된다. 제 2 전압은 약 0 볼트일 수 있다. 동작(720)에서, 제 3 전압이 글로벌 워드 라인들의 제 1 세트 중 적어도 하나의 워드 라인에 제공된다. 글로벌 워드 라인들의 제 1 세트는 액세스될 메모리 셀 및/또는 액세스될 메모리 셀을 포함하는 블록에 대응할 수 있다. 동작(730)에서, 제 4 전압이 글로벌 워드 라인들의 제 2 세트에 제공된다. 글로벌 워드 라인들의 제 2 세트는 블록들의 그룹에서 선택되지 않은 블록들에 대응할 수 있다.
액세스될 메모리 셀을 포함하는 메모리 블록의 서브-블록들 각각의 소스 선택 트랜지스터들(도 1)은 대응하는 소스 선택 라인(도 1)을 통해 에너지가 인가될 수 있다. 액세스될 메모리 셀을 포함하는 서브-블록의 드레인 선택 트랜지스터(도 1)는 대응하는 드레인 선택 라인(도 1)을 통해 에너지가 인가될 수 있다.
다양한 실시예들에 따른, 판독, 기록 및 소거 동작들의 구현에 대한 추가 세부사항들이 이하에서 제공된다.
도 8을 참조하면, 메모리 셀들을 프로그래밍하기 위한 동작들에서, 전압 Vpgm_sw이 프로그래밍될 메모리 셀을 포함하는 블록들 그룹에 대한 블록 선택 스위치(620)에 제공될 수 있다(800). 동작(810)에서, 제 2 전압(예를들어, 약 0 볼트)은 프로그래밍될 메모리 셀을 포함하지 않는 블록들의 다른 그룹들에 대응하는 다른 블록 선택 스위치들(645)에 제공될 수 있다. 동작(820)에서, Vpgm전압이 프로그래밍될 메모리 셀에 대응하는 글로벌 워드 라인에 제공될 수 있다. 동작(830)에서, Vpass전압이 프로그래밍될 메모리 셀을 포함하는 블록의 다른 글로벌 워드 라인들에 제공될 수 있다. 동작(840)에서, 프로그래밍될 메모리 셀을 포함하지 않는 그룹의 블록들에 대한 글로벌 워드 라인들에 약 0 볼트가 제공될 수 있다. Vpgm 전압 및 Vpass 전압은 적어도 하나의 실시예에 따라 상이하다.
프로그래밍될 메모리 셀을 포함하는 서브-블록에 대응하는 드레인 선택 라인(도 1)은 그 서브-블록에 대응하는 서브-블록 선택 트랜지스터(도 4a)에 에너지를 인가함으로써 선택될 수 있다. 프로그래밍될 메모리 셀을 포함하지 않는 서브-블록들에 대응하는 드레인 라인들에 대한 서브-블록 해제 트랜지스터들에 에너지가 인가될 수 있다. 프로그래밍될 메모리 셀을 포함하는 블록에 대응하는 소스 선택 라인(도 1)은 개별 SGS에 대한 블록 선택 트랜지스터에 에너지를 인가함으로써 선택될 수 있다. 프로그래밍될 메모리 셀을 포함하지 않는 다른 블록들에 대응하는 소스 선택 라인들은 개별 소스 선택 라인들에 대한 블록 해제 트랜지스터들에 에너지를 인가함으로써 해제될 수 있다.
메모리 셀들을 판독하기 위한 동작들에서, 전압 Vpass _ sw이 판독될 메모리 셀을 포함하는 블록들의 그룹에 대한 블록 선택 스위치(620)에 제공될 수 있다. 판독될 메모리 셀을 포함하지 않는 블록들의 다른 그룹들에 대응하는 다른 블록 선택 스위치들에 약 0볼트가 제공될 수 있다. 판독될 메모리 셀을 포함하는 서브-블록에 대응하는 드레인 선택 라인(도 1)은 그 서브-블록에 대응하는 서브-블록 선택 트랜지스터(도 4a)에 에너지를 인가함으로써 선택될 수 있다. 판독될 메모리 셀을 포함하지 않는 서브-블록들에 대응하는 드레인 라인들에 대한 서브-블록 해제 트랜지스터들에 에너지가 인가될 수 있다. 판독될 메모리 셀을 포함하는 블록에 대응하는 소스 선택 라인(도 1)은 개별 SGS에 대한 블록 선택 트랜지스터에 에너지를 인가함으로써 선택될 수 있다. 판독될 메모리 셀을 포함하지 않는 다른 블록들에 대응하는 소스 선택 라인들은 개별 소스 선택 라인들에 대한 블록 해제 트랜지스터들에 에너지를 인가가함으로써 해제될 수 있다. Vwlrv 전압이 판독될 메모리 셀에 대응하는 글로벌 워드 라인에 제공될 수 있으며, Vpass 전압이 판독될 메모리 셀을 포함하는 블록의 다른 글로벌 워드 라인들에 제공될 수 있다. 판독될 메모리 셀을 포함하지 않는 그룹의 블록들에 대한 글로벌 워드 라인들에 약 0볼트가 제공될 수 있다. Vwlrv 전압 및 Vpass 전압은 적어도 하나의 실시예에서 상이하다.
메모리 셀들을 소거하기 위한 동작들에서, 소거 전압(예를들어, 3-4 볼트)이 소거될 메모리 셀을 포함하는 블록들의 그룹에 대한 블록 선택 스위치(620)에 제공될 수 있다. 소거될 메모리 셀을 포함하지 않는 블록들의 다른 그룹들에 대응하는 다른 블록 선택 스위치들(645)에 약 0볼트가 제공될 수 있다. 소거될 블록을 포함하는 블록들에 대한 공통 소스(145)(도 1)에 소거 전압이 제공될 수 있다. 소거될 블록에 커플링된 글로벌 워드 라인들에 약 0볼트가 제공될 수 있는 반면에, 그룹의 다른 블록들에 커플링된 글로벌 워드 라인들은 플로팅하도록 허용될 수 있다.
메모리 셀들의 수직 스트링들의 동작 블록들의 예시적인 구조물들 및 방법들은 특정 실시예들로서 설명되었으나, 본 개시내용을 읽고 이해한 후에 다양한 수정들 및 변경들이 이루어질 수 있다는 것이 당업자에게 명백하게 될 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다 오히려 예시적인 것으로 간주되어야 한다.
독자가 기술적 개시내용의 특징을 신속하게 확인할 수 있도록 하는 요약서를규정하는 37 C.F.R. §1.72(b)에 부합하도록 개시내용의 요약서가 제공된다. 요약서는 특허청구범위의 범주 또는 의미를 해석하거나 제한하는데 사용되지 않는다는 이해와 함께 조건하에 제출된다. 또한, 상술한 상세한 설명에서, 다양한 특징들이 개시내용을 간소화할 목적으로 단일 실시예에 함께 그룹화 된 것을 알 수 있을 것이다. 개시의 이러한 방법은 청구항을 제한하는 것으로 해석되어서는 안된다. 그러므로, 하기의 청구항들은 상세한 설명에 통합되어 각각의 청구항이 별개의 실시예로서 독립적이다.

Claims (30)

  1. 장치로서,
    제 1 블록 및 제 2 블록을 포함하는 메모리 셀들의 복수의 블록들 ―블록은 제 1 서브-블록 및 제 2 서브-블록을 포함하는 2개 이상의 서브-블록들을 포함하며, 서브-블록은 개별적인 복수의 메모리 셀들, 개별 소스 선택 트랜지스터 및 개별 드레인 선택 트랜지스터를 포함하는 메모리 셀들의 수직 스트링(vertical string)을 포함함 ―;
    제 1 드레인 선택 라인 및 제 2 드레인 선택 라인을 포함하는 2개 이상의 드레인 선택 라인들 ― 상기 제 1 드레인 선택 라인은 상기 제 1 블록의 상기 제 1 서브-블록의 상기 드레인 선택 트랜지스터에 커플링되며, 상기 제 1 드레인 선택 라인은 상기 제 2 블록의 상기 제 1 서브-블록의 상기 드레인 선택 트랜지스터에 커플링되며, 상기 제 2 드레인 선택 라인은 상기 제 1 블록의 상기 제 2 서브-블록의 상기 드레인 선택 트랜지스터에 커플링되며, 상기 제 2 드레인 선택 라인은 상기 제 2 블록의 상기 제 2 서브-블록의 상기 드레인 선택 트랜지스터에 커플링됨 ― ; 및
    선택 트랜지스터들 및 해제 트랜지스터들을 포함하는 복수의 트랜지스터들
    을 포함하며,
    제 1 선택 트랜지스터 및 제 1 해제 트랜지스터는 상기 제 1 드레인 선택 라인에 커플링되고, 제 2 선택 트랜지스터 및 제 2 해제 트랜지스터는 상기 제 2 드레인 선택 라인에 커플링되고, 상기 제 1 선택 트랜지스터는 제 1 시간에 선택 바이어스를 상기 제 1 드레인 선택 라인에 커플링하도록 구성되고, 상기 제 2 선택 트랜지스터는 상기 제 1 시간과는 상이한 제 2 시간에 상기 선택 바이어스를 상기 제 2 드레인 선택 라인에 커플링하도록 구성되고, 상기 제 1 해제 트랜지스터는 상기 제 2 시간에 해제 바이어스를 상기 제 1 드레인 선택 라인에 커플링하도록 구성되고, 상기 제 2 해제 트랜지스터는 상기 제 1 시간에 상기 해제 바이어스를 상기 제 2 드레인 라인에 커플링하도록 구성되는, 장치.
  2. 제 1 항에 있어서, 제 1 소스 선택 라인 및 제 2 소스 선택 라인을 포함하는 2개 이상의 소스 선택 라인들을 더 포함하며, 상기 제 1 소스 선택 라인은 상기 메모리 셀들의 상기 제 1 블록의 상기 제 1 서브-블록 및 상기 제 2 서브-블록의 상기 소스 선택 트랜지스터들에 커플링되며, 상기 제 2 소스 선택 라인은 상기 메모리 셀들의 상기 제 2 블록의 상기 제 1 서브-블록 및 상기 제 2 서브-블록의 상기 소스 선택 트랜지스터들에 커플링되는, 장치.
  3. 제 1 항에 있어서, 각각의 수직 스트링의 상기 메모리 셀들은 반도체 물질을 포함하는 개별 필러(pillar)와 연관되는, 장치.
  4. 제 1 항에 있어서, 메모리 셀들의 각각의 블록은 적어도 4개의 워드 라인들에 커플링되며, 상기 적어도 4개의 워드 라인들의 각각은 반도체 구성의 상이한 티어(tier)에 배치되는, 장치.
  5. 제 4 항에 있어서, 각각의 블록에 대하여,
    상기 제 1 서브-블록의 각각의 수직 스트링은 제 1 티어에 배치된 제 1 워드 라인 및 제 2 티어에 배치된 제 2 워드 라인에 커플링되며; 그리고
    상기 제 2 서브-블록의 각각의 수직 스트링은 상기 제 1 워드 라인 및 상기 제 2 워드 라인에 커플링되는, 장치.
  6. 제 1 항에 있어서, 상기 복수의 블록들의 각각에 속하는 각각의 수직 스트링에 커플링된 공통 소스를 더 포함하는, 장치.
  7. 장치로서,
    메모리 셀들의 제 1 블록 및 메모리 셀들의 제 2 블록을 포함하는 메모리 셀들의 복수의 블록들;
    2개 이상의 소스 선택 라인들;
    2개 이상의 드레인 선택 라인들;
    블록 선택 스위치 ― 상기 복수의 블록들의 각각의 블록은 2개 이상의 서브-블록들을 포함하며, 상기 2개 이상의 서브-블록들은 제 1 서브-블록 및 제 2 서브-블록을 포함하며, 각각의 서브-블록은 메모리 셀들의 수직 스트링을 포함하며, 각각의 수직 스트링은 개별적인 복수의 메모리 셀들, 개별 소스 선택 트랜지스터 및 개별 드레인 선택 트랜지스터를 포함하고,
    상기 2개 이상의 드레인 선택 라인들은 제 1 드레인 선택 라인 및 제 2 드레인 선택 라인을 포함하며, 상기 제 1 드레인 선택 라인은 상기 메모리 셀들의 복수의 블록들 중 메모리 셀들의 각각의 블록의 제 1 서브-블록의 상기 드레인 선택 트랜지스터에 커플링되며, 상기 제 2 드레인 선택 라인은 상기 메모리 셀들의 복수의 블록들 중 메모리 셀들의 각각의 블록의 제 2 서브-블록의 상기 드레인 선택 트랜지스터에 커플링됨 ― ; 및
    선택 트랜지스터들 및 해제 트랜지스터들을 포함하는 복수의 트랜지스터들
    을 포함하며,
    제 1 선택 트랜지스터 및 제 1 해제 트랜지스터는 상기 제 1 드레인 선택 라인에 커플링되고, 제 2 선택 트랜지스터 및 제 2 해제 트랜지스터는 상기 제 2 드레인 선택 라인에 커플링되고, 상기 제 1 선택 트랜지스터는 제 1 시간에 선택 바이어스를 상기 제 1 드레인 선택 라인에 커플링하도록 구성되고, 상기 제 2 선택 트랜지스터는 상기 제 1 시간과는 상이한 제 2 시간에 상기 선택 바이어스를 상기 제 2 드레인 선택 라인에 커플링하도록 구성되고, 상기 제 1 해제 트랜지스터는 상기 제 2 시간에 해제 바이어스를 상기 제 1 드레인 선택 라인에 커플링하도록 구성되고, 상기 제 2 해제 트랜지스터는 상기 제 1 시간에 상기 해제 바이어스를 상기 제 2 드레인 라인에 커플링하도록 구성되는, 장치.
  8. 제 7 항에 있어서, 상기 제 1 블록의 메모리 셀들의 각각의 수직 스트링의 대응하는 메모리 셀들에 커플링된 워드 라인들의 제 1 세트; 및
    상기 제 2 블록의 메모리 셀들의 각각의 수직 스트링의 대응하는 메모리 셀들에 커플링된 워드 라인들의 제 2 세트를 더 포함하는, 장치.
  9. 제 8 항에 있어서, 상기 워드 라인들의 제 1 세트의 워드 라인들 각각은 반도체 구성의 상이한 티어에 배치되며, 상기 워드 라인들의 제 2 세트의 워드 라인들 각각은 상기 반도체 구성의 상이한 티어에 배치되는, 장치.
  10. 제 8 항에 있어서, 상기 각각의 수직 스트링의 메모리 셀들은 반도체 물질을 포함하는 개별 필러와 연관되는, 장치.
  11. 제 7 항에 있어서, 상기 메모리 셀들의 복수의 블록들은 블록들의 제 1 그룹을 포함하며;
    상기 블록 선택 스위치는 상기 블록들의 제 1 그룹에 커플링되며; 그리고
    상기 장치는 블록들의 제 2 그룹에 커플링된 제 2 블록 선택 스위치를 더 포함하는, 장치.
  12. 제 7 항에 있어서, 제 1 소스 선택 라인 및 제 2 소스 선택 라인을 포함하는 2개 이상의 소스 선택 라인들을 더 포함하며, 상기 제 1 소스 선택 라인은 상기 메모리 셀들의 제 1 블록의 상기 소스 선택 트랜지스터들에 커플링되며, 상기 제 2 소스 선택 라인은 상기 메모리 셀들의 제 2 블록의 상기 소스 선택 트랜지스터들에 커플링되는, 장치.
  13. 제 7 항에 있어서, 상기 복수의 블록들의 각각에 속하는 각각의 수직 스트링에 커플링되는 공통 소스를 더 포함하는, 장치.
  14. 장치로서,
    제 1 메모리 블록의 메모리 셀들의 2개 이상의 수직 스트링들과 연관된 워드 라인들의 복수의 티어들 ― 상기 제 1 메모리 블록의 서브-블록은 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 포함하는 메모리 셀들의 수직 스트링을 포함함 ―;
    상기 제 1 메모리 블록의 서브-블록의 상기 드레인 선택 트랜지스터에 커플링된 드레인 선택 라인 - 상기 드레인 선택 라인은 제 2 메모리 블록의 서브-블록과 연관된 드레인 선택 트랜지스터에 추가로 커플링되며, 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록은 메모리 블록들의 그룹을 구성함 ― ; 및
    상기 드레인 선택 라인에 커플링된 서브-블록 선택 트랜지스터 및 서브-블록 해제 트랜지스터를 포함하는 복수의 트랜지스터들
    을 포함하며,
    상기 서브-블록 선택 트랜지스터는 제 1 시간에 선택 바이어스를 상기 드레인 선택 라인에 커플링하도록 구성되고, 상기 서브-블록 해제 트랜지스터는 상기 제 1 시간과는 상이한 제 2 시간에 해제 바이어스를 상기 드레인 선택 라인에 커플링하도록 구성되는, 장치.
  15. 제 14 항에 있어서, 상기 서브-블록 선택 및 해제 트랜지스터들은 상기 제 1 및 제 2 블록들에 의해 공유되는, 장치.
  16. 제 14 항에 있어서, 상기 메모리 블록들의 그룹은 메모리 블록들의 제 1 그룹을 포함하며, 상기 드레인 선택 라인은 제 1 드레인 선택 라인을 포함하며;
    상기 장치는,
    제 3 메모리 블록 및 제 4 메모리 블록을 포함하는 메모리 블록들의 제 2 그룹 ― 상기 제 3 메모리 블록의 서브-블록은 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 포함하는 메모리 셀들의 수직 스트링을 포함함 ―, 및
    상기 제 1 드레인 선택 라인과 상이한 제 2 드레인 선택 라인을 더 포함하며, 상기 제 2 드레인 선택 라인은 상기 제 3 메모리 블록의 상기 서브-블록의 상기 드레인 선택 트랜지스터에 커플링되며 상기 제 4 메모리 블록의 서브-블록과 연관된 드레인 선택 트랜지스터에 추가로 커플링되는, 장치.
  17. 제 14 항에 있어서, 상기 장치는 메모리 디바이스를 포함하는, 장치.
  18. 제 17 항에 있어서, 상기 장치는 NOT AND (NAND) 메모리 디바이스를 포함하는, 장치.
  19. 제 14 항에 있어서, 메모리 셀들의 하나의 수직 스트링과 연관된 상기 워드 라인들의 복수의 티어들 각각은 반도체 구성의 상이한 티어에 배치되는, 장치.
  20. 제 14 항에 있어서, 제 1 소스 선택 라인 및 제 2 소스 선택 라인을 포함하는 2개 이상의 소스 선택 라인들을 더 포함하며, 상기 제 1 소스 선택 라인은 상기 메모리 셀들의 제 1 블록의 서브-블록의 상기 소스 선택 트랜지스터에 커플링되며, 상기 제 2 소스 선택 라인은 상기 메모리 셀들의 제 2 블록의 서브-블록의 상기 소스 선택 트랜지스터에 커플링되는, 장치.
  21. 제 14 항에 있어서, 각각의 수직 스트링의 메모리 셀들은 반도체 물질을 포함하는 개별 필러와 연관되는, 장치.
  22. 메모리 셀들의 제 1 블록 및 제 2 블록을 포함하는 메모리 셀들의 복수의 블록들을 포함하는 장치에서 상기 메모리 셀들의 제 1 블록의 메모리 셀에 액세스하는 방법으로서,
    상기 제 1 블록 및 상기 제 2 블록은 블록들의 제 1 그룹에 포함되며, 상기 블록들의 제 1 그룹은 연관된 제 1 블록 선택 스위치를 가지며;
    상기 장치는 상기 제 1 블록에 커플링된 글로벌(global) 워드 라인들의 제 1 세트, 상기 제 2 블록에 커플링된 글로벌 워드 라인들의 제 2 세트 및 연관된 제 2 블록 선택 스위치를 가지는 블록들의 제 2 그룹을 더 포함하며;
    상기 방법은,
    상기 제 1 블록 선택 스위치에 제 1 전압을 제공하는 단계;
    상기 제 2 블록 선택 스위치에 제 2 전압을 제공하는 단계;
    제 1 로컬 워드 라인들에 커플링된 상기 글로벌 워드 라인들의 제 1 세트 중 적어도 하나의 글로벌 워드 라인에 제 3 전압을 제공하는 단계;
    제 2 로컬 워드 라인들에 커플링된 상기 글로벌 워드 라인들의 제 2 세트에 제 4 전압을 제공하는 단계;
    소스 선택 라인을 통해, 상기 메모리 셀들의 제 1 블록의 소스 선택 트랜지스터들을 턴온(turn on)하는 단계;
    드레인 선택 라인을 통해, 상기 메모리 셀이 속하는 상기 제 1 블록의 제 1 서브-블록의 드레인 선택 트랜지스터를 턴온하는 단계 ― 상기 드레인 선택 라인은 상기 메모리 셀들의 제 2 블록의 대응하는 제 1 서브-블록의 드레인 선택 트랜지스터를 턴온하도록 추가로 배열됨 ― ; 및
    상기 제 1 서브-블록의 드레인 선택 트랜지스터를 턴온하는 것과 실질적으로 동시에 상기 제 1 블록의 제 2 서브-블록 및 상기 제 2 블록의 대응하는 제 2 서브-블록의 해제 트랜지스터를 턴온하는 단계
    를 포함하는 메모리 셀들의 제 1 블록의 메모리 셀에 액세스하는 방법.
  23. 제 22 항에 있어서, 상기 글로벌 워드 라인들의 제 1 세트 중 적어도 하나의 글로벌 워드 라인에 상기 제 3 전압을 제공하는 단계는 상기 글로벌 워드 라인들의 제 1 세트 중 하나의 글로벌 워드 라인에 프로그램 전압을 제공하는 단계를 포함하는, 메모리 셀들의 제 1 블록의 메모리 셀에 액세스하는 방법.
  24. 제 23 항에 있어서, 상기 글로벌 워드 라인들의 제 1 세트 중 다른 글로벌 워드 라인들에, 상기 제 4 전압으로서, 패스(pass) 전압을 제공하는 단계를 더 포함하는, 메모리 셀들의 제 1 블록의 메모리 셀에 액세스하는 방법.
  25. 제 24 항에 있어서, 상기 글로벌 워드 라인들의 제 2 세트에 제 5 전압을 제공하는 단계를 더 포함하고, 상기 제 5 전압을 인가하는 단계는 상기 글로벌 워드 라인들의 제 2 세트에 0 볼트를 제공하는 단계를 포함하는, 메모리 셀들의 제 1 블록의 메모리 셀에 액세스하는 방법.
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