TWI496162B - 於三維記憶體中之子區塊解碼 - Google Patents

於三維記憶體中之子區塊解碼 Download PDF

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TWI496162B
TWI496162B TW103105953A TW103105953A TWI496162B TW I496162 B TWI496162 B TW I496162B TW 103105953 A TW103105953 A TW 103105953A TW 103105953 A TW103105953 A TW 103105953A TW I496162 B TWI496162 B TW I496162B
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Description

於三維記憶體中之子區塊解碼
記憶體器件(諸如快閃記憶體)廣泛用於電腦及諸多電子產品中。一些記憶體器件可包含經垂直堆疊以形成記憶體組件之三維(3D)區塊之記憶體胞。隨著更大數目個記憶體胞被垂直堆疊，將堆疊耦合(例如電連接)至二維器件會變得日益困難。可使區塊大小相對較大以允許更多空間用於佈線及改良之連接性。然而，增大區塊大小可導致增加之記憶體抹除時間及增加之記憶體片段化。
100‧‧‧記憶體器件
110-1至110-n‧‧‧區塊
120-1至120-n‧‧‧子區塊
130‧‧‧垂直串
132-0至132-15‧‧‧記憶體胞
134-0至134-15‧‧‧記憶體胞
136-0至136-15‧‧‧記憶體胞
140-1至140-6‧‧‧源極選擇閘極(SGS)電晶體
145‧‧‧共同源極
150-1至150-n‧‧‧汲極選擇閘極(SGD)電晶體
152-1至152-n‧‧‧汲極選擇閘極(SGD)電晶體
154-1至154-n‧‧‧汲極選擇閘極(SGD)電晶體
155‧‧‧資料線
160-0至160-15‧‧‧線/字線
165-0至165-n‧‧‧汲極選擇(SGD)線
170-1至170-n‧‧‧源極選擇(SGS)線
210‧‧‧支柱
220‧‧‧源極帽
230‧‧‧汲極帽
300-1至300-n‧‧‧汲極選擇線
310-1至310-n‧‧‧區塊群組
320-1至320-n‧‧‧區塊
322-1至322-n‧‧‧區塊
324-1至324-n‧‧‧區塊
500‧‧‧記憶體器件
504‧‧‧控制匯流排
505‧‧‧控制信號線
506‧‧‧位址匯流排
507‧‧‧位址信號線
508‧‧‧資料匯流排
510‧‧‧記憶體胞陣列
522‧‧‧感測/快取電路
526‧‧‧資料輸入及輸出(I/O)電路
528‧‧‧外部節點
540‧‧‧驅動器及接收器電路
542‧‧‧控制電路
546‧‧‧信號線
600‧‧‧記憶體系統
610-0至610-3‧‧‧記憶體胞區塊
620‧‧‧區塊選擇開關
645‧‧‧區塊選擇開關
700‧‧‧操作
710‧‧‧操作
720‧‧‧操作
730‧‧‧操作
800‧‧‧操作
810‧‧‧操作
820‧‧‧操作
830‧‧‧操作
840‧‧‧操作
在附圖之圖式中，以舉例而非限制方式繪示一些實施例，其中：圖1係根據一些實施例之呈記憶體胞之垂直串之一或多個區塊形式之一裝置之一電示意圖；圖2係根據一些實施例之一垂直串之一半導體建構之一橫截面圖；圖3係根據本發明之各種實施例之汲極選擇閘極(SGD)連接之一方塊圖；圖4A及圖4B係根據一些實施例之子區塊選擇及取消選擇電晶體及區塊選擇及取消選擇電晶體之實施方案之示意圖；圖5係根據一些實施例之一記憶體系統之一方塊圖；圖6係根據一些實施例之呈一記憶體器件形式之一裝置之一方塊圖；及 圖7至圖8係根據一些實施例之方法之流程圖。
根據本發明之各種實施例，記憶體胞之一區塊(諸如包括電荷儲存器件、電阻可變器件或其他器件(其可經程式化以儲存資料及/或可自其讀取資料)之記憶體胞)可用作一記憶體器件(諸如一反及(NAND)記憶體器件)中之記憶體胞之一區塊。可以三維方式配置記憶體胞。
圖l展示呈一記憶體器件100形式之一裝置之一方塊圖。記憶體器件100可包含兩個或兩個以上區塊110-1至110-n。各區塊110-1至110-n可包含兩個或兩個以上子區塊120-l至120-n。兩個或兩個以上子區塊120-1至120-n可各包括一垂直串130。垂直串130可包含某數目個記憶體胞132-0至132-15。在繪示性實例中，垂直串130包含16個記憶體胞。然而，應瞭解，垂直串130可包含任何數目個記憶體胞。記憶體胞132-0至132-15可串聯耦合。
垂直串130可包含一源極選擇閘極(SGS)電晶體140-l，其在本文中有時亦被稱為一「源極選擇電晶體」。SGS電晶體140-l可為耦合於垂直串130之一端處之一記憶體胞132-0與一共同源極145之間之一n通道電晶體。共同源極145可包括(例如)共同摻雜半導體材料及/或其他導電材料之一槽。在垂直串130之另一端處，一汲極選擇閘極(SGD)電晶體150-1(其在本文中有時亦被稱為一「汲極選擇電晶體」)可為耦合於一記憶體胞132-15與一資料線(例如位元線)155之間之一n通道電晶體。
線160-0至160-15可形成記憶體器件100之存取線(例如字線)之部分。可橫跨一區塊之對應子區塊中之對應記憶體胞而共用字線160-0至160-15。例如，字線160-15可由子區塊120-1之記憶體胞132-15、子區塊120-2之記憶體胞134-15及子區塊120-3之記憶體胞136-15共用。類似地，字線160-14可由子區塊120-1之記憶體胞132-14、子區塊120- 2之記憶體胞134-14及子區塊120-3之記憶體胞136-14共用。
共同源極145可選擇性耦合至一參考電壓VSS (例如接地電壓)或一電壓源(例如一電荷泵電路(圖中未展示))。兩個元件在其等彼此直接電接觸時直接耦合，或在其等由一或多個導體、半導體或其他元件(其等使一電流能夠在間接耦合元件之間傳導)分離時間接耦合。例如，彼此直接電接觸之兩個元件可在一接面(例如一p-n接面)處實體接觸，其能夠在不介入導電元件之情況下使電子或電洞能夠橫跨該接面流動。
各記憶體胞132-0至132-15可包括(例如)一浮動閘極電晶體或一電荷捕捉電晶體，且可為一單位階記憶體胞或一多位階記憶體胞。記憶體胞132-0至132-15、SGS電晶體140-1及SGD電晶體150-1由其等之各自控制閘極上之信號控制。
SGS電晶體140-1接收控制SGS電晶體140-1之一信號以控制垂直串130與共同源極145之間之傳導。SGD電晶體150-1接收控制SGD電晶體150-1之一信號，使得SGD電晶體150-1可用於選擇或取消選擇垂直串130。垂直串130可為一記憶體器件100(諸如一NAND記憶體器件)之一區塊110-1中之記憶體胞之多個垂直串之一者。
各區塊110-1至110-n可分別包含一源極選擇線170-1至170-n。一第一源極選擇線170-1可耦合至第一子區塊120-1中之SGS電晶體140-1、第二子區塊120-2中之SGS電晶體140-2及第一區塊110-1中之各其他SGS電晶體。類似地，一第二源極選擇線170-2可耦合至第一子區塊120-4中之SGS電晶體140-4、第二子區塊120-5中之SGS電晶體140-5及第二區塊110-2中之各其他SGS電晶體。
圖2係根據各種實施例之圖1中所展示之兩個或兩個以上垂直串130之一垂直串130之一半導體建構之一橫截面圖。記憶體胞132-0至132-15、SGS電晶體140-1及SGD電晶體150-1至少部分包圍(例如全部 包圍或部分包圍)半導體材料之一支柱210。支柱210可包括p型多晶矽且係記憶體胞132-0至132-15、SGS電晶體140-1及SGD電晶體150-1之一通道。記憶體胞132-0至132-15、SGS電晶體140-1及SGD電晶體150-1與支柱210相關聯。支柱210在包括n+型多晶矽之一源極帽220與包括n+型多晶矽之一汲極帽230之間延伸。垂直串130之記憶體胞132-0至132-15定位於沿支柱210之一垂直長度之該半導體建構之不同層中以因此形成垂直串130作為記憶體胞之一「垂直」串。源極帽220與支柱210電接觸且與支柱210形成一p-n接面。汲極帽230與支柱210電接觸且與支柱210形成一p-n接面。源極帽220係支柱210之一源極且汲極帽230係支柱210之一汲極。源極帽220耦合至共同源極145。汲極帽230耦合至資料線155。
由於3D器件中之(例如)字線160-1至160-15被垂直堆疊，所以將該等字線耦合至平面(例如二維(2D))矽器件會變得日益困難。例如，難以將該等字線耦合至用於存取記憶體胞之串驅動器(圖中未展示)。
在一些習知3D記憶體系統中，引入多個子區塊以增加可用佈局空間以提供至(例如)一串驅動器之增加佈線及增加連接。一區塊之子區塊可共用相同群組之字線、相同源極選擇(SGS)線及相同資料線與共同源極。一區塊之子區塊可各具有單獨汲極選擇(SGD)線(其中一特定子區塊之SGD電晶體耦合至該等SGD線之一各自者)。然而，區塊大小會因子區塊之數目增加而增大。相應地，會增加抹除區塊之時間。此外，記憶體會因區塊大小增大而變得更容易片段化。
諸多實施例用於減少用於記憶體器件100中之佈線之數目。並非藉由增加子區塊之數目而增加可用布局空間，諸多實施例在3D記憶體器件100中維持相同數目個子區塊。因此，在一些實施例中，可使子區塊之數目保持相對較低。因此，根據大多數實施例，記憶體器件100可提供減少之區塊抹除時間及減少之記憶體片段化。
實例性實施例可藉由減少單獨SGD線之數目而減少佈線之數目。 一些二維(2D)記憶體系統可減少單獨SGD線之數目以減小總晶片大小。然而，相比而言，3D記憶體系統之實例性實施例可減少單獨SGD線之數目，使得可維持小區塊大小。
再次參考圖1，由圖可見：一些實施例提供汲極選擇(SGD)線165-0至165-n。汲極選擇線165-0可耦合至第一區塊110-1之第一子區塊120-1中之SGD電晶體150-l、第二區塊110-2之第一子區塊120-4之SGD電晶體152-1及第n區塊110-n之第一子區塊120-7之SGD電晶體154-l、以及第二區塊110-2與第n區塊110-n之間之任何區塊(圖中未展示)之其他第一子區塊之SGD電晶體。類似地，一第二汲極選擇線165-l可耦合至第一區塊110-l之第二子區塊120-2之SGD電晶體150-2、第二區塊110-2之第二子區塊120-5之SGD電晶體152-2及第n區塊110-n之第二子區塊120-8之SGD電晶體154-2、以及第二區塊110-2與第n區塊110-n之間之任何區塊(圖中未展示)之其他第二子區塊之SGD電晶體。換言之，一汲極選擇線可耦合一記憶體器件中之一群組之區塊中之各區塊中之對應子區塊之SGD電晶體。記憶體器件100中之其他或後續群組之區塊可類似地共用汲極選擇線，如下文相對於圖3所描述。
如上文所描述且根據實例性實施例，圖3係共用汲極選擇線之區塊之群組310-l至310-n之一方塊圖。群組310-1中之區塊320-l至320-n共用汲極選擇線300-l。群組310-2中之區塊322-1至322-n共用汲極選擇線300-2。類似地，群組310-n中之區塊324-l至324-n共用汲極選擇線300-n。
如圖4A及圖4B中所展示，在一實例性實施例中，兩個電晶體可與由一群組之區塊共用之各SGD線相關聯且兩個電晶體可與該群組之區塊中之各區塊相關聯。例如，在圖4A中，可供能給一子區塊選擇電晶體blken以選擇由一群組之區塊共用之一對應SGD線以將該SGD 線偏壓至該blken電晶體之一偏壓電壓。可供能給一子區塊取消選擇電晶體blken_以取消選擇由該群組之區塊共用之該對應SGD線。在繪示性實例中，可將一經取消選擇之SGD線偏壓至接地。
類似地，在圖4B中，可供能給一第一區塊之一區塊選擇電晶體blken以選擇該第一區塊之SGS線，以藉此將該第一區塊之SGS線偏壓至該blken之一偏壓電壓，且可供能給其他區塊之區塊選擇電晶體blken_以取消選擇該等其他區塊。可將經取消選擇之SGS線偏壓至一未選擇偏壓，如圖4B中所展示。替代地，類似於圖4A中所展示之經取消選擇之SGD線之情況，可將經取消選擇之SGS線偏壓至接地。此外，類似於圖4B中所展示之經取消選擇之SGS線之情況，可將經取消選擇之SGD線偏壓至一未選擇偏壓。
用於實例性實施例中之電晶體之總數目可少於用於此等習知系統中之電晶體之總數目。例如，在至少一實施例中，可在四個區塊之間共用用於選擇SGD之汲極選擇線，其中該四個區塊構成一群組之區塊。相應地，一組子區塊選擇及取消選擇電晶體(圖4A之blken及blken_)可用於選擇及取消選擇對應多個子區塊之多個對應SGD。因此，在繪示性實例中，子區塊選擇電晶體之數目及/或子區塊取消選擇電晶體之數目可比習知系統減少1/4。其他實例性實施例可將區塊分成(例如)兩個、八個或十六個區塊之群組。因此，在此等實例性實施例中，子區塊選擇電晶體之數目及/或子區塊取消選擇電晶體之數目將分別減少1/2、1/8及1/16。
圖5係根據本發明之各種實施例之呈一記憶體器件500形式之一裝置之一方塊圖。記憶體器件500可耦合至一控制匯流排504以通過控制信號線505接收多個控制信號。記憶體器件500可進一步耦合至一位址匯流排506以接收位址信號線507上之位址信號A0至Ax且耦合至一資料匯流排508以發射及接收資料信號。雖然已將該等資料信號描繪 為在單獨實體匯流排上被接收，但亦可在相同實體匯流排上多工傳輸及接收該等資料信號。記憶體器件500可耦合至一系統中之一處理器(圖中未展示)。
記憶體器件500可包含可配置成列及行之記憶體胞之一或多個陣列510。根據本發明之各種實施例，陣列510之記憶體胞可包括非揮發性記憶體胞(例如電荷儲存器件，諸如浮動閘極電晶體或電荷捕捉電晶體)。記憶體器件500可為一NAND記憶體器件。記憶體器件可為一3DNAND記憶體器件。陣列510可包含駐留於作為記憶體器件500之部分之一單一晶粒或多個晶粒上之記憶體胞之多個記憶庫及區塊。根據本發明之各種實施例，陣列510可包含區塊110-1至110-n(圖1)之一或多者。陣列510可包含區塊110-1至110-n之兩個或兩個以上群組。
一資料輸入及輸出(I/O)電路526可通過耦合至資料匯流排508之外部(例如資料I/O)節點528實施雙向資料通信。根據各種實施例，I/O電路526可包含N個驅動器及接收器電路540。記憶體器件500可包含經組態以支援記憶體器件500之操作(諸如將資料寫入至陣列510及/或自陣列510抹除資料)之一控制器。該控制器可包括(例如)與包含陣列510及/或記憶體器件500之其他組件之任何者或全部之晶粒相同或不同之一晶粒上之控制電路542(例如，其經組態以實施一狀態機)。該控制器可包括控制電路542、韌體、軟體或以上各者之任何者或全部之組合。可通過N個信號線546在感測/快取電路522與I/O電路526之間傳送資料。可使用該控制器來實施使用該記憶體器件之操作。
參考圖6至圖8而繪示使用根據實例性實施例之裝置之操作。參考圖6，一記憶體系統600可包含記憶體胞之複數個區塊。在繪示性實例中，記憶體系統600包含記憶體胞之二個區塊610-0及610-l。記憶體系統600進一步包含一區塊選擇開關620及耦合至對應記憶體胞之全域字線GWL0_0、GWL2_0、GWL0_1、GWL2_l、GWL0_15、 GWL2_15、GWL1_0、GWL3_0、GWL1_1、GWL3_1、GWL1_15及GWL3_15。該等全域字線可耦合至各區塊610-0及610-1中之區域字線。在繪示性實例中，各區塊610-0及610-1可包含16個區域字線LWL0至LWL15。記憶體系統600可包括額外組件，例如記憶體系統100(圖1)中所繪示之組件，為簡潔及清楚起見，圖6中省略該等組件。
圖7繪示根據實例性實施例之用於存取一記憶體胞之一方法。在操作700中，將一第一電壓提供至包含待存取之記憶體胞的一群組之區塊之區塊選擇開關620。在操作710中，將一第二電壓提供至其他群組之區塊之區塊選擇開關。該第二電壓可為約0伏特。在操作720中，將一第三電壓提供至一第一組全域字線之至少一字線。該第一組全域字線可對應於待存取之記憶體胞及/或包含待存取之記憶體胞的區塊。在操作730中，將一第四電壓提供至一第二組全域字線。該第二組全域字線可對應於一群組之區塊中之未選擇區塊。
可經由一對應源極選擇線(圖1)而供能給包含待存取之記憶體胞的一記憶體區塊之子區塊之各者之源極選擇電晶體(圖1)。可經由一對應汲極選擇線(圖1)而供能給包含待存取之記憶體胞的一子區塊之汲極選擇電晶體(圖1)。
下文提供根據各種實施例之讀取操作、寫入操作及抹除操作之實施例方案之進一步細節。
參考圖8，在程式化記憶體胞之操作中，可將一電壓Vpgm_sw 提供至包含待程式化之記憶體胞的群組之區塊之一區塊選擇開關620(操作800)。在操作810中，可將一第二電壓(例如約0伏特)提供至對應於不包含待程式化之記憶體胞之其他組群之區塊的其他區塊選擇開關645。在操作820中，可將一Vpgm 電壓提供至對應於待程式化之記憶體胞之一全域字線。在操作830中，可將一Vpass 電壓提供至包含待程式 化之記憶體胞的區塊之其他全域字線。在操作840中，可將約0伏特提供至不包含待程式化之記憶體胞的群組中之區塊之全域字線。在至少一實施例中，Vpgm 電壓與Vpass 電壓不同。
可藉由供能給對應於包含待程式化之記憶體胞之子區塊的子區塊選擇電晶體(圖4A)而選擇對應於該子區塊之汲極選擇線(圖1)。可供能給對應於不包含待程式化之記憶體胞之子區塊的汲極線之子區塊取消選擇電晶體。可藉由供能給各自SGS之區塊選擇電晶體而選擇對應於包含待程式化之記憶體胞的區塊之源極選擇線(圖1)。可藉由供能給各自源極選擇線之區塊取消選擇電晶體而取消選擇對應於不包含待程式化之記憶體胞之其他區塊的源極選擇線。
在讀取記憶體胞之操作中，可將一電壓Vpass_sw 提供至包含待讀取之記憶體胞的群組之區塊之一區塊選擇開關620。可將約0伏特提供至對應於不包含待讀取之記憶體胞之其他群組之區塊的其他區塊選擇開關。可藉由供能給對應於包含待讀取之記憶體胞之子區塊的子區塊選擇電晶體(圖4A)而選擇對應於該子區塊之汲極選擇線(圖1)。可供能給對應於不包含待讀取之記憶體胞之子區塊的汲極線之子區塊取消選擇電晶體。可藉由供能給各自SGS之區塊選擇電晶體而選擇對應於包含待讀取之記憶體胞之區塊的源極選擇線(圖1)。可藉由供能給各自源極選擇線之區塊取消選擇電晶體而取消選擇對應於不包含待讀取之記憶體胞之其他區塊的源極選擇線。可將一Vwlrv 電壓提供至對應於待讀取之記憶體胞之一全域字線，且可將一Vpass 電壓提供至包含待讀取之記憶體胞的區塊之其他全域字線。可將約0伏特提供至不包含待讀取之記憶體胞的群組中之區塊之全域字線。在至少一實施例中，Vwlrv 電壓與Vpass 電壓不同。
在抹除記憶體胞之操作中，可將一抹除電壓(例如3伏特至4伏特)提供至包含待抹除之記憶體胞的群組之區塊之一區塊選擇開關620。 可將約0伏特提供至對應於不包含待抹除之記憶體胞之其他群組之區塊之其他區塊選擇開關645。可將一抹除電壓提供至包含待抹除之區塊的區塊之共同源極145(圖1)。可將約0伏特提供至耦合至待抹除之區塊的全域字線，同時可允許耦合至群組中之其他區塊的全域字線浮動。
雖然已將操作記憶體胞之垂直串之區塊之實例性結構及方法描述為特定實施例，但一般技術者將在閱讀及瞭解本發明之內容之後明白：可作出各種修改及改變。相應地，應將本說明書及圖式視為意指繪示而非限制。
所提供之本發明之[中文]遵守37 C.F.R.§1.72(b)以要求[中文]允許讀者快速確定本發明之類型。應瞭解，所提出之[中文]將不用於解譯或限制申請專利範圍。另外，可自[實施方式]明白：為簡化本發明，在一單一實施例中將各種特徵群組在一起。本發明之方法不應被解譯為限制申請專利範圍。因此，以下申請專利範圍藉此併入至[實施方式]中，其中各請求項獨立作為一單獨實施例。
100‧‧‧記憶體器件
110-1至110-n‧‧‧區塊
120-1至120-n‧‧‧子區塊
130‧‧‧垂直串
132-0至132-15‧‧‧記憶體胞
134-0至134-15‧‧‧記憶體胞
136-0至136-15‧‧‧記憶體胞
140-1至140-6‧‧‧源極選擇閘極(SGS)電晶體
145‧‧‧共同源極
150-1至150-n‧‧‧汲極選擇閘極(SGD)電晶體
152-1至152-n‧‧‧汲極選擇閘極(SGD)電晶體
154-1至154-n‧‧‧汲極選擇閘極(SGD)電晶體
155‧‧‧資料線
160-0至160-15‧‧‧線/字線
165-0至165-n‧‧‧汲極選擇(SGD)線
170-1至170-n‧‧‧源極選擇(SGS)線

Claims (25)

  1. 一種記憶體裝置，其包括：記憶體胞之複數個區塊，其等包含一第一區塊及一第二區塊，其中一區塊包含兩個或兩個以上子區塊，該兩個或兩個以上子區塊包含一第一子區塊及一第二子區塊，一子區塊包含記憶體胞之一垂直串，該垂直串包含各自複數個記憶體胞、一各自源極選擇電晶體及一各自汲極選擇電晶體；兩個或兩個以上汲極選擇線，其等包含一第一汲極選擇線及一第二汲極選擇線，該第一汲極選擇線耦合至該第一區塊之該第一子區塊中之該汲極選擇電晶體且該第一汲極選擇線耦合至該第二區塊之該第一子區塊中之該汲極選擇電晶體，且該第二汲極選擇線耦合至該第一區塊之該第二子區塊中之該汲極選擇電晶體且該第二汲極選擇線耦合至該第二區塊之該第二子區塊中之該汲極選擇電晶體；及複數個電晶體，其包含選擇電晶體及取消選擇電晶體，其中一第一選擇電晶體及一第一取消選擇電晶體耦合至該第一汲極選擇線，且一第二選擇電晶體及一第二取消選擇電晶體耦合至該第二汲極選擇線，其中該第一選擇電晶體經組態以在一第一時間耦合一選擇偏壓至該第一汲極選擇線，該第二選擇電晶體經組態以在不同於該第一時間之一第二時間耦合該選擇偏壓至該第二汲極選擇線，該第一取消選擇電晶體經組態以在該第二時間耦合一取消選擇偏壓至該第一汲極選擇線，及該第二取消選擇電晶體經組態以在該第一時間耦合該取消選擇偏壓至該第二汲極選擇線。
  2. 如請求項1之裝置，其進一步包括： 兩個或兩個以上源極選擇線，其等包含一第一源極選擇線及一第二源極選擇線，該第一源極選擇線耦合至記憶體胞之該第一區塊之該第一子區塊及該第二子區塊中之該等源極選擇電晶體且該第二源極選擇線耦合至記憶體胞之該第二區塊之該第一子區塊及該第二子區塊中之該等源極選擇電晶體。
  3. 如請求項1之裝置，其中各垂直串之該等記憶體胞與包括半導體材料之一各自支柱相關聯。
  4. 如請求項1之裝置，其中記憶體胞之各區塊與至少四個存取線相關聯，該至少四個存取線之各者定位於一半導體建構之一不同層中。
  5. 如請求項4之裝置，其中，對於各區塊：該第一子區塊中之各垂直串耦合至定位於一第一層中之一第一存取線及定位於一第二層中之一第二存取線，及該第二子區塊中之各垂直串耦合至該第一存取線及該第二存取線。
  6. 如請求項1之裝置，其進一步包括耦合至該複數個區塊之各者之各垂直串的一共同源極。
  7. 一種記憶體裝置，其包括：記憶體胞之複數個區塊，其等包含記憶體胞之一第一區塊及記憶體胞之一第二區塊；兩個或兩個以上源極選擇線；兩個或兩個以上汲極選擇線；一區塊選擇開關，該複數個區塊之各區塊包含兩個或兩個以上子區塊，該兩個或兩個以上子區塊包含一第一子區塊及一第二子區塊，各子區塊包含： 記憶體胞之一垂直串，各垂直串包含各自複數個記憶體胞、一各自源極選擇電晶體及一各自汲極選擇電晶體，該兩個或兩個以上汲極選擇線包含一第一汲極選擇線及一第二汲極選擇線，該第一汲極選擇線耦合至記憶體胞之該複數個區塊之記憶體胞之各區塊之該第一子區塊中之該汲極選擇電晶體且該第二汲極選擇線耦合至記憶體胞之該複數個區塊之記憶體胞之各區塊之該第二子區塊中之該汲極選擇電晶體，及複數個電晶體，其包含選擇電晶體及取消選擇電晶體，其中一第一選擇電晶體及一第一取消選擇電晶體耦合至該第一汲極選擇線，且一第二選擇電晶體及一第二取消選擇電晶體耦合至該第二汲極選擇線，其中該第一選擇電晶體經組態以在一第一時間耦合一選擇偏壓至該第一汲極選擇線，該第二選擇電晶體經組態以在不同於該第一時間之一第二時間耦合該選擇偏壓至該第二汲極選擇線，該第一取消選擇電晶體經組態以在該第二時間耦合一取消選擇偏壓至該第一汲極選擇線，及該第二取消選擇電晶體經組態以在該第一時間耦合該取消選擇偏壓至該第二汲極選擇線。
  8. 如請求項7之裝置，其進一步包括：一第一組存取線，其等耦合至該第一區塊中之記憶體胞之各垂直串中之對應記憶體胞；及一第二組存取線，其等耦合至該第二區塊中之記憶體胞之各垂直串中之對應記憶體胞。
  9. 如請求項8之裝置，其中該第一組存取線之該等存取線之各者定位於一半導體建構之一不同層中且該第二組存取線之該等存取線之各者定位於該半導體建構之一不同層中。
  10. 如請求項8之裝置，其中各垂直串之該等記憶體胞與包括半導體 材料之一各自支柱相關聯。
  11. 如請求項7之裝置，其中記憶體胞之該複數個區塊包括一第一群組之區塊；該區塊選擇開關耦合至該第一群組之區塊；及該裝置進一步包括耦合至一第二群組之區塊之一第二區塊選擇開關。
  12. 如請求項7之裝置，其進一步包括：兩個或兩個以上源極選擇線，其等包含一第一源極選擇線及一第二源極選擇線，該第一源極選擇線耦合至記憶體胞之該第一區塊中之該等源極選擇電晶體且該第二源極選擇線耦合至記憶體胞之該第二區塊中之該等源極選擇電晶體。
  13. 如請求項7之裝置，其進一步包括耦合至該複數個區塊之各者之各垂直串的一共同源極。
  14. 一種記憶體裝置，其包括：存取線之複數個層，其等與一第一記憶體區塊之記憶體胞之兩個或兩個以上垂直串相關聯，該第一記憶體區塊之一子區塊包含記憶體胞之一垂直串，該垂直串包括一源極選擇電晶體及一汲極選擇電晶體；一汲極選擇線，其耦合至該第一記憶體區塊之該子區塊之該汲極選擇電晶體，該汲極選擇線進一步耦合至與一第二記憶體區塊之一子區塊相關聯之一汲極選擇電晶體，該第一記憶體區塊及該第二記憶體區塊構成一群組之記憶體區塊；及複數個電晶體，其包含耦合至該第一汲極選擇線之一子區塊選擇電晶體及一子區塊取消選擇電晶體，其中該子區塊選擇電晶體經組態以在一第一時間耦合一選擇偏壓至該汲極選擇線，及該子區塊取消選擇電晶體經組態以在不同於該第一時間之一 第二時間耦合一取消選擇偏壓至該汲極選擇線。
  15. 如請求項14之裝置，其中該子區塊選擇電晶體及該子區塊取消選擇電晶體由該第一區塊及該第二區塊共用。
  16. 如請求項14之裝置，其中該群組之記憶體區塊包括一第一群組之記憶體區塊且該汲極選擇線包括一第一汲極選擇線，該裝置進一步包括：一第二群組之記憶體區塊，其包含一第三記憶體區塊及一第四記憶體區塊，該第三記憶體區塊之一子區塊包含記憶體胞之一垂直串，該垂直串包括一源極選擇電晶體及一汲極選擇電晶體；及一第二汲極選擇線，其不同於該第一汲極選擇線，該第二汲極選擇線耦合至該第三記憶體區塊之該子區塊之該汲極選擇電晶體且進一步耦合至與該第四記憶體區塊之一子區塊相關聯之一汲極選擇電晶體。
  17. 如請求項14之裝置，其中該裝置包括一記憶體器件。
  18. 如請求項17之裝置，其中該裝置包括一反及(NAND)記憶體器件。
  19. 如請求項14之裝置，其中與記憶體胞之一垂直串相關聯之存取線之該複數個層之各者定位於一半導體建構之一不同層中。
  20. 如請求項14之裝置，其進一步包括：兩個或兩個以上源極選擇線，其等包含一第一源極選擇線及一第二源極選擇線，該第一源極選擇線耦合至記憶體胞之該第一區塊之該子區塊之該源極選擇電晶體且該第二源極選擇線耦合至記憶體胞之該第二區塊之該子區塊之一源極選擇電晶體。
  21. 如請求項14之裝置，其中各垂直串之該等記憶體胞與包括半導體材料之一各自支柱相關聯。
  22. 一種存取一裝置中之記憶體胞之一第一區塊之一記憶體胞之方法，該裝置包括記憶體胞之複數個區塊，該複數個區塊包含該第一區塊及記憶體胞之一第二區塊，該第一區塊及該第二區塊包含於一第一群組之區塊中，該第一群組之區塊具有一相關聯之第一區塊選擇開關，該裝置進一步包括耦合至該第一區塊之一第一組全域存取線及耦合至該第二區塊之一第二組全域存取線，該裝置進一步包括一第二群組之區塊，該第二群組之區塊具有一相關聯之第二區塊選擇開關，該方法包括：將一第一電壓提供至該第一區塊選擇開關；將一第二電壓提供至該第二區塊選擇開關；將一第三電壓提供至耦合至第一區域存取線之該第一組全域存取線之至少一者；將一第四電壓提供至耦合至第二區域存取線之該第二組全域存取線；經由一源極選擇線供能給記憶體胞之該第一區塊之源極選擇電晶體；及經由一汲極選擇線供能給該記憶體胞所屬之該第一區塊之一第一子區塊之一汲極選擇電晶體，該汲極選擇線進一步經配置以供能給記憶體胞之該第二區塊中之一對應第一子區塊之一汲極選擇電晶體；及實質上與供能給該第一區塊之該汲極選擇電晶體之同時，供能給該第一區塊之一第二子區塊之一取消選擇電晶體及該第二區塊之一對應第二子區塊。
  23. 如請求項22之方法，其中將該第三電壓提供至該第一組全域存取線之至少一者包括：將一程式化電壓提供至該第一組全域存取線之一者。
  24. 如請求項23之方法，其進一步包括：將一通過電壓，作為該第四電壓，提供至該第一組全域存取線之其他全域存取線。
  25. 如請求項24之方法，其進一步包括：將一第五電壓提供至該第二組全域存取線，其包括：將約0伏特提供至該第二組全域存取線。
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