CN111402941A - 多数据线存储器及方法 - Google Patents

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Abstract

本申请涉及多数据线存储器及方法。本发明揭示设备及方法，包含具有耦合到共用源极的存储器单元的垂直串的多个行及与垂直串的每一行相关联的多个数据线的设备。与行相关联的每一数据线耦合到所述行中的垂直串中的至少一者。本发明描述额外设备及方法。

Description

多数据线存储器及方法
本申请是PCT申请PCT/US2013/066941进入中国国家阶段的申请号为201380062063.3，发明名称为“多数据线存储器及方法”，申请日为2013年10月15号的发明专利申请的分案。
优先权申请
本申请案主张2012年10月26日申请的第13/661,498号美国申请案的优先权益，所述美国申请案以全文引用的方式并入本文中。
技术领域
本申请涉及存储器，更具体的，涉及多数据线存储器。
背景技术
半导体存储器组件用于许多电子装置中，例如个人数字助理(PDA)、膝上型计算机、移动电话及数码相机。这些半导体存储器组件中的一些具有电荷存储装置的阵列。
发明内容
本发明的一方面提供一种设备，其包括：存储器单元的垂直串的多个行，每一垂直串包括相应多个存储器单元；以及与垂直串的每一行相关联的相应多个数据线，与相应行相关联的每一数据线耦合到所述相应行中的所述垂直串中的至少一者。
本发明的另一方面提供一种设备，其包括：相应多个数据线，其与电荷存储装置的块中的电荷存储装置的垂直串的每一行相关联，所述块包括垂直串的多个所述行，与相应行相关联的每一数据线耦合到垂直串的所述相应行中的所述垂直串中的至少一者；以及共用源极，其耦合到所述块的全部所述垂直串。
本发明的另一方面提供一种设备，其包括：数据线的多个层，其与电荷存储装置的垂直串的块相关联，每一垂直串耦合到所述数据线的相应者；以及共用源极，其耦合到所述块的所述垂直串的全部。
附图说明
一些实施例经由实例而说明且不限于附图的图，在附图中：
图1为根据本发明的各种实施例的呈电荷存储装置的垂直串的形式的设备的示意电路图；
图2为根据本发明的各种实施例的图1中所示的垂直串的半导体构造的横截面图；
图3为根据本发明的各种实施例的图1及图2中所示的垂直串的电荷存储装置的半导体构造的横截面图；
图4为根据本发明的各种实施例的呈电荷存储装置的块的形式的设备的示意电路图；
图5为根据本发明的各种实施例的呈电荷存储装置的垂直串的行的形式的设备的示意电路图；
图6为根据本发明的各种实施例的呈电荷存储装置的垂直串的行的半导体构造的形式的设备的视图；
图7为根据本发明的各种实施例的呈图6中所示的电荷存储装置的垂直串的行的半导体构造的一部分的形式的设备的视图；
图8为根据本发明的各种实施例的呈电荷存储装置的垂直串的两行的半导体构造的四层的形式的设备的俯视图；
图9为根据本发明的各种实施例的图4的块上的读取操作的时序图；
图10为根据本发明的各种实施例的图4的块上的编程操作的时序图；
图11为根据本发明的各种实施例的图4的块上的擦除操作的时序图；
图12为根据本发明的各种实施例的方法的流程图；
图13为根据本发明的各种实施例的呈电荷存储装置的垂直串的行的形式的设备的示意电路图；及
图14为根据本发明的各种实施例的呈存储器装置的形式的设备的框图。
具体实施方式
根据本发明的各种实施例的电荷存储装置的块可作为存储器装置(例如非与(NAND)存储器装置)中的存储器单元的块发挥作用。
出于此文件的目的，“设备”可指许多结构(例如电路、装置或系统)中的任何者。在此文件中，当电荷存储装置或晶体管由于与其源电压相差至少其阈值电压的控制栅极电压而变得导电时，所述电荷存储装置或晶体管被描述为“接通”以采取激活状态。当控制栅极电压与源电压之间的差异小于阈值电压，使得电荷存储装置或晶体管变得非导电时，电荷存储装置或晶体管被描述为“切断”以采取非激活状态。“电位”始终为电位。可在页读取操作(其中“页”包含固定数量的数据，例如存储器芯片内的两千字节(KB)的数据)期间同时读取多个电荷存储装置。“半导体材料的层”可意指形成于相同平面、排、行或单元中(例如结构的水平或垂直或倾斜平面、行、排或单元中)的半导体材料。
通常需要增大可将数据编程到存储器装置或从存储器装置读取数据的速度。还可需要减小编程操作或读取操作的功率消耗。发明者已发现可通过使用多条数据线存取电荷存储装置的块中的电荷存储装置的垂直串的每一行而处理这些操作挑战中的一些，以及其它操作挑战。
图1为根据本发明的各种实施例的呈电荷存储装置的垂直串100的形式的设备的示意电路图。垂直串100包含串联耦合的16个电荷存储装置112，且可包含多于或少于16个电荷存储装置112。垂直串100包含源极选择栅极(SGS)晶体管120，其可为在电荷存储装置112中的在垂直串100的一端的一者与共用源极126之间耦合的n沟道晶体管。共用源极126可包括(例如)通常掺杂的半导体材料及/或其它导电材料的狭槽。在垂直串100的另一端，漏极选择栅极(SGD)晶体管130可为在电荷存储装置112中的一者与数据线134之间耦合的n沟道晶体管。共用源极126可耦合到参考电压Vss(例如，接地电压)或电压源(例如，电荷泵电路，未展示)。耦合在一起的两个元件彼此电接触或由可实现元件之间的导通的一或多个导体或半导体分离。彼此电接触的两个元件在结(例如，p-n结)处物理接触，此实现跨所述结的电子流或空穴流。
每一电荷存储装置112可包括(例如)浮动栅极晶体管或电荷捕获晶体管，且可为单电平电荷存储装置或多电平电荷存储装置。电荷存储装置112、SGS晶体管120及SGD晶体管130由其相应控制栅极上的信号控制，在存取线(未展示)上提供所述信号。在一些情况下，控制栅极可至少部分形成存取线。SGS晶体管120接收信号，所述信号控制SGS晶体管120以实质上控制垂直串100与共用源极126之间的导电。SGD晶体管130接收控制SGD晶体管130的信号，使得SGD晶体管130可用于选择或取消选择垂直串100。垂直串100可为存储器装置(例如，NAND存储器装置)中的块中的电荷存储装置的多个垂直串中的一者。
图2为根据本发明的各种实施例的图1中所示的垂直串100的半导体构造的横截面图。电荷存储装置112、SGS晶体管120及SGD晶体管130至少部分包围(例如，包围或部分包围)半导体材料的支柱210。支柱210可包括p型多晶硅且为电荷存储装置112、SGS晶体管120及SGD晶体管130的沟道。电荷存储装置112、SGS晶体管120及SGD晶体管130与支柱210相关联。支柱210在包括n+型多晶硅的源极盖220与包括n+型多晶硅的漏极盖230之间延伸。垂直串100的电荷存储装置112沿支柱210的垂直范围位于半导体构造的不同层中，因此将垂直串100形成为电荷存储装置的“垂直”串。源极盖220与支柱210电接触且与支柱210形成p-n结。漏极盖230与支柱210电接触且与支柱210形成p-n结。源极盖220为支柱210的源极且漏极盖230为支柱210的漏极。源极盖220耦合到共用源极126。漏极盖230耦合到数据线134。
图3为根据本发明的各种实施例的图1及图2中所示的垂直串100的电荷存储装置112的半导体构造的横截面图。电荷存储装置112包围或部分包围支柱210。支柱210可包括p型多晶硅。可由包括二氧化硅(SiO2)的第一电介质310包围或部分包围支柱210。可由包括多晶硅的浮动栅极320包围或部分包围第一电介质310。可由包括二氧化硅(SiO2)及氮化硅(Si3N4)的第二电介质330及包括二氧化硅(SiO2)的第三电介质340包围或部分包围浮动栅极320，使得第二电介质330及第三电介质340组成氧化物-氮化物-氧化物(SiO2Si3N4SiO2或“ONO”)的层间介电质(inter-poly dielectric，IPD)层。可由包括多晶硅的控制栅极350包围或部分包围第三电介质340。可由金属硅化物360包围或部分包围控制栅极350。金属硅化物360可包括(例如)硅化钴(CoSi)、硅化钛(TiSi)、硅化钨(WSi)、硅化镍(NiSi)、硅化钽(TaSi)、硅化钼(MoSi)或硅化铂(PtSi)中的一或多者。
图4为根据本发明的各种实施例的呈电荷存储装置的块400的形式的设备的示意电路图。块400包含电荷存储装置432的十二个垂直串402、404、406、408、412、414、416、418、422、424、426及428。每一垂直串402到428包含四个电荷存储装置432，且可包含多于或少于四个的电荷存储装置432。每一垂直串402到428包含在电荷存储装置432中的在垂直串的一端的一者与块400的单个共用源极436之间耦合的SGS晶体管434。在垂直串的另一端，SGD晶体管438在电荷存储装置432的一者与下文所描述的数据线之间耦合。
电荷存储装置432的垂直串402、404、406及408组成耦合到四个单独数据线442、444、446及448的块400中的垂直串的第一行440。垂直串402的SGD晶体管438耦合到数据线442。垂直串404的SGD晶体管438耦合到数据线444。垂直串406的SGD晶体管438耦合到数据线446。垂直串408的SGD晶体管438耦合到数据线448。
电荷存储装置432的垂直串412、414、416及418组成耦合到四个单独数据线462、464、466及468的块400中的垂直串的第二行460。垂直串412的SGD晶体管438耦合到数据线462。垂直串414的SGD晶体管438耦合到数据线464。垂直串416的SGD晶体管438耦合到数据线466。垂直串418的SGD晶体管438耦合到数据线468。
电荷存储装置432的垂直串422、424、426及428组成耦合到四个单独数据线482、484、486及488的块400中的垂直串的第三行480。垂直串422的SGD晶体管438耦合到数据线482。垂直串424的SGD晶体管438耦合到数据线484。垂直串426的SGD晶体管438耦合到数据线486。垂直串428的SGD晶体管438耦合到数据线488。
垂直串402、412及422的SGD晶体管438的栅极可耦合在一起以接收相同信号以使垂直串402、412及422相关联。垂直串404、414及424的SGD晶体管438的栅极可耦合在一起以接收相同信号以使垂直串404、414及424相关联。垂直串406、416及426的SGD晶体管438的栅极可耦合在一起以接收相同信号以使垂直串406、416及426相关联。垂直串408、418及428的SGD晶体管438的栅极可耦合在一起以接收相同信号以使垂直串408、418及428相关联。
块400中的邻近垂直串402到428耦合到不同数据线442、444、446、448、462、464、466、468、482、484、486及488。例如，垂直串402及404邻近且耦合到不同数据线442及444。垂直串408及418处于不同行440及460中，邻近且耦合到不同数据线448及468。垂直串424及426邻近且耦合到不同数据线484及486。
数据线442、462及482位于垂直串402到428上方的第一层中。数据线444、464及484位于数据线442、462及482上方的第二层中。数据线446、466及486位于数据线444、464及484上方的第三层中。数据线448、468及488位于数据线446、466及486上方的第四层中。根据本发明的各种实施例，数据线442、444、446、448、462、464、466、468、482、484、486及488可处于垂直串402到428之下。
图5为根据本发明的各种实施例的呈电荷存储装置的垂直串的行500的形式的设备的示意电路图。行500包含电荷存储装置的多个垂直串，且为包含电荷存储装置的垂直串的多个行的块的一部分(未展示)。所述行包含垂直串502(其包含串联耦合的32个电荷存储装置510)，且可包含多于或少于32个电荷存储装置510。为简洁及清晰起见，在垂直串502中间的电荷存储装置510未被展示，而是由虚线来表示。垂直串502包含在电荷存储装置510中的在垂直串502的一端的一者与共用源极520之间耦合的可为n沟道晶体管的SGS晶体管512。共用源极520可包括(例如)通常掺杂的半导体材料及/或其它导电材料的狭槽。在垂直串502的另一端，SGD晶体管530(其可为n沟道晶体管)在电荷存储装置510中的一者与第一数据线540之间耦合。共用源极520可耦合到参考电压Vss(例如接地电压)或电压源(例如电荷泵电路，未展示)。因此，垂直串502可具有与图1中所示的垂直串100的元件相似或相同的元件。
行500包含电荷存储装置的垂直串542，垂直串542包含与垂直串502相同的元件。垂直串542的SGD晶体管530耦合到与第一数据线540分离且可在半导体构造中位于第一数据线540上方的第二数据线544。垂直串542的SGS晶体管512耦合到共用源极520。行500包含电荷存储装置的垂直串546，垂直串546包含与垂直串502相同的元件。垂直串546的SGD晶体管530耦合到与第一数据线540及第二数据线544分离的第三数据线548。第三数据线548可在半导体构造中位于第二数据线544上方。垂直串546的SGS晶体管512耦合到共用源极520。行500包含电荷存储装置的垂直串550，垂直串550包含与垂直串502相同的元件。垂直串550的SGD晶体管530耦合到与其它数据线540、544及548分离的第四数据线552。第四数据线552可在半导体构造中位于第三数据线548上方。垂直串550的SGS晶体管512耦合到共用源极520。行500包含各自分别耦合到一单独数据线540、544、548及552的四个垂直串502、542、546及550。
行500包含耦合到数据线540、544、548及552中的每一者的电荷存储装置的额外垂直串。电荷存储装置的垂直串560耦合到数据线540，电荷存储装置的垂直串562耦合到数据线544，电荷存储装置的垂直串564耦合到数据线548，且电荷存储装置的垂直串566耦合到数据线552。垂直串560、562、564及566中的每一者包含与垂直串502相同的元件。
电荷存储装置的垂直串570耦合到数据线540，电荷存储装置的垂直串572耦合到数据线544，电荷存储装置的垂直串574耦合到数据线548，且电荷存储装置的垂直串576耦合到数据线552。垂直串570、572、574及576中的每一者包含与垂直串502相同的元件。
电荷存储装置的垂直串580耦合到数据线540，电荷存储装置的垂直串582耦合到数据线544，电荷存储装置的垂直串584耦合到数据线548，且电荷存储装置的垂直串586耦合到数据线552。垂直串580、582、584及586中的每一者包含与垂直串502相同的元件。
行500中的全部垂直串502及542到586耦合到共用源极520。在垂直串502及542到586中的每一者中在相同位置的电荷存储装置510的控制栅极耦合到相同存取线(未展示)以接收相同信号。全部垂直串502及542到586的SGS晶体管512的控制栅极耦合到相同选择线(未展示)以接收相同信号。垂直串502及542到586的SGD晶体管530的控制栅极接收单独信号。
图6为根据本发明的各种实施例的呈电荷存储装置的垂直串的行600的半导体构造的形式的设备的视图。行600包含电荷存储装置的八个垂直串602、604、606、608、610、612、614及616。根据本发明的各种实施例，垂直串602、604、606、608、610、612、614及616可各与图2中所示的垂直串100相似或相同。全部垂直串602到616的源极盖220耦合到共用源极620。垂直串602的漏极盖230耦合到数据线630，垂直串604的漏极盖230耦合到数据线640，垂直串606的漏极盖230耦合到数据线650，且垂直串608的漏极盖230耦合到数据线660。垂直串610的漏极盖230耦合到数据线630，垂直串612的漏极盖230耦合到数据线640，垂直串614的漏极盖230耦合到数据线650，且垂直串616的漏极盖230耦合到数据线660。数据线630、640、650及660可形成于行600的半导体构造的单独层中。
图7为根据本发明的各种实施例的呈图6中所示的电荷存储装置的垂直串的行600的半导体构造的一部分的形式的设备的视图。图7包含经展示作为支柱的垂直串602、604、606、608及610。数据线640形成于具有数据线630的层上方的层中。数据线650形成于具有数据线640的层上方的层中。数据线660形成于具有数据线650的层上方的层中。数据线630、640、650及660可包括金属，例如铝或铜。
数据线630、640、650及660通过接触件(例如，金属插塞)及接触垫耦合到垂直串602、604、606、608及610。例如，插塞710可形成于垂直串602的漏极盖230上且接触垫716围绕插塞710而形成且与数据线630接触以将数据线630耦合到垂直串602。插塞720可形成于垂直串604的漏极盖230上且接触垫726围绕插塞720而形成且与数据线640接触以将数据线640耦合到垂直串604。插塞730可形成于垂直串606的漏极盖230上且接触垫736围绕插塞730而形成且与数据线650接触以将数据线650耦合到垂直串606。插塞740可形成于垂直串608的漏极盖230上且接触垫746围绕插塞740而形成且与数据线660接触以将数据线660耦合到垂直串608。插塞750可形成于垂直串610的漏极盖230上且接触垫756围绕插塞750而形成且与数据线630接触以将数据线630耦合到垂直串610。数据线640、650及660各自仅耦合到一个垂直串，且数据线630耦合到两个垂直串。插塞710、720、730、740及750可包括金属，例如钨。接触垫716、726、736、746及756可与数据线630、640、650及660一起形成，且可由与数据线630、640、650及660相同的材料(例如金属)形成。
图8为根据本发明的各种实施例的呈电荷存储装置的垂直串的两行的半导体构造800的四层的形式的设备的俯视图。在图8的左手边上展示半导体构造800的第一层801。半导体构造800包含电荷存储装置的垂直串804、806、808、810、812、814、816及818的第一行802。半导体构造800還包含电荷存储装置的垂直串824、826、828、830、832、834、836及838的第二行822。电荷存储装置的垂直串804到818及824到838经展示为与图2中所示的支柱210相似的半导体材料的圆形支柱。根据本发明的各种实施例，第一行802及第二行822可包含电荷存储装置的更少或更多垂直串。
半导体构造包含SGD(例如SGD晶体管的控制栅极)844、846、848、850、852、854、856及858。每一SGD 844到858与第一行802中的垂直串804到818中的一者及第二行822中的垂直串824到838中的一者(其邻近第一行802中的垂直串804到818的相应者)相关联。例如，SGD 844与垂直串804及垂直串824相关联。SGD 854与垂直串814及垂直串834相关联。
两个数据线860及862位于半导体构造800的第一层801中。数据线860通过接触垫864及插塞(未展示)耦合到垂直串804。数据线860还通过接触垫866及插塞(未展示)耦合到垂直串812。数据线862通过接触垫868及插塞(未展示)耦合到垂直串824。数据线862还通过接触垫869及插塞(未展示)耦合到垂直串832。数据线860及862可耦合到图8中未展示的第一行802及第二行822中的更多垂直串。
半导体构造800的第二层871位于第一层801上方且包含两个数据线872及873。数据线872通过接触垫874及插塞(未展示)耦合到垂直串806。数据线872还通过接触垫876及插塞(未展示)耦合到垂直串814。数据线873通过接触垫878及插塞(未展示)耦合到垂直串826。数据线873还通过接触垫879及插塞(未展示)耦合到垂直串834。数据线872及873可耦合到图8中未展示的第一行802及第二行822中的更多垂直串。
半导体构造800的第三层881位于第二层871上方且包含两个数据线882及883。数据线882通过接触垫884及插塞(未展示)耦合到垂直串808。数据线882还通过接触垫886及插塞(未展示)耦合到垂直串816。数据线883通过接触垫888及插塞(未展示)耦合到垂直串828。数据线883还通过接触垫889及插塞(未展示)耦合到垂直串836。数据线882及883可耦合到图8中未展示的第一行802及第二行822中的更多垂直串。
半导体构造800的第四层891位于第三层881上方且包含两个数据线892及893。数据线892通过接触垫894及插塞(未展示)耦合到垂直串810。数据线892还通过接触垫896及插塞(未展示)耦合到垂直串818。数据线893通过接触垫898及插塞(未展示)耦合到垂直串830。数据线893还通过接触垫899及插塞(未展示)耦合到垂直串838。数据线892及893可耦合到图8中未展示的第一行802及第二行822中的更多垂直串。
可参考时序图说明本发明的实施例的操作。图4中所示的块400中的两个或两个以上的电荷存储装置432可经选择以同时被读取或编程或擦除。图9为根据本发明的各种实施例的图4的块400上的读取操作的时序图900。时序图900说明块400中的数据线442、444、446、448、462、464、466、468、482、484、486及488的电位。时序图900还说明块400中的具有待读取的电荷存储装置432的垂直串的所选SGD晶体管438、没有正被读取的电荷存储装置432的垂直串的未经选择的SGD晶体管438、及SGS晶体管434的栅极电位。还展示耦合到待读取的所选电荷存储装置432的所选存取线的电位、耦合到将不被读取的未经选择的电荷存储装置432的未经选择的存取线的电位，及共用源极436的电位。
在读取操作开始之前，上文列出的全部电位可在参考电压Vss(例如，接地电压)处。在时间t1可将数据线442、444、446、448、462、464、466、468、482、484、486及488的电位升高到Vpre，且取决于被读取的电荷存储装置432的状态，这些电位可保持相同或下降。在读取操作期间由参考电压Vss切断未经选择的SGD晶体管438。共用源极436可在读取操作期间保持在参考电压Vss。在时间t2可由施加于相应控制栅极的电压Vpass_read接通所选SGD晶体管438、未经选择的电荷存储装置432及全部SGS晶体管434，其中未经选择的电荷存储装置432从未经选择的存取线接收电位Vpass_read。接通SGS晶体管434以从块400中的垂直串汲取电流到共用源极436。
可将所选存取线升高到读取电压Vread，因此在时间t2将所述读取电压Vread施加于所选电荷存储装置432的栅极，且在时间t2之后可读取所选电荷存储装置432的状态。由于经编程的电荷存储装置432在读取操作期间保持切断，耦合到正被读取的经编程电荷存储装置432的那些数据线442、444、446、448、462、464、466、468、482、484、486及488保持于Vpre。由于未经编程的电荷存储装置432由读取电压Vread接通，耦合到正被读取的未经编程的电荷存储装置432的那些数据线442、444、446、448、462、464、466、468、482、484、486及488在时间t3下降到参考电压Vss。在读取操作结束时，上文列出的全部电位可保持于参考电压Vss或在时间t4下降到参考电压Vss。
为简洁及清晰起见，读取操作是针对图4的块400中的单电平(SLC)存储器单元。根据本发明的各种实施例，图9中所说明且上文所描述的读取操作可通过使用不同读取电压Vread及其它修改而扩展到针对图4的块400中的多电平(MLC)存储器单元的读取操作。
图10为根据本发明的各种实施例的图4的块400上的编程操作的时序图1000。时序图1000说明块400中的数据线442、444、446、448、462、464、466、468、482、484、486及488的电位。时序图1000还说明块400中的具有待编程的电荷存储装置432的垂直串的所选SGD晶体管438、没有正被编程的电荷存储装置432的垂直串的未经选择的SGD晶体管438、及SGS晶体管434的栅极电位。还展示耦合到待编程的所选电荷存储装置432的所选存取线的电位、耦合到将不被编程的未经选择的电荷存储装置432的未经选择的存取线的电位，及共用源极436的电位。
在编程操作开始之前，上文列出的全部电位可处于参考电压Vss(例如，接地电压)。数据线442、444、446、448、462、464、466、468、482、484、486及488中的一些的电位可在时间t1升高到供应电压Vcc以抑制耦合到处于Vcc的这些数据线的垂直串中的编程。耦合到具有待编程的电荷存储装置432的所选垂直串的数据线442、444、446、448、462、464、466、468、482、484、486及488中的其它者可保持于参考电压Vss或稍高于参考电压Vss。可在时间t2将共用源极436升高到供应电压Vcc并历时编程操作的持续时间。可在编程操作期间施加高于供应电压Vcc的经提高的供应电压Vcc+。例如，可由施加于控制栅极的经提高的供应电压Vcc+在时间t3接通所选SGD晶体管438以给所选垂直串的沟道预充电。在时间t4之后，所选SGD晶体管438保持接通，其中其控制栅极处于供应电压Vcc。可由参考电压Vss在编程操作期间切断未经选择的SGD晶体管438。全部SGS晶体管434可在编程操作期间由其控制栅极上的稍高于参考电压Vss的电压Vss+切断以将块400中的垂直串与共用源极436实质上隔离。
当给所选垂直串的沟道预充电时，所选及未经选择的存取线可用于在时间t3与时间t4之间将经提高的供应电压Vcc+施加到全部电荷存储装置432的控制栅极。接着，未经选择的存取线可用于将电压Vpass_program施加到未经选择的电荷存储装置432的控制栅极，使得在时间t4之后，在编程操作期间接通所述未经选择的电荷存储装置。所选存取线可用于在时间t4与时间t5之间将电压Vpass_program施加到所选电荷存储装置432的控制栅极。接着所选存取线可用于在时间t5之后将高于电压Vpass_program的电压Vprogram施加到所选电荷存储装置432的控制栅极以对所选电荷存储装置432进行编程。上文列出的全部电位可在编程操作结束时在时间t6下降到参考电压Vss。
图11为根据本发明的各种实施例的图4的块400上的擦除操作的时序图1100。时序图1100说明数据线442、444、446、448、462、464、466、468、482、484、486及488的电位，以及块400中的全部SGD晶体管438及全部SGS晶体管434的栅极电位。还展示耦合到待擦除的电荷存储装置432的全部存取线的电位及共用源极436的电位。
在擦除操作开始之前，上文列出的全部电位可位于参考电压Vss(例如，接地电压)处。可在时间t1将SGD晶体管438及SGS晶体管434的栅极及共用源极436的电位全部升高到供应电压Vcc，且接着在时间t2升高到擦除电压Verase以擦除块400中的电荷存储装置432。可在时间t1将数据线442、444、446、448、462、464、466、468、482、484、486及488的电位升高到供应电压Vcc，且接着在擦除块400中的电荷存储装置432的时间t2之后，升高到小于擦除电压Verase的电位Verase-Vin。Vin为跨图1及图2中所示的垂直串100的源极盖220或漏极盖230与支柱210之间的正向偏压p-n结的电压降。存取线可用于将参考电压Vss施加到块400中的全部电荷存储装置432的控制栅极，使得块400中的电荷存储装置432被擦除。在擦除操作结束时，上文列出的全部电位可保持在参考电压Vss处或在时间t3下降到参考电压Vss。
图12为根据本发明的各种实施例的方法1200的流程图。在块1210中，方法1200开始。在块1220中，执行关于耦合到块中的电荷存储装置的垂直串的第一行中的电荷存储装置的第一垂直串的第一数据线的第一操作。所述第一操作可为感测耦合到第一数据线的电荷存储装置的数据状态，或升高第一数据线的电位以抑制第一行中的第一垂直串的电荷存储装置的编程。在块1230中，执行关于耦合到垂直串的第一行中的电荷存储装置的第二垂直串的第二数据线的第二操作。所述第二操作可为感测耦合到第二数据线的电荷存储装置的数据状态，或升高第二数据线的电位以抑制第一行中的第二垂直串的电荷存储装置的编程。在块1240中，执行关于耦合到块中的电荷存储装置的垂直串的第二行中的电荷存储装置的第一垂直串的第三数据线的第三操作。所述第三操作可为感测耦合到第三数据线的电荷存储装置的数据状态，或升高第三数据线的电位以抑制第二行中的第一垂直串的电荷存储装置的编程。在块1250中，执行关于耦合到电荷存储装置的垂直串的第二行中的电荷存储装置的第二垂直串的第四数据线的第四操作。所述第四操作可为感测耦合到第四数据线的电荷存储装置的数据状态，或升高第四数据线的电位以抑制第二行中的第二垂直串的电荷存储装置的编程。在块1260中，方法1200结束。方法1200可每次仅关于第一数据线、第二数据线、第三数据线及第四数据线中的一者执行操作。方法1200可同时关于第一数据线、第二数据线、第三数据线及第四数据线中的至少两者执行操作。方法1200可同时关于第一数据线、第二数据线、第三数据线及第四数据线执行操作。各种实施例可具有多于或少于图12中所示的活动的活动。在一些实施例中，可重复活动，及/或以串行或并行方式执行所述活动。一些实施例可包括按不同顺序的相同活动。
根据本发明的各种实施例，可同时通过多条数据线编程或读取每个块的四个页。在具有16KB的页大小的实施例中，可根据四个选择中的一者存取数据。例如，可同时存取16KB、32KB、48KB或64KB的数据。尽管可同时编程或读取每个块的一个、两个、三个或四个页，但是所选存取线(未展示)的长度与常规存储器装置中的长度相同。根据本发明的各种实施例，所选存取线并未汲取额外功率。编程及读取干扰小于常规存储器装置中的干扰。
图13为根据本发明的各种实施例的呈电荷存储装置的垂直串的行1300的形式的设备的示意电路图。行1300包含电荷存储装置的多个垂直串且为包含电荷存储装置的垂直串的多个行的块的一部分(未展示)。所述行包含垂直串1302(包含串联耦合的32个电荷存储装置1310)，且可包含多于或少于32个电荷存储装置1310。为简洁及清晰起见，垂直串1302的中间的电荷存储装置1310未被展示，而是由虚线表示。垂直串1302包含在电荷存储装置1310中的在垂直串1302的一端的一者与共用源极1320之间耦合的可为n沟道晶体管的SGS晶体管1312。共用源极1320可包括(例如)通常掺杂的半导体材料及/或其它导电材料的狭槽。在垂直串1302的另一端，可为n沟道晶体管的SGD晶体管1330在电荷存储装置1310中的一者与第一数据线1340之间耦合。共用源极1320可耦合到参考电压Vss(例如接地电压)或电压源(例如电荷泵电路，未展示)。因此，垂直串1302可具有与图1中所示的垂直串100的元件相似或相同的元件。
行1300包含电荷存储装置的垂直串1342，垂直串1342包含与垂直串1302相同的元件。垂直串1342的SGD晶体管1330耦合到与第一数据线1340分离的第二数据线1344，且可在半导体构造中位于第一数据线1340上方。垂直串1342的SGS晶体管1312耦合到共用源极1320。行1300包含电荷存储装置的垂直串1346，垂直串1346包含与垂直串1302相同的元件。垂直串1346的SGD晶体管1330耦合到与第一数据线1340及第二数据线1344分离的第三数据线1348。第三数据线1348可在半导体构造中位于第二数据线1344上方。垂直串1346的SGS晶体管1312耦合到共用源极1320。行1300包含电荷存储装置的垂直串1350，垂直串1350包含与垂直串1302相同的元件。垂直串1350的SGD晶体管1330耦合到与其它数据线1340、1344及1348分离的第四数据线1352。第四数据线1352可在半导体构造中位于第三数据线1348上方。垂直串1350的SGS晶体管1312耦合到共用源极1320。行1300包含各分别耦合到单独数据线1340、1344、1348及1352的四个垂直串1302、1342、1346及1350。垂直串1302、1342、1346及1350的SGD晶体管1330的第一群组的控制栅极连接到线1357以接收第一信号。
行1300包含耦合到数据线1340、1344、1348及1352中的每一者的电荷存储装置的额外垂直串。电荷存储装置的垂直串1360耦合到数据线1340，电荷存储装置的垂直串1362耦合到数据线1344，电荷存储装置的垂直串1364耦合到数据线1348，且电荷存储装置的垂直串1366耦合到数据线1352。垂直串1360、1362、1364及1366中的每一者包含与垂直串1302相同的元件。垂直串1360、1362、1364及1366的SGD晶体管1330的第二群组的控制栅极连接到线1367以接收独立于第一信号的第二信号。
电荷存储装置的垂直串1370耦合到数据线1340，电荷存储装置的垂直串1372耦合到数据线1344，电荷存储装置的垂直串1374耦合到数据线1348，且电荷存储装置的垂直串1376耦合到数据线1352。垂直串1370、1372、1374及1376中的每一者包含与垂直串1302相同的元件。垂直串1370、1372、1374及1376的SGD晶体管1330的第三群组的控制栅极连接到线1377以接收独立于第一信号及第二信号的第三信号。
电荷存储装置的垂直串1380耦合到数据线1340，电荷存储装置的垂直串1382耦合到数据线1344，电荷存储装置的垂直串1384耦合到数据线1348，且电荷存储装置的垂直串1386耦合到数据线1352。垂直串1380、1382、1384及1386中的每一者包含与垂直串1302相同的元件。垂直串1380、1382、1384及1386的SGD晶体管1330的第四群组的控制栅极连接到线1387以接收独立于第一信号、第二信号及第三信号的第四信号。
行1300中的全部垂直串1302及1342到1386耦合到共用源极1320。垂直串1302及1342到1386中的每一者中相同位置的电荷存储装置1310的控制栅极耦合到相同存取线(未展示)以接收相同信号。全部垂直串1302及1342到1386的SGS晶体管1312的控制栅极耦合到相同选择线1392以接收相同信号。
如图13中所示，SGD晶体管1330的控制栅极在垂直串的四个群组中的每一者中耦合在一起，所述四个群组为：包含垂直串1302、1342、1346及1350的第一群组；包含垂直串1360、1362、1364及1366的第二群组；包含垂直串1370、1372、1374及1376的第三群组；及包含垂直串1380、1382、1384及1386的第四群组。每次可选择所述四个群组中的一者，且在行1300中可同时编程或读取每个块的四个页的数据。在编程或读取操作期间在不增大功率消耗的情况下实现了更长页大小。另外，可减小半导体构造中的垂直串1302及1342到1386之间的间隔。
图14为根据本发明的各种实施例的呈存储器装置1400的形式的设备的框图。存储器装置1400耦合到控制总线1404以接收控制信号线1405上的多个控制信号。存储器装置1400还耦合到地址总线1406以接收地址信号线1407上的地址信号A0到Ax，且耦合到数据总线1408以发射及接收数据信号。尽管经描绘为在分离的物理总线上接收数据信号，但是还可在相同物理总线上多路复用及接收数据信号。存储器装置1400可耦合到系统中的处理器(未展示)。
存储器装置1400包含可按行及按列布置的存储器单元的一或多个阵列1410。根据本发明的各种实施例，阵列1410的存储器单元可为非易失性存储器单元(例如电荷存储装置，例如浮动栅极晶体管或电荷捕获晶体管)。存储器装置1400可为NAND存储器装置。阵列1410可包含驻留于单个裸片上或多个裸片上的作为存储器装置1400的部分的存储器单元的多个组及块。阵列1410中的存储器单元可为SLC或MLC存储器单元，或其组合。根据本发明的各种实施例，阵列1410包含图4中所示的电荷存储装置432的块400中的一或多者。
地址电路1412可锁存在地址信号线1407上接收的地址信号A0到Ax。可由行解码器1416及列解码器1418解码地址信号A0到Ax以存取存储于阵列1410中的数据。存储器装置1400可通过使用感测/高速缓冲存储电路1422中的感测装置来感测阵列1410中的存储器单元中的电压或电流变化从而读取阵列1410中的数据。感测/高速缓冲存储电路1422包含耦合到块400中的数据线中的每一者的感测及锁存电路1423以感测及锁存图4中所示的相应数据线442、444、446、448、462、464、466、468、482、484、486及488的数据状态。
数据输入及输出(I/O)电路1426经由耦合到数据总线1408的外部(例如数据I/O)节点1428而实施双向数据通信。根据本发明的各种实施例，I/O电路1426包含N个驱动器及接收器电路1440。存储器装置1400包含经配置以支持存储器装置1400的操作(例如将数据写入阵列1410及/或从阵列1410擦除数据)的控制器。控制器可包括(例如)在相同或不同裸片(相较于包含阵列1410及/或存储器装置1400的其它组件的任何者或全部的裸片)上的控制电路1442(例如经配置以实施状态机)。控制器可包括控制电路1442、固件、软件或以上的任何者或全部的组合。可经由N个信号线1446在感测/高速缓冲存储电路1422与I/Q电路1426之间传送数据。尤其可使用控制器来实施图9到12中所示的本发明的实施例。
每一驱动器及接收器电路1440包含驱动器电路1450。可(例如通过耦合到控制电路1442的控制逻辑电路1468)将控制信号提供到驱动器电路1450。控制逻辑电路1468可经由线1470及1472将控制信号提供到驱动器电路1450。
与常规存储器装置中所使用的构造相比，文中所描述的实施例可增大电荷存储装置的垂直串的块中的可存取页大小。耦合到电荷存储装置的块的每一数据线可实现每次读取块中的相对较大量的数据或对块中的相对较大量的数据进行编程。耦合到块的额外数据线可在不增大归因于块的存取线的活动的功率消耗的情况下实现同时读取额外数据或对额外数据进行编程，这是因为在无关于被读取或编程的数据的数量的情况下针对读取或编程事件给存取线预充电。针对读取操作给额外数据线预充电，但数据线的电容小于存取线的电容，且增大的页大小证明了多个数据线所需的额外功率的正当性。此可导致实施文中所描述的机制的装置的显著性能改善。
已将电荷存储装置的垂直串的块的实例结构及方法描述为特定实施例，但将明白可进行各种修改及变化。因此，说明书及图式应被视为具说明性而无限制性意义。

Claims (1)

1.一种设备，其包括：
存储器单元的垂直串的多个行，每一垂直串包括相应多个存储器单元；以及
与垂直串的每一行相关联的相应多个数据线，与相应行相关联的每一数据线耦合到所述相应行中的所述垂直串中的至少一者。
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