JP2007272938A5 - - Google Patents

Claims (10)

1. センスアンプ、および、該センスアンプに接続された複数のビット線と複数のワード線との交差個所にそれぞれメモリセルが設けられたメモリコアを有するメモリブロックを複数有し、前記ワード線を選択して当該ワード線に接続されたメモリセルを前記センスアンプにより同時に活性化して前記メモリブロックを順次リフレッシュするダイナミック型半導体メモリであって、
   第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタと、
   第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタと、を備え、リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリ。
2. 請求項１に記載のダイナミック型半導体メモリにおいて、
   前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして前記第１の内部リフレッシュ候補アドレスを出力する第１のカウンタを備え、
   前記第２のリフレッシュカウンタは、第２のカウント信号をカウントする第２のカウンタと、該第２のカウンタの出力を補数変換して前記第２の内部リフレッシュ候補アドレスを出力する補数変換回路と、を備えることを特徴とするダイナミック型半導体メモリ。
3. 請求項１または２に記載のダイナミック型半導体メモリにおいて、
   前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして第１のワード線の内部リフレッシュ候補アドレスを出力する第１のワード線アドレスカウンタ、および、該第１のワード線アドレスカウンタからのキャリー信号をカウントして第１のブロックメモリの内部リフレッシュ候補アドレスを出力する第１のブロックアドレスカウンタを備え、
   前記第２のリフレッシュカウンタは、第２のカウント信号をカウントして第２のワード線の内部リフレッシュ候補アドレスを出力する第２のワード線アドレスカウンタ、および、該第２のワード線アドレスカウンタからのキャリー信号をカウントして第２のブロックメモリの内部リフレッシュ候補アドレスを出力する第２のブロックアドレスカウンタを備えることを特徴とするダイナミック型半導体メモリ。
4. 請求項３に記載のダイナミック型半導体メモリにおいて、
   前記第１のワード線アドレスカウンタおよび前記第１のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最下位ビットが設定されて前記第１のカウント信号に従ってカウントアップされ、且つ、
   前記第２のワード線アドレスカウンタおよび前記第２のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最上位ビットが設定されて前記第２のカウント信号に従ってカウントダウンされることを特徴とするダイナミック型半導体メモリ。
5. 請求項３に記載のダイナミック型半導体メモリにおいて、
   リフレッシュ動作時に外部からアクセスされたブロックのアドレスが前記第１のブロックメモリの内部リフレッシュ候補アドレスに一致しないときは、前記第１の内部リフレッシュ候補アドレスからリフレッシュ動作を開始し、且つ、
   前記リフレッシュ動作時に外部からアクセスされたブロックのアドレスが前記第１のブロックメモリの内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリ。
6. リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、
   前記複数のメモリブロックにおいて、異なる第１および第２のリフレッシュブロック候補を予め用意し、
   前記第１または第２のいずれかのメモリブロックに対して前記リフレッシュ動作を行うようにしたことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
7. 請求項６に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
   前記リフレッシュ動作は、定期的な制御信号を元に生成したリフレッシュ信号に従って行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
8. 請求項６または７に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
   該ダイナミック型半導体メモリに対する外部アクセス動作および前記リフレッシュ動作を同時に行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
9. 請求項７〜８のいずれか１項に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
   該ダイナミック型半導体メモリに対する外部アクセス動作が、予め用意された第１および第２のリフレッシュブロック候補のどちらとも一致しない場合、該第１のリフレッシュブロック候補に対してリフレッシュ動作を行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
10. リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、
    前記各メモリブロックにおいて、１行のメモリセルを選択してリシュレッシュを行うワード線の論理アドレスをリフレッシュワード線アドレスとし、且つ、リフレッシュするメモリブロックアドレスおよびリフレッシュするワード線のアドレスを総称してリフレッシュアドレスとし、
    第１のリフレッシュアドレスおよび第２のリフレッシュアドレスをそれぞれ独立したリセット機能付き第１のリフレッシュカウンタおよび第２のリフレッシュカウンタにより生成することを特徴とすることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。