KR20240064727A - 행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템 - Google Patents

행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템 Download PDF

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딘 디. 간스
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스를 동작시키는 방법이 제공되고, 상기 방법은 제1 타이밍 기간 동안 메모리 위치에 대응하는 동작의 수를 결정하는 단계; 및 상기 동작의 결정된 수가 미리 결정된 임계값을 초과하는 경우 상기 제1 타이밍 기간 후에 상기 메모리 위치에 대해 추가 리프레시 동작을 스케줄링하는 단계를 포함한다. 메모리 위치를 포함하는 메모리; 및 회로부를 포함하는 메모리 디바이스가 제공되고, 상기 회로부는 제1 타이밍 기간 동안 상기 메모리 위치에 대응하는 동작의 수를 결정하고; 상기 동작의 결정된 수가 미리 결정된 임계값을 초과할 때 상기 제1 타이밍 기간 후에 상기 메모리 위치에 대해 추가 리프레시 동작을 스케줄링하도록 구성된다.

Description

행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템 {METHODS FOR ROW HAMMER MITIGATION AND MEMORY DEVICES AND SYSTEMS EMPLOYING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 2018년 8월 3일에 출원된 미국 가출원 번호 62/714,531; 2018년 9월 10일에 출원된 62/729,229; 및 2018년 11월 16일에 출원된 62/768,477의 이익을 주장하며, 이들 선출원 문헌 각각은 전체 내용이 본 명세서에 병합된다.
기술 분야
본 발명은 일반적으로 행 해머(row hammer)를 완화하기 위한 방법 및 이를 이용하는 메모리 디바이스 및 시스템에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스와 관련된 정보를 저장하는 데 널리 사용된다. 정보는 메모리 셀의 다양한 상태를 프로그래밍함으로써 저장된다. 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비 휘발성일 수 있다. 메모리 디바이스를 개선하는 것은 일반적으로 메모리 셀 밀도의 증가, 판독/기입 속도의 증가, 또는 동작 대기 시간의 감소, 신뢰성의 증가, 데이터 보존력의 증가, 전력 소비의 감소, 또는 제조 비용의 감소 등을 포함할 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스를 개략적으로 예시하는 단순화된 블록도이다.
도 2는 본 기술의 실시예에 따른 행 해머를 완화하기 위한 방법을 예시하는 단순화된 타이밍도이다.
도 3은 본 기술의 실시예에 따른 행 해머를 완화하기 위한 방법을 예시하는 단순화된 타이밍도이다.
도 4는 본 기술의 일 실시예에 따라 서브 뱅크 리프레시 관리(sub-bank refresh management)와 관련된 메모리 뱅크의 서브 뱅크를 개략적으로 도시하는 단순화된 블록도이다.
도 5는 본 기술의 일 실시예에 따른 메모리 시스템을 개략적으로 예시하는 단순화된 블록도이다.
도 6은 본 기술의 일 실시예에 따라 메모리 시스템을 동작시키는 방법을 예시하는 흐름도이다.
높은 데이터 신뢰성, 고속 메모리 액세스 및 감소된 칩 크기는 반도체 메모리에서 요구되는 특징이다. DRAM과 같은 일부 반도체 메모리 디바이스는 셀 커패시터에 축적된 전하로 정보를 저장하는 데, 이는 누설되기 쉬워서 정보 손실을 방지하기 위해 주기적인 리프레시 동작이 필요하다. 전하 누설에 더하여 행 해머와 같은 방해 메커니즘으로 인한 비트 에러로 인해 정보가 손실되거나 열화될 수 있다. 행 해머는 짧은 시간에 활성 레벨로 반복적으로 구동되는 선택된 워드 라인에 인접한 (예를 들어, 바로 인접하거나 짧은 거리에 있는) 선택되지 않은 워드 라인에 연결된 메모리 셀에 영향을 준다. 인접한 (예를 들어, 근처에 있는) 워드 라인의 활동으로 인해 선택되지 않은 워드 라인의 셀의 전하가 변하므로, 리프레시 동작을 수행하여 메모리 셀의 전하를 리프레시하지 않는 경우 셀에 저장된 정보가 위험해질 수 있다.
일부 메모리 디바이스에서, 리프레시 동작을 나타내는 자동 리프레시(AREF) 명령은 메모리 디바이스에 동작 가능하게 연결된 호스트 또는 제어기와 같은 제어 디바이스로부터 주기적으로 발행된다. AREF 명령은 모든 워드 라인이 하나의 리프레시 사이클에서 한 번 확실히 리프레시되는 빈도로 제어 디바이스로부터 제공된다. 리프레시 사이클의 지속 시간은 전하 누설이 데이터 열화를 야기하는 것을 방지하기 위해 메모리 디바이스의 동작 온도에 따라 선택될 수 있다(예를 들어, 더 따뜻한 온도는 일반적으로 더 빈번한 리프레시 동작을 보장함). AREF 명령에 따른 리프레시 어드레스는 DRAM에 제공된 리프레시 카운터에 의해 결정되므로 AREF 명령에 응답하는 리프레시 동작은 행 해머 효과로 인한 비트 에러를 방지하지 못할 수 있다.
리프레시 동작이 행 해머 효과를 해결할 만큼 충분히 빈번히 제공되는 것을 보장하는 하나의 접근 방식은 모든 메모리 부분이 리프레시되는 빈도를 증가시키는 것을 포함한다. 그러나 리프레시 동작은 전력 집약적일 수 있기 때문에 행 해머 효과의 최악의 상황에 기초하여 모든 메모리 부분에 대해 보다 빈번한 리프레시 동작을 스케줄링하는 것은 비효율적일 수 있으며, 특히 전력 소비가 중요한 문제인 메모리 애플리케이션(예를 들어, 제한된 배터리 공급으로 구동되는 모바일 디바이스)에서는 바람직하지 않다.
행 해머 효과를 해결하는 또 다른 접근 방식은 이용 가능한 리프레시 기회(예를 들어, 호스트 디바이스로부터 수신된 정기적으로 스케줄링된 리프레시 명령)의 일부를 해머 활동이 검출된 특정 행(예를 들어, 많은 수의 활성화 명령이 실행된 행에 인접하거나 근처에 있는 행)으로 재지정(redirect)하거나 훔치기 위한 회로부를 메모리 디바이스에 제공하는 것이다. 메모리 어레이의 크기가 지속적으로 감소하고 이에 따라 행 해머 효과에 대한 민감도가 증가함에 따라 리프레시되기 전에 인접한 행(예를 들어, 적은 수의 행 거리에 있어서 그 효과를 무시할 수 없는 행)에서 발생하는 것이 허용될 수 있는 활성화 수가 행이 계속 감소한다. 이는 결국 행 해머를 완화하기 위해 재지정하는 데 이용 가능한 충분한 리프레시 명령이 더 이상 없을 수 있으므로 리프레시 기회 재지정 접근 방식에 문제를 야기한다.
따라서, 본 기술의 여러 실시예는 활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 순서를 벗어난 리프레시 동작을 보장하는 메모리 부분에 대한 요구에 기초하여 추가 리프레시 동작을 스케줄링하는 메모리 디바이스, 메모리 디바이스를 포함하는 시스템, 및 메모리 디바이스를 동작시키는 방법에 관한 것이다. 일 실시예에서, 메모리 디바이스를 동작시키는 방법은 제1 타이밍 기간 동안 메모리 위치에 대응하는 동작의 수를 결정하는 단계; 및 동작의 결정된 수가 미리 결정된 임계값을 초과하는 경우 제1 타이밍 기간 후에 메모리 위치에 대해 추가 리프레시 동작을 스케줄링하는 단계를 포함한다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스(100)를 개략적으로 예시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크(예를 들어, 도 1의 예에서 뱅크 0 내지 15)를 포함할 수 있고, 각 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 이 워드 라인과 비트 라인의 교차점에 배열된 복수의 메모리 셀을 포함할 수 있다. 워드 라인(WL)의 선택은 행 디코더(140)에 의해 수행될 수 있고, 비트 라인(BL)의 선택은 열 디코더(145)에 의해 수행될 수 있다. 감지 증폭기(SAMP)는 대응하는 비트 라인(BL)에 제공될 수 있고, 적어도 하나의 개별 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있으며, 적어도 하나의 개별 로컬 I/O 라인 쌍은 스위치 역할을 할 수 있는 전송 게이트(TG)를 통해 적어도 하나의 각 주 I/O 라인 쌍(MIOT/B)에 연결될 수 있다.
메모리 디바이스(100)는 명령 신호(CMD) 및 어드레스 신호(ADDR)를 수신하기 위해 명령 버스 및 어드레스 버스에 각각 연결된 명령 및 어드레스 단자를 포함하는 복수의 외부 단자를 이용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하는 칩 선택 단자, 클록 신호(CK 및 CKF)를 수신하는 클록 단자, 데이터 클록 신호(WCK 및 WCKF)를 수신하는 데이터 클록 단자, 데이터 단자(DQ, RDQS, DBI 및 DMI), 전력 공급 단자(VDD, VSS, VDDQ 및 VSSQ), 온다이 종단 단자(들)(ODT)를 더 포함할 수 있다.
명령 단자 및 어드레스 단자에는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 명령/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전달될 수 있다. 어드레스 디코더(110)는 어드레스 신호를 수신하고, 디코딩된 행 어드레스 신호(XADD)를 행 디코더(140)에 공급하며, 디코딩된 열 어드레스 신호(YADD)를 열 디코더(145)에 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고, 행 디코더(140)와 열 디코더(145) 모두에 뱅크 어드레스 신호를 공급할 수 있다.
명령 및 어드레스 단자에는 메모리 제어기로부터 명령 신호(CMD), 어드레스 신호(ADDR) 및 칩 선택 신호(CS)가 공급될 수 있다. 명령 신호는 메모리 제어기로부터의 다양한 메모리 명령(예를 들어, 판독 명령 및 기입 명령을 포함할 수 있는 액세스 명령을 포함함)을 나타낼 수 있다. 선택 신호(CS)는 명령 및 어드레스 단자에 제공되는 명령 및 어드레스에 응답할 메모리 디바이스(100)를 선택하는 데 사용될 수 있다. 활성 CS 신호가 메모리 디바이스(100)에 제공될 때, 명령 및 어드레스가 디코딩될 수 있고 메모리 동작이 수행될 수 있다. 명령 신호(CMD)는 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)에 내부 명령 신호(ICMD)로서 제공될 수 있다. 명령 디코더(115)는 내부 명령 신호(ICMD)를 디코딩하여 메모리 동작을 수행하는 다양한 내부 신호 및 명령, 예를 들어, 워드 라인을 선택하는 행 명령 신호 및 비트 라인을 선택하는 열 명령 신호를 생성하는 회로부를 포함할 수 있다. 내부 명령 신호는 클록 명령(CMDCK)과 같은 출력 및 입력 활성화 명령을 더 포함할 수 있다.
판독 명령이 발행되고 판독 명령이 행 어드레스 및 열 어드레스에 적시에 공급되면, 이들 행 어드레스 및 열 어드레스에 의해 지정된 메모리 어레이(150)의 메모리 셀로부터 판독 데이터가 판독될 수 있다. 판독 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 명령 디코더는 입력/출력 회로(160)에 내부 명령을 제공하여, RDQS 클록 신호에 따라 판독/기입 증폭기(155) 및 입력/출력 회로(160)를 통해 데이터 단자(DQ, RDQS, DBI 및 DMI)로부터 판독 데이터를 출력하도록 할 수 있다. 판독 데이터는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있는 판독 대기 시간 정보(RL)에 의해 정해진 시간에 제공될 수 있다. 판독 대기 시간 정보(RL)는 CK 클록 신호의 클록 사이클로 정해질 수 있다. 예를 들어, 판독 대기 시간 정보(RL)는 관련된 판독 데이터가 제공될 때 판독 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클의 수일 수 있다.
기입 명령이 발행되고 명령이 행 어드레스 및 열 어드레스에 적시에 공급되면, 기입 데이터는 WCK 및 WCKF 클록 신호에 따라 데이터 단자(DQ, DBI 및 DMI)에 공급될 수 있다. 기입 명령은 명령 디코더(115)에 의해 수신될 수 있고, 명령 디코더는 입력/출력 회로(160)에 내부 명령을 제공하여, 입력/출력 회로(160)의 데이터 수신기가 기입 데이터를 수신하고 입력/출력 회로(160) 및 판독/기입 증폭기(155)를 통해 메모리 어레이(150)에 공급하도록 할 수 있다. 기입 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기입될 수 있다. 기입 데이터는 기입 대기 시간 WL 정보에 의해 정해진 시간에 데이터 단자에 제공될 수 있다. 기입 대기 시간 WL 정보는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있다. 기입 대기 시간 WL 정보는 CK 클록 신호의 클록 사이클로 정해질 수 있다. 예를 들어, 기입 대기 시간 정보(WL)는 연관된 기입 데이터가 수신될 때 기입 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클의 수일 수 있다.
전력 공급 단자에는 전력 공급 전위(VDD 및 VSS)가 공급될 수 있다. 이러한 전력 공급 전위(VDD 및 VSS)는 내부 전압 생성 회로(170)에 공급될 수 있다. 내부 전압 생성 회로(170)는 전력 공급 전위(VDD 및 VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI) 등을 생성할 수 있다. 내부 전위(VPP)는 행 디코더(140)에서 사용될 수 있고, 내부 전위(VOD 및 VARY)는 메모리 어레이(150)에 포함된 감지 증폭기에서 사용될 수 있으며, 내부 전위(VPERI)는 많은 다른 회로 블록에서 사용될 수 있다.
전력 공급 단자에는 전력 공급 전위(VDDQ)가 공급될 수도 있다. 전력 공급 전위(VDDQ)는 전력 공급 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 일 실시예에서 전력 공급 전위(VDD)와 동일한 전위일 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 다른 실시예에서 전력 공급 전위(VDD)와 다른 전위일 수 있다. 그러나, 전용 전력 공급 전위(VDDQ)가 입력/출력 회로(160)에 사용되어, 입력/출력 회로(160)에 의해 생성하는 전력 잡음이 다른 회로 블록으로 전파되지 않도록 할 수 있다.
온-다이 종단 단자(들)에는 온-다이 종단 신호(ODT)가 공급될 수 있다. 온-다이 종단 신호(ODT)는 입력/출력 회로(160)에 공급되어, 메모리 디바이스(100)가 온-다이 종단 모드에 들어가도록 (예를 들어, 미리 결정된 수의 임피던스 레벨 중 하나의 레벨을 메모리 디바이스(100)의 다른 단자 중 하나 이상의 단자에 제공하도록) 지시할 수 있다.
클록 단자 및 데이터 클록 단자에는 외부 클록 신호 및 상보적인 외부 클록 신호가 공급될 수 있다. 외부 클록 신호(CK, CKF, WCK, WCKF)는 클록 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호는 상보적일 수 있고, WCK 및 WCKF 신호도 상보적일 수 있다. 상보적인 클록 신호는 반대 클록 레벨을 가질 수 있으며, 동시에 반대 클록 레벨 간에 전이될 수 있다. 예를 들어, 클록 신호가 낮은 클록 레벨에 있을 때 상보적인 클록 신호는 높은 레벨에 있고, 클록 신호가 높은 클록 레벨에 있을 때 상보적인 클록 신호는 낮은 클록 레벨에 있다. 또한 클록 신호가 낮은 클록 레벨로부터 높은 클록 레벨로 전이되면 상보적인 클록 신호는 높은 클록 레벨로부터 낮은 클록 레벨로 전이되고, 클록 신호가 높은 클록 레벨로부터 낮은 클록 레벨로 전이되면 상보적인 클록 신호는 낮은 클록 레벨로부터 높은 클록 레벨로 전이된다.
클록 입력 회로(120)에 포함된 입력 버퍼는 외부 클록 신호를 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터의 CKE 신호에 의해 인에이블될 때, 입력 버퍼는 CK 및 CKF 신호와 WCK 및 WCKF 신호를 수신할 수 있다. 클록 입력 회로(120)는 외부 클록 신호를 수신하여 내부 클록 신호(ICLK)를 생성할 수 있다. 내부 클록 신호(ICLK)는 내부 클록 회로(130)에 공급될 수 있다. 내부 클록 회로(130)는 수신된 내부 클록 신호(ICLK) 및 명령/어드레스 입력 회로(105)로부터 클록 인에이블 신호(CKE)에 기초하여 다양한 위상 및 주파수 제어된 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는 내부 클록 신호(ICLK)를 수신하고 다양한 클록 신호를 명령 디코더(115)에 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 입력/출력(IO) 클록 신호를 더 제공할 수 있다. IO 클록 신호는 입력/출력 회로(160)에 공급될 수 있으며, 판독 데이터의 출력 타이밍과 기입 데이터의 입력 타이밍을 결정하는 타이밍 신호로서 사용될 수 있다. IO 클록 신호는 다수의 클록 주파수로 제공되어, 데이터가 메모리 디바이스(100)로부터 상이한 데이터 속도(data rate)로 입출력되도록 할 수 있다. 높은 메모리 속도가 요구될 때는 높은 클록 주파수가 바람직할 수 있다. 낮은 전력 소비가 요구될 때는 낮은 클록 주파수가 바람직할 수 있다. 내부 클록 신호(ICLK)는 또한 타이밍 생성기(135)에 공급될 수 있고, 이에 따라 다양한 내부 클록 신호가 생성될 수 있다.
도 1의 메모리 디바이스(100)와 같은 메모리 디바이스는 연결된 호스트 디바이스 또는 메모리 제어기로부터 수신된 명령에 응답하여 메모리 어레이(150)의 일부에 리프레시 동작을 수행하도록 구성될 수 있다. 메모리 디바이스(100)는 (예를 들어, 어드레스 포인터에서) 리프레시 동작이 수행되는 메모리 어레이(150)의 어드레스를 추적할 수 있으며, (예를 들어, 뱅크 카운터의) 가장 최근의 어드레스에서 수행된 리프레시 동작의 수를 추가로 추적할 수 있다. 이러한 배열은, 어드레스 포인터가 증분되고 사이클이 반복되기 전에, 메모리 어레이(150)의 각 뱅크(0 내지 15)가 주어진 어드레스에서 (예를 들어, 16개의 동작을 카운트함으로써) 적어도 하나의 리프레시 동작을 경험하는 것을 보장할 수 있다.
본 발명의 일 양태에 따르면, 메모리 디바이스(100)에 동작 가능하게 연결된 호스트 디바이스 또는 제어기는 리프레시 동작을 트리거하기 위해 메모리 디바이스(100)에 리프레시 명령을 전송하도록 구성될 수 있다. 리프레시 동작은 메모리 디바이스가 다수의 클록 사이클 동안 데이터 버스를 통해 통신하는 것을 방지할 수 있기 때문에 제어기/호스트 디바이스로부터 리프레시 동작을 관리하는 것에 의해 버스 이용의 효율적인 스케줄링을 보장할 수 있다.
전술한 바와 같이, 행 해머 효과는 메모리 어레이(150)에 저장된 정보를 열화시켜, 리프레시 동작 간에 큰 지연이 있는 동작 모드는 잠재적으로 데이터 무결성을 위험하게 할 수 있다. 따라서, 본 발명의 다양한 실시예에서, 호스트 디바이스 또는 제어기는 메모리 디바이스(150)에서 행 해머의 효과를 완화하기 위해 (예를 들어, 정기적으로 스케줄링된 주기적인 리프레시 명령에 더하여) 추가 리프레시 명령을 발행하도록 구성될 수 있다.
행 해머를 완화하는 하나의 접근 방식은 메모리 위치(예를 들어, 메모리 뱅크, 메모리 셀 그룹, 서브 뱅크 레벨에서 행 또는 열 등)에서 메모리 동작(예를 들어, 활성화)의 수가 제1 타이밍 기간(예를 들어, 리프레시 간격) 동안 미리 결정된 임계값을 초과할 때를 결정하고, 타이밍 기간 후에 이 결정에 응답하여 추가 리프레시 동작을 스케줄링하는 것을 포함한다. 이러한 접근 방식은 본 기술의 일 양태에 따라 도 2의 타이밍도(200)에 개략적으로 도시되어 있다.
도 2를 참조하여 알 수 있는 바와 같이, 4X 리프레시 모드(예를 들어, 3.906㎲ 기본 리프레시 간격(tREFI)보다 4배 더 큰 15.624㎲ 유효 리프레시 간격(tREFIe)을 가짐)에서 동작하는 메모리 디바이스 또는 시스템에서, 호스트 디바이스/제어기는 매 4번째 기본 리프레시 간격이 완료된 후(예를 들어, 시간 t0, t4, t8 등에서) 도시된 메모리 위치(예를 들어, 메모리 뱅크)로 리프레시 명령을 전송하도록 구성된다. 호스트 디바이스/제어기가 메모리 위치에서 미리 결정된 임계값을 초과하는 활동량(예를 들어, 활성화)을 검출하면 호스트 디바이스/제어기는 추가 리프레시 명령을 전송하여, 활동의 악영향(예를 들어, 행 해머 효과)을 완화하기 위해 메모리 디바이스가 추가 리프레시 동작을 수행하도록 할 수 있다. 타이밍도(200)를 참조하면, 시간 t0과 시간 t1 사이의 간격에서 많은 수의 활성화가 발생한 것을 볼 수 있다. 따라서, 시간 t1에서 추가 리프레시 명령이 발행되어, 메모리 디바이스가 영향을 받은 메모리 셀의 전하를 리프레시하도록 할 수 있다.
일부 상황에서, 시간 기간이 종료될 때 정기적으로 스케줄링된 리프레시 명령(추가 리프레시 명령이 아님)이 발행되도록 이미 스케줄링된 상태에서 시간 기간에 초과 활성화가 발생할 수 있다. 이러한 상황에서 추가 리프레시 명령이 후속 시간 기간(예를 들어, 초과 활성화 활동이 발생한 시간 기간 직후가 아님)에 발행될 수 있다. 예를 들어, 타이밍도(200)를 참조하면, 시간 t3과 시간 t4 사이의 간격에서 많은 수의 활성화가 발생했지만, 시간 t4에서 (예를 들어 15.624㎲ tREFIe에 따라) 리프레시 명령이 발행되도록 이미 스케줄링되었다. 따라서, 추가 리프레시 명령은 후속 시간 기간이 종료될 때(예를 들어, 시간 t5에서) 발행된다. 이와 관련하여, 메모리 디바이스는 시간 t4 또는 시간 t5에서 리프레시 명령 중 하나의 리프레시 명령을 자유롭게 '훔쳐' 많은 수의 활성화에 의해 영향을 받는 메모리 위치에서 행 해머 완화 리프레시를 수행하고, 다른 리프레시 명령을 사용하여 원래 스케줄링된 리프레시 동작이 향하는 메모리 어드레스를 리프레시할 수 있다(예를 들어, 초과 활성화 직후 시간 t4에서 리프레시 명령을 '훔쳐서', 영향을 받은 어드레스를 리프레시할 수 있으며, 리프레시 어드레스 포인터가 지시하는 어드레스에 대해서는 시간 t5에서 추가 리프레시 명령이 수신될 때까지 리프레시 동작을 연기할 수 있다).
도 2의 단순화된 예에서는 단일 뱅크를 갖는 메모리 디바이스가 도시되어 있지만, 추가 리프레시 명령을 발행하는 전술한 방법은 다수의 메모리 뱅크를 갖는 메모리 디바이스에도 적용된다. 예를 들어, 도 3은 본 기술의 실시예에 따라 다수의 뱅크를 갖는 메모리 디바이스에서 행 해머를 완화하기 위한 방법을 예시하는 단순화된 타이밍도이다. 도 3을 참조하여 알 수 있는 바와 같이, 8개의 메모리 뱅크를 가진 메모리 디바이스는, 앞서 보다 상세히 설명된 바와 같이 어드레스 포인터(370)를 업데이트하고 프로세스(예를 들어, 시간 t0 내지 시간 t7에서의 리프레시 동작)를 반복하기 전에, (예를 들어, REFpb 간격(320) 및 유효 리프레시 간격(310)에 대응하는) 순서로 각 뱅크에 리프레시 동작을 수행하도록 구성될 수 있다. 메모리 디바이스 및 연결된 호스트 디바이스/제어기 모두는, 카운터를 리셋하고 어드레스 포인터를 증분하기 전에, 각 뱅크가 (예를 들어, 어드레스 포인터(370)에 지시된 어드레스에) 적어도 하나의 리프레시를 경험하는 것을 보장하기 위해, 각 뱅크에서 수행되는 리프레시 동작을 추적하는 카운터(예를 들어 SoC 뱅크 카운터(340) 및 DRAM 뱅크 카운터(360))를 유지할 수 있다. 제어기는 또한 동작의 (예를 들어, 메모리 디바이스의 모드 레지스터에 저장된) 미리 결정된 수가 초과될 때를 결정하여 추가 리프레시 명령을 트리거하기 위해 각 뱅크에서 활성화(예를 들어, 또는 다른 동작)의 수를 추적하는 카운터(350)를 유지할 수 있다.
예를 들어, 시간 t8에서, 뱅크 활동 카운터(350)는 뱅크(3)와 뱅크(6)가 이전 시간 기간(예를 들어, 시간 t0과 시간 t7 사이의 기간 또는 예를 들어 시간 t6과 시간 t7 사이의 짧은 기간)에 동작의 임계 레벨을 초과하여 경험한 것을 나타낸다. 따라서, 호스트 디바이스/제어기는 시간 t8과 시간 t10 사이에 도시된 바와 같이 뱅크(3)와 뱅크(6)에 추가 리프레시 명령(330)을 발행하도록 구성된다. 이 시점에서, 메모리 디바이스(예를 들어, DRAM 뱅크 카운터(360)) 및 호스트 디바이스/제어기(예를 들어, SoC 뱅크 카운터(340))에서 뱅크 카운터의 거동이 발산한다. 호스트 디바이스/제어기의 뱅크 카운터(340)는 (리프레시 포인터에 대한 업데이트를 트리거하는 카운터의 조기 리셋을 방지하기 위해) 각 뱅크로 향하는 정기적으로 스케줄링된 리프레시 동작만을 계속 추적하고, 메모리 디바이스의 뱅크 카운터(360)는 각 뱅크에서 제1 리프레시 동작을 카운트한다. 이와 관련하여, 메모리 디바이스의 뱅크 카운터(360)가 리프레시 명령을 수신한 것으로 뱅크 카운터(340)에 이미 지시된 뱅크로 향하는 후속 리프레시 명령(330)을 수신할 때, 메모리 디바이스는 리프레시 어드레스 포인터(370)에 지시된 어드레스 이외의 어드레스에서 행 해머의 효과를 완화하기 위해 이 후속 리프레시 명령을 이용하도록 구성될 수 있다. 예를 들어, 시간 t11 및 시간 t14에서, 뱅크(3)와 뱅크(6)에 대해 리프레시 명령(330)이 각각 발행되지만, 메모리 디바이스의 뱅크 카운터(340)는 리프레시 명령이 카운터 리셋의 개입 없이 이 뱅크에서 이미 수신되었음을 반영한다. 따라서, 메모리 디바이스는 초과 활성화 횟수에 의해 영향을 받은 어드레스에서 행 해머 완화 리프레시 동작을 수행하기 위해 각 뱅크에서 이전에 수신된 또는 이후에 수신된 리프레시 명령 중 하나를 이용할 수 있다. 영향을 받는 뱅크에 추가 리프레시 명령을 성공적으로 발행한 후, 호스트 디바이스/제어기는 시간 t16에 도시된 바와 같이 뱅크 활동 카운터(350)를 리셋할 수 있다.
본 기술의 일 양태에 따르면, 연결된 호스트 디바이스에 의해 전송된 명령은 리프레시 명령과 달라서, 명령을 수신한 메모리 디바이스가 자신의 리프레시 동작을 희생 행으로 제한할 수 있고, 행 해머 효과를 경험하지 않은 다른 행을 리프레시하는 불필요한 시간 또는 전력을 낭비하지 않도록 할 수 있다. 이와 관련하여, LPDDR5 실시예에서, 리프레시 명령은 아래 표 1에 표시된 바와 같이 리프레시 관리 명령(RFM)인지 여부를 나타내는 명령 비트를 포함하도록 수정될 수 있다:
이와 관련하여, CA3의 F1 에지는 전술한 리프레시 관리 방식이 필요치 않은 경우 'V'이지만, 리프레시 관리가 필요한 경우에는 (예를 들어, 제조업체 또는 공급업체 또는 메모리 디바이스의 최종 사용자가 구현한 모드 레지스터 설정에 의해 결정된 경우에는) RFM이 된다. 모드 레지스터는 리프레시 관리가 구현되었는지 여부를 나타내는 비트를 포함할 수 있으며, 행 해머 완화 명령이 발행되기 전에 시간 기간(예를 들어 tREFIe)당 허용되는 롤링 누적 활성화 초기 관리 임계값(rolling accumulated activation initial management threshold: RAAIMT)을 나타내는 추가 비트를 더 포함할 수 있다. 이러한 모드 레지스터 중 하나는 아래 표 2에 예시로 제시되어 있다:
모드 레지스터에서 RAAIMT에 대해 설정된 값은 공급업체에 따라 (예를 들어, 행 해머 효과에 대한 각 어레이 설계의 민감도에 따라) 다를 수 있으며, 나아가 사실상 리프레시 승수(refresh multiplier)에 따라 다를 수 있다. 본 발명의 다른 양태에 따르면, RAAIMT 값은 논리 뱅크(예를 들어, 16개의 논리 뱅크에 대해 16개의 RAAIMT 카운터)마다 제공될 수 있다. 이 접근 방식을 사용하면 리프레시 뱅크를 형성하는 2개의 카운트 값 중 최대 값에 기초하여 REFhp 명령이 실행될 수 있다. 또 다른 접근 방식에서는 하나의 RAAIMT 카운터가 각 리프레시 뱅크(예를 들어, 2개의 BG 또는 16B 모드 뱅크)에 제공되어, 채널당 8개의 카운터를 절약하지만, RAAIMT 값에 더 자주 도달하고 더 많은 RFM 명령을 트리거할 수 있다.
전술한 예는 LPDDR5 메모리 디바이스에 대해 설명되었지만, 본 발명의 진보된 행 해머 완화 기술은 LPDDR4 메모리 디바이스를 포함하는 다른 메모리 디바이스에서도 구현될 수 있다. 예를 들어, LPDDR4 실시예에서는, 리프레시 명령이, 아래 표 3에 도시된 바와 같이, 행 해머 완화(row hammer mitigation: RFM) 리프레시 명령인지 여부를 나타내는 명령 비트를 포함하도록 수정될 수 있다:
이와 관련하여, CA3의 F1 에지는 전술한 리프레시 관리 방식이 필요치 않은 경우 'V'이지만, 리프레시 관리가 필요한 경우에는 (예를 들어, 제조업체 또는 공급업체 또는 메모리 디바이스의 최종 사용자가 구현한 모드 레지스터 설정에 의해 결정된 경우에는) RFM이 된다. 모드 레지스터는 리프레시 관리가 구현되는지 여부를 나타내는 비트를 포함할 수 있으며, 행 해머 완화 명령이 발행되기 전에 시간 기간(예를 들어, tREFIe)당 허용되는 RAAIMT를 나타내는 추가 비트를 더 포함할 수 있다. 이러한 모드 레지스터 중 하나는 아래 표 5에 예시로 제시되어 있다:
모드 레지스터에서 RAAIMT에 대해 설정된 값은 공급업체에 따라 (예를 들어, 행 해머 효과에 대한 각 어레이 설계의 민감도에 따라) 다를 수 있으며, 나아가 사실상 리프레시 승수에 따라 다를 수 있다.
본 발명의 일 양태에 따르면, RFM 명령이 메모리 디바이스에 발행될 때, 명령을 수신하는 임의의 뱅크에서 롤링 누적 활성화(RAA) 카운터는 감분될 수 있다. RFM 명령에 응답하여 RAA 카운터가 감분되는 양은 메모리 디바이스의 모드 레지스터 테이블에 저장될 수 있는 RAAIMT 승수 값(RAADEC)에 의해 결정될 수 있다. RFMab 명령을 발행하면 모든 뱅크의 RAA 카운트를 RAAIMT에 RAADEC 값을 곱한 값만큼 감분시킬 수 있다. 뱅크별로 RFM 명령(RFMpb)을 발행하는 것은 RFMpb 명령으로 지정된 뱅크에 대한 RAA 카운터를 감분시키도록(예를 들어, RAAIMT * RAADEC만큼 감분시키도록) 구성될 수 있다. 감분량으로 인해 RAA 카운터가 0 아래로 떨어지게 되면, RAA 카운터는 0으로 제한될 수 있다. 이와 관련하여, 본 발명의 일 양태에 따르면, RAA를 음이 아닌 값으로 제한함으로써 RFM 명령의 "풀인(pull-in)"을 방지할 수 있다. 명령의 풀인을 방지하면 초과 활성화가 발생하기 전에 뱅크의 리프레시 동작이 "신용(credited)"되는 상황을 방지하여, 리프레시 동작이 리프레시 동작을 트리거하는 활성화보다 선행하는 것이 아니라 후속하는 것을 보장한다.
본 발명의 다른 실시예에 따르면, RFM 명령은 누적 또는 "연기"하도록 구성될 수 있지만(예를 들어, 다수의 RFM 명령은 메모리 영역으로 향할 수 있지만 대응하는 리프레시 동작의 실행은 연기될 수 있음) RAA 카운터는 RAAIMT 값에 RAAMULT 값을 곱하는 것에 의해 결정되고 메모리 디바이스의 모드 레지스터 테이블에서 DRAM 공급업체에 의해 설정될 수 있는, 공급업체에 의해 지정된 RAA 최대 관리 임계값(RAAMMT)을 초과하지 않도록 구성될 수 있다. 다수의 RFM 명령을 연기하여 뱅크의 RAA 카운터가 RAAMMT 임계값에 도달하는 경우, RAA 카운터가 최대 값 미만으로 감소되도록 하나 이상의 REF 또는 RFM 명령이 발행될 때까지 메모리 디바이스는 이 뱅크로 향하는 추가 활성화(ACT) 명령을 허용하지 않도록 구성될 수 있다. REF 명령을 발행하는 것은 리프레시되는 뱅크 또는 뱅크들의 RAAIMT만큼 RAA 카운터를 감분하도록 구성될 수 있다. 따라서 LPDRAM에 발행된 임의의 주기적인 REF 명령은 리프레시되는 뱅크의 RAA 카운터를 매 tREFIe마다 RAAIMT 값만큼 감분하도록 한다. 모든 뱅크 리프레시 명령(REFab)을 발행하면 모든 뱅크의 RAA 카운트를 감분시킬 수 있다. 뱅크 어드레스로 REFpb 명령을 발행하는 것은 이 뱅크 어드레스를 갖는 RAA 카운트만을 감분하도록 구성될 수 있다. 셀프 리프레시 모드(Self Refresh mode)를 시작 및/또는 종료하는 것은 RAA 카운트 값의 감분을 허용하지 않도록 구성될 수 있다. 따라서 셀프 리프레시가 입력되기 전에 뱅크당 카운트 값은 셀프 리프레시가 종료될 때에도 변함 없이 유지된다.
아래의 표 5는 본 발명의 일 실시예에 따라 다양한 상이한 디바이스 상태에 따른 메모리 디바이스의 다수의 예시적인 리프레시 관리 동작을 예시한다.
본 발명의 일 양태에 따르면, RFM 명령 스케줄링은 REF 명령에 대한 것과 동일한 최소 분리 요건을 따르도록 구성될 수 있다. 또 다른 양태에 따르면, RFM 명령의 발행은 주기적인 REF 명령을 대신하지 않고 RFM 명령이 내부 리프레시 카운터에 영향을 주지도 않는다. 오히려 RFM 명령은 메모리 디바이스가 내부에서 리프레시 동작을 관리하는 추가 시간을 제공하기 위해 발행된다.
본 발명의 다른 실시예에 따르면, 리프레시 관리를 필요로 하는 디바이스는 매 리프레시 속도(refresh rate) 승수에서 RFM을 요구하지 않을 수 있다. 리프레시 관리 임계값(RFMTH)은 리프레시 관리가 필요한 리프레시 간격(예를 들어 tREFIe)을 정한다. RFMTH는 RFMTH = RAAIMT * tRC의 수식에 따라 결정될 수 있다. RFMTH에 의해 지시된 것보다 느린 임의의 리프레시 속도(즉, 긴 tREFIe)에서 동작하는 것은 RFM이 메모리 디바이스에 저장된 데이터의 무결성을 보장하도록 구성될 수 있다. RFMTH에 의해 지시된 tREFIe에서 동작하는 것 또는 임의의 높은 리프레시 속도(즉, 짧은 tREFIe)에서 동작하는 것은 임의의 RAA 카운트 값에 관계 없이 RFM 요구 사항에서 제외되도록 구성될 수 있다.
전술한 예시적인 실시예에서, 리프레시 관리 구현은 뱅크별 입도에 대해 설명되고 예시되었지만, 다른 실시예에서 리프레시 관리 구현은 또한 서브 뱅크에 기초하여 발행된 ACT 명령을 모니터링하도록 구성될 수 있다. 서브 뱅크별 모니터링은 관리 임계값을 변화시키지 않기 때문에 이것은 행 액세스가 서브 뱅크 간에 분산될 때 필요한 RFM 명령의 수를 줄여서 성능에 미치는 영향을 줄일 수 있다. 서브 뱅크 모니터링을 위한 메모리 디바이스 지원 및 지원되는 서브 뱅크(RFMSB)의 수는 메모리 디바이스의 모드 레지스터에 지시될 수 있다. 서브 뱅크 모니터링이 메모리 제어기에 의해 구현되는 경우 대응하는 RFMSB 카운터(RFMSBC) 비트는 메모리 디바이스의 모드 레지스터에 있는 것만큼 많이 지시하도록 구성될 수 있다.
본 발명의 일 양태에 따르면, RFMSB가 1보다 클 때, ACT 명령의 모니터링은 지시된 수의 영역 간에 동일하게 행 어드레스 공간을 분할함으로써 수행될 수 있다. RFMSB = 4인 일례가 도 4에 도시되어 있으며, 여기서 단순화된 블록도는 본 기술의 일 실시예에 따라 서브 뱅크 리프레시 관리와 관련된 메모리 뱅크의 4개의 서브 뱅크를 개략적으로 도시한다. 도 4를 참조하여 알 수 있는 바와 같이, 제어기는 뱅크(400)와 같은 각 LPDRAM 뱅크에 대해 4개의 RAA 카운터(예를 들어, 영역 0, 1, 2 및 3에 대해 각각 하나씩)를 구현하도록 허용될 수 있다. 이 구현에서 RFM 명령에 대한 요구 사항은 위에서 보다 상세히 설명한 뱅크별 구현과 동일한 판독 전용 파라미터(RAAIMT, RAAMULT 및 RAADEC)에 기초하여 각 영역에 대해 개별적으로 결정된다. 마찬가지로, 각 서브 뱅크 영역에 대한 RAA 카운터의 감분은 뱅크별로 RAA 카운터를 감분시키는 것과 동일한 규칙을 따를 수 있다. RAA가 서브 뱅크별로 추적될 때 RFM 명령은 추가 리프레시 관리를 필요로 하는 서브 뱅크를 DRAM에 알리도록 적절한 SB0 및 SB1 비트를 포함하도록 구성될 수 있다. RFMab 명령이 발행되고 서브 뱅크 관리가 인에이블되면 각 리프레시 뱅크에 대한 SB0 및 SB1 비트 상태에 의해 지시된 서브 뱅크에 명령이 적용될 수 있다. 즉, RAA 카운터는 RFMab 명령에 대해 도 3에 도시된 8개의 예시적인 리프레시 뱅크 각각에서 동일한 서브 뱅크 영역에 대해 감분될 수 있다. 뱅크 내의 임의의 서브 뱅크 영역에 대한 RAA 카운터가 RAAMMT에 도달하면 RAA 카운터를 모든 서브 뱅크 영역의 최대 값 아래로 줄이기 위해 하나 이상의 REF 또는 RFM 명령이 발행될 때까지 이 뱅크에 대한 추가 ACT 명령을 허용하지 않을 수 있다.
본 발명의 다른 양태에 따르면, 서브 뱅크 영역의 모니터링은 메모리 제어기에서 선택 사항일 수 있고, 서브 뱅크 영역은 결합될 수 있다. 예를 들어, 메모리 디바이스가 도 4에서와 같이 4개의 영역을 지원하는 경우 제어기는 선택 사항으로 영역 0과 1을 결합하고 영역 2와 3을 결합할 수 있다. 이 경우 뱅크당 2개의 RAA 모니터링, 하나의 추적 어드레스(00 내지 7F) 및 다른 추적 어드레스(80 내지 FF)가 있을 수 있다. 서브 뱅크 구현을 선택 사항으로 만들면 모든 서브 뱅크 영역을 단일 뱅크로 취급하면서 전술한 모든 RFM 동작을 수행할 수 있다.
아래의 표 6은 본 발명의 일 실시예에 따라 다양한 상이한 디바이스 상태에 따른 메모리 디바이스의 다수의 예시적인 서브 뱅크 리프레시 관리 동작을 예시한다.
본 발명의 다른 실시예에 따르면, 활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 순서를 벗어난 리프레시 동작을 보장하는 메모리 부분에 대해 필요에 따라 추가 리프레시 동작을 스케줄링할 수 있는 리프레시 관리 특징은 메모리 디바이스의 리프레시 속도 승수에 기초하여 선택적으로 인에이블 또는 디스에이블될 수 있다. 예를 들어, 전술한 리프레시 관리 접근 방식 중 하나 이상을 이용하는 일부 디바이스는 하나 이상의 리프레시 속도 승수(들)에 대한 특징을 디스에이블하도록 구성될 수 있다. 이와 관련하여, 메모리 디바이스는 리프레시 관리 임계값 이상에서 리프레시 관리를 디스에이블시키는 tREFI 승수를 지정하는 리프레시 관리 임계값(RFMTH)을 모드 레지스터 또는 다른 위치에 유지할 수 있다. 임계값보다 느린 리프레시 속도에서 메모리 디바이스의 동작(예를 들어, 긴 tREFIe가 있는 동작)은 메모리에 저장된 데이터의 무결성을 보장하기 위해 관리를 리프레시하기 위해 전술한 접근 방식(들)을 이용할 수 있다.
본 발명의 또 다른 실시예에서, 메모리 디바이스의 리프레시 관리 특징을 인에이블 및 디스에이블하는 것은 메모리 디바이스의 또 다른 동작 특성에 기초하여 수행되거나 또는 심지어 사용자 선택 가능한 선호도에 기초하여 수행될 수 있다. 이와 관련하여, 특징은 온도, 클록 속도, 전압, 하나 이상의 다른 메모리 특징의 인에이블/디스에이블 상태 등과 같은 동작 특성에 기초하여 자동으로 인에이블 및/또는 디스에이블하도록 구성될 수 있다.
도 5는 본 기술의 일 실시예에 따른 메모리 시스템(500)을 개략적으로 예시하는 단순화된 블록도이다. 메모리 시스템(500)은 메모리 모듈(520)(예를 들어, 듀얼 인라인 메모리 모듈(DIMM))에 동작 가능하게 결합된 호스트 디바이스(510)를 포함한다. 메모리 모듈(520)은 버스(540)에 의해 복수의 메모리 디바이스(550)에 동작 가능하게 연결된 제어기(540)를 포함할 수 있다. 본 발명의 일 양태에 따라, 호스트 디바이스(510)는 도 3과 관련하여 보다 상세히 설명된 바와 같이, 리프레시 동작(예를 들어, 행 해머 완화에 관한 것이 아닌 리프레시 동작의 서브 세트)을 추적하기 위해 뱅크 카운터를 유지할 수 있다. 본 발명의 다른 양태에 따라, 호스트 디바이스(510)는 리프레시 스케줄에 따라, 메모리 디바이스에서 검출된 활동에 응답하여, 또는 이 둘 모두의 경우에 메모리 디바이스(550)에 리프레시 명령을 발행할 수 있다.
도 6은 본 기술의 일 실시예에 따른 메모리 시스템을 동작시키는 방법을 예시하는 흐름도이다. 방법은 제1 타이밍 기간 동안 메모리 위치에 대응하는 동작의 수를 결정하는 단계를 포함한다(박스 610). 본 발명의 일 양태에 따르면, 박스(610)의 결정하는 특징은 위에서 보다 상세히 도 4에 도시된 바와 같이 제어기(440)로 구현될 수 있다. 방법은 동작의 결정된 수가 미리 결정된 임계값을 초과할 때 제1 타이밍 기간 후에 메모리 위치에 대해 추가 리프레시 동작을 스케줄링하는 단계를 더 포함한다(박스 620). 본 발명의 일 양태에 따르면, 박스(620)의 스케줄링하는 특징은 위에서 보다 상세히 도 4에 도시된 바와 같이 제어기(440)로 구현될 수 있다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 달리 수정될 수 있고 다른 구현도 가능하다는 것을 주목해야 한다. 더욱이, 둘 이상의 방법의 실시형태는 결합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 설명할 수 있지만; 이 기술 분야에 통상의 지식을 가진 자라면, 신호가 신호의 버스를 나타낼 수 있고, 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 수 있을 것이다.
메모리 디바이스를 포함하여 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 갈륨질화물 등과 같은 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 유리 위 실리콘(silicon-on-glass: SOG) 또는 사파이어 위 실리콘(silicon-on-sapphire: SOP)과 같은 절연체 위 실리콘(silicon-on-insulator: SOI) 기판, 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브 영역의 전도율은 인, 붕소 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 실시예 및 구현예는 본 발명 및 첨부된 청구항의 범위 내에 있다. 기능을 구현하는 특징은 기능의 일부가 다른 물리적 위치에서 구현되도록 분산된 것을 포함하여 다양한 위치에 물리적으로 위치될 수도 있다.
청구 범위를 포함하여 본 명세서에 사용된 항목의 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 시작되는 항목의 목록)에 사용된 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록임을 나타낸다. 또한, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 모두 기초할 수 있다. 즉, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
전술한 바로부터, 본 발명의 특정 실시형태가 예시의 목적으로 본 명세서에 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있는 것으로 이해된다. 오히려, 전술한 설명에서, 본 기술의 실시형태에 대한 철저하고 실시 가능한 설명을 제공하기 위해 다수의 특정 상세가 논의되었다. 그러나, 이 기술에 통상의 지식을 가진 자라면 본 발명이 하나 이상의 특정 상세 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 다른 경우에, 본 기술의 다른 양태를 모호하게 하는 것을 피하기 위해 메모리 시스템 및 디바이스와 연관된 잘 알려진 구조 또는 동작은 종종 도시되지 않거나 상세히 설명되지 않는다. 일반적으로, 본 명세서에 개시된 특정 실시형태에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내에 있을 수 있는 것으로 이해된다.

Claims (21)

  1. 방법으로서,
    리프레시 간격에 적어도 부분적으로 기초하여 메모리 디바이스에 주기적인 리프레시 관리 명령을 발행하는 단계;
    상기 메모리 디바이스의 메모리 뱅크에 발행된 활성화 명령들의 수량과 연관된 롤링 누적 활성화(RAA) 카운터를 모니터링하는 단계; 및
    상기 RAA 카운터의 값에 적어도 부분적으로 기초하여 상기 메모리 디바이스에 비주기적인 리프레시 관리 명령을 발행하는 단계 - 상기 리프레시 관리 명령은 리프레시 동작들을 관리하기 위해 상기 메모리 디바이스를 위한 추가 시간을 허용하는 것과 연관됨 -
    를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 비주기적인 리프레시 관리 명령을 발행하는 단계는 상기 RAA 카운터의 상기 값이 임계값을 초과하는 것에 적어도 부분적으로 기초하는, 방법.
  3. 청구항 2에 있어서,
    상기 임계값은 롤링 누적 활성화 초기 관리 임계값(rolling accumulated activations initial management threshold: RAAIMT)을 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 비주기적인 리프레시 관리 명령은 상기 메모리 뱅크를 리프레시하기 위한 뱅크당 리프레시 관리 명령을 포함하는, 방법.
  5. 청구항 1에 있어서,
    상기 비주기적인 리프레시 관리 명령을 발행하는 단계에 적어도 부분적으로 기초하여 상기 RAA 카운터를 감분하는 단계를 더 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 RAA 카운터는 롤링 누적 활성화 초기 관리 임계값(rolling accumulated activations initial management threshold: RAAIMT)에 적어도 부분적으로 기초하는 수량만큼 감분되는, 방법.
  7. 청구항 1에 있어서,
    상기 주기적인 리프레시 관리 명령을 발행하는 단계는:
    복수의 리프레시 간격으로 주기적인 리프레시 명령들을 주기적으로 발행하는 단계를 포함하는, 방법.
  8. 청구항 1에 있어서,
    상기 메모리 뱅크에 스케줄링된 리프레시 동작들의 수량과 연관된 제2 카운터를 유지하는 단계를 더 포함하는, 방법.
  9. 청구항 1에 있어서,
    상기 메모리 디바이스는 동적 랜덤 액세스 메모리(DRAM) 디바이스를 포함하는, 방법.
  10. 청구항 1에 있어서,
    주기적인 리프레시 명령을 발행하는 상기 단계는 모드 레지스터의 비트에 적어도 부분적으로 기초하며, 상기 비트는 추가 리프레시 관리가 필요함을 나타내는, 방법.
  11. 방법으로서,
    발행된 활성화 명령들의 수량과 연관된 롤링 누적 활성화(RAA) 카운터를 모니터링하는 단계;
    상기 RAA 카운터가 모드 레지스터의 판독-전용 비트들의 세트에 저장된 롤링 누적 활성화 초기 관리 임계값(rolling accumulated activations initial management threshold: RAAIMT)을 초과하였음을 결정하는 단계;
    리프레시 관리가 필요함을 나타내는 상기 모드 레지스터에 저장된 판독-전용 비트의 값과 상기 RAA 카운터가 상기 RAAIMT를 초과하였음을 결정한 것에 적어도 부분적으로 기초하여 메모리 디바이스에 리프레시 관리 명령을 발행하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 RAA 카운터의 값을 상기 RAAIMT 값에 감분값을 곱한 만큼 감분하는 단계를 더 포함하는, 방법.
  13. 청구항 11에 있어서,
    상기 RAA 카운터는 RAA 최대 관리 임계값(RAAMMT)을 초과하지 않도록 구성되는, 방법.
  14. 청구항 13에 있어서,
    상기 RAAMMT는 상기 모드 레지스터에 저장된 1 이상의 비트들에 기초하는, 방법.
  15. 메모리 디바이스에서의 방법으로서,
    제어기로부터, 리프레시 간격에 적어도 부분적으로 기초하여 주기적인 리프레시 명령을 수신하는 단계;
    상기 제어기로부터, 상기 메모리 디바이스의 메모리 뱅크들의 세트의 제1 메모리 뱅크에 발행된 활성화 명령들의 수량과 연관된 롤링 누적 활성화(RAA) 카운터의 값에 적어도 부분적으로 기초하여 비주기적인 리프레시 관리 명령을 수신하는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서,
    상기 비주기적인 리프레시 관리 명령을 수신하는 단계는 상기 RAA 카운터의 상기 값이 임계값을 초과하는 것에 적어도 부분적으로 기초하는, 방법.
  17. 청구항 16에 있어서,
    상기 임계값은 롤링 누적 활성화 초기 관리 임계값(rolling accumulated activations initial management threshold: RAAIMT)을 포함하는, 방법.
  18. 청구항 15에 있어서,
    상기 비주기적인 리프레시 관리 명령은 상기 제1 메모리 뱅크를 리프레시하기 위한 뱅크당 리프레시 명령을 포함하는, 방법.
  19. 청구항 15에 있어서,
    상기 RAA 카운터는 롤링 누적 활성화 초기 관리 임계값(rolling accumulated activations initial management threshold: RAAIMT)에 적어도 부분적으로 기초하는 수량만큼 감분되는, 방법.
  20. 청구항 15에 있어서,
    상기 비주기적인 리프레시 관리 명령은 리프레시 관리 명령을 포함하는, 방법.
  21. 청구항 15에 있어서,
    상기 주기적인 리프레시 명령을 수신하는 단계는:
    복수의 리프레시 간격으로 주기적인 리프레시 명령들을 주기적으로 수신하는 단계를 더 포함하는, 방법.
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