KR20210000729A - 메모리 장치로부터 호스트로 업데이트된 정보를 비동기적으로 신호하기 위한 방법 및 이를 이용하는 메모리 장치 및 시스템 - Google Patents

메모리 장치로부터 호스트로 업데이트된 정보를 비동기적으로 신호하기 위한 방법 및 이를 이용하는 메모리 장치 및 시스템 Download PDF

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Abstract

모드 레지스터의 정보가 변경되었음을 메모리 장치가 연결된 호스트에 비동기식으로 표시하여, 정보의 반복적인 폴링의 필요성을 제거하고 명령/어드레스 버스 및 데이터 버스 대역폭 소비를 모두 감소시키기 위한, 메모리 장치, 메모리 시스템, 및 메모리 장치 및 시스템 동작 방법이 개시된다. 일 실시예에서, 메모리 장치는 메모리; 메모리에 대응하는 정보를 저장하는 모드 레지스터; 및 모드 레지스터에 저장된 정보가 메모리 장치에 의해 수정됨에 응답하여, 연결된 호스트 장치에 대한 통지를 생성하도록 구성된 회로를 포함한다.

Description

메모리 장치로부터 호스트로 업데이트된 정보를 비동기적으로 신호하기 위한 방법 및 이를 이용하는 메모리 장치 및 시스템
관련 출원에 대한 상호 참조
본 출원은 2018 년 6 월 4 일에 출원된 미국특허가출원 제62/680,434호의 이익을 주장하며, 그 내용 전체가 여기에 참조로 포함된다.
기술 분야
본 개시는 일반적으로 메모리 장치 및 시스템에 관한 것으로, 특히 메모리 장치로부터 호스트로 업데이트된 정보를 비동기적으로 시그널링하는 방법 및 이를 이용하는 메모리 장치 및 시스템에 관한 것이다.
메모리 장치는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치와 관련된 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 셀의 다양한 상태를 프로그래밍하여 저장된다. 자기 하드 디스크, RAM(Random Access Memory), ROM(Read Only Memory), DRAM(Dynamic RAM), SDRAM(Synchronization Dynamic RAM), 등 다양한 유형의 메모리 장치가 존재한다. 메모리 장치는 휘발성 또는 비 휘발성일 수 있다. 메모리 장치를 개선하는 것은 일반적으로 메모리 셀 밀도를 높이거나, 판독/기록 속도를 높이거나, 그렇지 않으면 작동 대기 시간을 줄이는 것, 신뢰성을 높이고, 데이터 보존을 높이고, 전력 소비를 줄이거나, 제조 비용을 줄이는 것을 포함할 수 있다.
도 1은 본 기술의 실시예에 따른 메모리 장치를 개략적으로 예시하는 단순화된 블록도이다.
도 2 및 3은 메모리 장치 및 시스템의 동작을 개략적으로 예시하는 단순화된 타이밍 다이어그램이다.
도 4 내지 6은 본 기술의 실시예에 따른 메모리 장치 및 시스템의 동작을 개략적으로 예시하는 단순화된 타이밍도이다.
도 7은 본 기술의 실시예에 따른 메모리 시스템을 동작시키는 방법을 예시하는 흐름도이다.
이중 데이터 속도(DDR) DRAM 장치와 같은 많은 메모리 장치는 다양한 모드로(예를 들어, 상이한 클럭 속도에서, 상이한 재생률로, 등) 동작할 수 있다. 많은 경우에, 메모리 장치의 다양한 동작 파라미터(예를 들어, 전압, 온도, 장치 수명 등)가 적절한 모드를 결정하기 위해 이용될 수 있다. 일부 메모리 장치에서, 연결된 호스트는 모드를 조정할지 여부를 결정하기 위해 메모리 장치의 이러한 작동 파라미터 중 하나 이상을 주기적으로 폴링할 수 있다. 예를 들어, 연결된 호스트는 장치의 재생률(refresh rate)을 수정할지 여부를 결정하기 위해 장치 온도(예시, 또는, 장치 온도에 해당하는 정보)를 폴링할 수 있다. 장치 온도의 폴링에는 메모리 장치의 명령/어드레스 버스에 대한 전용 명령이 필요할 수 있으며, 폴링은 (가령, 혼잡을 통해) 명령/어드레스 버스에 악영향을 미칠 만큼 빈번할 수 있다.
따라서, 본 기술의 여러 실시예는 정보의 반복적인 폴링의 필요성을 제거하여 명령/어드레스 버스 및 데이터 버스 대역폭 소비를 모두 감소시킬 수 있도록, 메모리 장치가 모드 레지스터의 정보가 변경되었음을 연결된 호스트에 비동기식으로 표시할 수 있는, 메모리 장치, 메모리 장치를 포함하는 시스템, 및 메모리 장치의 작동 방법에 관한 것이다. 일 실시예에서, 메모리 장치는 메모리; 메모리에 대응하는 정보를 저장하는 모드 레지스터; 및 모드 레지스터의 정보가 메모리 장치에 의해 수정됨에 응답하여, 연결된 호스트 장치에 대한 통지를 생성하도록 구성된 회로를 포함한다.
도 1은 본 기술의 일 실시예에 따른 메모리 장치(100)를 개략적으로 예시하는 블록도이다. 메모리 장치(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크(예를 들어, 도 1의 예에서 뱅크 0-15)를 포함할 수 있고, 각 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 워드 라인과 비트 라인의 교차점에 배열된 복수의 메모리 셀을 포함할 수 있다. 워드 라인(WL)의 선택은 행 디코더(140)에 의해 수행될 수 있고, 비트 라인(BL)의 선택은 열 디코더(145)에 의해 수행될 수 있다. 감지 증폭기(SAMP)는 대응하는 비트 라인들(BL)에 제공되고, 적어도 하나의 각자의 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있고, 이는 다시, 스위치 역할을 할 만큼있는 전송 게이트(TG)를 통해, 적어도 하나의 각자의 주 I/O 라인 쌍(MIOT/B)에 연결될 수 있다.
메모리 장치(100)는 명령 신호(CMD) 및 어드레스 신호(ADDR)를 각각 수신하기 위해 명령 버스 및 어드레스 버스에 연결된 명령 및 어드레스 단자를 포함하는 복수의 외부 단자를 채용할 수 있다. 메모리 장치는 칩 선택 신호(CS)를 수신하는 칩 선택 단자, 클럭 신호(CK 및 CKF)를 수신하는 클럭 단자, 데이터 클럭 신호(WCK 및 WCKF)를 수신하는 데이터 클럭 단자, 데이터 단자(DQ, RDQS, DBI, DMI), 전원 공급 장치 단자(VDD, VSS, VDDQ 및 VSSQ)를 더 포함할 수 있다.
명령 단자 및 어드레스 단자는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호를 공급받을 수 있다. 어드레스 단자에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 명령/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전달될 수 있다. 어드레스 디코더(110)는 어드레스 신호를 수신하고, 디코딩된 행 어드레스 신호(XADD)를 행 디코더(140)에 공급할 수 있고, 디코딩된 열 어드레스 신호(YADD)를 열 디코더(145)로 전송할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고, 뱅크 어드레스 신호를 행 디코더(140) 및 열 디코더(145) 모두에 공급할 수 있다.
명령 및 어드레스 단자에는 메모리 제어기로부터 명령 신호(CMD), 어드레스 신호(ADDR) 및 칩 선택 신호(CS)가 공급될 수 있다. 명령 신호는 메모리 제어기로부터의 다양한 메모리 명령을 나타낼 수 있다(예를 들어, 판독 명령 및 기록 명령을 포함할 수 있는 액세스 명령 포함). 선택 신호(CS)는 명령 및 어드레스 단자에 제공되는 명령 및 어드레스에 응답할 메모리 장치(100)를 선택하는데 사용될 수 있다. 액티브 CS 신호가 메모리 장치(100)에 제공될 때, 명령 및 어드레스가 디코딩될 수 있고, 메모리 동작이 수행될 수 있다. 명령 신호(CMD)는 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)에 내부 명령 신호(ICMD)로서 제공될 수 있다. 명령 디코더(115)는 내부 명령 신호(ICMD)를 디코딩하여 메모리 동작을 수행하기 위한 다양한 내부 신호 및 명령을 생성하는 회로를 포함할 수 있다. 예를 들어, 워드 라인을 선택하기 위한 행 명령 신호와 비트 라인을 선택하기 위한 열 명령 신호가 있다. 내부 명령 신호에는 클러킹 명령(CMDCK)와 같은 출력 및 입력 활성화 명령도 포함될 수 있다.
판독 명령이 발행되고 판독 명령에 행 어드레스 및 열 어드레스가 적시에 공급될 때, 판독 데이터는 이러한 행 어드레스 및 열 어드레스에 의해 지정된 메모리 어레이(150)의 메모리 셀로부터 판독될 수 있다. 판독 명령은 입력/출력 회로(160)에 내부 명령을 제공할 수 있는 명령 디코더(115)에 의해 수신될 수 있으며, 데이터 단자(DQ, RDQS, DBI, DMI)로부터 RDQS 클럭 신호에 따라 판독/기록 증폭기(155) 및 입출력 회로(160)를 통해 판독 데이터를 출력할 수 있다. 판독 데이터는 메모리 장치(100)에 프로그래밍될 수 있는 판독 지연 정보(RL)에 의해 정의된 시간에, 예를 들어 모드 레지스터(도 1에 도시되지 않음)에, 제공될 수 있다. 판독 대기시간 정보(RL)는 CK 클럭 신호의 클럭 사이클로 정의될 수 있다. 예를 들어, 판독 지연 정보(RL)는 관련된 판독 데이터가 제공될 때 판독 명령이 메모리 장치(100)에 의해 수신된 후 CK 신호의 클럭 사이클의 수일 수 있다.
기록 명령이 내려지고 그 명령과 함께 행 어드레스 및 열 어드레스가 적시에 공급되면, 기록 데이터는 WCK 및 WCKF 클럭 신호에 따라 데이터 단자 DQ, DBI 및 DMI에 공급될 수 있다. 기록 명령은 입력/출력 회로(160)에 내부 명령을 제공할 수 있는 명령 디코더(115)에 의해 수신될 수 있어서, 기록 데이터가 입력/출력 회로(160)의 데이터 수신기들에 의해 수신될 수 있고 입력/출력 회로(160) 및 판독/기록 증폭기(155)을 통해 메모리 어레이(150)에 공급될 수 있다. 기록 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기록될 수 있다. 기록 데이터는 기록 대기시간 WL 정보에 의해 정의된 시간에 데이터 단말에 제공될 수 있다. 기록 대기시간 WL 정보는 메모리 장치(100), 예를 들어 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있다. 기록 대기시간 WL 정보는 CK 클럭 신호의 클럭 사이클로 정의할 수 있다. 예를 들어, 기록 대기시간 정보(WL)는 연관된 기록 데이터가 수신될 때 기록 명령이 메모리 장치(100)에 의해 수신된 후 CK 신호의 클럭 사이클 수일 수 있다.
전원 단자에는 전원 전위 VDD 및 VSS가 공급될 수 있다. 이러한 전원 전위 VDD 및 VSS는 내부 전압 발생기 회로(170)에 공급될 수 있다. 내부 전압 발생기 회로(170)는 전원 전위 VDD 및 VSS에 기초하여 다양한 내부 전위 VPP, VOD, VARY, VPERI 등을 발생시킬 수 있다. 내부 전위 VPP는 행 디코더(140)에서 사용될 수 있고, 내부 전위 VOD 및 VARY는 메모리 어레이(150)에 포함된 감지 증폭기에서 사용될 수 있으며, 내부 전위 VPERI는 많은 다른 회로 블록에서 사용될 수 있다.
전원 단자에는 전원 전위 VDDQ가 공급될 수도 있다. 전원 전위(VDDQ)는 전원 전위(VSS)와 함께 입출력 회로(160)에 공급될 수 있다. 전원 전위 VDDQ는 본 기술의 실시예에서 전원 전위 VDD와 동일한 전위일 수 있다. 전원 전위 VDDQ는 본 기술의 다른 실시예에서 전원 전위 VDD와 다른 전위일 수 있다. 그러나, 입출력 회로(160)에서 발생하는 전원 노이즈가 다른 회로 블록으로 전파되지 않도록 전용 전원 전위(VDDQ)를 입출력 회로(160)에 사용할 수 있다.
클럭 단자 및 데이터 클럭 단자에는 외부 클럭 신호 및 상보 외부 클럭 신호가 공급될 수 있다. 외부 클럭 신호(CK, CKF, WCK, WCKF)는 클럭 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호는 상보적일 수 있고, WCK 및 WCKF 신호도 상보적일 수 있다. 상보 클럭 신호는 반대 클럭 레벨을 가질 수 있으며, 동시에 반대 클럭 레벨 사이에서 전환될 수 있다. 예를 들어, 클럭 신호가 낮은 클럭 레벨에 있을 때 상보 클럭 신호는 높은 레벨에 있고 클럭 신호가 높은 클럭 레벨에 있을 때 상보 클럭 신호는 낮은 클럭 레벨에 있다. 또한 클럭 신호가 낮은 클럭 레벨에서 높은 클럭 레벨로 전환되면 상보 클럭 신호가 높은 클럭 레벨에서 낮은 클럭 레벨로 전환되고 클럭 신호가 높은 클럭 레벨에서 낮은 클럭 레벨로 전환될 때 상보 클럭 신호는 낮은 클럭 레벨에서 높은 클럭 레벨로 전환된다.
클럭 입력 회로(120)에 포함된 입력 버퍼는 외부 클럭 신호를 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터의 CKE 신호에 의해 활성화될 때, 입력 버퍼는 CK 및 CKF 신호와 WCK 및 WCKF 신호를 수신할 수 있다. 클럭 입력 회로(120)는 외부 클럭 신호를 수신하여 내부 클럭 신호(ICLK)를 생성할 수 있다. 내부 클럭 신호(ICLK)는 내부 클럭 회로(130)에 공급될 수 있다. 내부 클럭 회로(130)는 수신된 내부 클럭 신호(ICLK) 및 명령/어드레스 입력 회로(105)로부터 클럭 인에이블 신호(CKE)에 기초하여 다양한 위상 및 주파수 제어 내부 클럭 신호를 제공할 수 있다. 예를 들어, 내부 클럭 회로(130)는 내부 클럭 신호 ICLK를 수신하는, 그리고, 다양한 클럭 신호를 명령 디코더(115)에 제공하는, 클럭 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클럭 회로(130)는 입력/출력(IO) 클럭 신호를 더 제공할 수 있다. IO 클럭 신호는 입/출력 회로(160)에 공급될 수 있으며, 판독 데이터의 출력 타이밍과 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로 사용될 수 있다. IO 클럭 신호는 데이터가 상이한 데이터 속도로 메모리 장치(100)에서 출력 및 입력될 수 있도록 다수의 클럭 주파수에서 제공될 수 있다. 높은 메모리 속도가 필요한 경우 더 높은 클럭 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 요구될 때 더 낮은 클럭 주파수가 바람직할 수 있다. 내부 클럭 신호(ICLK)는 또한 타이밍 생성기(135)에 공급될 수 있고, 따라서 다양한 내부 클럭 신호가 생성될 수 있다.
도 1의 메모리 장치(100)와 같은 메모리 장치는 다양한 모드로(예를 들어, 다른 클럭 속도로, 다른 재생률로, 등) 동작할 수 있다. 많은 경우에, 메모리 장치(100)의 다양한 동작 파라미터(예를 들어, 전압, 온도, 장치 사용 기간, 등)가 모드 레지스터에 저장되고, 적절한 모드를 결정하기 위해 (예를 들어, 연결된 호스트 장치에 의해) 이용될 수 있다. 예를 들어, 연결된 호스트는 메모리 장치(100)의 이러한 동작 파라미터 중 하나 이상을 주기적으로 폴링하여, 모드를 조정할지 여부를 결정할 수 있다(예: 상승된 장치 온도로 인한 재생률 증가 또는 감소된 장치 온도로 인한 재생률 감소).
메모리 장치의 동작 파라미터를 폴링하는 한 가지 접근 방식은, 모드 레지스터 판독 동작을 수행하고 메모리 장치의 데이터 버스상에서 그 값을 출력하기 위해 메모리 장치에 전용 명령을 보내는, 호스트를 포함한다. 예를 들어, 도 2에 도시된 단순화된 타이밍 다이어그램(200)을 참조하여 알 수 있는 바와 같이, 명령/어드레스 버스(220)상에서 호스트 장치가 모드 레지스터 판독 명령(제 1 MRR1 부분(222) 및 제 2 MRR2 부분(223)을 포함)을 제공함에 응답하여, 메모리 장치는 데이터 버스(250)를 통해(예를 들어, 미리 결정된 지연 후) 모드 레지스터 판독(MRR) 데이터(251)를 호스트 장치로 출력한다. 도 2를 참조하여 알 수 있는 바와 같이, 모드 레지스터 판독 명령은 명령/어드레스 버스(320)에서 장치 클럭(210)의 2 사이클을 소비하고, 모드 레지스터 판독 명령의 출력은 장치 데이터 버스(250) 상에서 클럭(210)의 8 사이클을 소비한다.
도 3은 마찬가지로 다수의 메모리 부분(예를 들어, 채널, 다이, 랭크, 뱅크 등)을 갖는 메모리 시스템의 동작을 개략적으로 도시하는 단순화된 타이밍 다이어그램(300)이다. 도 3에서 알 수 있는 바와 같이, 명령/어드레스 버스(320) 상에서 호스트 장치가 모드 레지스터 판독 명령(제 1 MRR1 부분(322) 및 제 2 MRR2 부분(323)을 포함)을 제 1 메모리 부분에 제공함에 응답하여(예를 들어, 모드 레지스터 판독 명령의 제 1 클럭 사이클 동안 제 1 칩 선택 단자(330)에 로우 칩 선택 신호(331)를 어설트함으로써 표시됨), 제 1 메모리 부분은 (예를 들어, 미리 결정된 지연 후) MRR 데이터(351)를 메모리 장치의 데이터 버스(350)를 통해 호스트 장치로 출력한다. 공유 데이터 버스를 통한 MRR 데이터(351)의 열화를 방지하기 위해, 제 2 메모리 부분(360)은 MRR데이터(351)의 전송 중 온-다이 종료(ODT)(361)를 제공하도록 지시받을 수 있다(예를 들어, 모드 레지스터 판독 명령의 두 클럭 사이클 동안 제 2 칩 선택 단자(340)에 로우 칩 선택 신호(341)를 어설트함으로써). 도 3을 참조하여 볼 수 있는 바와 같이, 모드 레지스터 판독 명령은 명령/어드레스 버스(320)에서 장치 클럭(310)의 2 사이클을 소비하고, 모드 레지스터 판독 명령의 출력은 데이터 버스(350)에서 장치 클럭(310)의 8 사이클을 소비한다.
모드 레지스터에 저장된 메모리 장치의 동작 파라미터가 연결된 호스트 장치에 의해 폴링될 수 있는 주파수(예를 들어, 일부 경우에는 리프레시 명령이 전송되는 만큼타내)를 고려하여, 명령/모드 레지스터 판독 명령에 의한 명령/어드레스 버스 대역폭과, 이러한 명령에 대한 응답에 의한 데이터 버스 대역폭의 소모는 불리한 수준으로 올라갈 수 있다. 이는 특정 폴링 요청에 대한 응답으로 모드 레지스터의 데이터가 마지막 폴링 요청 이후로 변경되지 않았을 가능성이 높기 때문에 특히 더 복잡해진다. 따라서, 본 기술의 실시예는 모드 레지스터에서 업데이트된 정보를 사용할 수 있음을 메모리 장치가 연결된 호스트 장치에 표시하는 방법을 제공하고, 이에 응답하여 메모리 장치의 작동 파라미터를 폴링하도록 호스트 장치를 트리거하며, 따라서, 모드 레지스터 내용이 변경되지 않은 기간 동안 폴링 요청 및 응답에 의해 소비될 명령/어드레스 및 버스 대역폭의 소비를 감소시킴으로써, 앞서 언급한 문제점들을 해결한다.
도 4를 살펴보면, 단순화된 타이밍도(400)는 본 기술의 일 실시예에 따른 메모리 장치의 동작을 개략적으로 예시한다. 도 4를 참조하여 알 수 있는 바와 같이, 메모리 장치는 모드 레지스터의 업데이트 정보에 응답하여 연결된 호스트에 통지(416)와 같은 통지를, 온도 업데이트 플래그 "TUF" 단자(415)과 같은, 장치의 외부 단자에 전송할 수 있다. 통지(416)는 메모리 클럭(410)의 미리 결정된 수의 사이클(예를 들어, 타이밍도(400)에 도시된 바와 같은 단일 사이클, 또는 2, 3, 5, 10, 16 등과 같은 그보다 큰 수의 사이클)일 수 있어서, 호스트가 이를 감지할 수 있는 충분한 시간을 제공한다. 통지(416)를 검출한 것에 응답하여, 연결된 호스트 장치는 이후에 메모리 장치의 데이터 버스(450)를 통해 호스트 장치에 MRR 데이터(451)를 출력하도록 메모리 장치에 지시하는 모드 레지스터 판독 명령(제 1 MRR1 부분(421) 및 제 2 MRR2 부분(422)을 포함)을 전송할 수 있다. 연결된 호스트 장치는, 업데이트된 정보를 사용할 수 있는 시기를 나타내는 메모리 장치의 통지에 의존하여, 정보가 변경되지 않는 기간 동안 장치를 반복적으로 폴링하지 않아도되므로 명령/어드레스 버스 및 데이터 버스 대역폭을 모두 절약할 수 있다. .
본 기술의 일 양상에 따르면, TUF 단말은 정보에 대한 업데이트를 신호하기 위해서만 사용되는 전용 외부 단자일 수 있다. 그러나, 일부 실시예에서, 통지는 루프백 DQ(LBDQ) 및/또는 루프백 DQS(LBDQS) 단자와 같은 다른 기능에도 전용되는 공유 단자 상에서 제공될 수도 있다.
도 4에 예시되고 설명된 예에서, 메모리 장치는 미리 결정된 수의 클럭 사이클 동안 지속되는 통지를 제공하는 것으로 도시되어 있지만, 본 기술의 다른 실시예에서, 메모리 장치의 외부 단말의 통지 신호는 연결된 호스트 장치로부터 미리 결정된 응답이 수신될 때까지 지속될 수 있다. 예를 들어, 도 5는 단순화된 타이밍 다이어그램(500)을 통해 본 기술의 실시예에 따른 메모리 장치의 동작을 개략적으로 도시한다. 도 5를 참조하여 알 수 있는 바와 같이, 메모리 장치는 모드 레지스터의 정보 업데이트에 응답하여, 가령, 온도 업데이트 플래그 "TUF" 단자(515)와 같은, 장치의 외부 단자 상에서 통지(516)와 같은 통지를 연결된 호스트에 전송할 수 있다. 통지(516)는 메모리 장치의 데이터 버스(550)를 통해 MRR 데이터(551)를 호스트 장치로 출력하도록 메모리 장치에 지시하는 모드 레지스터 판독 명령(제 1 MRR1 부분(521) 및 제 2 MRR2 부분(522)을 포함)과 같은 미리 결정된 응답이 호스트 장치에 의해 전송될 때까지 지속될 수 있다. MRR 데이터(551)를 전송하는 것에 추가하여, 메모리 장치는 통지(516)를 종료한다.
도 6을 살펴보면, 단순화된 타이밍 다이어그램(600)은 본 기술의 실시예에 따른 다중 메모리 부분(예를 들어, 다이, 디바이스, 채널, 랭크, 뱅크 등)을 포함하는 메모리 시스템의 동작을 개략적으로 예시한다. 도 6을 참조하여 알 수 있는 바와 같이, 메모리 장치는 이 부분들 중 첫 번째 부분에 대응하는 모드 레지스터의 정보를 업데이트하는 것에 응답하여, 연결된 호스트에 통지(616)와 같은 통지를 장치의 외부 단자(가령, 제 1 온도 업데이트 플래그 "TUF_1" 단자(615)) 상에서 보낼 수 있다. 통지(616)는 호스트 장치가 모드 레지스터 판독 명령(제 1 MRR1 부분(621) 및 제 2 MRR2 부분(622)을 포함)과 같은 미리 결정된 응답을 제 1 메모리 부분에 전송할 때까지 지속되면서(예를 들어, 모드 레지스터 판독 명령의 제 1 클럭 사이클 동안 제 1 칩 선택 단자(630)에 로우 칩 선택 신호(631)을 어설트함으로써 표시됨), 제 1 메모리 부분으로부터 MRR 데이터(651)를 메모리 장치의 데이터 버스(650)를 통해 호스트 장치로 출력하도록 메모리 장치에 지시할 수 있다. 공유 데이터 버스를 통한 MRR 데이터(651)의 저하를 방지하기 위해, (예를 들어, 모드 레지스터 판독 명령의 두 클럭 사이클 동안 제 2 칩 선택 단자(640) 상에서 로우 칩 선택 신호(641)를 어설트함으로써) MRR 데이터(651)의 전송 동안 온-다이 종료(ODT)(671)를 제공할 것을, 제 2 메모리 부분(670)이 지시받을 수 있다. MRR 데이터(651)를 전송하는 것에 추가하여, 메모리 장치는 통지(616)를 종료한다.
도 6을 참조하여 알 수 있는 바와 같이, 다수의 메모리 부분(예를 들어, 다이, 디바이스, 채널, 랭크, 뱅크 등)을 포함하는 메모리 시스템은 상이한 메모리 부분들에 대응하는 (예를 들어, 상이한 모드 레지스터의) 업데이트된 정보의 상태를 개별적으로 시그널링하기 위한 다수의 외부 단자를 포함할 수 있다. 도 6의 예에서, 메모리 장치는 그 부분들 중 두 번째 부분에 대응하는 모드 레지스터의 정보를 업데이트하는 것에 응답하여, 제 2 온도 업데이트 플래그 "TUF_2" 단자(617)와 같은, 장치의 외부 단자 상에서, 통지(618)와 같은 통지를 연결된 호스트에 전송할 수 있다. 통지(618)는, 제 2 메모리 부분으로부터 MRR 데이터(652)를 메모리 장치의 데이터 버스(650)를 통해 호스트 장치에 출력할 것을 메모리 장치에 지시하도록, (예를 들어, 모드 레지스터 판독 명령의 제 1 클럭 사이클 동안 제 2 칩 선택 단자(640)상의 로우 칩 선택 신호(642)를 어설트함으로써 표시되는 바와 같이) 모드 레지스터 판독 명령(제 1 MRR1 부분(623) 및 제 2 MRR2 부분(624)으로 구성됨)과 같은 미리 결정된 응답을 호스트 장치가 제 2 메모리 부분에 보낼 때까지 지속될 수 있다. 공유 데이터 버스를 통한 MRR 데이터(652)의 저하를 방지하기 위해, MRR 데이터(652)의 전송 동안 온-다이 종료(ODT)(661)를 제공하도록, (예를 들어, 모드 레지스터 판독 명령의 두 클럭 사이클 동안 제 1 칩 선택 단자(630)에 로우 칩 선택 신호(632)를 어설트함으로써) 제 1 메모리 부분(660)이 지시받을 수 있다. MRR 데이터(652)를 전송하는 것에 추가하여, 메모리 장치는 통지(618)를 종료한다.
도 7은 본 기술의 일 실시예에 따른 메모리 장치를 동작시키는 방법을 예시하는 흐름도이다. 이 방법은 메모리 장치의 모드 레지스터에서 정보를 수정하는 것을 포함한다(박스 710). 방법은 정보의 수정에 응답하여 연결된 호스트 장치에 대한 통지를 생성하는 단계를 더 포함한다(박스 720). 본 개시의 일 양상에 따르면, 박스(720)의 생성 특징은 도 1에 더 상세히 도시된 바와 같이 IO 회로(160) 및/또는 그에 연결된 단자로 구현될 수 있다. 방법은 연결된 호스트 장치로부터 정보를 읽는 명령을 수신함에 응답하여, 연결된 호스트 장치에 정보를 출력하는 단계(박스 730)를 더 포함할 수 있다. 본 개시의 일 양상에 따르면, 박스(730)의 출력 특징들은 위에서 더 상세히 도 1에 도시된 바와 같이 IO 회로(160) 및/또는 그에 연결된 단자들로 구현될 수 있다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 달리 수정될 수 있고 다른 구현이 가능하다는 것을 주목해야한다. 또한, 방법들의 둘 이상의 실시예가 결합될 수 있다.
여기에 설명된 정보 및 신호는 다양한 다른 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 그 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로 설명할 수 있다. 그러나, 당업자는 신호가 신호들의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
메모리 장치를 포함하여 여기에서 논의된 장치는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 갈륨 질화물 등과 같은 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판 또는 기판의 하위 영역의 전기전도도는, 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
여기에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예 및 구현은 개시 및 첨부된 청구항의 범위 내에 있다. 기능을 구현하는 특징은 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치할 수도 있다.
청구 범위를 포함하여 여기에 사용된 바와 같이, 항목 목록(예를 들어, "~중 적어도 하나"또는 "~중 하나 이상"과 같은 문구로 시작되는 항목 목록)에 사용된 "또는"은 A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록, 포괄적 목록을 나타낸다. 또한, 본 명세서에서 사용된 "~에 기초한"이라는 문구는 폐쇄된 조건 세트를 가리키는 것으로 해석되어서는 안된다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 즉, 본 명세서에서 사용되는 바와 같이, "~에 기초하여"라는 문구는 "적어도 부분적으로 ~에 기초하여"라는 문구와 동일한 방식으로 해석되어야한다.
전술한 바로부터, 본 발명의 특정 실시예가 예시의 목적으로 여기에 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것을 이해할 것이다. 오히려, 전술한 설명에서, 본 기술의 실시예에 대한 철저하고 가능한 설명을 제공하기 위해 다수의 특정 세부 사항이 논의되었다. 그러나, 관련 기술의 숙련자는 본 개시가 하나 이상의 특정 세부 사항없이 실행될 수 있음을 인식할 것이다. 다른 예에서, 기술의 다른 측면을 모호하게하는 것을 피하기 위해 메모리 시스템 및 장치와 관련된 잘 알려진 구조 또는 동작이 표시되지 않거나 자세히 설명되지 않다. 일반적으로, 여기에 개시된 특정 실시예에 더하여 다양한 다른 장치, 시스템 및 방법이 본 기술의 범위 내에 있을 수 있다는 것을 이해해야한다.

Claims (40)

  1. 메모리 장치에 있어서,
    메모리;
    상기 메모리에 대응하는 정보를 저장하는 모드 레지스터; 및
    상기 모드 레지스터의 정보가 상기 메모리 장치에 의해 수정됨에 응답하여, 연결된 호스트 장치에 대한 통지를 생성하도록 구성된 회로를 포함하는, 메모리 장치.
  2. 제 1 항에 있어서, 상기 정보는 상기 메모리의 온도에 대응하는, 메모리 장치.
  3. 제 1 항에 있어서, 상기 정보는 상기 메모리의 재생률(refresh rate)에 대응하는, 메모리 장치.
  4. 제 1 항에 있어서, 상기 통지는 상기 메모리 장치의 단자에서 변경된 전압을 포함하는, 메모리 장치.
  5. 제 4 항에 있어서, 상기 변경된 전압은 미리 결정된 지속시간 동안 지속되는, 메모리 장치.
  6. 제 4 항에 있어서, 상기 변경된 전압은 상기 연결된 호스트 장치로부터 미리 결정된 응답이 수신될 때까지 지속되는, 메모리 장치.
  7. 제 6 항에 있어서, 상기 미리 결정된 응답은 상기 모드 레지스터에 저장된 정보를 판독하기 위한 명령을 포함하는, 메모리 장치.
  8. 제 1 항에 있어서, 상기 통지는 상기 정보가 수정되었음을 상기 연결된 호스트 장치에 표시하도록 구성되는, 메모리 장치.
  9. 메모리 장치를 동작시키는 방법으로서,
    상기 메모리 장치의 모드 레지스터에서 정보를 수정하는 단계 - 상기 정보는 상기 메모리 장치의 메모리에 대응함; 및
    정보 수정에 응답하여, 연결된 호스트 장치에 대한 통지를 생성하는 단계를 포함하는, 방법.
  10. 제 9 항에 있어서, 상기 정보는 상기 메모리의 온도에 대응하는 방법.
  11. 제 9 항에 있어서, 상기 정보는 상기 메모리의 재생률(refresh rate)에 대응하는, 방법.
  12. 제 9 항에 있어서, 상기 통지를 생성하는 단계는 상기 메모리 장치의 단자에서 전압을 변경하는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서, 상기 통지를 생성하는 단계는 미리 결정된 지속시간 동안 상기 변경된 전압을 유지하는 단계를 포함하는, 방법.
  14. 제 12 항에 있어서, 상기 통지를 생성하는 단계는 상기 연결된 호스트 장치로부터 미리 결정된 응답이 수신될 때까지 상기 변경된 전압을 유지하는 단계를 포함하는, 방법.
  15. 제 14 항에 있어서, 상기 미리 결정된 응답은 상기 제 1 모드 레지스터에 저장된 첫번째 정보를 판독하기 위한 명령을 포함하는, 방법.
  16. 제 9 항에 있어서, 상기 통지는 상기 정보가 수정되었음을 상기 연결된 호스트 장치에 표시하도록 구성되는, 방법.
  17. 제 9 항에 있어서, 상기 제 1 모드 레지스터에 저장된 정보를 판독하기 위한 명령을 상기 연결된 호스트로부터 수신하는 것에 응답하여, 상기 정보를 상기 연결된 호스트 장치로 출력하는 단계를 더 포함하는, 방법.
  18. 메모리 장치에 있어서,
    메모리;
    상기 메모리의 온도와 재생률 중 적어도 하나에 대응하는 정보를 저장하는 모드 레지스터; 및
    상기 모드 레지스터의 정보가 상기 메모리 장치에 의해 수정됨에 응답하여, 상기 정보가 수정되었음에 관한, 연결된 호스트 장치에 대한 통지를 생성하도록 구성된 회로를 포함하는, 메모리 장치.
  19. 제 18 항에 있어서, 상기 통지는 미리 결정된 지속시간 동안 지속되는 상기 메모리 장치의 단자에서의 변경된 전압을 포함하는, 메모리 장치.
  20. 제 18 항에 있어서, 상기 통지는 상기 연결된 호스트 장치로부터 미리 결정된 응답이 수신될 때까지 지속되는 상기 메모리 장치의 단자에서의 변경된 전압을 포함하는, 메모리 장치.
  21. 메모리 장치에 있어서,
    제 1 메모리 부분;
    제 2 메모리 부분;
    상기 제 1 메모리 부분에 대응하는 제 1 정보를 저장하는 제 1 모드 레지스터;
    상기 제 2 메모리 부분에 대응하는 제 2 정보를 저장하는 제 2 모드 레지스터; 및
    상기 모드 레지스터의 제 1 정보가 메모리 장치에 의해 수정됨에 응답하여, 연결된 호스트 장치에 대한 제 1 통지를 생성하도록 구성된 회로를 포함하는, 메모리 장치.
  22. 제 21 항에 있어서, 상기 제 1 정보는 상기 제 1 메모리 부분의 온도 또는 재생률에 대응하는, 메모리 장치.
  23. 제 21 항에 있어서, 상기 제 2 정보는 상기 제 2 메모리 부분의 온도 또는 재생률에 대응하는, 메모리 장치.
  24. 제 21 항에 있어서, 상기 제 1 통지는 상기 메모리 장치의 제 1 단자에서 변경된 전압을 포함하는, 메모리 장치.
  25. 제 24 항에 있어서, 상기 변경된 전압은 미리 결정된 지속시간 동안 지속되는, 메모리 장치.
  26. 제 25 항에 있어서, 상기 변경된 전압은 상기 연결된 호스트 장치로부터 미리 결정된 응답이 수신될 때까지 지속되는, 메모리 장치.
  27. 제 26 항에 있어서, 상기 미리 결정된 응답은 상기 제 1 모드 레지스터에 저장된 상기 제 1 정보를 판독하기 위한 명령을 포함하는, 메모리 장치.
  28. 제 21 항에 있어서, 상기 회로는, 상기 모드 레지스터의 상기 제 2 정보가 상기 메모리 장치에 의해 수정되는 것에 응답하여, 연결된 호스트 장치에 대한 제 2 통지를 생성하도록 더 구성되는, 메모리 장치.
  29. 제 28 항에 있어서, 상기 제 2 통지는 상기 메모리 장치의 제 2 단자에서 변경된 전압을 포함하는, 메모리 장치.
  30. 메모리 장치를 동작시키는 방법으로서,
    상기 메모리 장치의 제 1 메모리 부분에 대응하는 상기 메모리 장치의 제 1 모드 레지스터에 제 1 정보를 저장하는 단계;
    상기 메모리 장치의 제 2 메모리 부분에 대응하는 상기 메모리 장치의 제 2 모드 레지스터에 제 2 정보를 저장하는 단계;
    제 1 모드 레지스터에서 제 1 정보를 수정하는 단계; 및
    제 1 정보를 수정하는 것에 응답하여, 연결된 호스트 장치에 대한 제 1 통지를 생성하는 단계를 포함하는, 방법.
  31. 제 30 항에 있어서, 상기 제 1 정보는 상기 메모리의 온도 또는 재생률에 대응하는, 방법.
  32. 제 30 항에 있어서, 상기 제 1 통지를 생성하는 단계는 상기 메모리 장치의 제 1 단자에서 전압을 변경하는 단계를 포함하는, 방법.
  33. 제 32 항에 있어서, 상기 제 1 통지를 생성하는 단계는 미리 결정된 지속시간 동안 상기 변경된 전압을 유지하는 단계를 포함하는, 방법.
  34. 제 32 항에 있어서, 상기 제 1 통지를 생성하는 단계는 미리 결정된 응답이 상기 연결된 호스트 장치로부터 수신될 때까지 상기 변경된 전압을 유지하는 단계를 포함하는, 방법.
  35. 제 34 항에 있어서, 상기 미리 결정된 응답은 상기 제 1 모드 레지스터에 저장된 상기 제 1 정보를 판독하기 위한 명령을 포함하는, 방법.
  36. 제 30 항에 있어서, 상기 제 1 통지는 상기 제 1 정보가 수정되었음을 상기 연결된 호스트 장치에 표시하도록 구성되는, 방법.
  37. 제 30 항에 있어서, 상기 제 1 모드 레지스터에 저장된 상기 제 1 정보를 판독하기 위한 명령을 상기 연결된 호스트로부터 수신하는 것에 응답하여, 상기 제 1 정보를 상기 연결된 호스트 장치로 출력하는 단계를 더 포함하는, 방법.
  38. 제 30 항에 있어서,
    상기 제 2 모드 레지스터에서 제 2 정보를 수정하는 단계; 및
    제 2 정보를 수정하는 것에 응답하여, 연결된 호스트 장치에 대한 제 2 통지를 생성하는 단계를 더 포함하는, 방법.
  39. 메모리 장치로서,
    제 1 메모리 부분;
    제 2 메모리 부분;
    상기 제 1 메모리 부분의 온도와 재생률 중 적어도 하나에 대응하는 제 1 정보를 저장하는 제 1 모드 레지스터;
    상기 제 2 메모리 부분의 온도와 재생률 중 적어도 하나에 대응하는 제 2 정보를 저장하는 제 2 모드 레지스터; 및
    상기 제 1 정보 또는 제 2 정보가 상기 메모리 장치에 의해 수정됨에 응답하여, 상기 제 1 정보와 제 2 정보 중 적어도 하나가 수정되었음을 상기 연결된 호스트 장치에 표시하기 위한 통지를 생성하도록 구성된 회로를 포함하는, 메모리 장치.
  40. 제 39 항에 있어서, 상기 통지는 상기 제 1 정보와 제 2 정보 중 적어도 하나가 수정되었음을 상기 연결된 호스트 장치에 표시하는, 메모리 장치.
KR1020207036770A 2018-06-04 2018-08-17 메모리 장치로부터 호스트로 업데이트된 정보를 비동기적으로 신호하기 위한 방법 및 이를 이용하는 메모리 장치 및 시스템 KR20210000729A (ko)

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