KR102152281B1 - 불휘발성 메모리의 다수의 파티션을 동시에 액세스하기 위한 장치 및 방법 - Google Patents

불휘발성 메모리의 다수의 파티션을 동시에 액세스하기 위한 장치 및 방법 Download PDF

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Abstract

메모리의 상이한 파티션의 다중스레드의 동시적 액세스를 수행하기 위한 장치 및 방법이 본원에서 개시된다. 예시적인 장치는 복수의 파티션을 포함하는 불휘발성 메모리 어레이를 포함할 수도 있는데, 복수의 파티션의 각각은 각각의 복수의 메모리 셀을 포함할 수도 있다. 장치는, 각각의 메모리 액세스 커맨드를 수신하는 것에 응답하여 각각의 메모리 액세스 커맨드를 실행하기 위해 복수의 파티션의 각각의 파티션에 독립적으로 그리고 동시적으로 액세스하도록 각각 구성되는 복수의 로컬 컨트롤러를 더 포함할 수도 있다. 예시적인 장치는, 복수의 메모리 액세스 커맨드를 수신하도록 그리고 복수의 메모리 액세스 커맨드의 각각에 대한 각각의 타깃 파티션을 결정하도록 구성된 컨트롤러를 더 포함할 수도 있다. 컨트롤러는 또한, 복수의 메모리 액세스 커맨드의 각각을, 각각의 타깃 파티션과 관련되는 복수의 로컬 컨트롤러 중의 로컬 컨트롤러에 제공하도록 구성될 수도 있다.

Description

불휘발성 메모리의 다수의 파티션을 동시에 액세스하기 위한 장치 및 방법
메모리는, 휴대용 저장 디바이스, 솔리드 스테이트 드라이브, 뮤직 플레이어, 카메라, 전화기, 무선 디바이스, 디스플레이, 칩셋, 셋탑 박스, 게임용 시스템, 차량, 및 가전 제품을 포함하는, 그러나 이들로 제한되지는 않는 다양한 장치, 예컨대 컴퓨터 또는 다른 디바이스에서 제공될 수도 있다. 휘발성 메모리(예를 들면, 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 및 불휘발성 메모리(예를 들면, 플래시 메모리, 상 변화 메모리 등)를 포함하는 많은 상이한 타입의 메모리가 존재한다.
불휘발성 메모리에서, 메모리 어레이는 파티션(partition)으로 분할될 수도 있다. 메모리를 파티션으로 분할하는 것은, 행 또는 열을, 메모리 액세스 동작 동안의 액세스를 위한 더 작은 섹션으로 나눌 수도 있다. 그러나, 현재의 메모리 아키텍처는 한 번에 메모리의 단일의 파티션에 대해서만 액세스를 허용할 수도 있다.
메모리의 상이한 파티션의 다중스레드(multithread)의 동시적 액세스를 수행하기 위한 장치 및 방법이 본 명세서에서 개시된다. 본 개시내용의 하나의 양태에서, 장치는 복수의 파티션을 포함하는 불휘발성 메모리 어레이를 포함할 수도 있다. 복수의 파티션의 각각은 각각의 복수의 메모리 셀을 포함할 수도 있다. 장치는, 각각의 메모리 액세스 커맨드를 수신하는 것에 응답하여 복수의 메모리 액세스 커맨드의 각각의 메모리 액세스 커맨드를 실행하기 위해, 복수의 파티션의 각각의 파티션에 독립적으로 그리고 동시적으로 액세스하도록 각각 구성되는 복수의 로컬 컨트롤러를 더 포함할 수도 있다. 예시적인 장치는, 복수의 메모리 액세스 커맨드를 수신하도록 그리고 복수의 메모리 액세스 커맨드의 각각에 대한 복수의 파티션의 각각의 타깃 파티션을 결정하도록 구성된 컨트롤러를 더 포함할 수도 있다. 컨트롤러는 또한, 복수의 메모리 액세스 커맨드의 각각을, 각각의 타깃 파티션과 관련되는 복수의 로컬 컨트롤러 중의 로컬 컨트롤러에 제공하도록 구성될 수도 있다.
다른 양태에서, 장치는 불휘발성 메모리 및 메모리 컨트롤러를 포함한다. 불휘발성 메모리는 복수의 파티션 및 복수의 로컬 컨트롤러를 포함하는데, 복수의 로컬 컨트롤러의 각각은 복수의 파티션의 각각의 파티션에 독립적으로 액세스하도록 구성되고, 복수의 파티션의 각각은 각각의 복수의 메모리 셀을 포함한다. 메모리 컨트롤러는 메모리 액세스 커맨드에 대한 분리 타이밍 규칙에 따라 불휘발성 메모리에 메모리 액세스 커맨드를 제공하도록 구성되는데, 메모리 컨트롤러는 제1 타입의 제1 메모리 액세스 커맨드를 복수의 파티션 중의 제1 파티션에 제공한다. 제1 타입의 제2 메모리 액세스 커맨드를 복수의 파티션 중의 제1 파티션에 제공하는 것에 응답하여, 메모리 컨트롤러는 제2 메모리 액세스 커맨드에 제1 메모리 액세스 커맨드 이후의 제1 시간의 최소치를 제공하도록 구성된다. 제1 타입의 제2 메모리 액세스 커맨드를 복수의 파티션 중의 제2 파티션에 제공하는 것에 응답하여, 메모리 컨트롤러는 제2 메모리 액세스 커맨드에 제1 메모리 액세스 커맨드 이후의 제2 시간의 최소치를 제공하도록 구성된다.
다른 양태에서, 방법은 불휘발성 메모리의 컨트롤러에서 제1 메모리 액세스 커맨드 및 제2 메모리 액세스 커맨드를 수신하는 단계 및 제1 메모리 액세스 커맨드에 대한 불휘발성 메모리의 제1 타깃 파티션 및 제2 메모리 액세스 커맨드에 대한 불휘발성 메모리의 제2 타깃 파티션을 결정하는 단계를 포함한다. 상기 방법은, 제1 타깃 파티션에 커플링되는 불휘발성 메모리의 제1 로컬 컨트롤러에 제1 메모리 액세스 커맨드를 그리고 제2 타깃 파티션에 커플링되는 불휘발성 메모리의 제2 로컬 컨트롤러에 제2 메모리 액세스 커맨드를 제공하는 단계, 제1 메모리 액세스 커맨드와 관련되는 제1 타깃 파티션의 메모리 액세스를 실행하는 단계, 및 제1 파티션의 메모리 액세스의 실행과 동시에, 제2 메모리 액세스 커맨드와 관련되는 제2 타깃 파티션의 메모리 액세스를 실행하는 단계를 더 포함한다.
다른 양태에서, 방법은, 제1 메모리 액세스 커맨드를 불휘발성 메모리에 제공하는 단계 및 제1 메모리 액세스 커맨드를 제공한 이후 경과된 시간이 제2 메모리 액세스 커맨드 및 제1 메모리 액세스 커맨드와 관련되는 분리 타이밍 규칙을 충족시키는지의 여부를 결정하는 단계를 포함하고, 분리 타이밍 규칙은 제1 메모리 액세스 커맨드와 관련되는 불휘발성 메모리의 제1 타깃 파티션 및 제2 메모리 액세스 커맨드와 관련되는 불휘발성 메모리의 제2 타깃 파티션에 기초한다. 상기 방법은, 분리 타이밍 규칙이 충족되는 것에 응답하여, 제2 메모리 액세스 커맨드를 불휘발성 메모리에 제공하는 단계를 더 포함한다.
도 1은 본 개시내용의 실시형태에 따른 메모리를 포함하는 장치의 블록도이다.
도 2는 본 개시내용의 실시형태에 따른 메모리의 블록도이다.
도 3은 본 개시내용의 실시형태에 따른 메모리의 블록도이다.
도 4는 본 개시내용의 실시형태에 따른 분리 타이밍 규칙 룩업 테이블이다.
메모리의 다중 파티션의 다중스레드의 동시적 액세스를 위한 장치 및 방법이 본 명세서에서 개시된다. 본 개시내용의 실시형태의 충분한 이해를 제공하기 위해 소정의 세부 사항이 하기에서 기술된다. 그러나, 본 개시내용의 실시형태는 이들 특정한 세부 사항이 없어도 실시될 수도 있다는 것이 기술 분야에서 숙련된 자에게는 명백할 것이다. 또한, 본 명세서에서 설명되는 본 개시내용의 특정한 실시형태는 예로서 제공되며, 본 개시내용의 범위를 이들 특정한 실시형태로 제한하도록 사용되지 않아야 한다. 다른 경우에, 널리 공지된 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 동작은 본 개시내용을 불필요하게 불명료하게 하는 것을 방지하기 위해, 상세하게 도시되지 않는다.
도 1은, 본 개시내용의 실시형태에 따른 메모리(150)를 포함하는 장치(100)(예를 들면, 집적 회로, 메모리 디바이스, 메모리 시스템, 전자 디바이스 또는 시스템, 스마트폰, 태블릿, 컴퓨터, 서버 등)의 블록도이다. 메모리(150)는 다수의 파티션의 다중스레드의 동시적 액세스를 수행하도록 구성된다. 장치(100)는 커맨드, 어드레스, 및 데이터(CAD) 버스(130)를 통해 메모리(150)에 커플링되는 컨트롤러(110)를 포함할 수도 있다. 메모리(150)는 CAD 버스(130)를 통해 컨트롤러(110)로부터 커맨드 및/또는 어드레스를 수신하도록 구성될 수도 있고, 메모리는 CAD 버스(130)를 통해 데이터를 수신하도록 및/또는 데이터를 제공하도록 구성될 수도 있다.
몇몇 예에서, 메모리(150)는 불휘발성 메모리일 수도 있다. 불휘발성 메모리의 예는 NAND 플래시, NOR 플래시, PCM, PCMS, 3D 크로스 포인트 메모리, PRAM, 스택 메모리, OUM, OUMS 등을 포함한다. 메모리(150)는 다수의 메모리 파티션에 걸쳐 편제되는 셀의 어레이를 포함할 수도 있다. 메모리 파티션은 블록으로 분할될 수도 있는데, 각각의 블록은 다수의 메모리 셀 페이지를 구비한다. 각각의 페이지는 액세스 라인에 커플링되는 메모리 셀을 포함할 수도 있다. 메모리(150)는 둘 이상의 파티션의 다중스레드의 동시적 액세스를 수행하도록 구성될 수도 있다. 메모리(150)는 개개의 파티션을 동시에 독립적으로 액세스하도록 구성되는 제어 회로부(circuitry)(예를 들면, 로컬 컨트롤러 및 데이터 버퍼)를 포함할 수도 있다. 예를 들면, 메모리(150)는 CAD 버스(130)로부터 메모리 액세스 커맨드(예를 들면, 커맨드, 어드레스, 및 데이터 정보)를 수신하는, 그리고 커맨드 및 어드레스 정보를 타깃 파티션과 관련되는 로컬 컨트롤러에 제공하는 내부 컨트롤러를 포함할 수도 있다. 로컬 컨트롤러는 또한 메모리 액세스 커맨드와 관련되는 데이터를 타깃 파티션과 관련되는 데이터 버퍼에 전송할 수도 있다. 내부 컨트롤러는 이전에 수신된 메모리 액세스 커맨드가 계속 실행되는 동안 메모리 액세스 커맨드를 개시하도록 구성될 수도 있다. 따라서, 메모리 액세스 커맨드는 둘 이상의 상이한 파티션에서 동시적으로 실행될 수도 있다.
통상적으로, 메모리는, 후속하는 메모리 액세스 커맨드를 프로세싱하기 이전에, 메모리 액세스 커맨드의 프로세싱을 완료해야만 한다. 앞서 논의되는 바와 같이, 메모리(150)는 관련된 제어 회로부(예를 들면, 로컬 컨트롤러 및 데이터 버퍼)를 갖는 다수의 파티션으로 분할될 수도 있다. 따라서, 동작 동안, 메모리(150)는 다수의 파티션 및 제어 회로부를 이용하는 것에 의해 컨트롤러(110)로부터 다수의 메모리 액세스 커맨드 스레드를 수신하도록 그리고 동시적으로 프로세싱하도록 구성될 수도 있다. 예를 들면, 컨트롤러(110)는 CAD 버스(130)를 통해 메모리(150)의 제1 파티션으로 지향되는 제1 메모리 액세스 커맨드(예를 들면, 제1 커맨드, 제1 어드레스, 및/또는 제1 데이터)를 제공할 수도 있다. 제1 메모리 액세스 커맨드는, 예를 들면, 판독 커맨드와 어드레스, 기록 커맨드, 어드레스, 및 기록 데이터, 또는 다른 메모리 액세스 커맨드를 포함할 수도 있다. 메모리(150)는 제1 메모리 액세스 커맨드를 수신하고 프로세싱을 시작할 수도 있다. 제1 메모리 커맨드가 메모리(150)의 제1 파티션에서 프로세싱됨에 따라, 컨트롤러(110)는 CAD 버스(130)를 통해 메모리(150)의 제2 파티션으로 지향되는 제2 메모리 액세스 커맨드를 발할 수도 있다. 메모리(150)는 제1 파티션에 의한 제1 메모리 액세스 커맨드의 프로세싱과 동시에 제2 파티션에서 제2 메모리 액세스 커맨드의 프로세싱을 시작할 수도 있다.
메모리(150)의 내부 컨트롤러는 메모리(150)의 타깃 파티션을 결정할 수도 있고 타깃 파티션과 관련되는 제어 회로부에 메모리 액세스 커맨드 정보를 제공할 수도 있다. 몇몇 실시형태에서, 메모리(150)의 내부 컨트롤러는 타깃 파티션을 결정하기 위해 제1 메모리 액세스 커맨드와 관련되는 어드레스를 사용할 수도 있다. 따라서, 한 예에서, 내부 컨트롤러는 제1 메모리 액세스 커맨드를 실행하기 위해 제1 파티션과 관련되는 제1 로컬 컨트롤러에 제1 메모리 액세스 커맨드를 제공할 수도 있다. 또한, 내부 컨트롤러는 제2 메모리 액세스 커맨드를 실행하기 위해 제2 파티션과 관련되는 제2 로컬 컨트롤러에 제2 메모리 액세스 커맨드를 제공할 수도 있다. 제1 또는 제2 메모리 액세스 커맨드 중 어느 하나 또는 둘 모두가 기록 커맨드이면, 내부 컨트롤러는 관련 데이터를 제1 또는 제2 데이터 버퍼에 각각 제공할 수도 있다.
각각의 데이터/커맨드 버스 상에서의 충돌 또는 각각의 데이터 버퍼 또는 로컬 컨트롤러에서 데이터를 손상시키는 것을 방지하기 위해, 컨트롤러(110)는, 메모리 액세스 커맨드 사이의 분리 타이밍을 통제하는 타이밍 규칙을 구현할 수도 있다. 타이밍은 현재 및 이전 커맨드에 대한 메모리 액세스 커맨드의 타입(예를 들면, 판독 대 기록), 뿐만 아니라 각각에 대한 타깃 파티션에 기초할 수도 있다. 예를 들면, 상이한 파티션으로 지향되는 연속적인 판독 커맨드에 대한 분리 타이밍 규칙은, 제1 파티션에 대한 기록 커맨드를 뒤따르는 제2 파티션에 대한 판독 커맨드에 대한 분리 타이밍 규칙과는 상이할 수도 있다.
메모리 액세스 커맨드에 대한 타이밍 분리 규칙을 준수하는 것에 의해, 그리고 다수의 동시적 메모리 액세스 스레드를 가능하게 하는 제어 회로부를 메모리(150)에 포함시키는 것에 의해, 한 번에 단일의 메모리 액세스 커맨드만을 프로세싱할 수 있는 메모리와 비교하여 데이터 처리량이 증가될 수 있다.
도 2는, 본 발명의 실시형태에 따른 메모리 디바이스(200)를 포함하는 장치를 예시한다. 메모리 디바이스(200)는, 데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이(280)를 포함한다. 메모리 셀은, 다양한 신호 라인, 워드 라인(word line: WL) 및/또는 비트 라인(bit line: BL)의 사용을 통해 어레이 단위로 액세스될 수도 있다. 메모리 셀은 불휘발성 메모리 셀, 예컨대 NAND 또는 NOR 플래시 셀, 상 변화 메모리 셀일 수도 있거나, 또는 일반적으로 임의의 타입의 메모리 셀일 수도 있다. 메모리 어레이(280)의 메모리 셀은 메모리 어레이 아키텍처로 배열될 수 있다. 예를 들면, 하나의 실시형태에서, 메모리 셀은 3D 교차점 아키텍처로 배열된다. 다른 실시형태에서, 다른 메모리 어레이 아키텍처, 예를 들면, 다른 것들 중에서도, 단일 레벨의 교차점 아키텍처가 사용될 수도 있다. 메모리 셀은, 1 비트의 데이터에 대한 데이터를 저장하도록 구성되는 단일 레벨의 셀일 수도 있다. 메모리 셀은 또한, 1보다 많은 비트의 데이터에 대한 데이터를 저장하도록 구성되는 다중 레벨 셀일 수도 있다. 메모리(200)는 도 1의 메모리(150)에서 구현될 수도 있다. 몇몇 예에서, 어레이(280)는 복수의 파티션으로 분할될 수도 있다.
데이터 스트로브 신호(data strobe signal: DQS)가 데이터 스트로브 버스(도시되지 않음)를 통해 송신될 수도 있다. DQS 신호는 메모리 디바이스(200)로의 또는 메모리 디바이스(200)로부터의 데이터의 전송을 위한 타이밍 정보를 제공하기 위해 사용될 수도 있다. I/O 버스(228)는, 데이터 신호, 어드레스 정보 신호, 및 다른 신호를, I/O 버스(228)와 내부 데이터 버스(222) 및/또는 내부 어드레스 버스(224) 사이에서 라우팅하는 내부 컨트롤러(260)에 연결된다. 내부 어드레스 버스(224)는 내부 컨트롤러(260)에 의해 어드레스 정보를 제공받을 수도 있다. 내부 어드레스 버스(224)는 블록 행 어드레스 신호를 행 디코더(240)에 그리고 열 어드레스 신호를 열 디코더(250)에 제공할 수도 있다. 행 디코더(240) 및 열 디코더(250)는, 메모리 동작, 예를 들면, 판독 및 기록 동작을 위한 메모리 셀의 블록을 선택하기 위해 사용될 수도 있다. 행 디코더(240) 및/또는 열 디코더(250)는, 메모리 어레이(280) 내의 신호 라인 중 하나 이상으로 바이어싱 신호를 제공하도록 구성되는 하나 이상의 신호 라인 드라이버를 포함할 수도 있다. I/O 제어 회로(220)는 메모리 디바이스(200)에 제공되는 판독 상태 커맨드에 응답하여 상태 비트를 저장하도록 구성되는 상태 레지스터를 포함한다. 상태 비트는 메모리 및 그 동작의 다양한 양태의 상태 조건을 나타내기 위한 각각의 값을 가질 수도 있다. 내부 컨트롤러(260)는 상태 조건이 변함에 따라 상태 비트를 업데이트할 수도 있다.
내부 컨트롤러(260)는 또한 메모리 디바이스(200)의 동작을 제어하기 위해, 외부적으로 또는 내부적으로, 다수의 제어 신호(238)를 수신할 수도 있다. 제어 신호(238) 및 I/O 버스(228)는 도 1의 CAD 버스(130)와 같은 조합된 커맨드, 어드레스, 및 데이터 버스 상에서 수신될 수도 있다. 제어 신호(238)는 임의의 적절한 인터페이스 프로토콜로 구현될 수도 있다. 예를 들면, 제어 신호(238)는, 다이나믹 랜덤 액세스 메모리 및 플래시 메모리(예를 들면, NAND 플래시)에서 일반적인 바와 같이, 핀 기반일 수도 있거나, 또는 op 코드 기반일 수도 있다. 예시적인 제어 신호(238)는, 클록 신호, 판독/기록 신호, 클록 인에이블 신호 등을 포함한다. 내부 컨트롤러(260)는, 개개의 파티션을 병렬로 독립적으로 액세스할 수도 있는, 행 디코더(240), 컬럼 디코더(250), 및 데이터 I/O 회로(270)를 사용하여 어레이(280)의 상이한 파티션에 대해 다수의 동시적 메모리 액세스 스레드를 개시할 수도 있다. 예를 들면, 내부 컨트롤러(260)는 메모리 액세스 커맨드(예를 들면, 커맨드, 어드레스 및/또는 데이터 정보)를 순차적으로 수신할 수도 있고, 순차적으로 수신된 메모리 액세스 커맨드의 실행을 개시하기 위해 열 디코더(250), 행 디코더(240), 및 데이터 I/O 회로(270)로 신호를 제공(예를 들면, 전송)할 수도 있다. 몇몇 실시형태에서, 열 디코더(250), 행 디코더(240), 및 데이터 I/O 회로(270)에 대한 메모리 액세스 커맨드와 관련되는 신호의 제공의 타이밍은, 메모리 액세스 커맨드의 타입에 기초할 수도 있고 타깃 파티션이 메모리 액세스 커맨드 동작을 현재 실행하고 있는지의 여부에 기초할 수도 있다.
내부 컨트롤러(260)는 내부 컨트롤러(260)에 의해 수신되는 커맨드 레지스터 저장 정보를 포함할 수도 있다. 내부 컨트롤러(260)는 메모리 디바이스(200)의 다양한 회로에 내부 제어 신호를 제공하도록 구성될 수도 있다. 예를 들면, 메모리 액세스 커맨드(예를 들면, 판독, 기록)를 수신하는 것에 응답하여, 내부 컨트롤러(260)는 메모리 액세스 동작을 수행하기 위해 다양한 메모리 액세스 회로를 제어하기 위한 내부 제어 신호를 제공할 수도 있다. 다양한 메모리 액세스 회로는 메모리 액세스 동작 동안 사용되며, 일반적으로 행 및 열 디코더, 차지 펌프 회로, 신호 라인 드라이버, 데이터 및 캐시 레지스터, I/O 회로, 뿐만 아니라 다른 것과 같은 회로를 포함할 수도 있다.
데이터 I/O 회로(270)는, 내부 컨트롤러(260)로부터 수신되는 신호에 기초하여 내부 컨트롤러(260)와 메모리 어레이(280) 사이의 데이터 전송을 용이하게 하도록 구성되는 하나 이상의 회로를 포함한다. 다양한 실시형태에서, 데이터 I/O 회로(270)는, 하나 이상의 레지스터, 버퍼, 및 메모리 어레이(280)와 내부 컨트롤러(260) 사이의 데이터 전송을 관리하기 위한 다른 회로를 포함할 수도 있다. 실시형태에서, 데이터 I/O 회로(270)는 메모리 어레이(280)의 각각의 파티션에 대해 별개의 데이터 버퍼를 포함할 수도 있다. 예시적인 기록 동작에서, 내부 컨트롤러(260)는 I/O 버스(228)를 통해 기록될 데이터를 수신하고 내부 데이터 버스(222)를 통해 데이터 I/O 회로(270)에 데이터를 제공한다. 데이터 I/O 회로(270)는, 행 디코더(240) 및 열 디코더(250)에 의해 명시되는 위치에서 내부 컨트롤러(260)에 의해 제공되는 제어 신호에 기초하여 데이터를 메모리 어레이(280)에 기록한다. 판독 동작 동안, 데이터 I/O 회로(270)는, 행 디코더(240) 및 열 디코더(250)에 의해 명시되는 어드레스에서 내부 컨트롤러(260)에 의해 제공되는 제어 신호에 기초하여 메모리 어레이(280)로부터 데이터를 판독한다. 데이터 I/O 회로(270)는 내부 데이터 버스(222)를 통해 판독 데이터를 내부 컨트롤러(260)에 제공한다. 그 다음, 내부 컨트롤러(260)는 판독 데이터를 I/O 버스(228) 상에서 제공한다. 몇몇 예에서, 어레이(280)의 각각의 파티션에 대해, 데이터 I/O 회로(270)는, 독립적으로 어레이(280)의 각각의 파티션으로부터 데이터를 수신하기 위해 또는 상기 어레이의 각각의 파티션에 데이터를 제공하기 위해 사용될 수도 있는 독립적으로 제어되는 데이터 버퍼를 포함할 수도 있다.
도 3은 본 개시내용의 실시형태에 따른 다수의 메모리 파티션에 동시적으로 액세스하도록 구성되는 메모리(300)의 일부를 예시한다. 메모리(300)는 복수의 파티션(372(0) 내지 372(N))을 포함하는 메모리 어레이 및 외부 컨트롤러(예를 들면, 도 1의 컨트롤러(110))로부터의 수신된 메모리 액세스 커맨드를 프로세싱하기 위한 내부 컨트롤러(360)를 포함한다. 파티션(372(0) 내지 372(N))의 각각은, 각각의 복수의 메모리 셀을 포함할 수도 있다. 파티션((372(0) 내지 (372(N)) 각각은, 상이한 파티션(372(0) 내지 (372(N))의 다중스레드의 동시적 액세스를 가능하게 하기 위해, 각각의 로컬 컨트롤러(374(0) 내지 374(N))에 그리고 각각의 데이터 버퍼(376(0) 내지 376(N))에 커플링될 수도 있다. "N"의 값은 양의 0이 아닌 수일 수도 있다. 메모리(300)는 도 1의 메모리(150) 및/또는 도 2의 메모리(200)에서 구현될 수도 있다. 메모리 셀은 불휘발성 메모리 셀일 수도 있거나, 또는 일반적으로 임의의 타입의 메모리 셀일 수도 있다.
내부 컨트롤러(360)는 데이터 블록(364)에 커플링되는 데이터 I/O 인터페이스(362) 및 커맨드 UI 블록(368)에 커플링되는 커맨드/어드레스 인터페이스(366)를 포함할 수도 있다. 데이터 I/O 인터페이스(362)는 외부 컨트롤러로부터 수신되는 데이터를 (예를 들면, 기록 액세스 커맨드에 응답하여) 데이터 블록(364)에 제공할 수도 있고, 데이터 블록(364)으로부터 수신되는 데이터를 (예를 들면, 판독 액세스 커맨드에 응답하여) 외부 컨트롤러로 제공할 수도 있다. 데이터 블록(364)은, 커맨드 UI 블록(368)으로부터의 제어 신호에 응답하여 데이터 버스(390)를 통해 데이터를, 데이터 버퍼(376(0) 내지 376(N))에 제공할 수도 있고(예를 들면, 기록 메모리 액세스) 상기 데이터 버퍼로부터 수신할 수도 있다(예를 들면, 판독 메모리 액세스).
커맨드/어드레스 인터페이스(366)는 외부 컨트롤러로부터 수신되는 커맨드 및 어드레스 정보를 커맨드 UI 블록(368)으로 제공할 수도 있다. 커맨드 UI 블록(368)은 파티션(372(0) 내지 372(N))의 타깃 파티션을 결정할 수도 있고, 수신된 커맨드 및 어드레스 정보를, 커맨드/어드레스 버스(380)를 통해 타깃 파티션(372(0) 내지 372(N))과 관련되는 374(0) 내지 374(N)으로 제공할 수도 있다.
파티션(372(0) 내지 372(N)) 각각은 로컬 컨트롤러(374(0) 내지 374(N))에 의한 메모리 액세스 동작 동안 독립적으로 액세스 가능할 수도 있다. 예를 들면, 메모리 액세스 동작 동안, 파티션(372(0))은 파티션(372(1))과는 독립적으로 액세스될 수도 있다. 파티션(372(0) 내지 372(N))의 각각은, 각각의 파티션(372(0) 내지 372(N))의 메모리 액세스를 수행하도록 구성되는 각각의 로컬 컨트롤러(374(0) 내지 374(N))에 커플링될 수도 있다. 로컬 컨트롤러(374(0) 내지 374(N))의 각각은, 각각의 감지 증폭기, (예를 들면, 메모리 액세스의 타입에 기초하여 알고리즘에 액세스하여 실행하는) 시퀀서, 및 메모리 액세스 동작, 예컨대 판독 액세스 또는 기록 액세스를 수행하기 위한 드라이버 회로(예를 들면, 전압 또는 전류 드라이버 회로)를 포함할 수도 있다. 감지 증폭기는 메모리 액세스 커맨드의 실행 동안 데이터를 감지하도록 구성될 수도 있다. 시퀀서는 메모리 액세스 커맨드와 관련되는 알고리즘을 실행하도록 구성될 수도 있다. 드라이버 회로는 파티션의 액세스 라인을 따라 전압을 구동하도록 구성될 수도 있다. 각각의 파티션(372(0) 내지 372(N))은 또한 각각의 데이터 버퍼(376(0) 내지 376(N))에 커플링될 수도 있다. 데이터 버퍼(376(0) 내지 376(N))는 각각의 파티션(372(0) 내지 372(N))에 데이터를 제공하도록 또는 각각의 파티션으로부터 데이터를 수신하도록 구성될 수도 있다. 데이터 버퍼(376(0) 내지 376(N))는 내부 컨트롤러(360) 또는 각각의 로컬 컨트롤러(374(0) 내지 374(N))에 의해 제어될 수도 있다. 각각의 메모리 파티션(372(0) 내지 372(N))으로부터 수신되는 데이터는 데이터 버퍼(376(0) 내지 376(N))에서 각각 래치될 수도 있다. 각각의 데이터 버퍼(376(0) 내지 376(N))에 의해 래치되는 데이터는 내부 데이터 버스를 통해 데이터 블록(364)에 제공될 수도 있다.
동작 시, 내부 컨트롤러(360)는 커맨드 및 어드레스 버스(도시되지 않음)를 통해 메모리 액세스 커맨드(예를 들면, 커맨드 및 어드레스 정보)를 수신할 수도 있고, 데이터 버스(도시되지 않음)를 통해 데이터를 수신할 수도 있다. 내부 컨트롤러(360)는 (예를 들면, 각기 각각의 메모리 액세스 커맨드와 관련되는 어드레스 정보에 적어도 부분적으로 기초하여) 각각의 메모리 액세스 커맨드에 대한 파티션(372(0) 내지 372(N))의 각각의 타깃 파티션을 결정할 수도 있고, 각각의 메모리 액세스 커맨드를 타깃 파티션과 관련되는 각각의 로컬 컨트롤러(374(0) 내지 374(N))에 제공할 수도 있다. 내부 컨트롤러(360)는 또한, 기록 동작 동안 타깃 파티션과 관련되는 데이터 버퍼(376(0) 내지 376(N))에 데이터를 제공할 수도 있고, 판독 동작 동안 데이터 버퍼(376(0) 내지 376(N))로부터 데이터를 수신할 수도 있다.
더 구체적으로, 커맨드/어드레스 인터페이스(366)는 외부 커맨드 및 어드레스 버스로부터 커맨드 및 어드레스 정보를 수신할 수도 있고, 수신된 커맨드 및 어드레스 정보를 커맨드 UI 블록(368)으로 제공할 수도 있다. 커맨드 UI 블록(368)은 타깃 파티션(372(0) 내지 372(N)) 및 커맨드 타입을 결정할 수도 있다. 커맨드 UI 블록(368)은 타깃 파티션(372(0) 내지 372(N))에 기초하여 커맨드 및 어드레스 버스(380)를 통해 커맨드 및 어드레스 정보를 로컬 컨트롤러(374(0) 내지 374(N))에 제공할 수도 있다. 몇몇 실시형태에서, 로컬 컨트롤러(374(0) 내지 374(N))에 커맨드 및 어드레스 정보를 제공하는 타이밍은 커맨드 타입 및/또는 로컬 컨트롤러(374(0) 내지 374(N))가 메모리 액세스 커맨드를 현재 실행하고 있는지의 여부에 기초할 수도 있다. 커맨드 UI 블록(368)은 또한, 데이터 블록(364)에게, 데이터 I/O 인터페이스(362)로부터 데이터를 검색하고 데이터를 데이터 버스를 통해 데이터 버퍼(376(0) 내지 376(N)) 중 하나로 제공할 것을 지시하기 위해(예를 들면, 기록 액세스) 또는 데이터 버스를 통해 데이터 버퍼(376(0) 내지 376(N)) 중 하나로부터 데이터를 검색하고 검색된 데이터를 데이터 I/O 인터페이스(362)로 제공할 것을 지시하기 위해(예를 들면, 판독 액세스) 커맨드 타입에 기초하여 제어 신호를 데이터 블록(364)으로 제공할 수도 있다.
기록 동작 동안, 로컬 컨트롤러(374(0) 내지 374(N))는, 관련된 데이터 버퍼(376(0) 내지 376(N))로부터 관련된 파티션(372(0) 내지 372(N))으로 데이터를 기록하기 위해 드라이버 및 시퀀서를 활용할 수도 있다.
판독 동작 동안, 로컬 컨트롤러(374(0) 내지 374(N))는, 관련된 파티션(372(0) 내지 372(N))으로부터 데이터를 판독하고 판독되는 데이터를 관련된 데이터 버퍼(376(0) 내지 376(N))에서 래치하기 위해, 감지 증폭기, 드라이버, 및 시퀀서를 활용할 수도 있다. 로컬 컨트롤러(374(0) 내지 374(N))의 각각은 관련된 파티션(372(0) 내지 372(N))에 액세스하기 위해 서로 독립적으로 동작하도록 구성될 수도 있다. 따라서, 개개의 파티션(372(0)-372(N))은, 다른 파티션(372(0) 내지 372(N))의 액세스와 간섭하지 않으면서 동시에 액세스될 수도 있는데, 이것은, 주어진 시간에 단일의 파티션에 액세스하는 것으로 제한되는 메모리와 비교하여 처리량 및 효율성을 향상시킬 수도 있다.
앞서 논의되는 바와 같이, 분리 타이밍 규칙은, 각각의 데이터/커맨드 버스 상에서의 충돌 또는 각각의 데이터 버퍼 또는 로컬 컨트롤러 내에서 데이터를 손상시키는 것을 방지할 수도 있다. 메모리 액세스 커맨드의 정확한 동작 및 실행은 분리 타이밍 규칙을 준수하는 것에 의해 관리된다. 앞서 추가로 논의되는 바와 같이, 분리 타이밍 규칙의 타이밍은, 현재 및 이전 커맨드에 대한 메모리 액세스 커맨드의 타입(예를 들면, 판독 대 기록)뿐만 아니라, 각각에 대한 타깃 파티션에 기초할 수도 있다.
도 4는 예시적인 타이밍 규칙을 묘사하는 테이블을 제공한다. 예를 들면, 동일한 파티션에 대한 판독 대 판독 커맨드(Read to Read command)는 X1 ns 분리 규칙을 가질 수도 있고, 상이한 파티션에 대한 판독 대 판독 커맨드는 X2 ns 분리 규칙을 가질 수도 있다. 특정한 예에서, 제1 파티션에 대한 제1 판독 커맨드는 메모리에 의해 수신되고, 제1 파티션과 관련되는 로컬 컨트롤러에 의해 상응하게 핸들링된다. 제1 파티션에 대한 제2 판독 커맨드가 메모리에 제공될 수도 있는 가장 빠른 것은 X1 ns이다. 제1 판독 커맨드를 기준으로 X1 ns 이전에 제1 파티션에 제2 판독 커맨드를 제공하는 것은, 제1 판독 커맨드에 대한 동작 동안 판독되는 데이터에서 에러를 야기할 것이다. 그러나, 제2 판독 커맨드가 상이한 파티션에 대한 것이면, 제1 파티션에 대한 제2 판독 커맨드가 메모리에 제공될 수도 있는 가장 빠른 것은 X2 ns이다. 대조적으로, 제1 파티션에 대한 제1 판독 커맨드 다음에 제1 파티션에 대한 제1 기록 커맨드가 제공되어야 한다면, 제1 파티션에 대한 제1 판독 커맨드 다음에 제1 파티션에 대한 제1 기록 커맨드가 제공될 수도 있는 가장 빠른 것은 X5 ns이다. 시간 X5는 시간 X2 및 X1과는 상이할 수도 있다. 몇몇 실시형태에서, 시간 X5는 X2 및/또는 X1과 동일할 수도 있다. 타이밍 변수 X1 내지 X8은 예시적인 것이며, 시간 X2가 시간 X1의 두 배이거나 또는 시간 X8이 시간 X1의 여덟 배인 것과 같이, 다중 관계를 가지도록 의도되지는 않는다. 일반적으로, 동일한 파티션으로 지향되는 다수의 동작은, 상이한 파티션으로 지향되는 다수의 동작보다 더 긴 분리 시간을 갖는다. 몇몇 예에서, 시간 X1 내지 X8 중 일부는 동일한 값을 가지며, 다른 실시형태에서, 시간 X1 내지 X8은 모두 상이할 수도 있다.
각각의 분리 규칙은, 메모리 액세스 커맨드가 수신되어 메모리에 의해 적절하게 수행되기 위해, 컨트롤러(110)에 의해 충족되어야만 한다. 예를 들면, 컨트롤러(110)는 제1 판독 커맨드를 제1 파티션으로 그리고 제2 판독 커맨드를 제2 파티션으로 전송할 수도 있다. 컨트롤러(110)가 제1 기록 커맨드를 제1 파티션으로 전송할 수 있기 이전에, 제1 파티션으로의 제1 판독 커맨드에 대한 타이밍 분리 규칙이 충족되어야 하고, 또한, 제1 기록 커맨드를 상기 제1 파티션으로 전송하기 이전에, 제2 파티션으로의 제2 판독 커맨드에 대한 타이밍 분리 규칙이 충족되어야 한다. 타이밍 분리 규칙 둘 모두가 충족되면, 컨트롤러는 제1 기록 커맨드를 메모리(150)로 전송할 수도 있다. 타이밍 분리 규칙은, 예를 들면, 각각의 메모리 액세스 커맨드 타입에 대한 메모리(150)의 아키텍처 및 레이턴시 특성에 기초할 수도 있다.
상기로부터, 비록 본 개시내용의 특정한 실시형태가 설명의 목적을 위해 본 명세서에서 설명되었지만, 본 개시내용의 취지 및 범위를 벗어나지 않으면서 다양한 수정이 이루어질 수도 있다는 것이 인식될 것이다. 따라서, 본 개시내용은 첨부된 청구범위에 의한 바를 제외하면 제한되지 않는다.

Claims (24)

  1. 장치로서,
    복수의 파티션(partition)을 포함하는 불휘발성 메모리 어레이로서, 상기 복수의 파티션의 각각은 각각의 복수의 메모리 셀을 포함하는, 상기 불휘발성 메모리 어레이;
    복수의 로컬 컨트롤러로서, 상기 복수의 로컬 컨트롤러의 각각이, 복수의 메모리 액세스 커맨드의 각각의 메모리 액세스 커맨드를, 상기 각각의 메모리 액세스 커맨드를 수신하는 것에 응답하여, 실행하기 위해, 상기 복수의 파티션의 각각의 파티션에 독립적으로 그리고 동시에 액세스하도록 구성되는, 상기 복수의 로컬 컨트롤러; 및
    상기 메모리 액세스 커맨드에 대한 분리 타이밍 규칙에 따라 상기 복수의 메모리 액세스 커맨드를 제공하도록 그리고 상기 복수의 메모리 액세스 커맨드의 각각에 대한 상기 복수의 파티션의 각각의 타깃 파티션을 결정하도록 구성된 컨트롤러로서, 상기 복수의 메모리 액세스 커맨드의 각각을, 상기 각각의 타깃 파티션과 관련되는 상기 복수의 로컬 컨트롤러 중의 로컬 컨트롤러에 제공하도록 더 구성되는, 상기 컨트롤러를 포함하며,
    상기 컨트롤러는, 제1 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제1 타깃 파티션에 제1 타입의 제1 메모리 액세스 커맨드를,
    상기 제1 메모리 액세스 커맨드에 앞서는 메모리 액세스 커맨드가 상기 제1 타입과는 상이한 제2 타입이고 또한 상기 제1 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제1 타깃 파티션에 상기 컨트롤러에 의해 전송되며, 또한
    상기 제1 메모리 액세스 커맨드와 상기 제1 메모리 액세스 커맨드에 앞서는 상기 메모리 액세스 커맨드 사이의 적어도 제1 최소 타이밍이 충족될 때,
    전송하도록 더 구성되고,
    상기 컨트롤러는, 상기 제1 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제1 타깃 파티션에 상기 제2 타입의 제2 메모리 액세스 커맨드를,
    상기 제2 메모리 액세스 커맨드에 앞서는 메모리 액세스 커맨드가 상기 제1 타입이고 또한 상기 제1 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제1 타깃 파티션에 상기 컨트롤러에 의해 전송되며, 또한
    상기 제2 메모리 액세스 커맨드와 상기 제2 메모리 액세스 커맨드에 앞서는 상기 메모리 액세스 커맨드 사이의 적어도 제2 최소 타이밍이 충족될 때 - 상기 제2 최소 타이밍은 상기 제1 최소 타이밍과 상이함 -,
    전송하도록 더 구성되며,
    상기 컨트롤러는, 제3 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제3 타깃 파티션에 제3 기록 메모리 액세스 커맨드를,
    상기 제3 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 상기 제3 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제3 타깃 파티션에 상기 컨트롤러에 의해 전송되고, 또한
    상기 제3 기록 메모리 액세스 커맨드와 상기 제3 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 사이의 적어도 제3 최소 타이밍이 충족될 때,
    전송하도록 더 구성되고, 또한
    상기 컨트롤러는, 상기 제3 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제3 타깃 파티션에 제4 기록 메모리 액세스 커맨드를,
    상기 제4 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 제4 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제4 타깃 파티션에 상기 컨트롤러에 의해 전송되고, 또한
    상기 제4 기록 메모리 액세스 커맨드와 상기 제4 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 사이의 적어도 제4 최소 타이밍이 충족될 때 - 상기 제4 최소 타이밍은, 상기 제4 기록 메모리 액세스 커맨드가 상기 제3 타깃 파티션에 전송되는 동안 상기 제4 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드가 상기 제4 타깃 파티션에서 동시에 처리되고 있도록, 상기 제3 최소 타이밍과 상이함 -,
    전송하도록 더 구성되는, 장치.
  2. 제1항에 있어서, 상기 복수의 로컬 컨트롤러 중의 로컬 컨트롤러는,
    상기 메모리 액세스 커맨드의 실행 동안 데이터를 감지하도록 구성되는 각각의 감지 증폭기;
    액세스 라인을 따라 전압을 구동하도록 구성되는 각각의 드라이버; 및
    상기 메모리 액세스 커맨드와 관련되는 알고리즘을 실행하도록 구성되는 각각의 시퀀서를 포함하는, 장치.
  3. 제1항에 있어서, 상기 컨트롤러는, 메모리 액세스 커맨드 타입 및 상기 복수의 메모리 액세스 커맨드의 각각에 대한 상기 복수의 타깃 파티션의 상기 각각의 타깃 파티션을 결정하도록 구성되는 커맨드 및 어드레스 유저 인터페이스 회로를 포함하는, 장치.
  4. 제3항에 있어서, 상기 컨트롤러는, 메모리 컨트롤러로부터 상기 복수의 메모리 액세스 커맨드의 각각을 수신하도록 그리고 상기 복수의 메모리 액세스 커맨드의 각각을 상기 커맨드 및 어드레스 유저 인터페이스 회로에 제공하도록 구성되는 커맨드 및 어드레스 인터페이스 회로를 더 포함하는, 장치.
  5. 제1항에 있어서, 복수의 데이터 버퍼를 더 포함하되, 상기 복수의 데이터 버퍼의 각각은, 독립적으로 그리고 동시적으로, 상기 복수의 파티션의 각각의 파티션으로부터 데이터를 수신하도록 또는 상기 복수의 파티션의 각각의 파티션으로 데이터를 제공하도록 구성되는, 장치.
  6. 제5항에 있어서, 상기 컨트롤러는, 상기 복수의 메모리 액세스 커맨드 중의 메모리 액세스 커맨드에 응답하여, 데이터 버스를 통해, 상기 복수의 데이터 버퍼의 각각으로부터 판독 데이터를 수신하도록 또는 상기 복수의 데이터 버퍼의 각각에 기록 데이터를 제공하도록 구성되는 데이터 블록을 더 포함하는, 장치.
  7. 제6항에 있어서, 상기 컨트롤러는, 메모리 컨트롤러로부터 기록 데이터를 수신하도록 그리고 상기 기록 데이터를 상기 데이터 블록에 제공하도록 또는 상기 데이터 블록으로부터 판독 데이터를 수신하도록 그리고 상기 판독 데이터를 상기 메모리 컨트롤러에 제공하도록 구성되는 데이터 입력/출력 인터페이스 회로를 더 포함하는, 장치.
  8. 장치로서,
    복수의 파티션 및 복수의 로컬 컨트롤러를 포함하는 불휘발성 메모리로서, 상기 복수의 로컬 컨트롤러의 각각은 상기 복수의 파티션의 각각의 파티션에 독립적으로 액세스하도록 구성되고, 상기 복수의 파티션의 각각은, 각각의 복수의 메모리 셀을 포함하는, 상기 불휘발성 메모리;
    메모리 액세스 커맨드를, 상기 메모리 액세스 커맨드에 대한 분리 타이밍 규칙에 따라 상기 불휘발성 메모리에 제공하도록 구성되는 메모리 컨트롤러로서, 상기 메모리 컨트롤러는 제1 타입의 제1 메모리 액세스 커맨드를 상기 복수의 파티션 중의 제1 파티션으로 제공하고, 상기 제1 메모리 액세스 커맨드 이후의 제1 시간의 최소치에서 상기 제1 메모리 액세스 커맨드 직후에 상기 복수의 파티션 중의 상기 제1 파티션으로 상기 제1 타입과는 상이한 제2 타입의 제2 메모리 액세스 커맨드를 제공하도록 구성되며, 또한 상기 메모리 컨트롤러는 상기 제2 타입의 제3 메모리 액세스 커맨드를 상기 복수의 파티션 중의 제2 파티션으로 제공하고, 상기 제3 메모리 액세스 커맨드가 전송된 후에 제2 시간의 최소치에서 상기 제3 메모리 액세스 커맨드 직후에 상기 제2 파티션으로 상기 제1 타입의 제4 메모리 액세스 커맨드를 제공하도록 더 구성 - 상기 제1 시간은 상기 제2 시간과 상이함 - 되는, 상기 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는, 제5 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제5 타깃 파티션에 제5 기록 메모리 액세스 커맨드를, 상기 제5 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 상기 제5 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제5 타깃 파티션에 상기 메모리 컨트롤러에 의해 제공되고, 또한 상기 제5 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 이후의 적어도 제3 시간이 경과할 때, 제공하도록 더 구성되며, 또한
    상기 컨트롤러는, 상기 제5 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제5 타깃 파티션에 제6 기록 메모리 액세스 커맨드를,
    상기 제6 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 제6 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제6 타깃 파티션에 상기 컨트롤러에 의해 제공되고, 또한
    상기 제6 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 이후의 적어도 제4 시간이 경과할 때 - 상기 제4 시간은, 상기 제6 기록 메모리 액세스 커맨드가 상기 제5 타깃 파티션에 제공되는 동안 상기 제6 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드가 상기 제6 타깃 파티션에서 동시에 처리되고 있도록, 상기 제3 시간과 상이함 -,
    전송하도록 더 구성되는, 장치.
  9. 삭제
  10. 제8항에 있어서, 상기 제1 타입의 상기 메모리 액세스 커맨드는 판독 메모리 액세스 커맨드를 포함하고 상기 제2 타입의 상기 메모리 액세스 커맨드는 기록 메모리 액세스 커맨드를 포함하는, 장치.
  11. 제8항에 있어서, 상기 불휘발성 메모리는 복수의 데이터 버퍼를 더 포함하고, 상기 복수의 데이터 버퍼 중의 데이터 버퍼는 상기 복수의 파티션의 각각의 파티션에 커플링되고, 상기 데이터 버퍼는, 상기 복수의 로컬 컨트롤러의 상기 각각의 컨트롤러에 커플링되는 상기 복수의 로컬 컨트롤러 중의 로컬 컨트롤러로부터의 신호에 응답하여 상기 복수의 파티션의 상기 각각의 파티션으로부터의 데이터를 래치하도록 구성되는, 장치.
  12. 제8항에 있어서, 상기 불휘발성 메모리는, 상기 메모리 컨트롤러로부터 상기 메모리 액세스 커맨드를 수신하도록 그리고 상기 복수의 파티션의 각각의 타깃 파티션을 결정하도록 구성된 컨트롤러를 더 포함하되, 상기 컨트롤러는 또한, 상기 타깃 파티션과 관련되는 상기 복수의 로컬 컨트롤러 중의 로컬 컨트롤러에 상기 메모리 액세스 커맨드를 제공하도록 구성되는, 장치.
  13. 제8항에 있어서, 상기 불휘발성 메모리의 상기 복수의 로컬 컨트롤러는, 동시적으로, 상기 복수의 파티션의 각각의 파티션에 독립적으로 액세스하도록 구성되는, 장치.
  14. 방법으로서,
    불휘발성 메모리의 컨트롤러에서 제1 메모리 액세스 커맨드 및 제2 메모리 액세스 커맨드를, 상기 제1 및 제2 메모리 액세스 커맨드에 대한 각각의 분리 타이밍 규칙에 따라 수신하는 단계;
    상기 제1 메모리 액세스 커맨드에 대한 상기 불휘발성 메모리의 제1 타깃 파티션 및 상기 제2 메모리 액세스 커맨드에 대한 상기 불휘발성 메모리의 제2 타깃 파티션을 결정하는 단계;
    상기 제1 타깃 파티션에 커플링되는 상기 불휘발성 메모리의 제1 로컬 컨트롤러에 제1 타입의 상기 제1 메모리 액세스 커맨드를 제공하는 단계;
    상기 제1 로컬 컨트롤러에 상기 제1 메모리 액세스 커맨드를 제공하는 단계에 후속하여, 상기 제1 메모리 액세스 커맨드와 제3 메모리 액세스 커맨드 사이에서 적어도 제1 최소 분리 타이밍이 충족될 때, 상기 제1 타깃 파티션에 커플링되는 상기 불휘발성 메모리의 상기 제1 로컬 컨트롤러에 상기 제1 타입과는 상이한 제2 타입의 상기 제3 메모리 액세스 커맨드를 제공하는 단계;
    상기 제3 메모리 액세스 커맨드를 제공하는 단계에 후속하여, 상기 제3 메모리 액세스 커맨드와 제4 메모리 액세스 커맨드 사이에서 적어도 제2 최소 분리 타이밍이 충족될 때, 상기 제1 타깃 파티션에 커플링되는 상기 불휘발성 메모리의 상기 제1 로컬 컨트롤러에 상기 제1 타입의 상기 제4 메모리 액세스 커맨드를 제공하는 단계로서, 상기 제2 최소 분리 타이밍은 상기 제1 최소 분리 타이밍과는 상이한, 단계;
    제5 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제5 타깃 파티션에 제5 기록 메모리 액세스 커맨드를,
    상기 제5 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 상기 제5 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제5 타깃 파티션에 제공되고, 또한
    상기 제5 기록 메모리 액세스 커맨드와 상기 제5 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 사이의 적어도 제3 최소 분리 타이밍이 충족될 때,
    제공하는 단계; 및
    상기 제5 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제5 타깃 파티션에 제6 기록 메모리 액세스 커맨드를,
    상기 제6 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 제6 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제6 타깃 파티션에 제공되고, 또한
    상기 제6 기록 메모리 액세스 커맨드와 상기 제6 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 사이의 적어도 제4 최소 분리 타이밍이 충족될 때 - 상기 제4 최소 분리 타이밍은, 상기 제6 기록 메모리 액세스 커맨드가 상기 제5 타깃 파티션에 제공되는 동안 상기 제6 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드가 상기 제6 타깃 파티션에서 동시에 처리되고 있도록, 상기 제3 최소 분리 타이밍과 상이함 -,
    제공하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 제1 메모리 액세스 커맨드는 기록 커맨드이고, 상기 방법은,
    상기 컨트롤러에서 기록 데이터를 수신하는 단계; 및
    상기 기록 데이터를 데이터 버스를 통해 상기 불휘발성 메모리의 제1 데이터 버퍼에 제공하는 단계로서, 상기 제1 데이터 버퍼는 상기 제1 타깃 파티션에 커플링되고, 상기 제1 메모리 액세스 커맨드를 실행하는 단계는 상기 기록 데이터를 상기 제1 타깃 파티션에 기록하는 것을 포함하는, 상기 기록 데이터를 데이터 버스를 통해 상기 불휘발성 메모리의 제1 데이터 버퍼에 제공하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 제2 메모리 액세스 커맨드는 판독 커맨드이고, 상기 제2 메모리 액세스 커맨드를 실행하는 단계는, 상기 제2 타깃 파티션에 커플링되는 상기 불휘발성 메모리의 제2 데이터 버퍼에서 상기 제2 타깃 파티션으로부터의 판독 데이터를 래치하는 것을 포함하는, 방법.
  17. 제16항에 있어서, 상기 제2 데이터 버퍼로부터 데이터 버스를 통해 상기 컨트롤러로 상기 판독 데이터를 제공하는 단계를 더 포함하는, 방법.
  18. 제14항에 있어서, 상기 제1 로컬 컨트롤러에 상기 제1 메모리 액세스 커맨드를 제공하기 이전에, 상기 제1 로컬 컨트롤러가 이전의 메모리 액세스 커맨드의 실행을 완료했는지의 여부를 결정하는 단계를 더 포함하는, 방법.
  19. 제14항에 있어서, 상기 제1 메모리 액세스 커맨드에 대한 상기 불휘발성 메모리의 상기 제1 타깃 파티션을 결정하는 단계는, 상기 제1 메모리 액세스 커맨드의 어드레스에 기초하는, 방법.
  20. 방법으로서,
    불휘발성 메모리에 제1 메모리 액세스 커맨드를 제공하는 단계;
    상기 제1 메모리 액세스 커맨드를 제공한 이후 경과된 시간이 제2 메모리 액세스 커맨드 및 상기 제1 메모리 액세스 커맨드와 관련되는 분리 타이밍 규칙을 충족시키는지의 여부를 결정하는 단계;
    상기 분리 타이밍 규칙이 충족되는 것에 응답하여, 상기 제2 메모리 액세스 커맨드를 상기 불휘발성 메모리에 제공하는 단계;
    상기 불휘발성 메모리의 제1 타깃 파티션에 액세스하기 위해 상기 불휘발성 메모리에 제1 타입의 제3 메모리 액세스 커맨드를 제공하는 단계;
    상기 제3 메모리 액세스 커맨드에 후속하여 상기 제1 타깃 파티션에 액세스하기 위해 상기 제1 타입과는 상이한 제2 타입의 제4 메모리 액세스 커맨드에 기초하여, 상기 제3 메모리 액세스 커맨드를 제공한 이후 경과된 시간이 제1 최소 분리 타이밍을 충족시키는지의 여부를 결정하는 단계;
    상기 제1 최소 분리 타이밍이 충족되는 것에 응답하여, 상기 불휘발성 메모리에 상기 제4 메모리 액세스 커맨드를 제공하는 단계;
    상기 제1 타깃 파티션에 액세스하기 위해 상기 불휘발성 메모리에 상기 제2 타입의 제5 메모리 액세스 커맨드를 제공하는 단계;
    상기 제5 메모리 액세스 커맨드에 후속하여 상기 제1 타깃 파티션에 액세스하기 위해 상기 제1 타입의 제6 메모리 액세스 커맨드에 기초하여, 상기 제5 메모리 액세스 커맨드를 제공한 이후 경과된 시간이 제2 최소 분리 타이밍을 충족시키는지의 여부를 결정하는 단계;
    상기 제2 최소 분리 타이밍이 충족되는 것에 응답하여, 상기 불휘발성 메모리에 상기 제6 메모리 액세스 커맨드를 제공하는 단계로서, 상기 제1 최소 분리 타이밍은 상기 제2 최소 분리 타이밍과는 상이한, 단계;
    제7 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제7 타깃 파티션에 제7 기록 메모리 액세스 커맨드를,
    상기 제7 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 상기 제7 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제7 타깃 파티션에 제공되고, 또한
    상기 제7 기록 메모리 액세스 커맨드와 상기 제7 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 사이의 적어도 제3 최소 분리 타이밍이 충족될 때,
    제공하는 단계; 및
    상기 제7 타깃 파티션과 관련되는 상기 각각의 로컬 컨트롤러를 통해 상기 제7 타깃 파티션에 제8 기록 메모리 액세스 커맨드를,
    상기 제8 기록 메모리 액세스 커맨드에 앞서는 기록 메모리 액세스 커맨드가 제8 타깃 파티션과 관련되는 각각의 로컬 컨트롤러를 통해 상기 제8 타깃 파티션에 제공되고, 또한
    상기 제8 기록 메모리 액세스 커맨드와 상기 제8 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드 사이의 적어도 제4 분리 타이밍이 충족될 때 - 상기 제4 분리 타이밍은, 상기 제8 기록 메모리 액세스 커맨드가 상기 제7 타깃 파티션에 제공되는 동안 상기 제8 기록 메모리 액세스 커맨드에 앞서는 상기 기록 메모리 액세스 커맨드가 상기 제8 타깃 파티션에서 동시에 처리되고 있도록, 상기 제3 최소 분리 타이밍과 상이함 -,
    제공하는 단계를 포함하는, 방법.
  21. 삭제
  22. 제20항에 있어서, 상기 제1 메모리 액세스 커맨드와 관련되는 제1 커맨드 타입 및 상기 제2 메모리 액세스 커맨드와 관련되는 제2 커맨드 타입을 결정하는 단계를 더 포함하되, 상기 분리 타이밍 규칙은 또한 상기 제1 커맨드 타입 및 상기 제2 커맨드 타입에 기초하는, 방법.
  23. 제20항에 있어서, 상기 제1 타깃 파티션에서 상기 제1 메모리 액세스 커맨드를 그리고 상기 불휘발성 메모리의 제2 타깃 파티션에서 상기 제2 메모리 액세스 커맨드를 동시적으로 실행하는 단계를 더 포함하는, 방법.
  24. 제20항에 있어서, 상기 분리 타이밍 규칙을 테이블에서 룩업하는(looking up) 단계를 더 포함하는, 방법.
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