CN112035053A - 存储器存储装置及其运作方法 - Google Patents
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- 230000005055 memory storage Effects 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000004044 response Effects 0.000 abstract description 4
- 102100034033 Alpha-adducin Human genes 0.000 description 9
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 9
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 9
- 101000711846 Homo sapiens Transcription factor SOX-9 Proteins 0.000 description 7
- 102100034204 Transcription factor SOX-9 Human genes 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000011017 operating method Methods 0.000 description 2
- 101150098958 CMD1 gene Proteins 0.000 description 1
- 101100382321 Caenorhabditis elegans cal-1 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0689—Disk arrays, e.g. RAID, JBOD
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Abstract
本发明提出一种存储器运作方法,适用于存储器存储装置。所述存储器运作方法包括以下步骤:从存储器控制器接收对存储器存储装置的存储器阵列执行第一存储器操作的第一操作命令;以及回应于第一操作命令,将第一存储器操作所对应的存储器阵列的第一地址信息,通过存储器存储装置的数据接口发送至存储器控制器。此外,使用此方法的存储器存储装置亦被提出。
Description
技术领域
本发明涉及一种存储技术,尤其涉及一种存储器存储装置及其运作方法。
背景技术
随着时代的演进,电子装置中处理器的时脉频率以及网络的频宽都越来越进步,因此存储器的使用效率在电子装置的运作速度上便扮演了重要的角色。在一些存储单元中,由于电容的电荷会随着时间而流失的物理特性,这些存储单元必须定期地进行再充电(refresh)操作,以确保其中数据的正确性。然而,再充电操作常会降低存储器的使用效率。
请参照图1,在第一时间点T1从控制器接收到再充电命令后,再充电计数器(refresh counter)会计算出一条字线(word line),并且存储器会开始再充电这条字线上的存储单元。由于控制器并无法得知再充电计数器计算出的地址,故若在存储单元再充电时对其进行存取将会导致存取错误,因此控制器在第一时间点T1对存储器下达再充电命令后,必须间隔特定的时间(例如,列刷新周期时间(Row Refresh Cycle Time)tRFC)直到第二时间点T2才能对存储器下达下一个命令,也就导致存储器使用效率降低。
发明内容
本发明实施例提供一种存储器存储装置及其运作方法,具有高使用效率且成本低廉。
本发明实施例的存储器运作方法适用于存储器存储装置。所述存储器运作方法包括以下步骤:从存储器控制器接收对存储器存储装置的存储器阵列执行第一存储器操作的第一操作命令;以及回应于第一操作命令,将第一存储器操作所对应的存储器阵列的第一地址信息,通过存储器存储装置的数据接口发送至存储器控制器。
本发明实施例的存储器存储装置包括存储器阵列、命令界面以及数据接口。命令界面耦接于存储器阵列以及存储器控制器,用以从存储器控制器接收对存储器阵列执行第一存储器操作的第一操作命令。数据接口耦接于命令界面以及存储器控制器,用以回应于命令界面接收第一操作命令,将第一存储器操作所对应的存储器阵列的第一地址信息发送至存储器控制器。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1是现有的一种存储器的再充电操作的时序示意图;
图2是依照本发明一实施例所示出的一种存储器存储装置的概要方块图;
图3是依照本发明一实施例所示出的一种存储器运作方法的流程图;
图4是依照本发明一实施例所示出的一种存储器运作方法的方块示意图;
图5是依照本发明一实施例所示出的一种存储器运作方法的时序示意图。
具体实施方式
图2是依照本发明一实施例所示出的一种存储器存储装置的概要方块图。请参照图2,存储器存储装置100至少包括命令界面110、数据接口120以及存储器阵列130。
在本实施例中,存储器存储装置100例如是诸如动态随机存取存储器等的易失性存储器,其中命令界面110以及数据接口120耦接于存储器存储装置100外部的存储器控制器200。存储器控制器200可以对存储器存储装置100下达命令,例如激活、读取、写入、预充电以及再充电(refresh)等命令,但不限于此。
在本实施例中,命令界面110耦接于存储器阵列130以及存储器控制器200。命令界面110例如至少包括命令总线(command bus),用以从存储器控制器200接收命令。在一些实施例中,命令界面110可还包括命令解码器(command decoder)等电路,所属领域技术人员当可根据其存储器相关知识来理解命令界面110的实作方式,在此不多加赘述。
在本实施例中,数据接口120耦接于命令界面110以及存储器控制器200。数据接口120例如包括数据(DQ)总线或数据针脚(DQ pin),用以在存储器控制器200存取存储器阵列130的数据时,从存储器控制器200接收写入数据或将读取数据发送至存储器控制器200。所属领域技术人员当可根据其存储器相关知识来理解数据接口120的实作方式,在此不多加赘述。
在本实施例中,存储器存储装置100例如是采用平行(parallel)总线架构,因此存储器存储装置100还可以还包括图2所未示出的时脉(clock)总线、地址(address)总线以及数据选通(DQ strobe)总线等等,本发明并不在此设限。
在本实施例中,存储器阵列130包括多个存储单元,并且每一个存储单元可用以记录一或多个比特的数据。
在本实施例中,当命令界面110从存储器控制器200接收对存储器阵列130执行第一存储器操作的第一操作命令,且此第一存储器操作无须通过数据接口120来执行时,可以通过数据接口120将第一存储器操作所对应的存储器阵列的第一地址信息发送至存储器控制器200。如此一来,当要使存储器控制器200在第一存储器操作的执行期间,同时对存储器存储装置100下达对存储器阵列130执行第二存储器操作的第二操作命令时,便能够根据第一存储器操作的第一地址信息来指示第二存储器操作的地址,以避免两个存储器操作发生地址冲突(例如,第一存储器操作与第二存储器操作对应到相同的存储器地址)而造成第一存储器操作和/或第二存储器操作发生错误。
举例来说,存储器存储装置100例如会从命令界面110接收到来自存储器控制器200的再充电命令(第一操作命令),回应于再充电命令计算出一个字线地址(第一地址信息),并且对存储器阵列中130这个字线地址上的存储单元进行再充电操作。此外,在计算出字线地址后,存储器存储装置100还会在再充电操作的执行期间通过数据接口120来将当前正在执行再充电操作的存储单元的字线地址告知存储器控制器200。如此一来,存储器控制器200便可以在存储器存储装置100进行再充电操作的期间,同时对存储器存储装置100下达存取命令并且避免地址冲突,也就是上述的存取命令所对应的存储单元会不同于正在进行再充电操作的存储单元。避免地址冲突可以通过根据字线地址来控制存取命令所对应的存储器地址来达成,例如使存取命令所对应的字线地址不同于正在进行再充电操作的存储单元的存储器地址,但本发明并不限于此。
必须说明的是,本发明并不在此对第一存储器操作与第二存储器操作进行限制,所属领域技术人员当可基于本实施例的教示来根据需求替换不同的存储器操作,以达到存储器存储装置100的平行运作。
图3是依照本发明一实施例所示出的一种存储器运作方法的流程图;图4是依照本发明一实施例所示出的一种存储器运作方法的示意图;图5是依照本发明一实施例所示出的一种存储器运作方法的示意图。请同时参照图3至图5,图3至图5适用于图2实施例中的存储器存储装置100,故以下将一并搭配存储器存储装置100的各项元件来进行详细说明。
请参照图4,除了图2中所示出的命令界面110、数据接口120以及存储器阵列130之外,存储器存储装置100还包括地址判断电路140、地址缓冲器150、数据控制电路160、模式暂存器170以及数据缓冲器180等电路。
请参照图3,在步骤S310中,命令界面110会从存储器控制器200接收对存储器阵列130执行第一存储器操作的第一操作命令CMD1。具体来说,存储器控制器200例如会下达第一操作命令CMD1给存储器存储装置100,而存储器存储装置100会通过命令界面110接收第一操作命令CMD1。
在本实施例中,如图4与图5所示,第一操作命令CMD1例如是针对存储器阵列130的其中一个区块(bank)的再充电命令REF,并且地址判断电路140例如是再充电计数器(refresh counter),但本发明并不限于此。在本实施例中,存储器控制器200会在第一时间点T1下达再充电命令给存储器存储装置100,并且命令界面110会在第一时间点T1接收再充电命令。
请参照图3,在步骤S320中,存储器存储装置100会开始执行第一存储器操作。具体来说,存储器存储装置100会根据第一操作命令CMD1,来对存储器阵列130执行第一存储器操作,包括取得第一存储器操作所对应的第一地址信息ADD1。
在本实施例中,如图4与图5所示,再充电计数器会根据再充电命令REF来计算出第一地址信息ADD1,也就是区块中的字线地址,并且将此字线地址记录于地址缓冲器150中。接着,存储器存储装置100会在列刷新周期时间tRFC(即,第一时间点T1到第二时间点T2之间)内,根据地址缓冲器150开始对这个字线地址上的存储单元执行再充电操作。
值得一提的是,本发明并不在此限制第一操作命令的类型,也不在此限制第一地址信息的类型。换句话说,第一操作命令可以包括任何执行时无须通过数据接口120传输数据给存储器控制器200的存储器操作命令,而第一地址信息可以包括与第一存储器操作所对应的至少一个存储单元相关的任意地址信息,例如区块信息、位线地址信息或行列地址信息等等。
请参照图3,在步骤S330中,回应于命令界面110接收第一操作命令CMD1,数据接口120会将第一存储器操作所对应的存储器阵列130的第一地址信息ADD1发送至存储器控制器200。具体来说,存储器存储装置100会在取得了第一存储器操作所对应的第一地址信息ADD1后,将其通过数据接口120发送给存储器控制器200。
在本实施例中,如图4与图5所示,数据接口120例如包括数据针脚,而数据控制电路160用以从存储器阵列130存取数据,以及数据缓冲器180进行数据沟通。在列刷新周期时间tRFC内,存储器存储装置100除了会根据地址缓冲器150对字线地址上的存储单元执行再充电操作之外,还会将地址缓冲器150中的字线地址通过数据控制电路160发送至数据缓冲器180,再于第三时间点T3通过数据针脚发送给存储器控制器200。
在一些实施例中,耦接于数据控制电路160的模式暂存器170中记录有设定值VSET,而数据控制电路160会根据模式暂存器170中的设定值VSET来决定是否要把第一地址信息ADD1从地址缓冲器150发送到数据缓冲器180。据此,通过设定模式暂存器170中的设定值VSET,便能够开启或关闭“将第一地址信息ADD1通过数据接口120回传给存储器控制器200”的功能。
请参照图3,在步骤S340中,存储器存储装置100会在第一存储器操作的执行期间,通过命令界面110从存储器控制器200接收对存储器阵列130执行第二存储器操作的第二操作命令。具体来说,当存储器控制器200在接收到第一地址信息ADD1后,便可在第一存储器操作的执行期间根据第一地址信息ADD1下达第二操作命令给存储器存储装置100,而存储器存储装置100会通过命令界面110在第一存储器操作的执行期间从存储器控制器200接收第二操作命令。
在本实施例中,如图4与图5所示,第二操作命令例如是存取存储器阵列130的一或多个存储器地址中的数据的数据存取命令READ。当存储器控制器200在第三时间点T3自数据针脚接收到正在执行再充电操作的字线地址后,存储器控制器200便能够根据正在执行再充电操作的字线地址,在列刷新周期时间tRFC内的第四时间点T4下达数据读取命令READ(第二操作命令)给存储器存储装置100,其中此数据读取命令READ用以存取存储器阵列130当中,不对应于正在执行再充电操作的字线地址的至少一个存储器地址中的数据。值得一提的是,上述实施例仅为示范性说明,而本发明并不在此限制第二操作命令的具体类型。在一些实施例中,第二操作命令也可以例如是数据写入命令、数据更新命令或数据删除命令或其他存储器的数据存取命令。
请参照图3,在步骤S350中,存储器存储装置100会在第一存储器操作CMD1的执行期间,开始执行第二存储器操作。具体来说,当命令界面110在第一存储器操作CMD1的执行期间接收到第二操作命令后,存储器存储装置100便可以开始执行第二操作指令所对应的第二存储器操作。因此,存储器存储装置100能够平行的执行第一存储器操作以及第二存储器操作。
在本实施例中,如图4与图5所示,存储器控制器200在列刷新周期时间tRFC内的第四时间点T4将数据读取指令READ发送给存储器存储装置100。当命令界面110在第四时间点T4接收到来自存储器控制器200的数据读取指令READ后,便可在列刷新周期时间tRFC内通过数据控制电路160从存储器阵列130中读出数据读取指令READ所对应的读取数据DC,然后通过数据缓冲器180以及数据针脚来将读取数据DC传回给存储器控制器200。
如此一来,存储器存储装置100便能在对存储器阵列130执行再充电操作时,也能够同时让存储器控制器200存取存储器阵列130中的数据。
综上所述,本发明实施例所提出的存储器存储装置及其运作方法,将第一存储器操作对应的地址信息通过数据接口告知存储器控制器。据此,存储器控制器便能够在存储器存储装置执行第一存储器操作的期间同时对其下达第二存储器操作,并且避免第一存储器操作与第二存储器操作产生地址冲突,使得第一存储器操作与第二存储器操作得以平行地在存储器阵列中执行,进而在维持电路元件等成本之下大幅提升存储器的使用效率。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中技术人员,在不脱离本发明的精神和范围内,当可作些许的更改与润饰,故本发明的保护范围当视权利要求所界定的为准。
Claims (20)
1.一种存储器运作方法,适用于存储器存储装置,其特征在于,所述存储器运作方法包括:
从存储器控制器接收对所述存储器存储装置的存储器阵列执行第一存储器操作的第一操作命令;以及
回应于所述第一操作命令,将所述第一存储器操作所对应的所述存储器阵列的第一地址信息,通过所述存储器存储装置的数据接口发送至所述存储器控制器。
2.根据权利要求1所述的存储器运作方法,其中所述数据接口是用以在所述存储器控制器存取所述存储器阵列的数据时,发送所述数据至所述存储器控制器或从所述存储器控制器接收所述数据。
3.根据权利要求1所述的存储器运作方法,其中所述第一存储器操作是不通过所述数据接口执行的操作。
4.根据权利要求1所述的存储器运作方法,其中从所述存储器控制器接收对所述存储器存储装置的所述存储器阵列执行所述第一存储器操作的所述第一操作命令的步骤之后,还包括:
回应于所述第一操作命令,计算所述第一存储器操作所对应的所述第一地址信息。
5.根据权利要求1所述的存储器运作方法,还包括:
在所述第一存储器操作的执行期间,从所述存储器控制器接收对所述存储器阵列执行第二存储器操作的第二操作命令。
6.根据权利要求5所述的存储器运作方法,其中所述第二存储器操作所对应的第二地址信息所对应的至少一存储器地址与所述第一地址信息所对应的至少一存储器地址不重复。
7.根据权利要求5所述的存储器运作方法,还包括:
在所述第一存储器操作的所述执行期间,开始执行所述第二存储器操作。
8.根据权利要求5所述的存储器运作方法,其中所述第二存储器操作为数据存取操作。
9.根据权利要求1至8中任一项所述的存储器运作方法,其中所述第一存储器操作为再充电操作。
10.根据权利要求9所述的存储器运作方法,其中所述第一地址信息包括再充电字线信息。
11.一种存储器存储装置,包括:
存储器阵列;
命令界面,耦接于所述存储器阵列以及存储器控制器,用以从所述存储器控制器接收对所述存储器阵列执行第一存储器操作的第一操作命令;以及
数据接口,耦接于所述命令界面以及所述存储器控制器,用以回应于所述命令界面接收所述第一操作命令,将所述第一存储器操作所对应的所述存储器阵列的第一地址信息发送至所述存储器控制器。
12.根据权利要求11所述的存储器存储装置,其中所述数据接口为至少一数据针脚。
13.根据权利要求11所述的存储器存储装置,其中所述第一存储器操作是不通过所述数据接口执行的操作。
14.根据权利要求11所述的存储器存储装置,还包括:
地址判断电路,耦接于所述存储器阵列以及所述数据接口,用以计算所述第一存储器操作所对应的所述第一地址信息,以及将所述第一地址信息朝向所述数据接口传送。
15.根据权利要求14所述的存储器存储装置,还包括:
数据控制电路,耦接于所述地址判断电路以及所述数据接口之间,用以从所述地址判断电路接收所述第一地址信息,并且根据设定值决定是否将所述第一地址信息传送至所述数据接口;以及
模式暂存器,耦接于所述数据控制电路,用以记录所述设定值。
16.根据权利要求11所述的存储器存储装置,其中在所述存储器存储装置执行所述第一存储器操作的执行期间,所述命令界面还用以从所述存储器控制器接收对所述存储器阵列执行第二存储器操作的第二操作命令。
17.根据权利要求16所述的存储器存储装置,其中所述存储器存储装置在执行所述第一存储器操作的所述执行期间,开始执行所述第二存储器操作。
18.根据权利要求16所述的存储器存储装置,其中所述第二存储器操作为数据存取操作。
19.根据权利要求11至18中任一项所述的存储器存储装置,其中所述第一存储器操作为再充电操作。
20.根据权利要求19所述的存储器存储装置,其中所述第一地址信息包括再充电字线信息。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910479500.0A CN112035053A (zh) | 2019-06-04 | 2019-06-04 | 存储器存储装置及其运作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910479500.0A CN112035053A (zh) | 2019-06-04 | 2019-06-04 | 存储器存储装置及其运作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112035053A true CN112035053A (zh) | 2020-12-04 |
Family
ID=73576195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910479500.0A Pending CN112035053A (zh) | 2019-06-04 | 2019-06-04 | 存储器存储装置及其运作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112035053A (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102347075A (zh) * | 2010-07-30 | 2012-02-08 | 海力士半导体有限公司 | 半导体器件 |
CN104347108A (zh) * | 2013-08-09 | 2015-02-11 | 爱思开海力士有限公司 | 存储器、包括其的存储系统以及操作存储器的方法 |
CN104599698A (zh) * | 2005-09-30 | 2015-05-06 | 考文森智财管理公司 | 多个独立的串行链接存储器 |
CN104641418A (zh) * | 2013-08-19 | 2015-05-20 | 株式会社东芝 | 存储系统 |
CN106354654A (zh) * | 2015-07-15 | 2017-01-25 | 爱思开海力士有限公司 | 存储器件、包括其的存储系统及存储器件的操作方法 |
CN107564563A (zh) * | 2016-06-30 | 2018-01-09 | 华邦电子股份有限公司 | 存储器装置及其操作方法 |
CN108701081A (zh) * | 2016-01-11 | 2018-10-23 | 美光科技公司 | 用于同时存取非易失性存储器的多个分区的设备和方法 |
-
2019
- 2019-06-04 CN CN201910479500.0A patent/CN112035053A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104599698A (zh) * | 2005-09-30 | 2015-05-06 | 考文森智财管理公司 | 多个独立的串行链接存储器 |
CN102347075A (zh) * | 2010-07-30 | 2012-02-08 | 海力士半导体有限公司 | 半导体器件 |
CN104347108A (zh) * | 2013-08-09 | 2015-02-11 | 爱思开海力士有限公司 | 存储器、包括其的存储系统以及操作存储器的方法 |
CN104641418A (zh) * | 2013-08-19 | 2015-05-20 | 株式会社东芝 | 存储系统 |
CN106354654A (zh) * | 2015-07-15 | 2017-01-25 | 爱思开海力士有限公司 | 存储器件、包括其的存储系统及存储器件的操作方法 |
CN108701081A (zh) * | 2016-01-11 | 2018-10-23 | 美光科技公司 | 用于同时存取非易失性存储器的多个分区的设备和方法 |
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