KR20210083228A - 메모리 저장 장치 및 동작 방법 - Google Patents

메모리 저장 장치 및 동작 방법 Download PDF

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KR20210083228A
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우-추앙 챙
치엔-티 호우
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윈본드 일렉트로닉스 코포레이션
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Abstract

메모리 저장 장치에 적용 가능한 메모리 동작 방법이 제공된다. 메모리 동작 방법은 메모리 저장 장치의 메모리 어레이 상에서 제1 메모리 동작을 수행하기 위한 제1 동작 명령을 메모리 제어 장치로부터 수신하는 단계; 및 상기 제1 동작 명령에 응답하여, 상기 제1 메모리 동작에 대응하는 상기 메모리 어레이의 제1 어드레스 정보를 상기 메모리 저장 장치의 데이터 인터페이스를 통해 상기 메모리 제어 장치로 전송하는 단계를 포함한다. 또한, 메모리 동작 방법을 사용하는 메모리 저장 장치가 제공된다.

Description

메모리 저장 장치 및 동작 방법{MEMORY STORAGE DEVICE AND OPERATION METHOD THEREOF}
본 발명은 저장 기술, 특히 메모리 저장 장치 및 그 동작 방법에 관한 것이다.
시간이 지남에 따라 전자 장치의 프로세서의 클록 주파수와 네트워크의 대역폭이 점차 향상되어 메모리의 사용 효율이 전자 장치의 동작 속도에서 중요한 역할을 한다. 일부 메모리 셀에서, 커패시터에서의 전하가 시간이 지남에 따라 손실되는 물리적 특성으로 인해, 이들 메모리 셀은 주기적으로 리프레시 되어 데이터의 정확성을 보장한다. 그러나 리프레시로 인해 메모리 사용 효율성이 저하되는 경우가 많다.
도 1을 참조하면, 제1 시점 T1에서 제어 장치로부터 리프레시 명령이 수신된 후, 리프레시 카운터는 워드 라인을 계산하고, 메모리는 워드 라인 상의 메모리 셀을 리프레시 하기 시작한다. 제어 장치는 리프레시 카운터에 의해 계산된 어드레스를 인식하지 못하며 리프레시 동안 메모리 셀에 액세스하면 액세스 오류가 발생한다. 첫 번째 시점 T1에서 리프레시 명령을 메모리에 발행한 후, 제어 장치는 특정 시간 간격(예를 들어, 로우 리프레시 사이클 시간(row refresh cycle time) tRFC) 뒤의 제2 시점 T2에서 다음 명령을 발행하여, 메모리의 사용 효율이 감소된다.
본 발명이 해결하고자 하는 과제는 사용 효율이 높고 비용이 저렴한 메모리 저장 장치 및 그 동작 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 메모리 동작 방법은 메모리 저장 장치에 적용 가능하다.
메모리 동작 방법(memory operation method)은 메모리 저장 장치(memory storage device)의 메모리 어레이(memory array) 상에서 제1 메모리 동작(first memory operation)을 수행하기 위한 제1 동작 명령(first operation command)을 메모리 제어 장치(memory controller)로부터 수신하는 단계; 및 상기 제1 동작 명령에 응답하여, 상기 제1 메모리 동작에 대응하는 상기 메모리 어레이의 제1 어드레스 정보(first address information)를 상기 메모리 저장 장치의 데이터 인터페이스(data interface)를 통해 상기 메모리 제어 장치로 전송하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 메모리 저장 장치는 메모리 어레이, 명령 인터페이스(command interface) 및 데이터 인터페이스를 포함한다. 명령 인터페이스는 메모리 어레이에 대해 제1 메모리 동작을 수행하기 위한 제1 동작 명령을 메모리 제어 장치로부터 수신하기 위해 메모리 어레이 및 메모리 제어 장치에 결합된다. 데이터 인터페이스는 명령 인터페이스에 의해 수신된 제1 동작 명령에 응답하여, 제1 메모리 동작에 대응하는 메모리 어레이의 제1 어드레스 정보를 메모리 제어 장치에 전송하기 위해 명령 인터페이스 및 메모리 제어 장치에 결합된다.
본 발명의 전술한 특징 및 다른 특징 및 장점을 이해할 수 있도록 하기 위해, 도면과 함께 바람직한 실시 예가 아래에 상세히 설명된다.
도 1은 메모리의 알려진 리프레시 동작의 타이밍도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 저장 장치의 개략적인 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 동작 방법의 프로세스 다이어그램이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 동작 방법의 블록도이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 동작 방법의 타이밍도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 저장 장치의 개략적인 블록도이다. 도 2를 참조하면, 메모리 저장 장치(memory storage device)(100)는 적어도 명령 인터페이스(command interface)(110), 데이터 인터페이스(data interface)(120) 및 메모리 어레이(memory array)(130)를 포함한다.
본 실시 예에서, 메모리 저장 장치(100)는 예를 들어 동적 랜덤 액세스 메모리와 같은 휘발성 메모리이다. 명령 인터페이스(110) 및 데이터 인터페이스(120)는 메모리 저장 장치(100) 외부의 메모리 제어 장치(memory controller)(200)에 결합된다. 메모리 제어 장치(200)는 활성화, 판독, 기록, 프리 차지 및 리프레시와 같은 명령을 메모리 저장 장치(100)에 발행할 수 있으나, 이에 한정되는 것은 아니다.
본 실시 예에서, 명령 인터페이스(110)는 메모리 어레이(130) 및 메모리 제어 장치(200)에 결합된다. 명령 인터페이스(110)는 예를 들어, 메모리 제어 장치(200)로부터 명령을 수신하기 위한 명령 버스(command bus)를 적어도 포함한다. 일부 구체 예에서, 명령 인터페이스(110)는 명령 디코더(command decoder)와 같은 회로를 더 포함하고, 명령 인터페이스(110)의 구현은 메모리 관련 지식에 따라 당업자에 의해 이해되고, 그 설명은 여기서 생략된다.
본 실시 예에서, 데이터 인터페이스(120)는 명령 인터페이스(110) 및 메모리 제어 장치(200)에 결합된다. 데이터 인터페이스(120)는 메모리 제어 장치(200)가 메모리 어레이(130)의 데이터에 접근할 때 메모리 제어 장치(200)로부터 기록 데이터를 수신하거나 메모리 제어 장치(200)로 판독 데이터를 전송하기 위한 DQ 버스 또는 DQ 핀을 포함할 수 있다. 데이터 인터페이스(120)의 구현은 메모리 관련 지식에 따라 당업자에 의해 이해되고, 그 설명은 여기에서 생략된다.
본 실시 예에서, 메모리 저장 장치(100)는 예를 들어 병렬 버스 아키텍처를 사용하므로, 메모리 저장 장치(100)는 도 2에 도시되지 않은 클록 버스(clock bus), 어드레스 버스(address bus), DQ 스트로브 버스(DQ strobe bus) 등을 더 포함하고, 본 발명의 메모리 저장 장치(100)는 이에 한정되지 않는다.
본 실시 예에서, 메모리 어레이(130)는 복수의 메모리 셀을 포함하고, 각각의 메모리 셀은 하나 이상의 비트의 데이터를 기록하는데 사용된다.
본 실시 예에서, 명령 인터페이스(110)가 메모리 제어 장치(200)로부터 메모리 어레이(130)에 대한 제1 메모리 동작을 수행하기 위한 제1 동작 명령을 수신할 때, 제1 메모리 동작은 데이터 인터페이스(120)를 통해 수행될 필요가 없으며, 제1 메모리 동작에 대응하는 메모리 어레이의 제1 어드레스 정보는 데이터 인터페이스(120)를 통해 메모리 제어 장치(200)로 전송된다. 이러한 방식으로, 메모리 제어 장치(200)가 제1 메모리 동작 동안 메모리 어레이(130)에 대해 제2 메모리 동작을 수행하기 위한 제2 동작 명령을 메모리 저장 장치(100)에 발행할 때, 제2 메모리 동작의 어드레스는 제1 메모리 동작의 제1 어드레스 정보에 따라 표시되어, 두 메모리 동작 사이의 어드레스 충돌로 인한 제1 메모리 동작 및/또는 제2 메모리 동작의 에러를 피한다(예를 들어, 제1 메모리 동작 및 제2 메모리 동작은 동일한 메모리 어드레스에 대응한다).
예를 들어, 메모리 저장 장치(100)는, 예를 들어, 명령 인터페이스(110)로부터, 메모리 제어 장치(200)로부터 오는 리프레시 명령(제1 동작 명령)를 수신하고, 리프레시 명령에 응답하여 워드 라인 어드레스(제1 어드레스 정보)를 계산하고, 그리고 메모리 어레이(130)에서 워드 라인 어드레스상의 메모리 셀을 리프레시 한다. 또한, 워드 라인 어드레스가 계산된 후, 메모리 저장 장치(100)는 또한 리프레시 동안 데이터 인터페이스(120)를 통해 현재 리프레시 되는 메모리 셀의 워드 라인 어드레스를 메모리 제어 장치(200)에 통지한다. 이러한 방식으로, 메모리 제어 장치(200)는 메모리 충돌을 피하기 위해 메모리 저장 장치(100)의 리프레시 동안 메모리 저장 장치(100)에 액세스 명령을 발행하고, 즉 액세스 명령에 대응하는 메모리 셀은 리프레시 되는 메모리 셀과 다르다. 워드 라인 어드레스에 따라 액세스 명령에 대응하는 메모리 어드레스를 제어함으로써 어드레스 충돌이 방지된다. 액세스 명령에 대응하는 워드 라인 어드레스는 리프레시 되는 메모리 셀의 메모리 어드레스와 다르지만, 본 발명은 이에 한정되지 않는다.
본 발명은 여기에서 제1 메모리 동작 및 제2 메모리 동작을 제한하지 않으며, 당업자는 메모리 저장 장치(100)의 병렬 동작을 달성하기 위해 본 실시 예의 교시에 기초하여 요구 사항에 따라 상이한 메모리 동작을 대체한다는 점에 유의해야 한다.
도 3은 본 발명의 일 실시 예에 따른 메모리 동작 방법의 프로세스 다이어그램이다. 도 4는 본 발명의 일 실시 예에 따른 메모리 동작 방법의 개략도이다. 도 5는 본 발명의 일 실시 예에 따른 메모리 동작 방법의 개략도이다. 도 3에서 도 5를 동시에 참조한다. 도 3 내지 도 5는 도 2의 실시 예의 메모리 저장 장치(100)에 적용 가능하다. 다음은 메모리 저장 장치(100)의 구성 요소들과 조합하여 상세한 설명을 제공한다.
도 4를 참조하면, 도 2에 도시된 명령 인터페이스(110), 데이터 인터페이스(120) 및 메모리 어레이(130) 외에, 메모리 저장 장치(100)는 어드레스 판정 회로(140), 어드레스 버퍼(address buffer)(150), 데이터 제어 회로(data control circuit)(160), 모드 버퍼(mode buffe)(170) 및 데이터 버퍼()data buffer(180)를 더 포함한다.
도 3을 참조하면, 단계 S310에서, 명령 인터페이스(110)는 메모리 제어 장치(200)로부터 메모리 어레이(130) 상에 제1 메모리 동작을 수행하기 위한 제1 동작 명령 CMD1을 수신한다. 구체적으로, 메모리 제어 장치(200)는 예를 들어, 제1 동작 명령 CMD1을 메모리 저장 장치(100)에 발행하고, 메모리 저장 장치(100)는 명령 인터페이스(110)를 통해 제1 동작 명령 CMD1을 수신한다.
본 실시 예에서, 도 4 및 도 5에 도시된 바와 같이, 제1 동작 명령 CMD1은 예를 들어, 메모리 어레이(130)에서 하나의 블록에 대한 리프레시 명령 REF이고, 어드레스 판정 회로(140)는 리프레시 카운터(refresh counter)이지만, 본 발명이 이에 한정되는 것은 아니다. 본 실시 예에서, 메모리 제어 장치(200)는 제1 시점 T1에서 메모리 저장 장치(100)에 리프레시 명령을 발행하고, 명령 인터페이스(110)는 제1 시점 T1에서 리프레시 명령을 수신한다.
도 3을 참조하면, 단계 S320에서, 메모리 저장 장치(100)는 제1 메모리 동작을 수행하기 시작한다. 구체적으로, 메모리 저장 장치(100)는 제1 메모리 동작에 대응하는 제1 어드레스 정보 ADD1를 획득하는 것을 포함하여, 제1 동작 명령 CMD1에 따라 메모리 어레이(130)에 대한 제1 메모리 동작을 수행한다.
본 실시 예에서, 도 4 및 도 5에 도시된 바와 같이, 리프레시 카운터는 리프레시 명령 REF에 따라 제1 어드레스 정보 ADD1, 즉 블록 내의 워드 라인 어드레스를 계산하고, 워드 라인 어드레스를 어드레스 버퍼(150)에 기록한다. 그리고, 메모리 저장 장치(100)는 로우 리프레시 사이클 시간 tRFC 동안(즉, 제1 시점 T1과 제2 시점 T2 사이) 어드레스 버퍼(150)에 따라 워드 라인 어드레스에서 메모리 셀에 대해 리프레시 동작을 시작한다.
본 발명은 본 명세서에서 제1 동작 명령의 유형 및 본 명세서에서 제1 어드레스 정보의 유형을 제한하지 않는다는 것을 언급할 가치가 있다. 다시 말해, 제1 동작 명령은 동작 중인 데이터 인터페이스(120)를 통해 데이터를 메모리 제어 장치(200)에 전송할 필요가 없는 임의의 메모리 동작 명령을 포함하고, 그리고 제1 어드레스 정보는 블록 정보, 비트 라인 어드레스 정보(bit line address) 또는 로우 어드레스 정보(row address information)와 같은 제1 메모리 동작에 대응하는 적어도 하나의 메모리 셀에 관련된 임의의 어드레스 정보를 포함한다.
도 3을 참조하면, S330 단계에서, 명령 인터페이스(110)에 의해 수신된 제1 동작 명령 CMD1에 응답하여, 데이터 인터페이스(120)는 제1 메모리 동작에 대응하는 메모리 어레이(130)의 제1 어드레스 정보 ADD1를 메모리 제어 장치(200)로 전송한다. 구체적으로, 메모리 저장 장치(100)는 제1 메모리 동작에 대응하는 제1 어드레스 정보 ADD1를 획득한 후, 데이터 인터페이스(120)를 통해 제1 어드레스 정보 ADD1를 메모리 제어 장치(200)로 전송한다.
본 실시 예에서, 도 4 및 도 5에 도시된 바와 같이, 데이터 인터페이스(120)는 예를 들어 데이터 핀을 포함하고, 데이터 제어 회로(160)는 메모리 어레이(130)로부터 데이터를 액세스하고 데이터 버퍼(180)와 데이터 통신을 수행하도록 구성된다. 로우 리프레시 사이클 시간(row refresh cycle time) tRFC 내에서, 메모리 저장 장치(100)는 어드레스 버퍼(150)에 따라 워드 라인 어드레스상에서 메모리 셀에 대한 리프레시 동작을 수행할 뿐만 아니라, 또한 데이터 제어 회로(160)를 통해 어드레스 버퍼(150)의 워드 라인 어드레스를 데이터 버퍼(180)로 전송한 다음, 제3 시점 T3에서 데이터 핀을 통해 워드 라인 어드레스를 메모리 제어 장치(200)로 전송한다.
일부 구체 예에서, 데이터 제어 회로(160)에 결합된 모드 버퍼(170)는 설정 값 VSET을 기록하고, 데이터 제어 회로(160)는 모드 버퍼(170)의 설정 값 VSET에 따라 제1 어드레스 정보 ADD1를 어드레스 버퍼(150)로부터 데이터 버퍼(180)로 전송할지 여부를 결정한다. 따라서, 모드 버퍼(170)에서 설정 값 VSET을 설정함으로써, "데이터 인터페이스(120)를 통해 제1 어드레스 정보 ADD1를 메모리 제어 장치(200)로 전송"하는 기능이 활성화 또는 비활성화된다.
도 3을 참조하면, S340 단계에서, 메모리 저장 장치(100)는 메모리 제어 장치(200)로부터 제1 메모리 동작 동안 명령 인터페이스(110)를 통해 메모리 어레이(130)에 대한 제2 메모리 동작을 수행하는 제2 동작 명령을 수신한다. 구체적으로, 제1 어드레스 정보 ADD1를 수신한 후, 메모리 제어 장치(200)는 제1 메모리 동작 동안 제1 어드레스 정보 ADD1에 따라 제2 동작 명령을 메모리 저장 장치(100)에 발행하고, 및 메모리 저장 장치(100)는 명령 인터페이스(110)를 통해 제1 메모리 동작 동안 메모리 제어 장치(200)로부터 제2 동작 명령을 수신한다.
본 실시 예에서, 도 4 및 도 5에 도시된 바와 같이, 제2 동작 명령은 예를 들어 메모리 어레이(130)의 하나 이상의 메모리 어드레스의 데이터에 액세스하기 위한 데이터 액세스 명령 READ이다. 메모리 제어 장치(200)가 제3 시점 T3에서 데이터 핀으로부터 현재 리프레시를 수행하기 위한 워드 라인 어드레스를 수신하면, 메모리 제어 장치(200)는 현재 리프레시를 수행하기 위한 워드 라인 어드레스에 따라, 로우 리프레시 사이클 시간(row refresh cycle time) tRFC 내의 제4 시점 T4에서 메모리 판독 장치(100)에 데이터 판독 명령 READ(제2 동작 명령)을 발행하고, 여기서 데이터 판독 명령 READ은 메모리 어레이(130)에서 현재 리프레시를 수행하기 위해 워드 라인 어드레스에 대응하지 않는 적어도 하나의 메모리 어드레스의 데이터에 액세스 하는데 사용된다. 상기 실시 예는 단지 예시적인 것이며, 본 발명은 본 명세서에서 제2 동작 명령의 특정 유형을 제한하지 않는다는 것을 언급할 가치가 있다. 일부 구체 예에서, 제2 동작 명령은 또한 예를 들어 데이터 기록 명령, 데이터 업데이트 명령, 데이터 삭제 명령 또는 다른 메모리 데이터 액세스 명령이다.
도 3을 참조하면, 단계 S350에서, 메모리 저장 장치(100)는 제1 메모리 동작 CMD1 동안 제2 메모리 동작을 수행하기 시작한다. 　구체적으로, 명령 인터페이스(110)가 제1 메모리 동작 CMD1 동안 제2 동작 명령을 수신한 후, 메모리 저장 장치(100)는 제2 동작 명령에 대응하는 제2 메모리 동작을 수행하기 시작한다. 따라서, 메모리 저장 장치(100)는 제1 메모리 동작 및 제2 메모리 동작을 병렬로 수행한다.
본 실시 예에서, 도 4 및 도 5에 도시된 바와 같이, 메모리 제어 장치(200)는 로우 리프레시 사이클 시간 tRFC 내의 제4 시점 T4에서 데이터 판독 명령 READ를 메모리 저장 장치(100)에 전송한다. 명령 인터페이스(110)가 제4 시점 T4에서 메모리 제어 장치(200)로부터 데이터 판독 명령 READ를 수신한 후, 데이터 판독 명령 READ에 대응하는 판독 데이터 DC는 로우 리프레시 사이클 시간(row refresh cycle time) tRFC 내에 데이터 제어 회로(160)를 통해 메모리 어레이(130)로부터 판독되고, 판독된 데이터 DC는 데이터 버퍼(180) 및 데이터 핀을 통해 메모리 제어 장치(200)로 전송된다.
이런 식으로, 메모리 저장 장치(100)는 또한 메모리 제어 장치(200)가 메모리 어레이(130)를 리프레시 하면서 메모리 어레이(130)의 데이터에 액세스 할 수 있게 한다.
위의 내용을 바탕으로, 본 발명의 실시 예들에 따른 메모리 저장 장치 및 그 동작 방법은 데이터 인터페이스를 통해 제1 메모리 동작에 대응하는 어드레스 정보를 메모리 제어 장치에 통지한다. 메모리 제어 장치는 메모리 저장 장치가 제1 메모리 동작을 수행하는 동안 제2 메모리 동작을 발행하고, 제1 메모리 동작과 제2 메모리 동작 사이의 어드레스 충돌을 피하고, 따라서, 제1 메모리 동작 및 제2 메모리 동작은 메모리 어레이에서 병렬로 수행되고, 회로 구성 요소 등의 비용이 유지되면서 메모리의 사용 효율이 더욱 향상된다.
본 발명은 상기 실시 예에서 개시되었지만, 본 발명은 이에 제한되지 않는다. 일부 변경 및 수정은 본 발명의 사상 또는 범위를 벗어나지 않고 당업자에 의해 이루어진다. 따라서, 본 발명의 보호 범위는 첨부된 청구 범위에 정의된 것에 따라 설정된다.

Claims (19)

  1. 메모리 저장 장치에 적용 가능한 메모리 동작 방법에 있어서,
    상기 메모리 저장 장치의 메모리 어레이 상에서 제1 메모리 동작을 수행하기 위한 제1 동작 명령을 메모리 제어 장치로부터 수신하는 단계; 및
    상기 제1 동작 명령에 응답하여, 상기 제1 메모리 동작에 대응하는 상기 메모리 어레이의 제1 어드레스 정보를 계산하고, 설정 값에 따라 상기 제1 메모리 동작에 대응하는 상기 메모리 어레이의 상기 제1 어드레스 정보를 상기 메모리 저장 장치의 데이터 인터페이스를 통해 상기 메모리 제어 장치로 전송할지 여부를 결정하는 단계
    를 포함하는 메모리 동작 방법.
  2. 제1항에 있어서,
    상기 데이터 인터페이스는,
    상기 메모리 제어 장치가 상기 메모리 어레이의 데이터에 액세스 할 때,
    상기 메모리 제어 장치로 데이터를 전송하거나 상기 메모리 제어 장치로부터 데이터를 수신하도록 구성되는
    메모리 동작 방법.
  3. 제1항에 있어서,
    상기 제1 메모리 동작은,
    데이터 인터페이스를 통해 수행되지 않은 동작인
    메모리 동작 방법.
  4. 제1항에 있어서,
    상기 제1 메모리 동작 동안 상기 메모리 어레이에 대해 제2 메모리 동작을 수행하기 위한 제2 동작 명령을 상기 메모리 제어 장치로부터 수신하는 단계
    를 더 포함하는 메모리 동작 방법.
  5. 제4항에 있어서,
    상기 제2 메모리 동작에 대응하는 제2 어드레스 정보에 대응하는 적어도 하나의 메모리 어드레스 및 상기 제1 어드레스 정보에 대응하는 적어도 하나의 메모리 어드레스는, 반복되지 않는
    메모리 동작 방법.
  6. 제4항에 있어서,
    상기 제1 메모리 동작 동안 상기 제2 메모리 동작을 수행하는 단계
    를 더 포함하는 메모리 동작 방법.
  7. 제4항에 있어서,
    상기 제2 메모리 동작은, 데이터 액세스 동작인
    메모리 동작 방법.
  8. 제1항에 있어서,
    상기 제1 메모리 동작은, 리프레시 동작인
    메모리 동작 방법.
  9. 제8항에 있어서,
    상기 제1 어드레스 정보는,
    리프레시 워드 라인 정보
    를 포함하는 메모리 동작 방법.
  10. 메모리 저장 장치에 있어서,
    메모리 어레이;
    상기 메모리 어레이 상에 제1 메모리 동작을 수행하기 위한 제1 동작 명령을 상기 메모리 제어 장치로부터 수신하기 위한 상기 메모리 어레이 및 메모리 제어 장치에 결합된 명령 인터페이스; 및
    상기 명령 인터페이스에 의해 수신된 상기 제1 동작 명령에 응답하여, 상기 제1 메모리 동작에 대응하는 상기 메모리 어레이의 제1 어드레스 정보를 상기 메모리 제어 장치로 전송하기 위한 상기 명령 인터페이스 및 상기 메모리 제어 장치에 결합된 데이터 인터페이스
    를 포함하고,
    상기 제1 동작 명령에 응답하여, 상기 메모리 저장 장치는 상기 제1 메모리 동작에 대응하는 상기 메모리 어레이의 상기 제1 어드레스 정보를 계산하고, 설정 값에 따라 상기 제1 어드레스 정보를 상기 데이터 인터페이스로 전송할지 여부를 결정하는
    메모리 저장 장치.
  11. 제10항에 있어서,
    상기 데이터 인터페이스는, 적어도 하나의 DQ 핀인
    메모리 저장 장치.
  12. 제10항에 있어서,
    상기 제1 메모리 동작은,
    상기 데이터 인터페이스를 통해 수행되지 않은 동작인
    메모리 저장 장치.
  13. 제10항에 있어서,
    상기 제1 메모리 동작에 대응하는 상기 제1 어드레스 정보를 계산하고, 상기 데이터 인터페이스에 상기 제1 어드레스 정보를 전송하기 위한, 상기 메모리 어레이 및 상기 데이터 인터페이스에 결합된 어드레스 판정 회로
    를 더 포함하는 메모리 저장 장치.
  14. 제13항에 있어서,
    상기 어드레스 판정 회로로부터 상기 제1 어드레스 정보를 수신하고, 설정 값에 따라 상기 제1 어드레스 정보를 상기 데이터 인터페이스에 전송할지 여부를 결정하기 위한 상기 어드레스 판정 회로 및 상기 데이터 인터페이스 사이에 결합된 데이터 제어회로; 및
    설정 값을 기록하기 위해 상기 데이터 제어 회로에 결합된 모드 버퍼
    를 더 포함하는 메모리 저장 장치.
  15. 제10항에 있어서,
    상기 메모리 저장 장치가 상기 제1 메모리 동작을 수행하는 동안,
    상기 명령 인터페이스는,
    상기 메모리 어레이 상에 제2 메모리 동작을 수행하기 위한 제2 동작 명령을 상기 메모리 제어 장치로부터 수신하도록 추가로 구성되는
    메모리 저장 장치.
  16. 제15항에 있어서,
    상기 메모리 저장 장치는,
    상기 제1 메모리 동작 동안 상기 제2 메모리 동작을 수행하기 시작하는
    메모리 저장 장치.
  17. 제15항에 있어서,
    상기 제2 메모리 동작은, 데이터 액세스 동작인
    메모리 저장 장치.
  18. 제10항에 있어서,
    상기 제1 메모리 동작은, 리프레시 동작인
    메모리 저장 장치.
  19. 제18항에 있어서,
    상기 제1 어드레스 정보는,
    리프레시 워드 라인 정보
    를 포함하는 메모리 저장 장치.
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