KR101693137B1 - 가변적 레이턴시 메모리 동작들을 위한 장치들 및 방법들 - Google Patents

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Abstract

가변적 레이턴시 메모리 동작들을 위한 장치들 및 방법들이 본 출원에 개시된다. 예시적인 장치는 제1 어드레싱 단계 동안 명령의 유형을 나타내는 활성화 명령을 수신하고 제2 어드레싱 단계 동안 명령을 수신하도록 구성된 메모리를 포함할 수 있다. 메모리는 메모리가 적어도 부분적으로, 가변적 레이턴시 기간 동안 명령을 수신하는 것에 응답하여 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공하도록 그리고 메모리가 적어도 부분적으로, 가변적 레이턴시 기간 후 명령을 수신하는 것에 응답하여 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공하도록 더 구성될 수 있다.

Description

가변적 레이턴시 메모리 동작들을 위한 장치들 및 방법들{APPARATUSES AND METHODS FOR VARIABLE LATENCY MEMORY OPERATIONS}
상호-참조
본 출원은 2013년 3월 15일에 출원된, 미국 가 출원 제13/838,296호에 대한 우선권을 주장하는데, 이 출원은 임의의 목적을 위해, 그 전체가, 참조용으로 본 출원에 원용된다.
본 발명의 실시예들은 일반적으로 메모리들에 관한 것이고, 보다 구체적으로, 하나 이상의 설명된 실시예들에서, 가변적 레이턴시 메모리 동작들에 관한 것이다.
메모리들은 컴퓨터들 또는 이에 한정되는 것은 아니지만 휴대용 메모리 디바이스들, 고체 상태 디바이스들, 개인용 디지털 보조기들, 음악 플레이어들, 카메라들, 전화기들, 무선 디바이스들, 디스플레이들, 칩 셋들, 셋탑 박스들, 게이밍 시스템들, 차량들, 및 가전제품들을 포함하는, 다른 디바이스들과 같은, 다양한 장치들에 제공될 수 있다. 그 중에서도 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 및 저항 가변적 메모리를 포함하는 메모리의 많은 상이한 유형들이 있다.
저항 가변적 메모리 디바이스들과 같은, 장치들은 광범위한 전자 디바이스들을 위한 비휘발성 메모리로서 사용될 수 있다. 저항 가변적 메모리 디바이스들은 그 중에서도 예를 들어, 상 변화 메모리(PCM) 또는 저항 메모리(RR)를 포함할 수 있다.
PCM을 사용하는 통상의 판독 동작은 또한 RAM에 대한 판독 동작들과 유사하다. 따라서, PCM은 랜덤 액세스 메모리를 구현하는데 사용될 수 있다. 그러나, PCM을 이용하는 기록 동작들은 통상의 RAM에 대한 기록 동작들보다 상대적으로 더 느릴 수 있다. 예를 들어, PCM들은 메모리에 기록될 데이터를 준비하는 것, 판독 액세스 요청의 경우 기록 동작을 중단하는 것, 및 기록 동작의 진행을 모니터링하는 것과 같은, 기록 동작들을 관리 및 완료하기 위해 부가적인 시간을 필요로 할 수 있다. 판독 동작들은 통상의 RAM에 대해서 보다 더 느릴 수 있고 판독 동작들은 기록 동작을 거치는 메모리 위치에서 수행되지 않을 수 있다.
RAM 대체용으로서 PCM을 사용하는 제한들의 결과로서, 메모리 시스템에서의 PCM들의 동작이 한정될 수 있다. 예를 들어, 기록 및 판독 동작들은 임의의 메모리 위치 상에서 임의의 시간에 수행되지 않을 수 있다. 기록 동작들의 진행을 모니터링하기 위해 사용되는 상태 레지스터들은 특정한 기록 동작이 다른 기록 동작이 수행되기 전에 완료되었는지를 결정하기 위해 정기적으로 질의될 수 있다. 추가적으로, 몇몇 애플리케이션들에서 기록 동작들은 판독 동작들 동안 필수적으로 중단되고 판독 동작의 완료 시 재시작된다.
장치들의 예들이 제공된다. 예시적인 장치는 제1 어드레싱 단계 동안 명령의 유형을 나타내는 활성화 명령을 수신하고 제2 어드레싱 단계 동안 명령을 수신하도록 구성된 메모리를 포함할 수 있다. 몇몇 예들에서, 메모리는 메모리가 적어도 부분적으로, 가변적 레이턴시 기간 동안 명령을 수신하는 것에 응답하여 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공하도록 그리고 메모리가 적어도 부분적으로, 가변적 레이턴시 기간 후 명령을 수신하는 것에 응답하여 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공하도록 더 구성될 수 있다.
예시적인 장치는 가변적 레이턴시 기간 동안 데이터 무효 정보를 제공하도록 구성된 메모리를 포함할 수 있다. 몇몇 예들에서, 데이터 무효 정보는 가변적 레이턴시 기간의 남아있는 길이 및 메모리의 활성화 명령의 수신 후 가변적 레이턴시 기간을 나타낼 수 있다. 몇몇 예들에서, 메모리는 가변적 레이턴시 기간 후 데이터 유효 정보를 제공하도록 더 구성될 수 있다. 몇몇 예들에서, 활성화 명령은 활성화 판독 명령 또는 활성화 기록 명령을 포함할 수 있다.
예시적인 장치는 제1 어드레싱 단계 동안 명령을 나타내는 활성화 명령을 메모리에 제공하도록 구성된 제어기를 포함할 수 있다. 몇몇 예들에서, 제어기는 제2 어드레싱 단계 동안 제1 시간에 명령을 제공하도록 더 구성될 수 있다. 몇몇 예들에서, 제어기는 적어도 부분적으로, 메모리가 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보의 수신에 응답하여 제2 시간에 명령을 제공하도록 더 구성될 수 있다.
예시적인 방법들이 본 출원에 개시된다. 예시적인 방법은 메모리를 이용하여, 제1 어드레싱 단계 동안 명령의 유형을 나타내는 활성화 명령을 수신하는 단계; 제2 어드레싱 단계 동안 명령을 수신하는 단계; 명령이 가변적 레이턴시 기간 동안 수신되면, 메모리가 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공하는 단계; 및 명령이 가변적 레이턴시 기간 후 수신되면 메모리가 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공하는 단계를 포함할 수 있다.
예시적인 방법은 제어기를 이용하여, 명령을 나타내는 활성화 명령을 제공하는 단계; 활성화 명령을 제공한 후, 명령을 제공하는 단계; 및 적어도 부분적으로, 명령을 제공하는 것에 응답하여 데이터 무효 정보 또는 데이터 유효 정보 중 적어도 하나를 수신하는 단계를 포함할 수 있다.
도 1a는 본 발명의 실시예에 따른 장치의 블록도이다.
도 1b는 본 발명의 실시예에 따른 메모리의 개략적인 블록도이다.
도 2a는 본 발명의 실시예에 따른 판독 동작의 다양한 신호들을 예시하는 타이밍 도이다.
도 2b는 본 발명의 실시예에 따른 기록 동작의 다양한 신호들을 예시하는 타이밍 도이다.
도 3a는 본 발명의 실시예에 따른 판독 동작의 다양한 신호들을 예시하는 타이밍 도이다.
도 3b는 본 발명의 실시예에 따른 기록 동작의 다양한 신호들을 예시하는 타이밍 도이다.
도 4a는 본 발명의 실시예에 따른 판독 동작의 다양한 신호들을 예시하는 타이밍 도이다.
도 4b는 본 발명의 실시예에 따른 기록 동작의 다양한 신호들을 예시하는 타이밍 도이다.
도 5는 본 발명의 실시예에 따른 장치의 동작의 다양한 상태들을 예시하는 개략적인 상태도이다.
도 6은 본 발명의 실시예에 따른 예시적인 레이턴시들을 예시하는 테이블이다.
도 7은 본 발명의 실시예에 따른 메모리 동작들 동안 대기 상태들에 대한 예시적인 비트 할당들을 예시하는 테이블이다.
도 8은 본 발명의 실시예에 따른 메모리 명령들의 확인 응답 이벤트들에 대한 예시적인 비트 할당들을 예시하는 테이블이다.
가변적 레이턴시 메모리 동작들을 위한 장치들 및 방법들이 본 출원에 개시된다. 어떤 세부사항들이 본 발명의 실시예들의 충분한 이해를 제공하기 위해 아래에 제시된다. 그러나, 본 발명의 실시예들이 해당 기술분야의 통상의 기술자에게 이들 세부사항들 없이 실시될 수 있다는 것이 명백할 것이다. 게다가, 본 출원에 설명된 본 발명의 특정한 실시예들은 예로서 제공되고 본 발명의 범위가 이들 특정한 실시예들로 제한되는 것으로 사용되지 않아야 한다. 다른 경우들에서, 잘 알려진 회로들, 제어 신호들, 타이밍 프로토콜들, 및 소프트웨어 동작들은 본 발명을 불필요하게 애매모호하게 하는 것을 회피하기 위해 상세하게 제시되지 않을 수 있다.
도 1a는 본 발명의 실시예에 따른 장치(100)의 블록도이다. 장치는 하나 이상의 반도체 다이들, 패키지 반도체, 그러한 회로, 다이, 또는 패키지를 포함하는 디바이스, 및/또는 그러한 디바이스를 포함하는 시스템을 포함할 수 있다. 장치(100)는 제어기(110)(예컨대, 메모리 제어기) 및 메모리(120)를 포함한다. 제어기(110) 및 메모리(120)는 명령 및 어드레스(CA) 버스(130) 및 데이터 버스(135)에 의해 결합될 수 있다. 메모리(120)는 CA 버스(130)를 통해 제어기(110)로부터 명령들 및/또는 어드레스들을 수신하도록 구성될 수 있고, 메모리는 데이터 버스(135)를 통해 데이터를 수신하고/하거나 데이터를 제공하도록 구성될 수 있다.
메모리(120)는 제어기(110)에 의해 제공되는 수신된 명령들 및/또는 어드레스들에 응답하여 메모리 동작들(예컨대, 판독 동작들 또는 기록 동작들)을 수행하도록 구성될 수 있다. 예를 들어, 메모리(120)는 판독 명령에 응답하여 데이터 버스(135)를 통해 제어기(110)로 데이터를 제공할 수 있고, 기록 명령에 응답하여 데이터 버스(135)를 통해 수신된 기록 데이터를 저장할 수 있다. 추가적으로, 메모리(120)는 특정한 명령들에 응답하여 데이터 버스(135)를 통해 제어기(110)에 정보를 더 제공할 수 있다. 정보는 예를 들어, 메모리(120)가 메모리 동작을 수행하기 위해 이용 가능한지 및/또는 메모리(120)가 메모리 동작을 수행하기 위해 이용 가능해질 수 있기 전 시간의 양을 나타낼 수 있다.
적어도 일 실시예에서, 장치(100)는 3-단계 어드레싱에 따라 작동하도록 구성될 수 있다. 일반적으로, 3-단계 어드레싱은 메모리(120)가 메모리 동작들(예컨대, 판독 동작들 또는 기록 동작들)이 수행되는지에 응답하여, 메모리 제어기(110)에 의해 제공되는 명령들 및 어드레스들을 수신하는 동안의 세 단계들을 포함할 수 있다. 예를 들어, 3-단계 어드레싱은 메모리(120)가 CA 버스(120)를 통해 제어기(110)로부터 사전 활성화 명령을 수신할 수 있는 제1 단계를 포함할 수 있다. 제어기(110)는 메모리(120)에 로우 어드레스의 제1 부분을 더 제공할 수 있다. 이에 응답하여, 메모리(120)는 CA 버스(120) 상에 사전 활성화 명령과 수신된 로우 어드레스의 제1 부분을 저장할 수 있다. 제2 단계에서, 메모리(120)는 제어기(110)로부터 활성화 명령을 수신할 수 있다. 제어기(110)는 메모리(120)에 로우 어드레스의 제2 부분을 더 제공할 수 있다. 이에 응답하여, 메모리(120)는 CA 버스(120) 상에 활성화 명령과 제공된 로우 어드레스의 제2 부분을 저장할 수 있다. 로우 어드레스의 제1 부분 및 제2 부분은 완전한 로우 어드레스를 포함할 수 있고, 메모리(120)는 로우 어드레스와 연관된 데이터에 액세스하고 해당 데이터를 버퍼에 저장할 수 있다. 제3 단계 동안, 메모리(120)는 제어기(110)에 의해 제공되는 명령을 수신할 수 있다. 예를 들어, 메모리(120)는 제어기(110)에 의해 제공되는 판독 명령 또는 기록 명령을 수신할 수 있다. 판독 명령에 응답하여, 버퍼링된 데이터가 데이터 버스(135)를 통해 제어기(110)에 제공될 수 있다. 기록 명령에 응답하여, 기록 데이터가 데이터 버스(135) 상에 수신될 수 있고, 메모리(120)는 로우 어드레스에 해당 기록 데이터를 저장할 수 있다.
적어도 일 실시예에서, 3-단계 어드레싱 동작의 제2 단계는 가변적 레이턴시 기간(tLAT)을 포함할 수 있다. tLAT 기간 동안, 메모리(120)는 예를 들어, 제3 단계에서 수신된 명령을 수행하기 위해 회로들을 준비하고/하거나, 현재 메모리 동작을 완료하고/하거나 현재 메모리 동작을 중단함으로써 메모리 동작들을 관리할 수 있다. 따라서, 메모리(120)가 tLAT 기간 동안 임의의 수의 이들 및/또는 다른 메모리 동작들을 관리할 수 있기 때문에, 가변적 레이턴시 기간(tLAT)은 다양할 수 있다. 예를 들어, tLAT 기간은 상대적으로 짧고 상대적으로 긴 지속기간 사이에서 다양할 수 있다.
일부 실시예들에서, 메모리(120)는 tLAT 기간이 하나 이상의 시간의 특정한 양들 이내에 경과하는 것으로 보장되도록 구성될 수 있다. 예를 들어, 적어도 일 실시예에서, 제3 단계의 명령이 판독 명령을 포함할 때, 메모리(120)는 적어도 시간(tMAXLATR) 이내에 제2 단계를 완료하도록 구성될 수 있다. 즉, tLAT 기간은 tMAXLATR 이내에 경과할 것이다. 제3 단계에서 제공되는 명령이 기록 명령을 포함할 때, 메모리(120)는 적어도 시간(tMAXLATW) 이내에 제2 단계를 완료하도록 구성될 수 있다. 즉, tLAT 기간은 tMAXLATW 이내에 경과할 것이다. tMAXLATR 및 tMAXLATW 양자에 대한 값들이 레지스터(도 1에 미도시)에 파라미터들로서 저장될 수 있다. tMAXLATR 및 tMAXLATW에 대한 값들은, 몇몇 경우들에서, 미리 결정되고/되거나 동일하거나 동일하지 않을 수 있다. tMAXLATR 및 tMAXLATW에 대한 값들은 명령들의 우선순위에 기초해, 실시간으로 조절될 수 있다. 예로서, tMAXLATW는 판독 명령들이 기록 명령들보다 우선적으로 처리될 때 증가될 수 있다.
따라서, tLAT 기간의 최대 지속기간이 후속 단계에서 제공되는 명령의 유형에 따를 수 있기 때문에, 일부 실시예들에서, 활성화 명령들은 제3 단계에서 제공되는 명령의 유형을 나타낼 수 있다. 예를 들어, 적어도 일 실시예에서, 활성화 명령은 활성화 판독 명령 또는 활성화 기록 명령을 포함할 수 있다. 이 방식에서, 가변적 레이턴시 기간(tLAT)은 적어도 부분적으로, 활성화 명령이 활성화 판독 명령을 포함하는지 또는 활성화 기록 명령을 포함하는지에 기초할 수 있다. 일부 경우들에서, 활성화 판독 명령들 및 활성화 기록 명령들은 예를 들어, 신호에 의해 나타내어진 바와 같이, 비트 값에 기초하여 구별될 수 있다. 예로서, 버퍼 어드레스(BA; buffer address)의 하나 이상의 비트들은 활성화 판독 및 활성화 기록 명령을 구별하는데 사용될 수 있다. 다른 예에서, CA 버스(130) 상에 수신된 비트들의 특정한 조합은 활성화 명령이 활성화 판독 명령을 포함하거나 활성화 기록 명령을 포함하는 것을 나타낼 수 있다.
일부 경우들에서, 제어기(110)는 활성화 명령을 제공한 후 특정한 시간의 양에 판독 또는 기록 명령을 제공하도록 구성될 수 있고, 이전에 설명된 바와 같이 tLAT 기간은 적어도 부분적으로, 메모리(120)가 3-단계 어드레싱 절차의 제2 단계 동안 수행할 수 있는 동작들의 수 및 유형에 기초하여 다양할 수 있다. 결과적으로, 판독 또는 기록 명령은 tLAT 기간이 경과하기 전, 즉, 메모리(120)가 각각의 명령을 수행하기 위해 이용 가능한 시간 전에 제어기(110)에 의해 제공될 수 있다. 아래에서 더 상세히 설명될 바와 같이, 명령이 tLAT 기간이 경과하기 전에 제공될 때, 메모리(120)는 메모리(120)가 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공할 수 있다. 일부 실시예들에서, 데이터 무효(DNV; data not valid) 정보는 메모리(120)가 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내기 위해 데이터 버스(135) 상에 제공된다. 명령이 tLAT 기간이 경과한 후 제공되면, 메모리(120)는 메모리(120)가 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공할 수 있다. 일부 실시예들에서, 메모리(120)가 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 데이터 유효(DV; data valid) 정보 및/또는 판독 데이터가 데이터 버스(135) 상에 제공된다. 적어도 일 실시예에서, 데이터 버스(135)는 각각의 DNV 및 DV 정보를 제공하기 위해 사용될 수 있는 하나 이상의 데이터 마스크 신호 라인들을 포함할 수 있다.
도 1b는 본 발명의 실시예에 따른 메모리(150)의 개략적인 블록도이다. 메모리(150)는 적어도 부분적으로, 도 1a의 메모리(120)를 구현하는데 사용될 수 있다. 메모리(150)는 어드레스 버퍼(160) 및 데이터 버퍼(170)를 포함할 수 있다. 메모리(150)는 도 1a의 장치(100)에 대해 이전에 설명되었던 요소들을 포함한다. 그러한 요소들은 도 1a에 사용된 동일한 참조 번호들을 사용하여 도 1b에서 식별되었고 공통 요소는 이전에 설명된 바와 같다. 따라서, 이들 요소들의 동작의 상세한 설명이 간결함을 도모하기 위하여 반복되지 않을 것이다.
어드레스 버퍼(160)는 CA 버스(130)로부터 N-비트 어드레스(예컨대, 로우 어드레스)의 제1 부분(예컨대, 상위 부분)을 수신하도록 구성될 수 있고, 복수의 로우 어드레스 버퍼들(166) 중 하나에 로우 어드레스의 제1 부분을 제공하도록 더 구성될 수 있는 멀리플렉서(154)를 포함할 수 있다. 어드레스 버퍼(160)는 도 1b에 예시된 바와 같이 네 개의 어드레스 버퍼들(166)과 같은, 임의의 수의 어드레스 버퍼들(166)을 포함할 수 있다.
멀티플렉서(154)는 적어도 부분적으로, 버퍼 어드레스(BA)에 기초하여 로우 어드레스 버퍼(166)에 로우 어드레스의 제1 부분을 제공하도록 구성될 수 있다. 예로서, 버퍼 어드레스(BA)는 로우 어드레스 버퍼(166)가 로우 어드레스의 제1 부분을 수신하는지를 결정하는데 사용될 수 있다. 4 로우 어드레스 버퍼들(166)을 가지는 실시예들에서, 예를 들어, 버퍼 어드레스(BA)의 2 비트들은 로우 어드레스의 제1 부분을 수신하는 로우 어드레스 버퍼(166)를 결정하는데 사용될 수 있다.
각각의 로우 어드레스 버퍼들(166)은 멀티플렉서(168)에 결합될 수 있다. 멀티플렉서(168)는 로우 어드레의 제1 부분을 수신하고 적어도 부분적으로, 버퍼 어드레스(BA)에 기초하여 로우 어드레스 레지스터(190)에 그것을 제공하도록 구성될 수 있다. 로우 어드레스 레지스터(190)는 멀티플렉서(168)로부터 로우 어드레스의 제1 부분을 수신하고 CA 버스(130)로부터 로우 어드레스의 제2 부분(예컨대, 하위 부분)을 더 수신할 수 있다. 따라서, 로우 어드레스 레지스터(190)는 전체 어드레스를 저장할 수 있다. 이전에 설명된 바와 같이, 어드레스는 N 비트들을 포함할 수 있고, 임의의 수의 비트들이 로우 어드레스의 제1 및 제2 부분들 사이에 할당될 수 있다. 로우 디코더(192)는 판독 및/또는 기록 동작들을 위한 어드레스와 연관된 어레이(194)의 메모리에 액세스하기 위한 로우 어드레스를 수신하도록 구성될 수 있다.
예시적인 판독 동작에 있어서, 판독 동작은 I/O 회로(196)를 통해 어레이(194)로부터 멀티플렉서(172)에 제공될 수 있다. I/O 회로(196)는 데이터가 어레이(194)로 제공되거나 이로부터 수신될 수 있도록, 예를 들어, 각각의 데이터를 감지 및/또는 증폭하도록 구성되는 복수의 감지 증폭기들을 포함할 수 있다. 적어도 부분적으로, 버퍼 어드레스(BA)에 기초하여, 멀티플렉서(172)는 데이터 버퍼(170)의 복수의 로우 데이터 버퍼들(174) 중 하나에 판독 데이터를 제공할 수 있다. 데이터 버퍼(170)는 임의의 수의 로우 데이터 버퍼들(174)을 포함할 수 있고 적어도 일 실시예에서, 어드레스 버퍼(160) 및 데이터 버퍼(170)는 각각, 동일한 수의 로우 어드레스 버퍼들(166) 및 로우 데이터 버퍼들(174)을 포함할 수 있다. 일부 실시예들에서, 로우 데이터 버퍼들(174)및 로우 어드레스 버퍼들(166)의 수는 상이할 수 있다. 판독 데이터는 적어도 부분적으로, 버퍼 어드레스(BA)에 기초하여 로우 데이터 버퍼(174)로부터 멀티플렉서(176)로 제공된 후, 상태 기계(178)에 제공될 수 있다. 상태 기계(178)는 적어도 부분적으로, 제어 신호(CTL)에 기초하여, 데이터 버스(135)에 판독 데이터를 제공할 수 있다.
예시적인 기록 동작에 있어서, 기록 데이터(예컨대, CA 버스 상에 수신된 기록 명령과 연관된)는 데이터 버스(135)로부터 상태 기계(178)로 제공될 수 있다. 적어도 부분적으로, 제어 신호(CTL)에 기초하여, 상태 기계(178)는 기록 데이터를 멀티플렉서(176)에 제공할 수 있는데, 이는 차례로 적어도 부분적으로, 버퍼 어드레스(BA)에 기초하여 복수의 로우 데이터 버퍼들(174) 중 하나에 기록 데이터를 제공할 수 있다. 선택된 로우 데이터 버퍼(174)는 기록 데이터를 멀티플렉서(172)에 제공할 수 있는데, 이는 차례로 어레이(194)에 저장하기 위해 I/O 회로(196)에 기록 데이터를 제공할 수 있다. 기록 데이터는 로우 디코더(192)에 의해 제공되는 로우 어드레스와 연관된 어레이(194)의 메모리 셀들에 저장될 수 있다.
이전에 설명된 바와 같이, 메모리(150)는 3-단계 어드레싱에 따라 작동하도록 구성될 수 있다. 따라서, 제1 단계 동안, 사전 활성화 명령은 로우 어드레스의 제1 부분이 CA 버스(130)를 통해 멀티플렉서(154)에 제공되게 할 수 있다. 로우 어드레스의 제1 부분은 로우 어드레스 버퍼(166)에 저장될 수 있다.
제2 단계에서, 활성화 명령은 제공되고 로우 어드레스의 제1 부분이 로우 어드레스 버퍼(166)로부터 로우 어드레스 버퍼(190)에 제공되게 할 수 있다. 게다가, 로우 어드레스의 제2 부분은 CA 버스(130)를 통해 로우 어드레스 레지스터(190)에 제공될 수 있다. 로우 어드레스는 데이터가 어레이(194)로부터 로우 데이터 버퍼(174)에 제공될 수 있도록 어레이(194)의 데이터에 액세스하는데 사용될 수 있다. 특정한 로우 어드레스 버퍼(166) 및 로우 데이터 버퍼(174)는 로우 어드레스의 제1 부분을 수신하고, 어레이(194)로부터의 데이터는 각각, 적어도 부분적으로, 버퍼 어드레스(BA)에 기초할 수 있다.
제3 단계에서, 판독 동작 또는 기록 동작은 각각, 판독 명령 또는 기록 명령에 응답하여 수행될 수 있다. 이전에 설명된 바와 같이, 이 방식으로 제공된 명령들이 tLAT 기간 후에 제공될 수 있다. 판독 동작에서, 로우 데이터 버퍼(174)에 저장된 데이터는 출력 상태 기계(178)를 사용하여 데이터를 판독할 때 데이터 버스(135)에 제공될 수 있다. 기록 동작에서, 기록 데이터는 상태 기계(178)에 의해 데이터 버스(135) 상에 수신되고 로우 데이터 버퍼(174)에 제공될 수 있다. 그 후 기록 데이터는 로우 어드레스의 어레이(194)에 저장될 수 있다.
도 2a는 본 발명의 실시예에 따른 판독 동작의 다양한 신호들을 예시하는 타이밍 도(200)이다. 타이밍 도(200)는 도 1a의 CA 버스(130) 및 데이터 버스(135) 상에 제공되는 신호들을 포함할 수 있다.
시간(T0)에서, 제어기(110)는 CA 버스(130) 상에 사전 활성화 명령(202)을 제공할 수 있고, 시간(T1)에서, 활성화 판독 명령(204)을 더 제공할 수 있다. 이전에 설명된 바와 같이, 활성화 판독 명령(204)은 들어오는 판독 동작을 나타낼 수 있다. 활성화 판독 명령(204)은 시간(T2)에서 어써트 해제될 수 있고, 지연(tRCD) 후, 시간(T3)에서, 제어기(110)는 판독 명령(206)을 제공할 수 있다. 지연(tRCD)은 예를 들어, 활성화 명령이 제공될 때의 시간과 후속 판독 명령 또는 기록 명령이 제공될 때의 시간 사이 최소한의 시간을 정의하는 CAS 지연에 대한 RAS를 포함할 수 있다. 시간(tRCD)은 JEDEC LPDDR2 표준과 같은, 하나 이상의 표준들에 따라 미리 결정되고/되거나 구체화될 수 있다.
시간(T4)에서, 판독 명령(206)에 응답하여 및 시간(RL)이 경과된 후, 메모리(120)는 데이터 버스(135) 상에 데이터 무효(DNV) 정보를 제공할 수 있다. 시간(RL)은 판독 명령(206)에 대한 응답(예컨대, DNV 또는 DV 정보)을 제공하기 위해 메모리(120)를 위한 시간의 양을 포함할 수 있고 예를 들어, 시스템 클록 신호의 다수의 클록 사이클들(예컨대, 3 클록 사이클들)을 포함할 수 있다. 적어도 일 실시예에서, DNV 정보(210)는 데이터 버스(135)의 데이터 마스크 신호 라인들 상에 제공될 수 있고 예를 들어, 8 비트들의 길이를 갖는 버스트 길이로 제공될 수 있다. 이전에 설명된 바와 같이, DNV 정보(210)는 메모리(120)가 판독 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타낼 수 있다. 예를 들어, DNV 정보(210)는 tLAT 기간이 아직 경과하지 않았다는 것을 나타낼 수 있다. DNV 정보(210)는 장치(100)가 판독 명령을 수행하기 위해 이용 가능할 때까지 시간의 양, 또는 tLAT 기간이 경과하기 전 시간의 양을 나타내는 정보를 더 포함할 수 있다.
tLAT 기간이 경과한 시간(T5) 이후, 제어기(110)는 시간(T6)에서 CA 버스(130)에 판독 명령(208)을 제공할 수 있다. 이에 응답하여, 시간(T7)에서, 메모리(120)는 메모리가 동작을 위해 이용 가능하다는 것을 나타내는 DV 정보(212)를 데이터 버스(135) 상에 제공할 수 있다. 이전에 설명된 바와 같이, 명령이 tLAT 기간이 경과한 후 제공되기 때문에, 명령이 수행될 수 있다. 적어도 일 실시예, DV 정보(212)는 데이터 버스의 데이터 마스크 신호 라인들 상에 제공될 수 있고 판독 명령(208)과 연관된 데이터도 또한 시간(T7)에서 데이터 버스 상에 제공될 수 있다.
타이밍 도(200)는 판독 명령들(206, 208)에 대하여 설명되었지만, 다른 판독 명령들이 또한 제공될 수 있다. 예를 들어, 다수의 판독 명령들이 메모리(120)가 tLAT 기간이 경과하기 전에 DNV 정보를 제공하게 하기 위해 제공될 수 있다. 각각의 이러한 명령들이 장치(100)가 명령을 수행하기 위해 이용 가능하기 전에 제공되기 때문에, DNV 정보가 이전에 설명된 바와 같이, 각각의 이러한 판독 명령들에 응답하여 데이터 버스(135) 상에 제공될 수 있다.
도 2b는 본 발명의 실시예에 따른 기록 동작의 다양한 신호들을 예시하는 타이밍 도(250)이다. 타이밍 도(250)는 도 1a의 CA 버스(130) 및 데이터 버스(135) 상에 제공되는 신호들을 포함할 수 있다.
시간(T0)에서, 사전 활성화 명령(252)은 CA 버스(130) 상에 제공될 수 있다. 시간(T1)에서, 제어기(110)는 활성화 기록 명령(254)을 제공할 수 있고, 시간(T2)에서 더 이상 기록 명령(254)을 제공하지 않을 수 있다. 이전에 설명된 바와 같이, 활성화 기록 명령(254)은 들어오는 기록 동작을 나타낼 수 있다. 시간(tRCD) 이후, 시간(T3)에서, 판독 명령(256)이 제공될 수 있다.
시간(T4)에서, RL이 경과한 후, 메모리(120)는 판독 명령(256)에 응답하여 데이터 버스(135) 상에 DNV 정보(270)를 제공할 수 있다. 판독 명령(256)은 예를 들어, 메모리(120)가 DNV 또는 DV 정보를 제공하게 하는데 사용될 수 있다. DNV 정보(270)는 데이터 버스(135)의 데이터 마스크 신호 라인들 상에 제공될 수 있고 예를 들어, 8 비트들의 버스트 길이로 제공될 수 있다. 이전에 설명된 바와 같이, DNV 정보(270)는 메모리(120)가 기록 명령을 수행하기 위해 아직 이용 가능하지 않다는 것을 나타낼 수 있다. DNV 정보(270)는 메모리(120)가 명령을 수행하기 위해 이용 가능할 때까지 시간의 양을 나타내는 정보를 더 포함할 수 있다.
tLAT 기간이 경과하는 시간(T5) 이후, 제어기(110)는 시간(T6)에서 CA 버스(130) 상에 판독 명령(258)을 제공할 수 있다. 이에 응답하여, 시간(T7)에서, 메모리(120)는 메모리가 동작을 위해 이용 가능하다는 것을 나타내는 DV 정보(272)를 데이터 버스, 예컨대, 데이터 마스크 신호 라인들 상에 제공할 수 있다. 명령이 tLAT 기간이 경과한 후의 시간에 제공되기 때문에, 기록 명령이 수행될 수 있다. 데이터 버스(135) 상에 제공되는 DV 정보(272)에 응답하여, 제어기는 시간(T8)에서 CA 버스(130) 상에 기록 명령(260)을 제공할 수 있다. 기록 명령(260)과 연관된 기록 데이터(274)는 시간(T9)에서 데이터 버스(135) 상에서 메모리(120)에 제공된다.
도 2a의 타이밍 도(200) 및 도 2b의 타이밍 도(250)가 각각, 판독 명령들(206, 208, 및 256, 258)에 대해 설명되었지만, 다른 판독 명령들이 또한 제공될 수 있다. 예를 들어, 일부 실시예들에서, 외부 디바이스는 DV 정보가 제공될 때까지 메모리(120)가 DNV/DV 정보를 제공하게 하기 위해 주기적으로 판독 명령들을 제공하도록 구성될 수 있다, 예컨대, 다수의 판독 명령들이 tLAT 기간이 경과하기 전에 제공될 수 있다. 다른 실시예들에서, 외부 디바이스는 적어도 부분적으로, DNV 정보가 포함된 정보에 기초하여 하나 이상의 판독 명령들을 제공하도록 구성될 수 있다. 예로서, DNV 정보는 tLAT 기간이 50 마이크로초 내에 경과할 수 있다는 것 및 제어기(110)가 다른 판독 명령을 제공하기 전에 50 마이크로초 이상을 대기할 수 있다는 것을 나타낼 수 있다.
게다가, 도 2a의 타이밍 도(200) 및 도 2b의 타이밍 도(250) 양자에서, 각각의 판독 명령은 활성화 명령이 제공된 후 시간(tRCD)에 제공된다. 이 방식에서, 메모리(120)가 판독 명령 또는 기록 명령을 수행하기 위해 이용 가능한지가 결정될 수 있다. 이전에 설명된 바와 같이, 판독 명령들은 적어도 부분적으로, DNV 정보가 포함된 정보에 기초하여 및/또는 주기적으로 제공될 수 있다. 따라서, 적어도 일 실시예에서, 판독 동작들에 대해, 판독 명령들은 DV 정보 및 연관된 판독 데이터가 데이터 버스(135)에 제공될 때까지 제공될 수 있다. 기록 동작들에 대해, 판독 명령들은 DV 정보가 제공될 때까지 제공되고, 이에 응답하여, 메모리(120)가 데이터 버스(135)로부터 제공되는 기록 데이터를 저장하게 하는 기록 명령이 제공될 수 있다.
도 3a는 본 발명의 실시예에 따른 판독 동작의 다양한 신호들을 예시하는 타이밍 도(300)이다. 타이밍 도(300)는 도 1a의 CA 버스(130) 및 데이터 버스(135) 상에 제공되는 신호들을 포함할 수 있다.
시간(T0)에서, 제어기(110)는 CA 버스(130) 상에 사전 활성화 명령(302)을 제공할 수 있고, 시간(T1)에서, 활성화 판독 명령(304)을 더 제공할 수 있다. 활성화 판독 명령(304)은 시간(T2)에서 어써트 해제될 수 있고, 시간(tRCD) 후, 시간(T3)에서, 제어기(110)는 판독 확인 명령(306)을 제공할 수 있다. 판독 확인 명령(306)은 메모리가 그것이 명령을 수행하기 위해 이용 가능한지(예컨대, DNV 정보 또는 DV 정보를 제공한다), 즉, tLAT가 경과했는지 여부를 나타내게 할 수 있는 "더미" 명령을 포함할 수 있다. 적어도 일 실시예에서, 판독 확인 명령(306)을 제공하는 것은 판독 명령을 제공하는 것 및 버퍼 어드레스(BA)의 하나 이상의 특정한 비트들(예컨대, 버퍼 어드레스(BA)의 비트 2)을 어써트하는 것을 포함할 수 있다. 다른 실시예들에서, CA 버스(130) 상의 특정한 신호 조합들은 판독 확인 명령을 제공하도록 사용될 수 있다.
판독 확인 명령(306)에 응답하여, 메모리(120)는 시간(T4)에서 데이터 버스(135) 상에 DNV 정보(320)를 제공할 수 있다. DNV 정보(320)는 tLAT 기간이 아직 경과하지 않았다는 것을 나타낼 수 있고, tLAT 기간이 경과할 때까지의 시간의 양을 나타내는 정보를 더 포함할 수 있다.
tLAT 기간이 경과하는 시간(T5) 이후, 제어기(110)는 시간(T6)에서 CA 버스(130) 상에 판독 확인 명령(308)을 제공할 수 있다. 이에 응답하여, 시간(T7)에서, 메모리(120)는 메모리(120)가 판독 동작을 위해 이용 가능하다는 것을 나타내는 DV 정보(322)를 데이터 버스(135) 상에 제공할 수 있다. 따라서, 제어기(110)는 시간(T8)에서 판독 명령(310)을 제공할 수 있고, 시간(T9)에서, 메모리(120)는 데이터 버스(135)에 판독 명령(310)과 연관된 판독 데이터(324)를 제공할 수 있다.
도 3b는 본 발명의 실시예에 따른 기록 동작의 다양한 신호들을 예시하는 타이밍 도(350)이다. 타이밍 도(350)는 도 1a의 CA 버스(130) 및 데이터 버스(135) 상에 제공되는 신호들을 포함할 수 있다.
시간(T0)에서, 제어기(110)는 CA 버스(130) 상에 사전 활성화 명령(352)을 제공할 수 있고, 시간(T1)에서, 활성화 기록 명령(354)을 더 제공할 수 있다. 활성화 기록 명령(354)은 시간(T2)에서 어써트 해제될 수 있고, 시간(tRCD) 후, 시간(T3)에서, 제어기(110)는 판독 확인 명령(356)을 제공할 수 있다. 이전에 설명된 바와 같이, 판독 확인 명령(356)은 메모리(120)가 그것이 명령을 수행하기 위해 이용 가능한지 여부를 나타내게 할 수 있는(예컨대, DNV 정보 또는 DV 정보를 제공한다) "더미" 명령을 포함할 수 있다. 활성화 명령(354)이 활성화 기록 명령이기 때문에, 판독 확인 명령(356)은 메모리(120)가 기록 명령을 수행하기 위해 이용 가능한지를 나타내게 할 수 있다. 판독 확인 명령은 판독 명령 및 버퍼 어드레스(BA)의 하나 이상의 특정한 비트들(예컨대, 버퍼 어드레스(BA)의 비트 2)을 어써트함으로써, 또는 CA 버스(130) 상에 특정한 신호 조합들을 어써트함으로써 제공될 수 있다.
판독 확인 명령(356)에 응답하여, 메모리(120)는 활성화 명령이 제공된 후 tLAT 기간이 경과되지 않았다는 것을 제어기(110)에 나타내는 DNV 정보(370)를 시간(T4)에서 데이터 버스(135) 상에 제공할 수 있다. DNV 정보(370)는 tLAT 기간이 경과할 때까지의 시간의 양을 나타내는 정보를 더 포함할 수 있다.
tLAT 기간이 경과하는 시간(T5) 이후, 제어기(110)는 시간(T6)에서 CA 버스(130) 상에 판독 확인 명령(358)을 제공할 수 있다. 이에 응답하여, 시간(T7)에서, 메모리(120)는 메모리가 판독 동작을 위해 이용 가능하다는 것을 나타내는 DV 정보(372)를 데이터 버스(135) 상에 제공할 수 있다. 제어기(110)는 시간(T8)에서 기록 명령(360)을 제공할 수 있고, 시간(T9)에서, 제어기(110)는 메모리(120)에 저장하기 위해 데이터 버스(135)에 기록 데이터(374)를 더 제공할 수 있다.
도 3a의 타이밍 도(300)도 및 도 3b의 타이밍 도(350)는 판독 확인 명령을 참조하여 설명되었다. 적어도 일 실시예에서, 판독 확인 명령은 장치(100)가 데이터 버스(135)에 임의의 데이터를 제공하지 않고 그것의 상태의 표시를 제공할 수 있다는 점에서 판독 명령과 상이할 수 있다.
도 4a는 본 발명의 실시예에 따른 판독 동작의 다양한 신호들을 예시하는 타이밍 도(400)이다. 타이밍 도(400)는 도 1a의 CA 버스(130) 및 데이터 버스(135) 상에 제공되는 신호들을 포함할 수 있다.
시간(T0)에서, 제어기(110)는 CA 버스(130) 상에 사전 활성화 명령(402)을 제공할 수 있고, 시간(T1)에서, 활성화 판독 명령(404)을 더 제공할 수 있다. 활성화 판독 명령(404)에 응답하여, 메모리(120)는 데이터 버스(135)에 DNV 정보(420)을 제공할 수 있고, 적어도 일 실시예에서, DNV 정보(420)는 tLAT 기간이 경과하는 시간(T4)까지 데이터 버스(135) 상에 제공될 수 있다. 게다가, 메모리(120)는 시간(T4)에서 데이터 버스(135) 상에 DV 정보(422)를 제공할 수 있다. DV 정보(422)가 제공되는 것에 응답하여, 제어기(110)는 시간(T5)에서 판독 명령(406)을 제공할 수 있고, 그렇게 함으로써 메모리(120)가 시간(T6)에서 데이터 버스(135) 상에 판독 데이터(424)를 제공하게 할 수 있다.
도 4b는 본 발명의 실시예에 따른 기록 동작의 다양한 신호들을 예시하는 타이밍 도(450)이다. 타이밍 도(450)는 도 1a의 CA 버스(130) 및 데이터 버스(135) 상에 제공되는 신호들을 포함할 수 있다.
시간(T0)에서, 제어기(110)는 CA 버스(130) 상에 사전 활성화 명령(452)을 제공할 수 있고, 시간(T1)에서, 활성화 기록 명령(454)을 더 제공할 수 있다. 활성화 기록 명령(454)에 응답하여, 메모리(120)는 데이터 버스(135) 상에 DNV 정보(470)를 제공할 수 있고, 적어도 일 실시예에서, DNV 정보(470)는 tLAT 기간이 경과하는 시간(T3)까지 제공될 수 있다. 게다가, 메모리(120)는 시간(T3)에서 DV 정보(472)를 제공할 수 있다. DV 정보(472)가 제공되는 것에 응답하여, 제어기(110)는 시간(T4)에서 기록 명령(456)을 제공할 수 있다. 제어기(110)는 메모리(120)에 저장하기 위해 시간(T5)에서 데이터 버스(135)에 기록 데이터(474)를 더 제공할 수 있다.
도 5는 본 발명의 실시예에 따른 장치의 동작의 다양한 상태들을 예시하는 개략적인 상태도(500)이다. 상태도(500)는 유휴 상태(502), 활성화 상태(504), 판독 상태(506) 및 기록 상태(508), 및 사전 활성화 상태(510)를 포함할 수 있고, 예를 들어, 도 1a의 장치(100)와 같은, 장치의 동작 시 사용될 수 있다. 상태도(500)는 전체적으로 또는 부분적으로, JEDEC LPDDR2 표준과 같은, 하나 이상의 표준들에 따라 임의의 상태도를 구현, 수정, 또는 대체하는데 사용될 수 있다. 적어도 일 실시예, 상태도(500)는 상태도의 단순화된 버전을 포함할 수 있고 따라서 본 발명을 불필요하게 애매모호하게 하는 것을 회피하기 위해 하나 이상의 알려진 상태들을 생략할 수 있다.
예시적인 동작에서, 초기화 후, 장치(100)는 유휴 상태(502)에 진입할 수 있다. 유휴 상태(502)에서, 장치(100)는 본 출원에서 설명된 3-단계 어드레싱의 단계들 중 임의의 단계에서 작동하지 않을 수 있다. 사전 활성화 명령에 응답하여, 장치(100)는 사전 활성화 상태(510)에 진입하고 3-단계 어드레싱의 제1 단계를 작동할 수 있다. 제1 단계가 완료되면, 장치(100)는 유휴 상태(502)에 재진입할 수 있다.
활성화 명령(예컨대, 활성화 판독 또는 활성화 기록)에 응답하여, 장치(100)는 활성화 상태(504)에 진입할 수 있다. 활성화 상태(504)에 있을 때, 장치(100)는 3-단계 어드레싱의 제2 단계에서 작동할 수 있다. 이전에 설명된 바와 같이, 제어기(110)는 활성화 판독 명령 또는 활성화 기록 명령을 제공할 수 있고, 메모리(120)는 tLAT 기간 동안 임의의 동작들을 관리할 수 있다. 이전에 설명된 바와 같이, 적어도 일 실시예에서, 메모리(120)는 활성화 판독 명령에 응답하여 tMAXLATR 이내에 및 활성화 기록 명령에 응답하여 tMAXLATW 이내에 3-단계 어드레싱의 제2 단계를 완료하도록 구성될 수 있다.
본 발명의 적어도 일 실시예에 따르면, 활성화 상태(504)에 있으면, 제어기(110)는 예를 들어, 도 2a 및 도 2b를 참조하여 이전에 설명된 바와 같이, 메모리(120)에 명령을 제공할 수 있다. 이전에 설명된 바와 같이, 일부 경우들에서, 제어기(110)는 예를 들어, tLAT 기간이 경과하기 전에, 판독 명령을 제공할 수 있다. 따라서, 장치(100)는 판독 상태(506)에 진입하고, DNV 정보를 제공하며, 활성화 상태(504)에 회귀할 수 있다. 판독 명령이 장치(100)가 판독 명령을 수행하기 위해 이용 가능한 예를 들어 tLAT 시간이 경과한 시간에 수신되면, 장치(100)는 판독 상태(506)에 진입하고, DV 정보를 제공하며, 활성화 상태(504)에 회귀할 수 있다. 활성화 명령이 활성화 판독 명령이었다면, 메모리(100)는 DV 정보를 갖는 판독 데이터를 더 제공할 수 있다. 활성화 명령이 활성화 기록 명령이었다면, 장치(100)는 활성화 상태(504)로 회귀할 수 있다. 후속하여, 장치(100)는 기록 상태(508)에 진입할 수 있고, 제어기(110)는 기록 명령 및 연관된 기록 데이터를 메모리(120)에 제공할 수 있다. 메모리(120)는 기록 명령과 연관된 기록 데이터를 저장할 수 있고 장치(100)는 활성화 상태(504)에 회귀할 수 있다.
다른 실시예들에서, 활성화 상태에 있으면, 제어기(110)는 예를 들어, 도 3a 및 도 3b를 참조하여 이전에 설명된 바와 같이, 메모리(120)에 판독 확인 명령을 제공할 수 있다. 이에 응답하여, 메모리(120)는 판독 확인 명령이 tLAT 시간이 경과하기 전 수신되면 DNV 정보를 제공할 수 있다. 판독 확인 명령이 tLAT 기간이 경과한 후 수신되면, 메모리(120)는 판독 확인 명령 및 장치(100)가 DV 정보가 제공될 때 활성화 상태(504)로 회귀할 수 있으면 DV 정보를 제공할 수 있다. 후속하여 판독 또는 기록 명령은 각각, 판독 상태(506) 또는 기록 상태(508)에 진입함으로써 수행될 수 있다. 명령이 수행되면, 장치(100)는 활성화 상태(504)로 회귀할 수 있다.
또 다른 실시예들에서, 활성화 상태(504)에 있으면, 메모리(120)는 예를 들어, 도 4a 및 도 4b를 참조하여 이전에 설명된 바와 같이, 메모리(120)가 명령을 수행하기 위해 이용 가능할 때까지, 예를 들어, tLAT 기간이 경과한 후 제어기(110)에 DNV 정보를 제공할 수 있다. 메모리(120)가 명령을 수행하기 위해 이용 가능하면, 메모리(120)는 DV 정보를 제공할 수 있다. 후속하여 판독 또는 기록 명령은 각각, 판독 상태(506) 또는 기록 상태(508)에 진입함으로써 수행될 수 있다. 명령이 수행되면, 장치(100)는 활성화 상태(504)로 회귀할 수 있다.
각각의 경우, 판독 명령 또는 기록 명령을 수행한 후, 장치(100)는 활성화 상태(504)에 회귀할 수 있다. 후속 3-단계 어드레싱 프로세스 동안, 다른 사전 활성화 명령이 제공될 수 있다. 장치(100)는 사전 활성화 상태(510)에 진입하고 이전에 설명된 바와 같이, 활성화 명령을 수신하기 전 유휴 상태(502)로 전환할 수 있다.
도 6은 본 발명의 실시예에 따른 예시적인 레이턴시를 예시하는 테이블(600)이다. 이전에 설명된 바와 같이, tMAXLATR 및 tMAXLATW는 각각, 판독 및 기록 동작들을 위한 tLAT 기간을 위한 최대 시간을 포함할 수 있다. 테이블(600)은 설명된 예들에 따라 사용될 수 있는 tMAXLATR 및 tMAXLATW 양자에 대한 예시적인 레이턴시들을 예시한다. tMAXLATR 및 tMAXLATW에 대한 값들은 가시적 동작 레지스터(TOR; transparent operations register)와 같은, 하나 이상의 레지스터들에 저장될 수 있다. tMAXLATR 및 tMAXLATW을 저장하는 레지스터들은 일부 실시예들에서, 판독 전용일 수 있거나, 사용자가 tMAXLATR 및/또는 tMAXLATW에 대한 값들을 특정할 수 있도록 기록 가능할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 동작들 동안 대기 상태들에 대한 예시적인 비트 할당들을 예시하는 테이블(700)이다. 이전에 설명된 바와 같이, 도 2의 DNV 정보(210)와 같은, DNV 정보는 tLAT 기간이 경과하기 전 남아있는 지속기간을 나타내는 정보를 포함할 수 있다. 도 7에 예시된 바와 같이, 적어도 일 실시예에서, DNV 정보는 상대적으로, 짧은, 보통인, 또는 긴 시간의 기간들이 남아있는지여부를 나타낼 수 있다. 이 방식에서, 도 1a의 제어기(110)와 같은, 제어기는 CA 버스(130) 및/또는 데이터 버스(135)를 대기 상태에 유지하는지, 또는 예를 들어, 높은 우선순위를 갖는, 다른 명령어가 수행될 수 있도록 진행 중인 명령을 중단(예컨대, 종료)하는지를 결정할 수 있다. 적어도 일 실시예에서, DNV 정보가 포함된 정보는 데이터 버스(135)의 하나 이상의 데이터 마스크 신호 라인들을 사용하여 병렬 및/또는 직렬로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 명령들의 확인 응답 이벤트들에 대한 예시적인 비트 할당들을 예시하는 테이블(800)이다. 이전에 설명된 바와 같이, DV 정보는 장치(100)가 각각, 판독 명령 또는 기록 명령을 수행하기 위해 이용 가능하다는 것을 나타내는데 사용될 수 있다. 일부 실시예들에서, 도 8에 예시된 바와 같이, DV 정보는 예를 들어, 에러가 발생했는지 및/또는 특정한 조치(예컨대, 상태 레지스터 확인)가 결과로서 제시되는지를 나타내는, 정보를 더 포함할 수 있다. 적어도 일 실시예에서, 각각의 비트 상태 할당들은 데이터 버스(135)의 하나 이상의 데이터 마스크 신호 라인들을 사용하여 병렬 및/또는 직렬로 제공될 수 있다.
상기 내용으로부터 본 발명의 특정 실시예들 예시의 목적들을 위하여 본 출원에서 설명되었지만, 다양한 수정들이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구항 외에 제한되지 않는다.

Claims (40)

  1. 장치로서,
    제1 어드레싱 단계 동안 명령의 유형을 나타내는 활성화 명령을 수신하고 제2 어드레싱 단계 동안 상기 명령을 수신하도록 구성된 메모리로서, 상기 메모리가 적어도 부분적으로, 가변적 레이턴시 기간 동안 상기 명령을 수신하는 것에 응답하여 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공하도록 그리고 상기 메모리가 적어도 부분적으로, 상기 가변적 레이턴시 기간 후 상기 명령을 수신하는 것에 응답하여 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공하도록 더 구성된 상기 메모리를 포함하고,
    상기 메모리는 상기 메모리가 상기 명령을 수행하기 위해 이용 가능할 때에만 상기 명령에 연관된 데이터를 수신 또는 제공하도록 더 구성되는, 장치.
  2. 청구항 1에 있어서, 상기 가변적 레이턴시 기간은 상기 활성화 명령에 관해 측정되는, 장치.
  3. 청구항 1에 있어서, 상기 명령은 판독 명령, 판독 확인 명령, 또는 이들의 조합을 포함하는, 장치.
  4. 청구항 1에 있어서, 상기 가변적 레이턴시 기간의 최대 지속기간은 적어도 부분적으로, 상기 활성화 명령의 유형에 기초하는, 장치.
  5. 청구항 1에 있어서, 상기 메모리가 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 상기 정보는 데이터 무효 정보를 포함하는, 장치.
  6. 청구항 5에 있어서, 상기 데이터 무효 정보는 상기 가변적 레이턴시 기간의 남아있는 지속기간을 나타내는, 장치.
  7. 청구항 1에 있어서, 상기 활성화 명령은 활성화 판독 명령 또는 활성화 기록 명령을 포함하는, 장치.
  8. 청구항 1에 있어서,
    상기 메모리에 결합되고 상기 활성화 명령을 제공하도록 구성된 제어기를 더 포함하는, 장치.
  9. 장치로서,
    메모리가 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 데이터 무효 정보를 가변적 레이턴시 기간 동안 제공하도록 구성된 상기 메모리로서, 상기 데이터 무효 정보는 가변적 레이턴시 기간의 남아있는 길이 및 메모리의 활성화 명령의 수신 후 가변적 레이턴시 기간을 나타내고, 상기 메모리는 상기 가변적 레이턴시 기간 후 데이터 유효 정보를 제공하도록 더 구성된 상기 메모리를 포함하고,
    상기 활성화 명령은 활성화 판독 명령 또는 활성화 기록 명령을 포함하며, 상기 메모리는 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하지 않은 동안 상기 명령에 응답하여 메모리 동작들을 수행하지 않는, 장치.
  10. 청구항 9에 있어서, 상기 메모리는 상기 가변적 레이턴시 기간 동안 메모리 동작들을 관리하도록 더 구성된, 장치.
  11. 청구항 9에 있어서, 상기 활성화 판독 명령 및 상기 활성화 기록 명령은 적어도 부분적으로, 버퍼 어드레스의 하나 이상의 비트들에 기초하는, 장치.
  12. 청구항 9에 있어서, 상기 메모리는 적어도 부분적으로, 상기 가변적 레이턴시 기간 경과에 응답하여 상기 데이터 유효 정보를 제공하도록 더 구성된, 장치.
  13. 청구항 9에 있어서, 상기 가변적 레이턴시 기간은 상기 활성화 명령이 활성화 판독 명령을 포함할 때 제1 최대 지속기간을 갖고, 상기 활성화 명령이 활성화 기록 명령을 포함할 때 제2 최대 지속기간을 갖는, 장치.
  14. 청구항 9에 있어서, 상기 데이터 무효 정보는 상기 가변적 레이턴시 기간의 남아있는 지속기간을 나타내는, 장치.
  15. 청구항 9에 있어서, 상기 데이터 유효 정보는 에러, 제시된 동작, 또는 이들의 조합을 나타내는, 장치.
  16. 장치로서,
    제1 어드레싱 단계 동안 명령을 나타내는 활성화 명령을 메모리에 제공하도록 구성된 제어기를 포함하고,
    상기 제어기는 제2 어드레싱 단계 동안 제1 시간에 상기 명령을 제공하도록 더 구성되고,
    상기 제어기는 적어도 부분적으로, 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보의 수신에 응답하여 제2 시간에 상기 명령을 제공하도록 더 구성되고,
    상기 메모리는 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하지 않은 동안 상기 명령에 연관된 데이터를 수신 또는 제공하지 않도록 구성된, 장치.
  17. 청구항 16에 있어서, 상기 활성화 명령은 활성화 판독 명령 또는 활성화 기록 명령 중 적어도 하나를 포함하는, 장치.
  18. 청구항 16에 있어서, 상기 제어기는 적어도 부분적으로, 데이터 유효 정보 및 활성화 판독 명령을 포함하는 상기 활성화 명령의 수신에 응답하여 판독 데이터를 수신하도록 그리고 적어도 부분적으로, 데이터 유효 정보 및 활성화 기록 명령을 포함하는 상기 활성화 명령의 수신에 응답하여 기록 명령을 제공하도록 더 구성되는, 장치.
  19. 청구항 16에 있어서, 상기 제어기는 지연 후 상기 명령을 제공하도록 더 구성되는, 장치.
  20. 청구항 19에 있어서, 상기 지연은 LPDDR2 표준에 따라 CAS 지연에 대한 RAS를 포함하는, 장치.
  21. 청구항 16에 있어서, 상기 제어기는 제3 어드레싱 단계 동안 사전 활성화 명령을 제공하도록 더 구성되는, 장치.
  22. 청구항 16에 있어서, 상기 제어기는 상기 메모리가 데이터 버스의 하나 이상의 데이터 마스크 신호 라인들에 대한 상기 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 상기 정보를 수신하도록 구성되는, 장치.
  23. 청구항 16에 있어서, 상기 제어기는 CAS 지연에 대한 RAS가 경과한 후 상기 명령을 제공하도록 구성되는, 장치.
  24. 청구항 16에 있어서, 상기 정보는 가변적 레이턴시 기간의 남아있는 지속기간을 나타내는, 장치.
  25. 방법으로서,
    메모리를 이용하여, 제1 어드레싱 단계 동안 명령의 유형을 나타내는 활성화 명령을 수신하는 단계;
    제2 어드레싱 단계 동안 상기 명령을 수신하는 단계;
    상기 명령이 가변적 레이턴시 기간 동안 수신된 경우, 상기 명령에 연관된 데이터를 수신하거나 제공하지 않고, 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공하는 단계; 및
    상기 명령이 상기 가변적 레이턴시 기간 후 수신된 경우, 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공하는 단계를 포함하는, 방법.
  26. 청구항 25에 있어서,
    상기 가변적 레이턴시 기간 동안 하나 이상의 메모리 동작들을 관리하는 단계를 더 포함하는, 방법.
  27. 청구항 25에 있어서, 상기 메모리를 이용하여, 활성화 명령을 수신하는 단계는:
    상기 활성화 명령이 활성화 판독 명령을 포함하는지 또는 활성화 기록 명령을 포함하는지를 결정하는 단계를 포함하는, 방법.
  28. 청구항 27에 있어서, 상기 가변적 레이턴시 기간은 적어도 부분적으로, 활성화 판독 명령을 포함하는 상기 활성화 명령에 응답하는 제1 최대 지속기간을 갖고, 상기 가변적 레이턴시 기간은 적어도 부분적으로, 활성화 기록 명령을 포함하는 상기 활성화 명령에 응답하는 제2 최대 지속기간을 갖는, 방법.
  29. 청구항 27에 있어서, 상기 활성화 명령이 활성화 판독 명령을 포함하는지 또는 활성화 기록 명령을 포함하는지 결정하는 단계는 버퍼 어드레스의 비트의 상태를 결정하는 단계를 포함하는, 방법.
  30. 청구항 27에 있어서, 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내는 정보를 제공하는 단계는 상기 가변적 레이턴시 기간의 남아있는 지속기간을 나타내는 데이터 무효 정보를 제공하는 단계를 포함하는, 방법.
  31. 청구항 27에 있어서, 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하다는 것을 나타내는 정보를 제공하는 단계는 에러를 나타내는 데이터 유효 정보를 제공하는 단계를 포함하는, 방법.
  32. 청구항 27에 있어서,
    상기 메모리를 이용하여, 사전 활성화 명령을 수신하는 단계를 더 포함하는, 방법.
  33. 제어기에 의하여 수행되는 방법으로서,
    명령을 나타내는 활성화 명령을 제공하는 단계;
    상기 활성화 명령을 제공한 후, 상기 명령을 제공하는 단계; 및
    적어도 부분적으로, 상기 명령을 제공하는 것에 응답하여 데이터 무효 정보 또는 데이터 유효 정보 중 적어도 하나를 메모리로부터 수신하는 단계를 포함하고,
    상기 데이터 무효 정보는 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하지 않다는 것을 나타내고, 상기 데이터 유효 정보는 상기 메모리가 상기 명령을 수행하기 위해 이용 가능하다는 것을 나타내며,
    상기 제어기는 상기 메모리가 상기 명령을 수행하기 위해 이용 가능할 때에만 상기 명령에 연관된 데이터를 제공 또는 수신하는, 방법.
  34. 청구항 33에 있어서, 제어기를 이용하여, 명령을 나타내는 활성화 명령를 제공하는 단계는:
    활성화 판독 명령 또는 활성화 기록 명령 중 적어도 하나를 제공하는 단계를 포함하는, 방법.
  35. 청구항 33에 있어서, 데이터 무효 정보 또는 데이터 유효 정보 중 적어도 하나를 수신하는 단계는:
    판독 데이터 및 상기 데이터 유효 정보를 동일 버스 상에서 수신하는 단계를 포함하는, 방법.
  36. 청구항 33에 있어서, 상기 명령을 제공하는 단계는:
    지연 후 상기 명령을 제공하는 단계를 포함하는, 방법.
  37. 청구항 33에 있어서, 데이터 무효 정보 또는 데이터 유효 정보 중 적어도 하나를 수신하는 단계는:
    상기 명령이 가변적 레이턴시 기간 동안 제공된 경우, 데이터 무효 정보를 수신하는 단계; 및
    상기 명령이 가변적 레이턴시 기간 후 제공된 경우, 데이터 유효 정보를 수신하는 단계를 포함하는, 방법.
  38. 청구항 37에 있어서, 상기 가변적 레이턴시 기간은 적어도 부분적으로, 상기 활성화 명령에 기초하여 최대 지속기간을 갖는, 방법.
  39. 청구항 33에 있어서,
    상기 활성화 명령을 제공하기 전, 사전 활성화 명령을 제공하는 단계를 더 포함하는, 방법.
  40. 청구항 33에 있어서, 적어도 부분적으로, 상기 명령을 제공하는 것에 응답하여 데이터 무효 정보 또는 데이터 유효 정보 중 적어도 하나를 수신하는 단계는:
    하나 이상의 데이터 마스크 신호 라인들 상에서 데이터 무효 정보 또는 데이터 유효 정보 중 적어도 하나를 수신하는 단계를 포함하는, 방법.
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