TW201732613A

TW201732613A - 包含更新資訊產生器的揮發性記憶體元件

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Publication number: TW201732613A
Application number: TW106103468A
Authority: TW
Inventors: 盧亮均; 宋鎬永; 申相雄
Original assignee: 三星電子股份有限公司
Priority date: 2016-02-03
Filing date: 2017-02-02
Publication date: 2017-09-16
Also published as: TWI740890B; KR20170093053A

Abstract

一種揮發性記憶體元件包括更新控制器，更新控制器用以控制在對記憶體胞元的第二部分執行有效操作的同時對記憶體胞元的第一部分執行的隱藏的更新操作。揮發性記憶體元件用以因應於接收到更新命令而執行有規律的更新操作。更新控制器用以在參考時間的第一部份期間使用隱藏的更新操作的效能指標來產生更新資訊。揮發性記憶體元件用以基於更新資訊而在參考時間的其餘部份期間執行所期望次數的有規律的更新操作。有規律的更新操作的所期望次數是基於參考時間期間的更新操作目標次數與參考時間期間隱藏的更新操作的計數值之間的差的整數。

Description

包含更新資訊產生器的揮發性記憶體元件

某些示例性實施例是有關於一種半導體記憶體元件，且具體而言，是有關於一種揮發性記憶體元件與包含更新資訊產生器的電子元件，及其資訊提供方法及/或其更新控制方法。

半導體記憶體元件指代在例如電腦、智慧型電話、智慧型平板等主機元件的控制下儲存資料的元件。半導體記憶體元件包括揮發性記憶體元件，例如動態隨機存取記憶體（dynamic random access memory，DRAM）或靜態隨機存取記憶體（static RAM，SRAM）。作為揮發性記憶體元件的實例，動態隨機存取記憶體元件週期性地執行更新操作，以使得儲存於動態隨機存取記憶體元件中的資料不會丟失。一般而言，為限制及/或防止更新操作中的資料衝突，記憶體元件不接收寫入命令或讀取命令。

為對主機提供高容量記憶體，一般而言，揮發性記憶體元件可被實作成記憶體模組的形式。對記憶體模組中所包含的多個揮發性記憶體元件執行的更新操作是由主機及記憶體控制器來管理。

然而，根據記憶體模組及記憶體元件的高容量及高積體化的趨勢，對於主機（及/或記憶體控制器）而言控制每一記憶體元件的更新操作變得複雜化。此外，若如上所述更新命令的數目增加，則處理資料的效率可因記憶體元件不接收寫入命令或讀取命令而降低。

本發明概念是有關於一種包括更新資訊產生器的揮發性記憶體元件、包括揮發性記憶體元件的電子元件、提供更新資訊的方法、以及揮發性記憶體元件及/或電子元件的更新控制方法，所述更新資訊產生器用於產生與揮發性記憶體元件的更新實行狀態相關的更新資訊。

在某些示例性實施例中，一種記憶體系統包括揮發性記憶體元件及連接至所述揮發性記憶體元件的記憶體控制器。所述揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述揮發性記憶體元件用以在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行隱藏的更新操作。所述更新控制器用以產生更新資訊，所述更新資訊是基於所述揮發性記憶體元件在參考時間期間執行所述隱藏的更新操作的次數。所述記憶體控制器用以基於所述更新資訊來控制有規律的更新操作的排程。所述記憶體控制器用以控制所述揮發性記憶體元件根據所述排程來執行所述有規律的更新操作。

在某些示例性實施例中，一種記憶體系統包括揮發性記憶體元件及連接至所述揮發性記憶體元件的記憶體控制器。所述揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述揮發性記憶體元件用以在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行隱藏的更新操作。所述更新控制器用以產生更新資訊，所述更新資訊是基於所述揮發性記憶體元件執行所述隱藏的更新操作的次數。所述更新控制器用以若所述揮發性記憶體元件執行所述隱藏的更新操作，則刷新所述更新資訊。所述記憶體控制器用以基於所述更新資訊而在參考時間的其餘部分期間控制有規律的更新操作的排程。所述記憶體控制器用以根據所述排程來控制所述揮發性記憶體元件執行所述有規律的更新操作。

在某些示例性實施例中，一種記憶體系統包括揮發性記憶體元件及連接至所述揮發性記憶體元件的記憶體控制器。所述揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述揮發性記憶體元件用以在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行隱藏的更新操作。所述更新控制器用以產生更新資訊，所述更新資訊是基於所述揮發性記憶體元件在參考時間期間執行所述隱藏的更新操作的次數。所述記憶體控制器用以基於所述更新資訊來產生更新命令以在揮發性記憶體元件中執行有規律的更新操作。

在某些示例性實施例中，一種記憶體系統包括揮發性記憶體元件及記憶體控制器。所述揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述揮發性記憶體元件用以在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行第一更新操作。所述揮發性記憶體元件用以因應於來自所述記憶體控制器的更新命令而執行第二更新操作。所述更新控制器用以在參考時間的第一部份期間使用所述第一更新操作的效能指標來產生更新資訊。所述記憶體控制器用以基於所述更新資訊而在所述參考時間的其餘部份期間將所述第二更新操作排程所期望次數。所述記憶體控制器用以根據所述排程來控制所述揮發性記憶體元件執行所述第二更新操作。

根據某些示例性實施例，一種揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述更新控制器用以控制在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行的隱藏的更新操作。所述更新控制器用以產生更新資訊，所述更新資訊是基於所述揮發性記憶體元件在參考時間期間執行所述隱藏的更新操作的次數。所述揮發性記憶體元件用以因應於自主機接收到N個更新命令而在所述參考時間期間執行N次有規律的更新操作。N是與所述參考時間期間更新操作的目標次數與所述揮發性記憶體元件在所述參考時間期間執行所述隱藏的更新操作的所述次數之間的差對應的整數。

根據某些示例性實施例，一種揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述揮發性記憶體元件用以在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行隱藏的更新操作。所述更新控制器用以產生欲提交至記憶體控制器的更新資訊。所述更新資訊是基於所述揮發性記憶體元件在參考時間期間執行所述隱藏的更新操作的次數。

根據某些示例性實施例，一種揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述更新控制器用以控制在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行的隱藏的更新操作。所述揮發性記憶體元件用以因應於來自外部記憶體控制器的更新命令而執行有規律的更新操作。所述更新控制器用以在所述參考時間的第一部份期間使用所述隱藏的更新操作的效能指標來產生更新資訊。所述揮發性記憶體元件用以基於所述更新資訊而在所述參考時間的其餘部份期間執行所期望次數的所述有規律的更新操作。所述有規律的更新操作的所述所期望次數是與所述參考時間期間的更新操作目標次數與更新尺度之間的差對應的整數，所述更新尺度包括所述揮發性記憶體元件在所述參考時間期間執行所述隱藏的更新操作的所述次數。

根據某些示例性實施例，一種揮發性記憶體元件包括連接至記憶體胞元的更新控制器。所述更新控制器用以控制在所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作的同時對所述記憶體胞元的第一部分執行的第一更新操作。所述揮發性記憶體元件用以因應於來自外部記憶體控制器的更新命令而執行第二更新操作。所述更新控制器用以基於所述參考時間的第一部份期間所述第一更新操作的效能指標來產生更新資訊。所述揮發性記憶體元件用以基於在所述參考時間的其餘部份期間所述揮發性記憶體元件自所述外部控制器接收所述更新命令的次數而在所述參考時間的所述其餘部份期間執行所期望次數的所述第二更新操作。

根據某些示例性實施例，提供一種操作記憶體系統的方法，所述記憶體系統包括連接至記憶體控制器的揮發性記憶體元件。所述揮發性記憶體元件包括連接至更新控制器的記憶體胞元。所述方法包括：在參考時間期間對記憶體胞元執行N次隱藏的更新操作；使用更新控制器基於所述N次隱藏的更新操作及在所述參考時間的第一部份期間執行的有規律的更新操作的次數來產生更新資訊；以及使用所述記憶體控制器基於所述更新資訊而在所述參考時間的其餘部分期間執行M次額外的有規律的更新操作。M及N為整數。

根據某些示例性實施例，提供一種操作記憶體系統的方法，所述記憶體系統包括連接至記憶體控制器的揮發性記憶體元件。所述揮發性記憶體元件包括連接至更新控制器的記憶體胞元。所述方法包括：在參考時間期間對所述記憶體胞元執行至少一個隱藏的更新操作；使用所述更新控制器基於所述至少一個隱藏的更新操作的計數及在所述參考時間期間執行的有規律的更新操作的次數來產生更新資訊；以及使用所述記憶體控制器基於所述更新資訊而在所述參考時間的其餘部分期間執行M次額外的有規律的更新操作。M對應於更新操作的目標次數與在所述參考時間期間的所述至少一個隱藏的更新操作的所述計數與有規律的更新操作的所述次數兩者之間的差。

根據某些示例性實施例，提供一種操作記憶體系統的方法，所述記憶體系統包括連接至記憶體控制器的揮發性記憶體元件。所述揮發性記憶體元件包括連接至更新控制器的記憶體胞元。所述方法包括：在所述參考時間的第一部份期間對所述記憶體胞元的第一部分執行第一更新操作以及對所述記憶體胞元的第二部分執行有效操作至少一次；使用所述更新控制器基於所述參考時間的所述第一部份期間所述第一更新操作的效能指標來產生更新資訊；將所述更新資訊提供至所述記憶體控制器；使用所述記憶體控制器基於所述更新資訊而在所述參考時間的其餘部份期間將第二更新操作排程所期望次數；以及根據所述排程在所述參考時間的所述其餘部份期間對所述揮發性記憶體元件執行所述第二更新操作。

根據某些示例性實施例，一種記憶體控制器包括：主機介面，用以自主機接收資料請求；記憶體介面，用以將命令提供至揮發性記憶體元件並用以接收自所述揮發性記憶體元件產生的更新資訊；以及更新管理器。所述更新資訊包括以下中的一者：所述揮發性記憶體元件在參考時間的第一部份期間執行的至少一個隱藏的更新操作的效能指標；以及所述揮發性記憶體元件在所述參考時間的所述第一部份期間執行的所述至少一個隱藏的更新操作的所述效能指標及所述記憶體元件在所述參考時間的所述第一部份期間執行的至少一個有規律的更新操作的效能指標。所述更新管理器用以基於所述更新資訊而在所述參考時間的其餘部份期間將所述有規律的更新操作排程所期望次數。所述更新管理器用以根據所述排程來控制所述揮發性記憶體元件執行所述有規律的更新操作。所述所期望次數是基於參考值與分別在所述參考時間的所述第一部份期間執行的所述至少一個隱藏的更新操作及所述至少一個有規律的更新操作的計數值之間的差。

下文，在此項技術中具有通常知識者可實作本發明概念的程度上，詳細且清晰地闡述本發明概念的某些示例性實施例。

圖1是說明根據本發明概念某些示例性實施例的包括記憶體元件的電子元件的圖式。參考圖1，電子元件1可包括主機10、記憶體控制器50、及記憶體元件100。舉例而言，電子元件1可為包括主機10、記憶體控制器50、及記憶體元件100的單個系統。作為另外一種選擇，電子元件1的主機10、記憶體控制器50、及/或記憶體元件100可分別以單獨元件來實作。舉例而言，主機10可位於記憶體控制器50及記憶體元件100外部。記憶體控制器50可位於主機10外部且藉由系統匯流排（圖中未示出）連接至記憶體元件100。作為另外一種選擇，記憶體控制器50可位於記憶體元件100外部且是主機10的一部分。

記憶體控制器50可連接至記憶體元件50。記憶體控制器50可包括主機介面52（例如，匯流排介面）、記憶體介面54、錯誤校正電路（error correction circuit，ECC）58、及更新管理器56。記憶體控制器50可用以根據來自主機10的請求及/或資料來控制記憶體元件100。記憶體控制器50可接收來自主機10的資料請求（例如，讀取請求、寫入請求）及/或資料。記憶體控制器50可藉由主機介面52接收來自主機10的資料請求，且藉由記憶體介面54將命令提供至揮發性記憶體元件100及/或自揮發性記憶體元件100接收更新資訊。ECC電路58可對來自記憶體元件100的讀取資料及/或寫入至記憶體元件100的寫入資料執行錯誤校正電路操作以校正位元錯誤。更新管理器56可用以將命令提供至記憶體元件100及/或自記憶體元件100接收更新資訊RFR_inf。記憶體控制器可將命令CMD、位址ADDR、及資料DATA提供至記憶體元件100，且可自記憶體元件100接收更新資訊RFR_inf及資料DATA。

主機10可為電子元件或者包括通用處理器或應用處理器的處理器電路。作為另外一種選擇，主機10可為包括一或多個處理器的以下計算元件：個人電腦、周邊元件、數位照相機、個人數位助理（personal digital assistant，PDA）、可攜式媒體播放機（portable media player，PMP）、智慧型電話、或可穿戴元件。然而，本發明概念並非僅限於此。

記憶體元件100可儲存自主機10提供的資料或欲提供至主機10的資料。記憶體100可以包括揮發性記憶體在內的所有儲存媒體來實作。舉例而言，記憶體元件100可包括動態隨機存取記憶體、靜態隨機存取記憶體、閘流體隨機存取記憶體（thyristor RAM，TRAM）、零電容器隨機存取記憶體（zero capacitor RAM，Z-RAM）、雙電晶體隨機存取記憶體（twin transistor RAM，TTRAM）、磁電阻隨機存取記憶體（magnetoresistive RAM，MRAM）等。本發明概念的示例性實施例亦可應用於包括揮發性記憶體在內的所有儲存媒體。舉例而言，記憶體元件100可包括無緩衝雙直插記憶體模組（unbuffered dual in-line memory module，UDIMM）、已註冊雙直插記憶體模組（registered DIMM，RDIMM）、負載減小雙直插記憶體模組（load reduced DIMM，LRDIMM）、非揮發性雙直插記憶體模組（Non Volatile DIMM，NVDIMM）等。以上實例僅為用於闡釋本發明概念的實例，且本發明概念並非僅限於此。

下文，為便於說明，將闡述單個動態隨機存取記憶體元件作為圖1所示記憶體元件100的實例。然而，本發明概念可應用於包括揮發性記憶體在內的各種儲存元件。

記憶體元件100可與主機10及記憶體控制器50通訊。舉例而言，記憶體元件100可基於以下中的一或多者而與主機10及記憶體控制器50通訊：各種有線通訊協定，例如通用串列匯流排（universal serial bus，BUS）、小型電腦系統介面（small computer system interface，SCSI）、快速周邊組件互連（Peripheral Component Interconnect Express，PCIe）、行動快速周邊組件互連（mobile PCIe，M-PCIe）、先進技術附接（advanced technology attachment，ATA）、平行先進技術附接（parallel ATA，PATA）、串列先進技術附接（serial ATA，SATA）、串列附接小型電腦系統介面（serial attached SCSI，SAS）、整合驅動電子（integrated drive electronics，IDE）、火線、通用快閃儲存器（universal flash storage，UFS）、傳輸控制協定/網際網路協定（transmission control protocol/Internet protocol，TCP/IP），以及各種無線通訊協定，例如長期演進（long term evolution，LTE）、全球互通微波存取（worldwide interoperability for microwave access，WiMax）、全球行動通訊系統（global system for mobile communication，GSM）、分碼多重存取（code division multiple access，CDMA）、高速封包存取（high speed packet access，HSPA）、藍芽、近場通訊（near field communication，NFC）、無線保真（wireless fidelity，Wi-Fi）、及射頻識別（radio frequency identification，RFID）。然而，本發明概念並非僅限於此。

記憶體元件100可因應於來自記憶體控制器50的命令CMD及位址ADDR而執行寫入操作、讀取操作、或更新操作。舉例而言，記憶體控制器50可因應於接收到來自主機10的資料讀取請求或資料寫入請求而對記憶體元件100應用讀取命令或寫入命令。如上所述，記憶體元件100包括揮發性記憶體。所述揮發性記憶體具有儲存於所述揮發性記憶體中的資料在特定時間之後消失的此種特性。為保持所儲存資料，揮發性記憶體週期性地執行更新操作。所述更新操作是週期性地重寫揮發性記憶體中所儲存的資料的操作。記憶體元件100的寫入操作、讀取操作、及更新操作如下執行。

在寫入操作中，因應於來自主機10的寫入請求，記憶體控制器50將現用命令及列位址與時脈一起提供至記憶體元件100。在特定時間之後，記憶體控制器50將寫入命令及行位址與時脈一起提供至記憶體元件100。隨後，記憶體控制器50自主機10接收欲寫入的資料，且記憶體控制器50對記憶體元件100提供欲寫入的資料。記憶體元件100將所接收資料寫入藉由列位址及行位址而選擇的記憶體區域中。

在讀取操作中，因應於來自主機10的讀取請求，記憶體控制器50將現用命令及列位址與時脈一起提供至記憶體元件100。在特定時間之後，記憶體控制器50將讀取命令及行位址與時脈一起提供至記憶體元件100。記憶體元件100在特定時間之後將請求讀取的資料提供至記憶體控制器50。記憶體控制器50可將所述請求讀取的資料提供至主機10。

在更新操作中，記憶體控制器50可在每一有規律的更新實行週期tREFI將更新命令與時脈一起提供至記憶體元件100。下文，根據記憶體控制器50的更新命令而執行的更新操作被稱為「有規律的更新操作」。作為另外一種選擇，記憶體控制器50可在使有規律的更新實行週期tREFI推遲或停止之後將更新命令提供至記憶體元件100。下文，假設藉由有規律的更新實行週期tREFI的推遲或停止而對「N」個有規律的更新實行週期（N × tREFI）執行「N」次有規律的更新操作。此外，下文，「N」個有規律的更新實行週期（N × tREFI）被稱為「參考時間」。在此種情形中，無需在每一有規律的更新實行週期tREFI將更新命令週期性地輸入至記憶體元件100，而是對於「N」個有規律的更新實行週期（N × tREFI）可在可進行更新操作的任何時間點處執行「N」次有規律的更新操作。在記憶體元件100中，「N」的最大值可由電子元件工程設計聯合委員會（Joint Electron Device Engineering Council，JEDEC）標準來界定。

記憶體元件100基於更新命令而對具有在記憶體元件100中產生的更新位址的記憶體胞元執行更新操作。當根據命令而執行更新操作時，記憶體元件100不在更新實行時間tRFC期間接收寫入命令或讀取命令。原因是若在實行更新操作時處理讀取命令或寫入命令，則欲藉由寫入操作或讀取操作而存取的記憶體胞元的資料會與對其執行更新操作的具有列位址的記憶體胞元的資料衝突。此外，除有規律的更新操作外，記憶體元件100亦可因應於來自記憶體控制器50的更新命令而執行用於特殊用途的更新操作。將參考圖13來闡述對應的更新操作的命令。

記憶體元件100在一個更新循環期間對記憶體元件100的所有記憶體胞元執行更新操作。亦即，一個更新循環包括多個有規律的更新實行週期tREFI及多個參考時間。一般而言，更新循環的週期是固定的。由於對記憶體元件100的所有記憶體胞元執行更新操作，因此有規律的更新實行週期tREFI及更新實行時間tRFC可根據記憶體元件100的記憶體容量而變化。有規律的更新實行週期tREFI及更新實行時間tRFC是由電子元件工程設計聯合委員會標準來界定。若一個更新循環結束，則記憶體元件100在新的更新循環期間再次對記憶體元件100的所有記憶體胞元執行更新操作。

根據本發明概念某些示例性實施例的記憶體元件100因應於記憶體控制器50的命令而執行有規律的更新操作，抑或執行其中在無需記憶體控制器50的命令的情況下執行更新操作的隱藏的更新操作。下文，隱藏的更新操作被稱為在記憶體元件100處理寫入命令或讀取命令的同時在未接收到記憶體控制器50的命令（例如，更新命令）的情況下執行的更新操作。

根據本發明概念某些示例性實施例的記憶體元件100包括更新控制器160。更新控制器160控制隱藏的更新操作以使得寫入命令或讀取命令的存取位址不與更新位址衝突，且可對隱藏的更新操作被執行的次數（以下簡稱為「實行頻率」）及有規律的更新操作被執行的次數進行計數。下文，有規律的更新操作與隱藏的更新操作中的每一者的實行頻率的總計數值被稱為「實行計數」。更新控制器160可基於以下來產生更新資訊RFR_inf：隱藏的更新操作的效能指標（例如，隱藏的更新操作的計數值、圖6中所述的隱藏的更新現用訊號RFR_H）或隱藏的更新操作及有規律的更新操作兩者的效能指標（例如，隱藏的更新操作及有規律的更新操作的計數值、圖6中所述的更新現用訊號RFR_en的計數值），但本發明概念並非僅限於此。舉例而言，更新控制器160可基於所述實行計數來產生更新資訊RFR_inf。此外，更新控制器160可在產生內部旗標或更新控制器160接收到來自記憶體控制器50的請求時將更新資訊RFR_inf提供至記憶體控制器50。因此，記憶體控制器50可高效地控制包括多個揮發性記憶體的記憶體元件100的更新操作。

圖2是說明根據本發明概念某些示例性實施例的圖1所示記憶體元件的方塊圖。參考圖2，記憶體元件100包括命令解碼器110、位址鎖存器120、記憶體胞元陣列130、感測放大器131、行解碼器140、主動控制器150、更新控制器160、列解碼器170、資料輸入驅動器180、資料輸出驅動器190、及多用途暫存器195。

命令解碼器110藉由命令墊CMD而接收各種命令。命令解碼器110將命令提供至包括行解碼器140、主動控制器150、更新控制器160等的電路區塊。

位址鎖存器120藉由位址墊ADDR而接收欲存取的記憶體胞元的位址。在其中將資料儲存於記憶體胞元中或自記憶體胞元讀取資料的情形中，可藉由位址鎖存器120、行解碼器140、主動控制器150、更新控制器160、及列解碼器170而將用於選擇記憶體胞元的位址ADDR提供至記憶體胞元陣列130。

可藉由感測放大器131而將儲存於記憶體胞元陣列130中的資料提供至資料輸出驅動器190。作為另外一種選擇，可藉由感測放大器131而將自資料輸入驅動器180接收的資料儲存於記憶體胞元陣列130的與給定位址對應的區域中。可將記憶體胞元陣列130的與欲輸入/輸出的資料相關聯的記憶體胞元的位址ADDR提供至行解碼器140及列解碼器170。

記憶體胞元陣列130可包括例如多個庫。所述庫中的每一者可包括多個記憶體陣列片（mat）。所述記憶體陣列片中的每一者可包括多個記憶體胞元。在某些示例性實施例中，可為每一庫提供主動控制器150及更新控制器160以控制每一庫。將參考圖5來闡述此配置。

主動控制器150基於分別自位址鎖存器120及命令解碼器110提供的位址ADDR及命令CMD而為寫入操作或讀取操作產生現用位址及現用訊號，且主動控制器150將所述現用位址及現用訊號提供至列解碼器170。

更新控制器160可藉由列解碼器170及將列解碼器170連接至記憶體胞元陣列100中的記憶體胞元的字元線而連接至所述記憶體胞元。更新控制器160可用以控制在記憶體元件100對記憶體元件100中的記憶體胞元的第二部分執行有效操作（例如，寫入操作或讀取操作）的同時對記憶體胞元的第一部分執行的第一更新操作。所述第一更新操作可為隱藏的更新操作。可因應於接收到來自記憶體控制器50的更新命令而執行第二更新操作，且所述第二更新操作可為有規律的更新操作。此外，如在圖13中所述，記憶體元件100可因應於來自記憶體控制器50的更新命令而執行用於特殊用途的更新操作。

如在主動控制器150中一樣，根據本發明概念某些示例性實施例的更新控制器160產生現用位址及現用訊號，並將所述現用位址與隱藏的更新位址進行比較。更新控制器160基於比較值來產生隱藏的更新現用訊號，並將所述隱藏的更新現用訊號提供至列解碼器170。更新控制器160可基於所述現用訊號來產生隱藏的更新位址。更新控制器160產生將對其執行有規律的更新或隱藏的更新的列位址，並將所述列位址提供至列解碼器170。此外，更新控制器160藉由對有規律的更新實行頻率及隱藏的更新實行頻率進行計數而產生實行計數，並基於所述實行計數來產生更新資訊RFR_inf。更新控制器160可將更新資訊RFF_inf提供至多用途暫存器195。舉例而言，更新資訊RFR_inf可包括實行計數、隱藏的更新實行計數、或更新結束旗標。將參考圖7、圖8、及圖10來闡述實行計數、隱藏的更新實行計數、及更新結束旗標。

列解碼器170基於現用位址、現用訊號、更新現用訊號、更新位址等以及與主動控制器150及更新控制器160一起來控制記憶體胞元陣列130的操作。資料輸入驅動器180可藉由資料墊DATA來接收資料，且可將所接收資料提供至感測放大器131。資料輸出驅動器190可藉由資料墊DATA而輸出自記憶體胞元陣列130讀取的資料。儘管在圖2中未說明，但資料輸入驅動器180可在接收到資料時藉由資料選通墊（例如，DQS）來接收資料選通訊號。此外，資料輸出驅動器190可在輸出資料時藉由資料選通墊而輸出資料選通訊號。

多用途暫存器195可儲存關於在記憶體元件100中執行的操作的資訊。多用途暫存器195可儲存例如自更新控制器160提供的更新資訊RFR_inf。此外，在電子元件工程設計聯合委員會標準中所界定的多用途暫存器（multi-purpose register，MPR）讀取模式中，可藉由資料輸出驅動器190而將儲存於多用途暫存器195中的更新資訊RFR_inf提供至記憶體控制器50。

可藉由經由命令墊CMD及命令解碼器110自記憶體控制器50接收的重設命令來提供重設訊號。可根據記憶體控制器50的請求而隨機地重設儲存於多用途暫存器195中的更新資訊RFR_inf及值。作為另外一種選擇，可週期性地自記憶體控制器50接收上述重設命令。亦即，可在每一參考時間根據自記憶體控制器50接收的重設命令而週期性地重設儲存於多用途暫存器195中的更新資訊RFR_inf及值。

在其中記憶體元件100為動態隨機存取記憶體元件的情形中，記憶體元件100與時脈同步地運作。為此，在記憶體元件100中可更包括包含時脈緩衝器、延遲鎖定回路電路、工作時間校正電路（duty correction circuit）等的組件。此種組件與本發明概念的示例性實施例不相關聯，且因此不再對其予以贅述。

圖3是說明根據本發明概念某些示例性實施例的圖2所示記憶體元件的操作的流程圖。將參考圖1及圖2來對圖3進行闡述。參考圖3，記憶體元件100可產生更新資訊RFR_inf，並可將所產生的更新資訊RFR_inf提供至記憶體控制器50。

在操作S110中，記憶體元件100執行更新操作。如上所述，記憶體元件100可因應於記憶體控制器50的更新命令而執行有規律的更新操作。此外，記憶體元件100除有規律的更新操作外亦可執行隱藏的更新操作。

在操作S120中，記憶體元件100藉由對有規律的更新實行頻率及隱藏的更新實行頻率進行計數而產生實行計數，並基於所述實行計數來產生更新資訊RFR_inf。更新資訊RFF_inf可儲存於多用途暫存器195中。如上所述，更新資訊RFR_inf可包括實行計數、隱藏的更新實行計數、或更新結束旗標。

在操作S130中，記憶體元件100判斷記憶體控制器50是否對更新資訊RFR_inf發出請求。若記憶體控制器50未對更新資訊RFR_inf發出請求（否），則記憶體元件100再次執行操作S130。然而，在此種情形中，記憶體元件100可另外執行隱藏的更新操作或有規律的更新操作，且可刷新更新資訊RFR_inf。經刷新更新資訊RFF_inf再次儲存於多用途暫存器195中。若記憶體控制器50對更新資訊RFR_inf發出請求（是），則記憶體元件100執行操作S140，並將更新資訊RFR_inf發送至記憶體控制器50。

在操作S140中，記憶體元件100將更新資訊RFR_inf提供至記憶體控制器50。記憶體元件100基於記憶體控制器50的請求及儲存多用途暫存器195中所包含的更新資訊RFR_inf的暫存器的位址而將儲存於多用途暫存器195中的更新資訊RFR_inf提供至記憶體控制器50。然而，記憶體元件100可基於更新資訊RFR_inf的特性而被配置成省略操作S130或執行操作S140。舉例而言，在產生更新資訊RFR_inf中所包含的更新結束旗標之後無需請求便可將更新資訊RFR_inf中所包含的更新結束旗標提供至記憶體控制器50。此是為了藉由即使在其中記憶體控制器50的請求不存在的情形中仍將更新結束旗標提供至記憶體控制器50而限制及/或防止在參考時間的其餘部份內執行額外的更新操作。因此，可限制及/或防止記憶體元件100的功耗且限制及/或防止不必要地產生命令。此僅為實例，且記憶體元件100可被配置成使得僅因應於記憶體控制器50的請求而將更新結束旗標提供至記憶體控制器50。

如上所述，記憶體元件100可重設更新資訊RFR_inf及多用途暫存器195。原因是儲存於多用途暫存器195中的更新資訊RFR_inf僅在對應的參考時間內有效。

圖4是用於闡述隱藏的更新操作的圖式。將參考圖1來對圖4進行闡述。如上所述，記憶體胞元陣列130可包括多個庫。在圖4中說明第一庫Bank0作為實例。第一庫Bank0可包括第一記憶體陣列片MAT0至第（n+1）記憶體陣列片MATn以及第一感測放大器陣列SA0至第（n+1）感測放大器陣列SAn。第一感測放大器陣列SA0至第（n+1）感測放大器陣列SAn可構成感測放大器131。第一庫Bank0的隱藏的更新操作可應用於其餘庫。

第一記憶體陣列片MAT0至第（n+1）記憶體陣列片MATn中的每一者可包括多個字元線。在每一記憶體陣列片中，藉由列位址來選擇字元線。字元線中的每一者與多個記憶體胞元MC（例如，DRAM記憶體胞元）連接。此外，鄰近感測放大器感測連接至一個字元線的記憶體胞元中所儲存的資料。

一般資料感測操作如下。舉例而言，第一感測放大器陣列SA0的第一感測放大器（圖中未說明）感測連接至第二記憶體陣列片MAT1的第一字元線WL1_0的記憶體胞元中連接至第一位元線BL0的記憶體胞元的資料。然而，為將自所選擇記憶體胞元讀取的資料的電壓與參考電壓進行比較，第一感測放大器陣列SA0的第一感測放大器接收第一記憶體陣列片MAT0的第一位元線BL0的預充電電壓。此外，第二感測放大器陣列SA1的第一感測放大器（圖中未說明）感測連接至第二記憶體陣列片MAT1的第一字元線WL1_0的記憶體胞元中連接至第二位元線BL1的記憶體胞元的資料。根據記憶體胞元陣列的結構來選擇用於感測資料的感測放大器。

下文，將闡述隱藏的更新操作。假設記憶體元件100對連接至第一位元線BL0及第二記憶體陣列片MAT1的第一字元線WL1_0的記憶體胞元（以下被稱為「第二記憶體陣列片MAT1的第一記憶體胞元」）執行讀取操作。一般而言，為提高讀取速度或寫入速度，以雙倍資料速率（double data rate，DDR）方式被驅動的記憶體元件100藉由預取資料而同時讀取或寫入各資料片。亦即，在其中記憶體元件100為以雙倍資料速率3（double data rate 3，DDR3）方式運作的記憶體元件的情形中，記憶體元件100對八個位元（2³ ）執行預取操作。舉例而言，記憶體元件100對連接至第二位元線BL2至第八位元線BL7以及第二記憶體陣列片MAT1的第一字元線WL1_0的記憶體胞元（以下被稱為「第二記憶體陣列片MAT1的第二記憶體胞元至第八記憶體胞元」）執行讀取操作。在此種情形中，鄰近第二記憶體陣列片MAT1的第一感測放大器陣列SA0及第二感測放大器陣列SA1感測各資料片。

假設記憶體元件100對第一記憶體陣列片MAT0或第三記憶體陣列片MAT2的第一字元線WL_0或WL2_0執行更新操作，並且與上述讀取操作一起。一般而言，對連接至所選擇字元線的所有記憶體胞元執行更新操作。亦即，對連接至第一記憶體陣列片MAT0的第一字元線WL0_0的所有記憶體胞元（以下被稱為第一記憶體陣列片MAT0的第一記憶體胞元至第（n+1）記憶體胞元）或連接至第三記憶體陣列片MAT2的第一字元線WL2_0的所有記憶體胞元（以下被稱為第三記憶體陣列片MAT2的第一記憶體胞元至第（n+1）記憶體胞元）執行更新操作。

為執行更新操作，第一感測放大器陣列SA0的第一感測放大器（圖中未說明）感測第一記憶體陣列片MAT0的第一記憶體胞元的資料。此外，為執行讀取操作，第一感測放大器陣列SA0的第一感測放大器（圖中未說明）感測第二記憶體陣列片MAT1的第一記憶體胞元的資料。如上所述，感測放大器可接收記憶體胞元的資料及參考電壓以執行感測操作。在此種情形中，由於對應的感測放大器接收兩個資料片，因此對應的感測放大器無法將資料與參考電壓進行比較。

此問題亦會在第二感測放大器陣列SA1的第二感測放大器（圖中未說明）處出現。亦即，第二感測放大器陣列SA1的第二感測放大器接收第二記憶體陣列片MAT1的第二記憶體胞元的資料及第三記憶體陣列片MAT2的第二記憶體胞元的資料作為輸入。因此，對應的感測放大器無法將資料與參考電壓進行比較。此問題亦會在第二記憶體陣列片MAT1的第三記憶體胞元至第八記憶體胞元處出現。

因此，對不與欲根據寫入操作或讀取操作而存取的記憶體陣列片鄰近的記憶體陣列片執行隱藏的更新操作。舉例而言，可在對記憶體胞元MC的第二部分執行有效操作（例如，寫入操作或讀取操作）的同時對記憶體胞元MC的第一部分執行隱藏的更新操作。記憶體胞元MC的第一部分及第二部分可分別位於不彼此鄰近的記憶體陣列片中。舉例而言，在上述實例中，可對第四記憶體陣列片MAT3至第（n+1）記憶體陣列片MATn執行隱藏的更新操作。在此種情形中，用於輸入或輸出根據寫入操作或讀取操作而存取的資料的資料線可被控制成使得對其執行隱藏的更新操作的記憶體陣列片不連接至所述資料線。將參考圖6來闡述為隱藏的更新操作產生位址的更新控制器的操作及配置。

圖5是說明根據本發明概念某些示例性實施例的包括多個庫的圖2所示記憶體胞元陣列的方塊圖。參考圖5，可為每一庫提供圖1所示行解碼器140、主動控制器150、更新控制器160、及列解碼器170，以在記憶體胞元陣列130及感測放大器131上獨立地運作，記憶體胞元陣列130、感測放大器131、行解碼器140、主動控制器150、更新控制器160、及列解碼器170中的每一者被劃分成分別對應於「n」個庫。

亦即，記憶體胞元陣列130可包括第一記憶體胞元陣列130_1至第n記憶體胞元陣列130_n，感測放大器131可包括第一感測放大器131_1至第n感測放大器131_n，且行解碼器140可包括第一行解碼器140_1至第n行解碼器140_n。主動控制器150可包括第一主動控制器150_1至第n主動控制器150_n，更新控制器160可包括第一更新控制器160_1至第n更新控制器160_n，且列解碼器170可包括第一列解碼器170_1至第n列解碼器170_n。

第一更新控制器160_1至第n更新控制器160_n中的每一者可對第一庫Bank1至第n庫Bankn中的每一者執行隱藏的更新操作。此處，如參考圖4所述，在其中現用位址與一個庫中的更新位址衝突的情形中，第一更新控制器160_1至第n更新控制器160_n可被配置成並非對所有第一庫Bank1至第n庫Bankn執行隱藏的更新操作。作為另外一種選擇，在其中現用位址與庫中的更新位址衝突的情形中，第一更新控制器160_1至第n更新控制器160_n可被配置成對除對應的庫外的其中不發生位址衝突的其餘庫執行隱藏的更新操作。除參考圖5所述者外的對第一庫Bank1至第n庫Bankn中的每一者的上述組件的其餘操作相同於參考圖1至圖5所述者，且因此不再對其予以贅述。

圖6是說明根據本發明概念某些示例性實施例的在圖3中所說明的更新控制器的方塊圖。參考圖6，更新控制器160可包括更新位址產生器161、位址比較器162、邏輯閘（例如，或閘）、及更新資訊產生器163。如參考圖4所述，更新控制器160判斷現用位址與更新位址是否彼此衝突，並基於所述判斷結果來產生用於執行隱藏的更新操作的訊號。此外，更新控制器160對有規律的更新實行頻率及隱藏的更新實行頻率進行計數，並基於所述計數結果來產生更新資訊。以下闡述其中邏輯閘為或閘的實例，但本發明概念並非僅限於此。

更新位址產生器161產生將對其執行更新操作的列位址。一般而言，對列位址依序執行更新操作。在此種情形中，更新位址產生器161可包括例如計數器。更新位址產生器161產生更新位址ADD_rfr（亦被稱為隱藏的更新位址），並將更新位址ADD_rfr提供至位址比較器162（①）。

根據寫入命令或讀取命令而對位址比較器162提供現用訊號ACT及現用位址ADD_act。位址比較器162判斷現用位址ADD_act是否與更新位址ADD_rfr衝突，並基於更新位址ADD_rfr與現用位址ADD_act的判斷結果來產生隱藏的更新現用訊號RFR_H（②）。

邏輯或藉由對隱藏的更新現用訊號RFR_H及有規律的更新現用訊號RFR執行或運算而產生更新現用訊號RFR_en（③）。

將更新現用訊號RFR_en饋送返回至位址比較器162，以使得將在操作①中產生的更新位址ADD_rfr提供至列解碼器170（④）。此外，將更新現用訊號RFR_en饋送返回至位址比較器162，以使得位址比較器162刷新更新位址ADD_rfr。之後，圖2所示列解碼器170對更新位址ADD_rfr進行解碼，並因應於更新現用訊號RFR_en而對記憶體胞元陣列130的與所解碼更新位址對應的記憶體胞元執行更新操作。

更新資訊產生器163因應於更新現用訊號RFR_en而產生更新資訊RFR_inf。更新資訊產生器163可使用隱藏的更新訊號RFR_H來產生更新資訊RFR_inf，乃因或閘可基於有規律的更新訊號RFR與隱藏的更新訊號RFR_H之間的比較結果來產生更新現用訊號RFR_en。更新資訊產生器163亦可在每一參考時間藉由自記憶體控制器50提供的重設訊號RST而隨機地或週期性地進行重設。將參考圖7、圖8、及圖10來闡述更新資訊產生器163的示例性配置。

圖7及圖8是說明根據本發明概念某些示例性實施例的在圖6中所說明的更新資訊產生器的方塊圖。將參考圖6來對圖7及圖8進行闡述。

參考圖7，更新資訊產生器163a可包括振盪器164及更新計數器165a。圖7所示更新資訊產生器163a可產生實行計數或隱藏的更新實行計數。

振盪器164在每一有規律的更新實行週期tREFI將遞增計數訊號（count-up signal）提供至更新計數器165a。舉例而言，可自記憶體控制器50提供有規律的更新實行週期tREFI。

對更新計數器165a提供遞增計數訊號及更新現用訊號RFR_en。更新計數器165a因應於遞增計數訊號而增大計數值，並因應於更新現用訊號RFR_en而減小計數值。更新計數器165a輸出所產生的計數值作為更新資訊RFR_inf。將參考圖9來闡述更新資訊RFR_inf隨著時間而發生的改變。計數值意指隱藏的更新操作被執行的次數，且被稱為「隱藏的更新實行計數」。記憶體控制器50可基於更新資訊RFR_inf來計算欲在參考時間的其餘部份內執行的更新操作的次數。

此外，更新計數器165a可藉由對更新現用訊號RFR_en進行計數而產生實行計數。亦即，更新資訊RFR_inf可包括隱藏的更新實行計數及實行計數。

參考圖8，更新資訊產生器163b可包括更新計數器165b。如參考圖7所述，圖8所示更新計數器165b可藉由對更新現用訊號RFR_en進行計數而產生實行計數。在此種情形中，更新資訊RFR_inf可包括實行計數。

由圖7或圖8所示更新資訊產生器163a或163b產生的更新資訊RFR_inf可儲存於多用途暫存器195中。可因記憶體控制器50的請求而將儲存於多用途暫存器195中的更新資訊RFR_inf提供至記憶體控制器50。圖7及圖8所示更新計數器165a及165b可藉由重設訊號RST來重設。

圖9是用於闡述圖7及圖8所示更新資訊產生器的操作的時序圖。將參考圖2、圖7、及圖8來對圖9進行闡述。圖1所示記憶體元件100可包括圖7及圖8所示更新資訊產生器163a及163b中的至少一者。參考圖9，圖7或圖8所示更新資訊產生器163a或163b可基於隱藏的更新操作的效能指標及/或隱藏的更新操作及有規律的更新操作兩者的效能指標來刷新更新資訊RFR_inf。以此種方式，無論是否完全執行隱藏的更新操作或有規律的更新操作，更新資訊產生器163a或163b均可刷新更新資訊RFR_inf。無論是否刷新更新資訊RFR_inf，更新資訊RFF_inf均可儲存於多用途暫存器195中。下文，不再對其予以贅述。如參考圖1所述，下文，「N」個有規律的更新實行週期（N × tREFI）被界定為「參考時間」。所述參考時間是由介於t0與t7之間的時間週期來界定。新的參考時間在時間點t7之後開始。

在圖9所示實例中，記憶體元件100在每一有規律的更新實行週期tREFI自記憶體控制器50接收更新命令REF。多個有規律的更新實行週期tREFI中的每一者包括更新實行週期tRFC。更新實行時間tRFC為記憶體元件100執行有規律的更新操作所需要的最少時間。在更新實行時間tRFC期間，記憶體元件100不接收與例如讀取操作或寫入操作等現用操作相關聯的命令。因此，在更新實行時間tRFC期間，對記憶體元件100提供不選訊號DES以使得僅執行更新操作。圖7或圖8所示更新資訊產生器163a或163b如下運作。

在t0處，記憶體元件100接收更新命令REF。之後，記憶體元件100執行有規律的更新操作。對於圖7所示更新資訊產生器163a，更新計數器165a因應於更新現用訊號RFR_en而產生遞減計數（down count）。此外，更新計數器165在有規律的更新實行週期tREFI開始時自振盪器164接收遞增計數（up count）。因此，更新計數器165a輸出計數「0」作為更新資訊RFR_inf。在此種情形中，由於正執行有規律的更新操作，因此不執行隱藏的更新操作。

對於圖8所示更新資訊產生器163b而言，更新計數器165b接收更新現用訊號REF_en以輸出計數「1」作為更新資訊RFR_inf。

在t1處，記憶體元件100接收例如寫入命令或讀取命令等有效命令Valid。儘管在圖9中未說明，但記憶體元件100接收與有效命令相關聯的位址資訊。記憶體元件100對所接收位址執行與有效命令對應的現用操作。假設所接收位址與更新位址彼此不衝突。在此種假設條件下，產生隱藏的更新現用訊號RFR_H。在此種情形中，圖7所示更新資訊產生器163a的更新計數器165因應於更新現用訊號RFR_en而產生遞減計數。亦即，更新計數器165a輸出計數「-1」作為更新資訊RFR_inf。

對於圖8所示更新資訊產生器163b，更新計數器165b接收更新現用訊號REF_en以輸出計數「2」作為更新資訊RFR_inf。

因此，在自t0至t1的參考時間期間，更新控制器160的圖7所示更新資訊產生器163a可基於隱藏的更新操作的效能指標（例如在有規律的更新實行週期tREF1於t0處開始之後在t1處接收更新現用訊號RFR_en）來產生更新資訊。在其他示例性實施例中，更新資訊產生器163可基於指示隱藏的更新操作已被執行的不同效能指標（例如隱藏的更新現用訊號RFR_H的值（例如，假若RFR_H等於1））來產生更新資訊。

相似地，在自t0至t1的參考時間期間，更新控制器160的圖8所示更新資訊產生器163b可基於隱藏的更新操作及有規律的更新操作的效能指標來產生更新資訊。舉例而言，更新資訊產生器163b可基於使用更新現用訊號RFR_en來判定隱藏的更新操作或有規律的更新操作已被執行來產生更新資訊。然而，此項技術中具有通常知識者將理解，圖6所示更新產生器163可使用隱藏的更新操作及有規律的更新操作的不同效能指標來產生更新資訊RFR_inf。舉例而言，圖6所示更新產生器163可基於以下來交替地產生更新資訊RFR_inf：偵測到更新命令REF或不選訊號DES作為有規律的更新操作的效能指標，以及偵測到指示隱藏的更新操作已被執行的隱藏的更新現用訊號RFR_H的值（例如，假若RFR_H = 1）。

在t2處，記憶體元件100接收包括寫入命令或讀取命令的有效命令Valid，如在t1處所述一樣。然而，在此種情形中，由於所接收位址與更新位址彼此衝突，因此可不產生隱藏的更新現用訊號RFR_H（例如，RFR_H等於‘0’）。因此，圖7所示更新資訊產生器163a的更新計數器165a維持前一計數「-1」而不刷新所述計數。更新資訊產生器163a在t3之前重複多個有規律的更新實行週期tREFI的操作。圖8所示更新資訊產生器163b的更新計數器165b維持前一計數「2」而不刷新所述計數。換言之，由於在t2處不執行有規律的更新資訊或隱藏的更新資訊，因此不提供指示效能為有規律的更新資訊或隱藏的更新資訊的效能指標。

在t3處，基於前一有規律的更新操作或隱藏的更新操作，在圖7中所說明的更新資訊產生器163a的更新計數器165a輸出計數「-i」作為更新資訊RFR_inf。圖8所示更新資訊產生器163b的更新計數器165b對在t3之前執行的(N-1)次有規律的更新操作及「i」次隱藏的更新操作進行計數，並輸出計數「(N-1) + i」作為更新資訊RFR_inf。

在t4處，記憶體元件100執行隱藏的更新操作。在此種情形中，在圖7中所說明的更新資訊產生器163a的更新計數器165輸出計數「-(i + 1)」作為更新資訊RFR_inf。在圖8中所說明的更新資訊產生器163b的更新計數器165b輸出計數「(N-1) + i + 1」作為更新資訊RFR_inf。

在t5處，圖7所示更新計數器165a或圖8所示更新計數器165b執行與在t3處執行的操作相同的操作。亦即，圖7所示更新計數器165a輸出「-(i + 1)」，且圖8所示更新計數器165b輸出「(N + i + 1)」。在t6處，圖7所示更新計數器165a或圖8所示更新計數器165b執行與在t4處執行的操作相同的操作。因此，圖7所示更新計數器165a輸出「-(i + 2)」，且圖8所示更新計數器165b輸出「(N) + i + 2」。記憶體控制器50可對來自記憶體元件100的更新資訊RFR_inf發出請求，且記憶體元件100可因應於所述請求而對記憶體控制器50提供每一時間點的更新資訊RFR_inf。可對記憶體控制器50提供關於包括有規律的更新實行頻率及隱藏的更新實行頻率的更新實行頻率或每一時間點的隱藏的更新實行頻率的資訊，且記憶體控制器50可基於所接收資訊來控制記憶體元件100的更新命令。將參考圖12及圖13來闡述記憶體控制器50的更新命令控制方法。

在t7處，記憶體元件100開始與新的參考時間相關聯的更新操作。舉例而言，如上所述，記憶體元件100可在每一參考時間接收重設命令以及更新命令REF。可藉由重設訊號而將儲存於多用途暫存器195中的更新資訊RFR_inf及值週期性地重設至初始值或基礎值（例如，RFR_inf = 0）。舉例而言，若與參考時間對應的時間間隔結束，則可藉由命令解碼器110而將重設訊號自記憶體控制器50及/或主機10提供至更新控制器160。可在圖7所示更新資訊產生器163a或圖8所示更新資訊產生器163b產生更新資訊RFR_inf之前執行重設操作。原因是更新資訊產生器163a/163b因應於與新的參考時間相關聯的第一更新命令REF而新產生重設更新資訊RFR_inf。如上所述，可藉由經由命令墊CMD及命令解碼器110接收的命令來提供重設訊號。此僅為實例。如上所述，可在新的參考時間開始時的時間點t7之前藉由記憶體控制器50的命令來提供重設訊號。在新的參考時間期間，圖7所示更新資訊產生器163a及圖8所示更新資訊產生器163b可以與上述相同的方式來產生（或刷新）更新資訊RFR_inf。

參考圖1、圖6至圖9，圖6所示更新控制器160可基於揮發性記憶體元件100在參考時間期間執行隱藏的更新操作的次數來產生欲提交至記憶體控制器50的更新資訊RFR_inf。此外，更新控制器160可用以若揮發性記憶體元件100執行有規律的更新操作與隱藏的更新操作中的至少一者，則刷新更新資訊RFR_inf。舉例而言，如上所述，在時間t1、t4、及t6處，圖7所示更新資訊產生器163a及圖8所示更新資訊產生器163b可因應於正執行隱藏的更新操作而以不同方式調整更新資訊RFR_inf。此外，在時間t0、t3、及t5處，因應於正執行有規律的更新操作，圖7所示更新資訊產生器163a可維持更新資訊RFR_inf的值而圖8所示更新資訊產生器163b可調整更新資訊RFR_inf。

圖10是說明根據本發明概念某些示例性實施例的在圖6中所說明的更新資訊產生器的方塊圖。將參考圖6來對圖10進行闡述。參考圖10，更新資訊產生器163c可包括旗標產生器166。

對旗標產生器166提供更新需求計數RFR_dnd及更新現用訊號RFR_en。更新需求計數RFR_dnd意指在一個參考時間期間對圖1所示記憶體胞元陣列130的各庫中的每一者執行的更新操作的次數。舉例而言，更新需求計數RFR_dnd可對應於藉由使參考時間除以有規律的更新實行週期tREFI而獲得的值。舉例而言，對於與「N」個有規律的更新實行週期（N × tREFI）對應的參考時間而言，更新需求計數RFR_dnd可具有為「N」的值。

舉例而言，可自記憶體控制器50提供更新需求計數RFR_dnd。作為另外一種選擇，更新資訊產生器163c可更包括產生更新需求計數RFR_dnd的計數器（圖中未說明）。在此種情形中，計數器（圖中未說明）可基於參考時間及自記憶體控制器50接收的有規律的更新實行週期tREFI來產生更新需求計數RFR_dnd。

旗標產生器166藉由對更新現用訊號RFR_en進行計數而產生實行計數。旗標產生器166可輸出所述實行計數作為更新資訊RFR_inf。旗標產生器166在實行計數大於或等於更新需求計數RFR_dnd時產生更新結束旗標。旗標產生器166可輸出所述更新結束旗標作為更新資訊RFR_inf。亦即，更新結束旗標意指在參考時間內「N」次更新操作被全部執行。旗標產生器166可輸出包括更新資訊RFR_inf的實行計數。在此種情形中，更新資訊RFR_inf可包括實行計數及更新結束旗標。

如參考圖3所述，可因應於記憶體控制器50的請求或在無需記憶體控制器50的請求的情況下產生更新結束旗標，且可在給定時間內將所述更新結束旗標提供至記憶體控制器50。舉例而言，更新資訊產生器163可被配置成包括圖7所示更新資訊產生器163a、圖8所示更新資訊產生器163b、及圖10所示更新資訊產生器163c中的一者或其一或多個組合。

圖11是用於闡述圖10所示更新資訊產生器的操作的時序圖。將參考圖2及圖10來對圖11進行闡述。參考圖11，在其中隱藏的更新操作或有規律的更新操作被執行的次數大於或等於更新需求計數RFR_inf的情形中，圖10所示更新資訊產生器163c可輸出更新結束旗標作為更新資訊RFR_inf。與「N」個有規律的更新實行週期（N × tREFI）對應的參考時間、更新命令REF、有效命令Valid、有規律的更新實行週期tREFI、及更新實行時間tRFC的界定相同於參考圖9所述的界定，且因此不再對其予以贅述。

在圖11中，假設更新需求計數RFR_dnd為「N」。更新資訊產生器163c可產生實行計數。在此種情形中，更新資訊RFR_inf可包括實行計數或更新結束旗標。更新資訊產生器163c在執行隱藏的更新操作或有規律的更新操作時刷新實行計數。在某些示例性實施例中，無論是否刷新實行計數，更新資訊RFF_inf均可儲存於多用途暫存器195中。作為另外一種選擇，可不將更新結束旗標儲存於多用途暫存器195中，而是可將更新結束旗標直接提供至記憶體控制器50。

在t0處，記憶體元件100因應於更新命令REF而執行有規律的更新操作，且根據所述更新操作而對旗標產生器166提供更新現用訊號RFR_en。在此種情形中，旗標產生器166將實行計數刷新為「1」。然而，可不產生更新結束旗標。旗標產生器166輸出所述實行計數作為更新資訊RFR_inf。

在t1處，記憶體元件100執行隱藏的更新操作，且因此旗標產生器166將實行計數的值刷新為「2」。在t2處，由於記憶體元件100不執行隱藏的更新操作，因此旗標產生器166維持所述實行計數的值，即「2」。在介於t2與t3之間的時間週期期間，記憶體元件100可執行多個有規律的更新操作或多個隱藏的更新操作。在t3處，基於前一有規律的更新操作或隱藏的更新操作，更新計數器165輸出計數值「(N - 1)」作為更新資訊RFR_inf。

在t4處，記憶體元件100執行隱藏的更新操作，且因此更新資訊RFR_inf為「N」。在此種情形中，旗標產生器166產生更新結束旗標。如上所述，可因應於記憶體控制器50的請求或在無需記憶體控制器50的請求的情況下產生更新結束旗標，且可在給定時間內將所述更新結束旗標提供至記憶體控制器50。因應於更新結束旗標，記憶體控制器50可停止提供更新命令REF或可控制記憶體元件100的更新操作，以使得不執行隱藏的更新操作。將參考圖13來對此進行闡述。

若更新控制器160判定在參考時間期間隱藏的更新操作的計數值與有規律的更新操作的計數值之和大於或等於與更新需求RFR_dnd對應的臨限值，則更新控制器160可限制及/或防止揮發性記憶體元件100在參考時間的其餘部分期間執行額外的隱藏的更新操作或額外的有規律的更新操作。在t5處，新的有規律的更新實行週期tREFI開始。然而，由於在將更新結束旗標提供至記憶體控制器50之後不再提供更新命令REF，因此記憶體元件100可接收有效命令Valid。在t6及t7處執行的操作相同於在t5處執行的操作。因此，記憶體元件100可不執行更新操作，而是記憶體元件100可執行與有效命令Valid對應的操作。因此，可提高記憶體元件100處理資料的效率。

在參考時間的第一部份（例如，自t0至t3）期間，更新控制器160可基於隱藏的更新資訊的效能指標（例如，計數值）來產生更新資訊RFR_inf。可基於有規律的更新操作及隱藏的更新操作的效能指標（例如在參考時間的第一部份期間執行的有規律的更新操作的次數與隱藏的更新操作的次數之和）來產生更新資訊RFR_inf。

如在圖8所示t7處所述一樣，在t8處，對於新的參考時間，可對記憶體元件100提供重設訊號及更新命令REF。以下操作相同於參考介於t1至t7之間的時間週期所述的操作。

圖12是說明根據本發明概念某些示例性實施例的圖1所示電子元件的操作的流程圖。參考圖12，記憶體控制器50可基於自記憶體元件100接收的更新資訊RFR_inf來控制記憶體元件100的更新操作。

在操作S210中，更新控制器160可基於在參考時間的第一部份期間隱藏的更新操作的效能指標或隱藏的更新操作及有規律的更新操作的效能指標來產生更新資訊RFR_inf。舉例而言，對於對應的參考時間，記憶體元件100可藉由對有規律的更新實行頻率及隱藏的更新實行頻率進行計數來產生實行計數，並基於所述實行計數來產生更新資訊RFR_inf。舉例而言，如參考圖1至圖11所述，更新資訊RFR_inf可包括實行計數、隱藏的更新實行計數、或更新結束旗標。然而，本發明概念並非僅限於此。

在操作S220中，記憶體元件100因應於記憶體控制器50的請求而將更新資訊RFR_inf提供至記憶體控制器50。在操作S230中，記憶體控制器50可基於更新資訊RFR_inf來控制與參考時間的其餘部份對應的記憶體元件100的更新操作。記憶體控制器50的更新管理器56可基於更新資訊RFR_inf而在參考時間的其餘部份期間將有規律的更新操作排程所期望次數。更新管理器56可根據所述排程來控制揮發性記憶體元件100執行有規律的更新操作。執行有規律的更新操作的所期望次數可基於參考值（或更新操作目標次數）與分別在參考時間的第一部份期間執行的隱藏的更新操作及有規律的更新操作的效能指標（例如，計數值）之間的差。有規律的更新操作的所期望次數亦可基於用於特殊用途的更新操作的效能指標（例如，計數值）。更新管理器56可在更新資訊RFR_inf被刷新且被提供至記憶體控制器50時刷新所述排程。更新管理器56可控制揮發性記憶體元件以使得揮發性記憶體元件100在參考時間期間執行目標次數的更新操作，且更新操作目標次數可對應於揮發性記憶體元件100在參考時間期間執行有規律的更新操作的次數、執行隱藏的更新操作的次數、及視需要執行用於特殊用途的更新操作的次數之和。將參考圖13來對操作S230進行詳細闡述。

圖13是說明根據本發明概念某些示例性實施例的圖1所示電子元件的操作的時序圖。將參考圖1、圖2、及圖9來對圖13進行闡述。與「N」個有規律的更新實行週期（N × tREFI）對應的參考時間、更新命令REF、有效命令Valid、有規律的更新實行週期tREFI、及更新實行時間tRFC的界定相同於參考圖9所述的界定，且因此不再對其予以贅述。在圖13所示實例中，假設由於「N」次有規律的更新操作被推遲而在參考時間的最後時間點處執行記憶體元件100的更新操作。如在圖11中所述一樣，此外，假設更新需求計數RFR_dnd為「N」，且N可被視為更新操作目標次數。

在介於t0與t3之間的時間週期期間，記憶體元件100因應於有效命令Valid而執行多個隱藏的更新操作。由於執行隱藏的更新操作，因此會刷新更新資訊RFR_inf。在t4處，記憶體控制器50可將多用途暫存器讀取命令MRR提供至記憶體元件100。多用途暫存器讀取命令MRR可包括由電子元件工程設計聯合委員會標準界定的模式暫存器設定（mode register set，MRS）命令及位址命令。然而，此與本發明概念的示例性實施例無關聯，且因此可不再對其予以贅述。可藉由多用途暫存器讀取命令MRR而對記憶體控制器50提供儲存於多用途暫存器195中的更新資訊RFR_inf。此處，假設記憶體元件100在t4之前執行「M」次隱藏的更新操作。基於更新資訊RFR_inf，記憶體控制器50可判定記憶體元件100執行「M」次隱藏的更新操作。換言之，隱藏的更新操作的效能指標可包括與在參考時間的第一部份（例如，t0至t4）期間執行的隱藏的更新操作的次數對應的更新尺度（例如，計數值）。

在介於t5與t9之間的時間週期期間，記憶體控制器50可控制記憶體元件100的更新操作的排程，以使得更新操作被執行「N - M + a」次。在此種情形中，記憶體控制器50可將記憶體元件控制成隱藏的更新操作在介於t5與t9之間的時間週期期間中止。因此，記憶體控制器50可不在執行更新操作「N - M + a」次所需要的時間「(N - M + a) × tRFC」期間將有效命令Valid提供至記憶體元件100。時間「(N - M + a) × tRFC」在圖13中被說明為對應於自t5至t9的時間。

此處，「a」指代與隱藏的更新操作及有規律的更新操作不同的用於特殊用途的更新操作的次數。舉例而言，特殊用途是用於提高連接至特定字元線的記憶體胞元的資料可靠性的用途。「a」可包括「0」及自然數。亦即，在其中「a」為「0」的情形中，記憶體控制器50可將記憶體元件100控制成執行更新操作「N - M」次。作為另外一種選擇，在其中「a」為自然數的情形中，即使記憶體元件100自t0至t5執行「N」次更新操作，記憶體控制器50亦可將記憶體元件100控制成另外執行用於特殊用途的更新操作「a」次。

記憶體控制器50可基於更新資訊RFR_inf來產生更新命令。舉例而言，若記憶體元件100因應於來自記憶體控制器50的請求（例如，多用途暫存器讀取命令MRR）而在t5處將更新資訊RFR_inf發送至記憶體控制器50，則記憶體控制器50可將更新命令REF提供至記憶體元件100達(N - M)次。之後，在參考時間的其餘部份（例如，自t5至t9）期間，記憶體元件100可因應於來自記憶體控制器50的N-M個更新命令REF而執行(N - M)次有規律的更新操作。此外，為執行「a」次更新操作，記憶體控制器50可對記憶體元件100提供更新命令REF「a」次，抑或可對記憶體元件100提供與更新命令REF不同的單獨的更新命令。

換言之，對記憶體控制器50提供隱藏的更新實行頻率，且記憶體控制器50以除隱藏的更新實行頻率以外的頻率對記憶體元件100提供更新命令。此外，記憶體控制器50可將記憶體元件100控制成執行更新操作達執行用於特殊用途的更新操作的次數。藉由以上說明，記憶體控制器50可在為「M × tRFC」的時間期間將有效命令Valid提供至記憶體元件100，藉此提高命令效率。所述命令效率可被定義為記憶體元件100自記憶體控制器50所接收的命令的總數目中的有效命令Valid的數目的比率。

在t5處，若隱藏的更新操作的計數值M等於臨限值（例如，N減去「a」的值），則更新控制器160可在參考時間的其餘部份（例如，t5至t9）期間限制及/或防止揮發性記憶體元件執行額外的隱藏的更新操作。

圖14是說明根據本發明概念某些示例性實施例的圖1所示電子元件的操作的時序圖。除以下不同點之外，圖14相同於（或相似於）圖13中所論述的時序圖。

參考圖14，在t0處，記憶體元件100接收更新命令REF並執行有規律的更新操作。在時間t1及t2處，記憶體元件100因應於有效命令Valid而執行多個隱藏的更新操作。由於執行隱藏的更新操作，因此會刷新更新資訊RFR_inf。

在t3處，記憶體控制器50可將多用途暫存器讀取命令MRR提供至記憶體元件100。記憶體元件100可因應於MRR命令而將更新資訊RFR_inf提供至記憶體控制器50。基於更新資訊RFR_inf，記憶體控制器50可判定揮發性記憶體元件100在參考時間的部份t0至t3期間執行了R次有規律的更新操作及M次隱藏的更新操作。在介於t4與t8之間的時間週期期間，記憶體控制器50可控制記憶體元件100的更新操作的排程，以使得更新操作被執行「N - M - R + a」次。舉例而言，自t4至t8，記憶體控制器50可將更新命令提供至記憶體元件100達(N – M – R + a)次，且記憶體元件100可因應於更新命令而執行有規律的更新操作。此外，與在圖13中的時序圖相同，「a」指代用於特殊用途的更新操作的次數，且隱藏的更新操作可在自t4至t8的週期期間中止。

圖15是說明根據本發明概念某些示例性實施例的記憶體元件的方塊圖。參考圖15，記憶體元件200包括命令解碼器210、位址鎖存器220、記憶體胞元陣列230、感測放大器231、行解碼器240、主動控制器250、更新控制器260、列解碼器270、及資料輸入驅動器280、資料輸出驅動器290。圖15所示記憶體元件200實質上相同於圖2所示記憶體元件100，不同之處在於記憶體元件200不包括多用途暫存器195，且因此不再對其予以贅述。

圖15所示記憶體元件200包括用於將更新資訊RFR_inf提供至記憶體控制器50的RFR_inf專用墊。記憶體元件200可藉由專用墊而即時地將更新資訊RFR_inf提供至記憶體控制器50。在此種情形中，記憶體控制器50可包括用於儲存更新資訊RFR_inf的暫存器。

圖16是說明根據本發明概念某些示例性實施例的記憶體元件所應用於的堆疊記憶體元件的方塊圖。參考圖16，堆疊記憶體元件1000可包括第一記憶體元件1100及第二記憶體元件1200、邏輯晶粒1300、以及焊料球1400。堆疊記憶體元件的數目並非僅限於在圖16中所說明的數目。

第一記憶體元件1100及第二記憶體元件1200中的每一者可包括參考圖1至圖15所述的記憶體元件100/200。因此，第一記憶體元件1100及第二記憶體元件1200可分別包括更新控制器1160及1260。第一記憶體元件1100及第二記憶體元件1120可基於參考圖1至圖15所述的記憶體元件100及200中的任一者來實施。更新控制器1160及1260中的每一者可包括參考圖1至圖15所述的更新控制器160/260中的任一者。第一記憶體元件1100與第二記憶體元件1200可矽穿孔（through silicon via，TSV）而連接至彼此。此外，第一記憶體元件1100及第二記憶體元件1200可藉由矽穿孔而連接至邏輯晶粒1300。

邏輯晶粒1300可包括暫存器1360。儘管未說明，但邏輯晶粒1300可更包括在圖1中所述的記憶體控制器50。暫存器1360可儲存自藉由矽穿孔而連接至彼此的第一記憶體元件1100及第二記憶體元件1200中的每一者提供的更新資訊。此外，因應於主機的請求，邏輯晶粒1300可藉由輸入/輸出墊（圖中未說明）及一（多個）焊料球1400而對主機提供儲存於暫存器1360中的更新資訊。藉由上述配置，可藉由一個命令而對主機提供關於第一記憶體元件及第二記憶體元件的更新資訊，藉此提高管理更新資訊的效率。

在圖15中說明藉由矽穿孔而堆疊的記憶體元件的結構作為堆疊記憶體元件1000的實例。然而，本發明概念並非僅限於此。容易理解，圖15所示實例適用於包括堆疊式封裝（package on package，PoP）以及矽穿孔在內的所有可堆疊記憶體形式。

圖17及圖18是說明根據本發明概念某些示例性實施例的記憶體模組的圖式。

在圖17中所說明的記憶體模組2000及圖18中所說明的記憶體模組3000具有雙直插記憶體模組（DIMM）結構。記憶體模組2000及3000中的每一者可包括參考圖1至圖15所述的多個記憶體元件100或多個記憶體元件200或者參考圖16所述的堆疊記憶體元件1000。然而，為易於說明，將闡述所述多個記憶體元件中的第一記憶體元件及第二記憶體元件作為實例。記憶體模組2000及3000可包括位於命令/位址（command/address，CA）訊號的傳輸線上的終端電阻器T。

在圖17中說明具有已註冊雙直插記憶體模組形式的A型記憶體模組2000。A型記憶體模組2000可包括第一記憶體元件2100及第二記憶體元件2200、命令/位址暫存器2300、以及更新資訊傳輸線2400。第一記憶體元件2100及第二記憶體元件2200與命令/位址暫存器2300連接。為減小主機的輸出部的負載，命令/位址暫存器2300可起到對欲自主機（及/或記憶體控制器）發送至第一記憶體元件2100及第二記憶體元件2200的時脈或位址進行緩衝的作用。

在已註冊雙直插記憶體模組結構中，在其中記憶體控制器存取第一記憶體元件2100及第二記憶體元件2200的情形中，記憶體控制器可藉由獨立傳輸線DQ_G而直接與第一記憶體元件2100及第二記憶體元件2200中的每一者交換資料。相比之下，記憶體控制器可藉由命令/位址暫存器2300而將位址或命令提供至第一記憶體元件2100及第二記憶體元件2200中的每一者。

命令/位址暫存器2300可儲存自藉由更新資訊傳輸線2400而連接的第一記憶體元件2100及第二記憶體元件2200中的每一者提供的更新資訊。此外，因應於主機的請求，命令/位址暫存器2300藉由命令/位址傳輸線CA而將所儲存的更新資訊提供至記憶體控制器。在某些示例性實施例中，命令/位址傳輸線CA可為雙向的。藉由上述配置，可藉由一個命令而對記憶體控制器提供關於第一記憶體元件2100及第二記憶體元件2200的更新資訊，藉此使得容易地管理更新資訊。記憶體控制器可將自第一記憶體元件2100及第二記憶體元件2200擷取的更新資訊及資料提供至主機。記憶體控制器可因應於來自主機的請求而將位址或命令提供至第一記憶體元件2100及第二記憶體元件2200。作為另外一種選擇，記憶體控制器可為主機的一部分。

在圖18中說明具有負載減小雙直插記憶體模組形式的B型記憶體模組3000。B型記憶體模組3000可包括第一記憶體元件3100及第二記憶體元件3200、記憶體緩衝器3300、以及傳輸線3400。第一記憶體元件3100及第二記憶體元件3200藉由傳輸線3400與記憶體緩衝器3400連接。記憶體緩衝器3300起到減小記憶體控制器的輸出部的負載的作用。

在負載減小雙直插記憶體模組結構中，在其中記憶體控制器存取第一記憶體元件3100及第二記憶體元件3200的情形中，記憶體控制器藉由記憶體緩衝器3300及傳輸線3400而間接地與第一記憶體元件3100及第二記憶體元件3200交換資料、命令、及位址。

記憶體緩衝器3300可儲存自藉由傳輸線3400而連接的第一記憶體元件3100及第二記憶體元件3200中的每一者提供的更新資訊。此外，因應於主機（及/或記憶體控制器）的請求，記憶體緩衝器3300藉由資料傳輸線DATA而將所儲存的更新資訊提供至主機。藉由上述配置，可藉由一個命令而對記憶體控制器提供關於第一記憶體元件3100及第二記憶體元件3200的更新資訊，藉此使得容易地管理更新資訊。如上所述，可藉由自記憶體控制器提供的重設命令而隨機地或週期性地重設更新資訊RFR_inf、儲存於圖17所示命令/位址暫存器2300中的值、以及儲存於圖18所示記憶體緩衝器3300中的值。記憶體控制器可將自第一記憶體元件3100及第二記憶體元件3200擷取的更新資訊及資料提供至主機。記憶體控制器可因應於來自主機的請求而將位址或命令提供至第一記憶體元件3100及第二記憶體元件3200。作為另外一種選擇，記憶體控制器可為主機的一部分。

圖19是說明根據本發明概念某些示例性實施例的記憶體元件或記憶體模組所應用於的使用者系統的方塊圖。使用者系統4000可包括影像處理單元4100、無線收發器單元4200、音訊處理單元4300、影像檔案產生單元4400、記憶體4500、使用者介面4600、及控制器4700。

影像處理單元4100可包括影像感測器4120、影像處理器4130、及顯示器單元4140。影像處理單元4100可連接至透鏡4110。無線收發器單元4200包括天線4210、收發器4220、及調變器/解調器（數據機）4230。音訊處理單元4300包括音訊處理器4310、麥克風4320、及揚聲器4330。

記憶體4500可以記憶體模組（雙直插記憶體模組）、記憶卡（多媒體卡（multimedia card，MMC）、嵌式多媒體卡（embedded MMC，eMMC）、安全數位（secure digital，SD）卡、微型安全數位卡等）等來實作。控制器4700可以驅動應用程式、作業系統等的系統晶片來實作。控制器4700可包括影像處理器4130或數據機4230。

記憶體4500可以參考圖1至圖15所述的包括更新控制器160或260的記憶體元件100或200來實作。作為另外一種選擇，記憶體4500可以參考圖16所述的堆疊記憶體元件1000或參考圖17或圖18所述的記憶體模組2000或3000來實作。在此種情形中，由於記憶體4500將更新資訊提供至控制器4700，因此控制器4700可高效地控制更新命令。控制器4700可包括圖1中的記憶體控制器50。

根據本發明概念的某些示例性實施例，可限制及/或防止不必要地執行更新操作以及不必要地產生更新命令。此可意指對更新操作進行控制的效率提高。換言之，可提高揮發性記憶體及記憶體模組的資料處理效率。

在某些示例性實施例中，在其中記憶體控制器是主機的一部分的情形中，主機可包括用於儲存與記憶體控制器相關的功能的記憶體（圖中未示出），以使得當主機實行記憶體的指令時，主機的處理器電路或者一或多個處理器被配置成用於執行記憶體控制器的功能的專用處理器電路或一（多個）處理器。因此，在示例性實施例中，記憶體控制器（及/或在記憶體控制器是主機的一部分時為主機）可藉由提高對更新操作進行控制的效率來改善記憶體元件的功能。

儘管已具體示出及闡述了某些示例性實施例，但此項技術中具有通常知識者應理解，在不背離申請專利範圍的精神及範圍的條件下，可作出形式及細節上的變化。

1‧‧‧電子元件
10‧‧‧主機
50‧‧‧記憶體控制器
52‧‧‧主機介面
54‧‧‧記憶體介面
56‧‧‧更新管理器
58‧‧‧錯誤校正電路
100‧‧‧記憶體元件/揮發性記憶體元件
110、210‧‧‧命令解碼器
120、220‧‧‧位址鎖存器
130、230‧‧‧記憶體胞元陣列
130_1‧‧‧第一記憶體胞元陣列
130_2‧‧‧第二記憶體胞元陣列
130_n-1‧‧‧第n-1記憶體胞元陣列
130_n‧‧‧第n記憶體胞元陣列
131、231‧‧‧感測放大器
131_1‧‧‧第一感測放大器
131_2‧‧‧第二感測放大器
131_n-1‧‧‧第n-1感測放大器
131_n‧‧‧第n感測放大器
140、240‧‧‧行解碼器
140_1‧‧‧第一行解碼器
140_2‧‧‧第二行解碼器
140_n-1‧‧‧第n-1行解碼器
140_n‧‧‧第n行解碼器
150、250‧‧‧主動控制器
150_1‧‧‧第一主動控制器
150_2‧‧‧第二主動控制器
150_n-1‧‧‧第n-1主動控制器
150_n‧‧‧第n主動控制器
160、260、1160、1260‧‧‧更新控制器
160_1‧‧‧第一更新控制器
160_2‧‧‧第二更新控制器
160_n-1‧‧‧第n-1更新控制器
160_n‧‧‧第n更新控制器
161‧‧‧更新位址產生器
162‧‧‧位址比較器
163、163a、163b、163c‧‧‧更新資訊產生器
164‧‧‧振盪器
165、165a、165b‧‧‧更新計數器
166‧‧‧旗標產生器
170、270‧‧‧列解碼器
170_1‧‧‧第一列解碼器
170_2‧‧‧第二列解碼器
170_n-1‧‧‧第n-1列解碼器
170_n‧‧‧第n列解碼器
180、280‧‧‧資料輸入驅動器
190、290‧‧‧資料輸出驅動器
195‧‧‧多用途暫存器
200‧‧‧記憶體元件
1000‧‧‧堆疊記憶體元件
1100、2100、3100‧‧‧第一記憶體元件
1200、2200、3200‧‧‧第二記憶體元件
1300‧‧‧邏輯晶粒
1360‧‧‧暫存器
1400‧‧‧焊料球
2000‧‧‧記憶體模組/A型記憶體模組
2300‧‧‧命令/位址暫存器
2400‧‧‧更新資訊傳輸線
3000‧‧‧記憶體模組/B型記憶體模組
3300‧‧‧記憶體緩衝器
3400‧‧‧傳輸線
4000‧‧‧使用者系統
4100‧‧‧影像處理單元
4110‧‧‧透鏡
4120‧‧‧影像感測器
4130‧‧‧影像處理器
4140‧‧‧顯示器單元
4200‧‧‧無線收發器單元
4210‧‧‧天線
4230‧‧‧調變器/解調器/數據機
4240‧‧‧收發器
4300‧‧‧音訊處理單元
4310‧‧‧音訊處理器
4320‧‧‧麥克風
4330‧‧‧揚聲器
4400‧‧‧影像檔案產生單元
4500‧‧‧記憶體
4600‧‧‧使用者介面
4700‧‧‧控制器
ACT‧‧‧現用訊號
ADD_act‧‧‧現用位址
ADDR‧‧‧位址/位址墊
ADD_rfr‧‧‧更新位址
BANK0、Bank1‧‧‧第一庫
Bank2‧‧‧第二庫
Bankn-1‧‧‧第n-1庫
Bankn‧‧‧第n庫
BL0‧‧‧第一位元線
BL1‧‧‧第二位元線
CA‧‧‧命令/位址傳輸線
CMD‧‧‧命令/命令墊
DATA‧‧‧資料/資料墊/資料傳輸線
DES‧‧‧不選訊號
DQ_G‧‧‧獨立傳輸線
MAT0‧‧‧第一記憶體陣列片
MAT1‧‧‧第二記憶體陣列片
MAT2‧‧‧第三記憶體陣列片
MAT3‧‧‧第四記憶體陣列片
MATn‧‧‧第（n+1）記憶體陣列片
MC‧‧‧記憶體胞元
MRR‧‧‧多用途暫存器讀取命令
N × tREFI‧‧‧「N」個有規律的更新實行週期
(N - M + a) × tRFC‧‧‧時間
REF‧‧‧更新命令/第一更新命令
RFR‧‧‧有規律的更新現用訊號
RFR_dnd‧‧‧更新需求計數
RFR_en‧‧‧更新現用訊號
RFR_H‧‧‧隱藏的更新現用訊號
RFR_inf‧‧‧更新資訊
RST‧‧‧重設訊號
SA0‧‧‧第一感測放大器陣列
SA1‧‧‧第二感測放大器陣列
SA2‧‧‧第三感測放大器陣列
SA3‧‧‧第四感測放大器陣列
SAn‧‧‧第（n+1）感測放大器陣列
T‧‧‧終端電阻器
t0、t1、t2、t3、t4、t5、t6、t7、t8、t9‧‧‧時間
tREFI‧‧‧有規律的更新實行週期
tRFC‧‧‧更新實行時間
Valid‧‧‧有效命令
WL0_0、WL1_0、WL2_0、WL3_0‧‧‧第一字元線
S110、S120、S130、S140、S210、S220、S230‧‧‧操作

圖1是說明根據本發明概念某些示例性實施例的包括記憶體元件的電子元件的圖式。圖2是說明根據本發明概念某些示例性實施例的圖1所示記憶體元件的方塊圖。圖3是說明根據本發明概念某些示例性實施例的圖2所示記憶體元件的操作的流程圖。圖4是用於闡述隱藏的更新操作的圖式。圖5是說明根據本發明概念某些示例性實施例的包括多個庫（bank）的圖2所示記憶體胞元陣列的方塊圖。圖6是說明根據本發明概念某些示例性實施例的在圖3中所說明的更新控制器的方塊圖。圖7及圖8是說明根據本發明概念某些示例性實施例的在圖6中所說明的更新資訊產生器的方塊圖。圖9是用於闡述圖7及圖8所示更新資訊產生器的操作的時序圖。圖10是說明根據本發明概念某些示例性實施例的在圖6中所說明的更新資訊產生器的方塊圖。圖11是用於闡述圖10所示更新資訊產生器的操作的時序圖。圖12是說明根據本發明概念某些示例性實施例的圖1所示電子元件的操作的流程圖。圖13是說明根據本發明概念某些示例性實施例的圖1所示電子元件的操作的時序圖。圖14是說明根據本發明概念某些示例性實施例的圖1所示電子元件的操作的時序圖。圖15是說明根據本發明概念某些示例性實施例的記憶體元件的方塊圖。圖16是說明根據本發明概念某些示例性實施例的記憶體元件所應用於的堆疊記憶體元件的方塊圖。圖17及圖18是說明根據本發明概念某些示例性實施例的記憶體模組的圖式。圖19是說明根據本發明概念某些示例性實施例的記憶體元件或記憶體模組所應用於的使用者系統的方塊圖。

100‧‧‧記憶體元件/揮發性記憶體元件

110‧‧‧命令解碼器

120‧‧‧位址鎖存器

130‧‧‧記憶體胞元陣列

131‧‧‧感測放大器

140‧‧‧行解碼器

150‧‧‧主動控制器

160‧‧‧更新控制器

170‧‧‧列解碼器

180‧‧‧資料輸入驅動器

190‧‧‧資料輸出驅動器

195‧‧‧多用途暫存器

ADDR‧‧‧位址/位址墊

CMD‧‧‧命令/命令墊

DATA‧‧‧資料/資料墊/資料傳輸線

RFR_inf‧‧‧更新資訊

Claims

一種揮發性記憶體元件，包括：記憶體胞元；以及更新控制器，連接至所述記憶體胞元，所述揮發性記憶體元件用以對所述記憶體胞元的第一部分執行隱藏的更新操作，同時所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作，所述更新控制器用以產生欲提交至記憶體控制器的更新資訊，所述更新資訊是基於所述揮發性記憶體元件在參考時間期間執行所述隱藏的更新操作的次數。
如申請專利範圍第1項所述的揮發性記憶體元件，其中所述更新控制器用以自所述記憶體控制器接收更新命令以在所述揮發性記憶體元件中執行有規律的更新操作，且所述更新命令是基於所接收的所述更新資訊。
一種揮發性記憶體元件，包括：記憶體胞元；以及更新控制器，連接至所述記憶體胞元，所述更新控制器用以控制對所述記憶體胞元的第一部分執行的隱藏的更新操作，同時所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作，所述揮發性記憶體元件用以因應於來自外部記憶體控制器的更新命令而執行有規律的更新操作，所述更新控制器用以在參考時間的第一部份期間使用所述隱藏的更新操作的效能指標來產生更新資訊，其中所述揮發性記憶體元件用以基於所述更新資訊而在所述參考時間的其餘部份期間執行所期望次數的所述有規律的更新操作，且所述有規律的更新操作的所述所期望次數是與所述參考時間期間的更新操作的目標次數與更新尺度之間的差對應的整數，所述更新尺度包括所述揮發性記憶體元件在所述參考時間期間執行所述隱藏的更新操作的所述次數。
如申請專利範圍第3項所述的揮發性記憶體元件，其中所述隱藏的更新操作的所述效能指標對應於在所述參考時間的所述第一部份期間所述隱藏的更新操作的計數值。
如申請專利範圍第3項所述的揮發性記憶體元件，其中所述更新控制器用以使用在所述參考時間的所述第一部份期間所述隱藏的更新操作的所述效能指標及在所述參考時間期間所述有規律的更新操作的效能指標來產生所述更新資訊。
如申請專利範圍第3項所述的揮發性記憶體元件，其中所述更新控制器用以若所述更新控制器自所述記憶體控制器接收到重設訊號，則將所述更新資訊重設成初始值。
如申請專利範圍第3項所述的揮發性記憶體元件，其中所述揮發性記憶體元件用以在未自所述記憶體控制器接收更新命令的情況下執行所述隱藏的更新操作。
一種揮發性記憶體元件，包括：記憶體胞元；以及更新控制器，連接至所述記憶體胞元，所述更新控制器用以控制對所述記憶體胞元的第一部分執行的第一更新操作，同時所述揮發性記憶體元件對所述記憶體胞元的第二部分執行有效操作，所述揮發性記憶體元件用以因應於來自外部記憶體控制器的更新命令而執行第二更新操作，所述更新控制器用以基於在參考時間的第一部份期間所述第一更新操作的效能指標而產生更新資訊，且所述揮發性記憶體元件用以基於在所述參考時間的其餘部份期間所述揮發性記憶體元件自所述外部控制器接收所述更新命令的次數而在所述參考時間的所述其餘部份期間執行所期望次數的所述第二更新操作。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述第二更新操作的所述所期望次數是基於所述參考時間期間的更新操作的目標次數與更新尺度之間的差的整數，所述更新尺度包括所述揮發性記憶體元件在所述參考時間期間執行所述第一更新操作的次數。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述第一更新操作的所述效能指標對應於在所述參考時間的所述第一部份期間隱藏的更新操作的計數值。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述更新控制器用以若所述揮發性記憶體元件執行所述第一更新操作與所述第二更新操作中的至少一者，則刷新所述更新資訊。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述揮發性記憶體元件用以因應於來自所述外部記憶體控制器的請求而將所述更新資訊發送至所述記憶體控制器，且所述揮發性記憶體元件用以基於所述更新資訊的特性而將所述更新資訊發送至所述外部記憶體控制器。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述更新控制器用以若所述更新控制器判定所述參考時間的所述第一部份期間的所述第一更新操作的計數值等於臨限值，則阻止所述揮發性記憶體元件在所述參考時間的所述其餘部份期間執行額外的第一更新操作。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述更新控制器用以若所述更新控制器接收到與所述記憶體胞元的所述第二部分對應的現用位址及與所述有效操作對應的現用訊號，則控制所述第一更新操作，且所述更新控制器用以基於產生了與所述記憶體胞元的所述第一部分對應且不與所述現用位址衝突的更新位址而在未自所述外部記憶體控制器接收所述更新命令的情況下控制所述第一更新操作。
如申請專利範圍第14項所述的揮發性記憶體元件，其中所述第一更新操作是隱藏的更新操作，所述第二更新操作是有規律的更新操作，所述更新控制器包括位址比較器、更新位址產生器、邏輯閘、及更新資訊產生器，所述更新位址產生器用以基於更新現用訊號而產生隱藏的更新位址，所述位址比較器用以基於所述隱藏的更新位址及所述現用位址而產生隱藏的更新現用訊號，所述邏輯閘用以基於對有規律的更新現用訊號及所述隱藏的更新現用訊號執行邏輯運算而產生所述更新現用訊號，且所述更新資訊產生器用以使用所述隱藏的更新訊號來產生所述更新資訊。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述更新控制器包括更新計數器，所述更新計數器用以若所述揮發性記憶體元件執行所述第一更新操作，則調整所述更新資訊，且所述更新控制器包括振盪器，所述振盪器用以若所述揮發性記憶體元件執行所述第二更新操作，則維持所述更新資訊的值。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述記憶體控制器用以若與所述參考時間對應的時間間隔結束，則產生重設命令並將所述重設命令發送至所述揮發性記憶體，所述揮發性記憶體的所述更新控制器用以因應於自所述外部記憶體控制器接收到重設命令而將所述更新資訊重設至基礎值，且所述更新控制器用以基於在新參考時間的第一部份期間所述第一更新操作的所述效能指標而刷新所述更新資訊。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述更新控制器用以若所述揮發性記憶體元件執行所述第一更新操作與所述第二更新操作中的一者，則產生更新現用訊號，所述更新現用訊號是所述第一更新操作的所述效能指標，所述更新現用訊號是所述第二更新操作的所述效能指標，且所述更新控制器用以基於所述參考時間的所述第一部份期間所述更新現用訊號的計數值而產生所述更新資訊。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述記憶體胞元的所述第一部分與所述第二部分位於不彼此鄰近的記憶體陣列片中。
如申請專利範圍第8項所述的揮發性記憶體元件，其中所述更新控制器用以使用在參考時間的所述第一部份期間所述第一更新操作的所述效能指標及所述第二更新操作的效能指標來產生所述更新資訊，所述第一更新操作的所述效能指標對應於所述參考時間的所述第一部份期間所述第一更新操作的計數值，且所述第二更新操作的所述效能指標對應於所述參考時間的所述第一部份期間所述第二更新操作的計數值。