TWI760942B - 可變延遲計算裝置 - Google Patents

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胡祐嘉
丁意軒
王進賢
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國立中正大學
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Abstract

一種可變延遲計算裝置，包括一計算模組、複數個致能單元、一儲存運算單元與一偵測控制器。致能單元區分為至少二個群組。儲存運算單元包括字元線與位元線。致能單元致能字元線，儲存運算單元累加對應被致能之字元線的每一位元線所對應之資料值，以計算出分別對應所有位元線之第一累加值。在第一累加值之總和大於一閥值時，偵測控制器控制計算模組停止接收第一累加值，並輪流關閉至少二個群組，使儲存運算單元在不同時段計算出分別對應所有位元線之第二累加值，計算模組接收並計算對應至少二個群組之所有第二累加值，以產生一計算值。

Description

可變延遲計算裝置
本發明是關於一種計算裝置，特別是有關於一種可變延遲計算裝置。
現今的記憶體內計算(computing in memory)技術，一般在字元線施加脈波寬度調變(PWM)訊號，以啟動字元線並改變位元線上的電壓。感測放大器對位元線進行多層級多位元感測(multi-level multi-bit sensing)，以判斷不同電壓代表的數值，並對此數值進行記憶體內計算，例如加法、乘法或內積計算。第1圖為先前技術之雙端讀取記憶裝置之電路示意圖。如第1圖所示，記憶裝置1包含複數個記憶單元10、一控制器11、一列解碼器12、一行解碼器13與一感測放大電路14，每一記憶單元10耦接位元線BL與BLB，且每一記憶單元10耦接字元線WL1、WL2、WL3或WL4。感測放大電路14用於感測每一記憶單元10內的數值。
第2圖為第1圖之記憶單元之電路示意圖。如第2圖所示，記憶單元10包含二個節點Q與QB、四個切換電晶體101、102、103與104與二個傳輸電晶體105與106。切換電晶體101與102接收高電壓VDD，切換電晶體103與104接收低電壓VSS。當使用者讀取記憶單元10中邏輯”1”或邏輯”0”的數量時，字元線WL、位元線BL與BLB上的電壓皆會被充至高電壓。接著，記憶單元10會根據節點Q與QB上的電壓，改變位元線BL與BLB上的電壓，以判斷已儲存的資料是邏輯”1”或邏輯”0”。當記憶單元10儲存邏輯”1”時，節點Q與QB上的電壓分別為高電壓與低電壓。當記憶單元10執行讀取資料時，位元線BL與BLB上的電壓分別為高電壓與低電壓。當記憶單元10儲存邏輯”0”時，節點Q與QB上的電壓分別為低電壓與高電壓。當記憶單元10執行讀取資料時，位元線BL與BLB上的電壓分別為低電壓與高電壓。此外，第1圖亦可簡化為第3圖。第3圖為先前技術之單端讀取記憶裝置之電路示意圖。當記憶單元10內的數值不同時，位元線BLB上的電壓也會不同。這些細微的電壓變化會經由感測放大電路放大，以形成多個不同層級，以判斷儲存邏輯”1”的記憶單元10之數量。
第4圖為先前技術之字元線與位元線之電壓波形圖。如第1圖與第4圖所示，多層級多位元感測技術除了能感測儲存邏輯”1”的記憶單元10之數量外，亦可根據輸入的訊號寬度，形成不同層級，此即將類比訊號轉換為數位訊號之脈衝寬度調變技術。當字元線WL1上的訊號寬度為△T時，位元線BLB上的電壓變化為△V。當字元線WL2上的訊號寬度為2△T時，位元線BLB上的電壓變化為2△V。當字元線WL3上的訊號寬度為4△T時，位元線BLB上的電壓變化為4△V。當字元線WL4上的訊號寬度為8△T時，位元線BLB上的電壓變化為8△V。當快閃記憶體之單一記憶單元存取多個位元時，可採用多層級多位元感測技術存取位元。簡而言之，多層級多位元感測技術利用不同電性變化，例如電壓變化、訊號寬度變化或電流變化得到不同層級之輸出值。
然而，多層級多位元感測技術的層級與電性變化並非呈線性關係。因此，當進行多層級多位元感測技術之較高層級之感測(high-level sensing)時，感測放大電路14會較難感測出電性變化對應之代表值。如前所述，感測放大電路14會感測位元線BLB上的電壓變化，以判斷不同電壓代表的數值。然而，不論是利用電壓或電流感測位元線BLB上的電壓變化，記憶單元10所儲存的邏輯”1”的數量或訊號寬度與電壓變化並非呈線性關係。第5圖為先前技術之記憶單元之感測電壓與感測時間之曲線圖。當記憶單元所存的資料愈大時，所需之感測電壓也愈大，感測時間就愈短。由此可知，當感測的數值過大時，感測放大電路所能感測的時間也愈短，故較難執行感測動作。
為了解決上述問題，最直接的方法就是限制在一次讀取動作中被啟動的字元線之數量、輸入訊號寬度與每一記憶單元所儲存的代表位元之數量等參數，來限制位元線上的電壓變化，或使用更高精準度的感測放大器來避免高層級感測之問題。然而，在實際應用中，使用高層級感測技術來感測資料的比例可能不高，若針對發生比例極低的最差狀況，使用最糟情況設計(worst case design)來更改整體架構，則投資報酬率較低。
因此，本發明係在針對上述的困擾，提出一種可變延遲計算裝置，以解決習知所產生的問題。
本發明提供一種可變延遲計算裝置，其具有低複雜度與高精準度，且在典型案例中不會增加額外延遲。
本發明提供一種可變延遲計算裝置，包括一計算模組、複數個致能單元、一儲存運算（storage operation）單元與一偵測控制器。致能單元區分為至少二個群組。儲存運算單元包括複數個記憶胞、平行設置之複數條字元線與平行設置之複數條位元線，所有字元線分別耦接所有致能單元，每一字元線透過記憶胞耦接所有位元線。儲存運算單元耦接計算模組，所有記憶胞分別儲存複數個資料值。所有致能單元用於致能字元線，儲存運算單元用於累加對應被致能之字元線的每一位元線所對應之資料值，以計算出分別對應所有位元線之複數個第一累加值。偵測控制器耦接所有位元線、計算模組與所有致能單元。偵測控制器用於接收所有第一累加值，並在所有第一累加值之總和大於一閥值時，偵測控制器控制計算模組停止接收所有第一累加值。在計算模組停止接收所有第一累加值後，偵測控制器輪流關閉至少二個群組。在每一群組致能字元線時，儲存運算單元累加對應每一群組所致能之字元線的每一位元線所對應之資料值，以計算出分別對應所有位元線之複數個第二累加值，計算模組接收並計算對應至少二個群組之所有第二累加值，以產生一計算值。
在本發明的一實施例中，儲存運算單元更包含複數個感測放大器，其係分別耦接所有位元線，並耦接偵測控制器與計算模組。在所有致能單元致能字元線時，所有感測放大器放大所有位元線上的電性變化，以累加對應被致能之字元線的每一位元線所對應之資料值，進而計算出所有第一累加值。在每一群組致能字元線時，所有感測放大器放大所有位元線上的電性變化，以累加對應每一群組所致能之字元線的每一位元線所對應之資料值，進而計算出所有第二累加值，並將其傳送給計算模組。
在本發明的一實施例中，至少二個群組包含一第一群組與一第二群組，第一群組區分為至少二個子群組，偵測控制器用於接收第一群組對應之所有第二累加值。在第一群組對應之所有第二累加值之總和大於閥值時，偵測控制器控制計算模組停止接收第一群組對應之所有第二累加值。在計算模組停止接收第一群組對應之所有第二累加值後，偵測控制器輪流關閉至少二個子群組。在每一子群組致能字元線時，儲存運算單元累加對應每一子群組所致能之字元線的每一位元線所對應之資料值，以計算出分別對應所有位元線之複數個第三累加值。計算模組接收至少二個子群組對應之所有第三累加值，並計算至少二個子群組對應之所有第三累加值與第二群組對應之所有第二累加值，以產生計算值。
在本發明的一實施例中，子群組對應之該字元線為交替式設置。
在本發明的一實施例中，第一群組對應之所有第二累加值之總和小於或等於閥值時，偵測控制器控制計算模組接收第一群組對應之所有第二累加值。
在本發明的一實施例中， 計算模組包含一第一冗餘轉二補數（redundant to 2's complement, RTC）轉換器與一累加模組。第一冗餘轉二補數轉換器耦接偵測控制器與儲存運算單元。偵測控制器用於控制第一冗餘轉二補數轉換器停止接收所有第一累加值，第一冗餘轉二補數轉換器用於接收所有第二累加值，並移位相加所有第二累加值，以轉換所有第二累加值為二補數形式之一總資料值。累加模組耦接第一冗餘轉二補數轉換器，其中累加模組用於接收並累加對應所有群組之總資料值，以產生計算值。
在本發明的一實施例中，可變延遲計算裝置更包含一第二冗餘轉二補數轉換器，其係耦接累加模組，其中第二冗餘轉二補數轉換器用於接收計算值，並轉換計算值為二補數形式之一資料值。
在本發明的一實施例中，所有第一累加值之總和小於或等於閥值時，偵測控制器控制計算模組接收所有第一累加值，計算模組計算所有第一累加值，以產生計算值。
在本發明的一實施例中，所有群組對應之字元線為交替式設置。
在本發明的一實施例中，儲存運算單元為一記憶體內運算架構（computing-in-memory architecture）。
在本發明的一實施例中，資料值為邏輯”0”或邏輯”1”。
在本發明的一實施例中，儲存運算單元產生之每一第一累加值或每一第二累加值為其對應之邏輯”1”的總數目。
基於上述，可變延遲計算裝置不需要限制在一次讀取動作中被啟動的字元線之數量、輸入訊號寬度與每一記憶胞所儲存的代表位元之數量等參數之前提下，根據資料出現的機率，以優化極少超過閥值之資料，故具備低複雜度與高精準度，且在典型案例中不會增加額外延遲。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非特別說明，一些條件句或字詞，例如「可以（can）」、「可能（could）」、「也許（might）」，或「可（may）」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。
在說明書及申請專利範圍中，若描述第一元件位於第二元件上、在第二元件上方、耦接、接合、耦接於第二元件或與第二元件相接，則表示第一元件可直接位在第二元件上、直接耦接、直接接合、直接耦接於第二元件，亦可表示第一元件與第二元件間存在其他元件。相對之下，若描述第一元件直接位在第二元件上、直接耦接、 直接接合、直接耦接、或直接相接於第二元件，則代表第一元件與第二元件間不存在其他元件。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
第6圖為本發明之第一實施例之可變延遲計算裝置的方塊圖。請參考第6圖，可變延遲計算裝置2包括一計算模組20、複數個致能單元21_1~21_n、一儲存運算（storage operation）單元22與一偵測控制器23。致能單元21_1~21_n可由及閘實現，但本發明不限於此。儲存運算單元22可為一記憶體內運算架構（computing-in-memory architecture）。致能單元21_1~21_n區分為至少二個群組，每一群組根據需求包含一個或多個致能單元。儲存運算單元22包括複數個記憶胞、平行設置之複數條字元線WL與平行設置之複數條位元線BL，所有字元線WL分別耦接所有致能單元21_1~21_n，舉例來說，至少二個群組對應之字元線WL為交替式設置，但本發明不限於此。每一字元線WL透過記憶胞耦接所有位元線BL。儲存運算單元22更可包含複數個感測放大器221，所有感測放大器221分別耦接所有位元線BL，所有感測放大器221耦接計算模組20，所有記憶胞分別儲存複數個資料值，資料值為邏輯”0”或邏輯”1”。偵測控制器23耦接所有感測放大器221、計算模組20與所有致能單元21_1~21_n。所有感測放大器221耦接偵測控制器23與計算模組20。
以下介紹可變延遲計算裝置2之第一實施例之運作過程。在儲存運算單元22沒有任何輸出時，致能單元21_1~21_n分別接收由偵測控制器23產生之第一輸入訊號F1～Fn，假設第一輸入訊號F1～Fn皆為邏輯”1”。同時，致能單元21_1~21_n分別接收第二輸入訊號E1～En，假設第二輸入訊號E1、E2、E3與E4皆為邏輯”1”，第二輸入訊號E1～En之其餘訊號皆為邏輯”0”。故分別對應第二輸入訊號E1、E2、E3與E4之致能單元21_1、21_2、21_3與21_4產生邏輯”1”，致能單元21_1~21_n之其餘者產生邏輯”0”。致能單元21_1~21_n致能致能單元21_1、21_2、21_3與21_4所對應之字元線WL。所有感測放大器221放大所有位元線BL上的電性變化，以累加對應被致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線BL之複數個第一累加值R。接著，所有感測放大器221將所有第一累加值R傳送給偵測控制器23。每一第一累加值R為其對應之邏輯”1”的總數目。
偵測控制器23接收所有第一累加值R，並判斷所有第一累加值R之總和是否大於一閥值。所有第一累加值R之總和可由其最高有效位元(most significant bit，MSB)來判斷。在所有第一累加值R之總和小於或等於閥值時，偵測控制器23控制計算模組20接收所有第一累加值R，計算模組20計算對應所有第一累加值，以產生一計算值K。在所有第一累加值R之總和大於閥值時，偵測控制器23控制計算模組20停止接收所有第一累加值R。在計算模組20停止接收所有第一累加值R後，偵測控制器23輪流關閉所有群組。在第一實施例中，所有群組包含一第一群組與一第二群組。第一群組與第二群組對應之字元線WL可為交替式設置，但本發明不限於此。換句話說，偵測控制器23可先開啟致能單元21_1~21_n之第一群組，並關閉之致能單元21_1~21_n之第二群組。接著，偵測控制器23再關閉致能單元21_1~21_n之第一群組，並開啟之致能單元21_1~21_n之第二群組。假設第一群組包含致能單元21_1與21_3，第二群組包含致能單元21_2與21_4。當偵測控制器23開啟致能單元21_1與21_3，並關閉致能單元21_2與21_4時，第一輸入訊號F1與F3為邏輯”1”，第一輸入訊號F2與F4為邏輯”0”。 當偵測控制器23關閉致能單元21_1與21_3，並開啟致能單元21_2與21_4時，第一輸入訊號F1與F3為邏輯”0”，第一輸入訊號F2與F4為邏輯”1”。
在每一群組致能字元線WL時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應每一群組所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線之複數個第二累加值R。每一第二累加值R為其對應之邏輯”1”的總數目。所有感測放大器221將所有第二累加值R傳送給計算模組20與偵測控制器23。計算模組20接收並計算對應所有群組之所有第二累加值R，以產生計算值K。具體而言，當致能單元21_1與21_3開啟時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應致能單元21_1與21_3所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線BL之複數個第二累加值R。所有感測放大器221將致能單元21_1與21_3對應之所有第二累加值R傳送給計算模組20。計算模組20接收並計算對應致能單元21_1與21_3之所有第二累加值R，以產生一第一運算值。由於計算模組20具有暫存器，故能先儲存第一運算值。當致能單元21_2與21_4開啟時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應致能單元21_2與21_4所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線之複數個第二累加值R。所有感測放大器221將致能單元21_2與21_4對應之所有第二累加值R傳送給計算模組20。計算模組20接收並計算對應致能單元21_2與21_4之所有第二累加值R，以產生一第二運算值，並根據第一運算值與第二運算值產生計算值K。
在第一實施例中，第一群組可區分為至少二個子群組，其中子群組對應之字元線WL為交替式設置，但本發明不限於此。當偵測控制器23判斷出第一群組對應之所有第二累加值R之總和小於或等於閥值時，偵測控制器23控制計算模組20接收並計算第一群組對應之所有第二累加值R，以產生並儲存第一運算值。所有第二累加值R之總和可由其最高有效位元(most significant bit，MSB)來判斷。當偵測控制器23判斷出第一群組對應之所有第二累加值R之總和大於閥值時，偵測控制器23控制計算模組20停止接收第一群組對應之所有第二累加值R。在計算模組20停止接收第一群組對應之所有第二累加值R後，偵測控制器23輪流關閉所有子群組。假設第一群組之一子群組包含致能單元21_1，另一子群組包含致能單元21_3，則偵測控制器23先開啟致能單元21_1，並關閉致能單元21_3，接著再開啟致能單元21_3，並關閉致能單元21_1。當偵測控制器23開啟致能單元21_1，並關閉致能單元21_3時，第一輸入訊號F1為邏輯”1”，第一輸入訊號F3為邏輯”0”。 當偵測控制器23開啟致能單元21_3，並關閉致能單元21_1時，第一輸入訊號F3為邏輯”1”，第一輸入訊號F1為邏輯”0”。
在每一子群組致能字元線WL時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應每一子群組所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線BL之複數個第三累加值R。每一第三累加值R為其對應之邏輯”1”的總數目。所有感測放大器221將所有第三累加值R傳送給計算模組20與偵測控制器23。計算模組接收所有子群組對應之所有第三累加值R，並計算所有子群組對應之所有第三累加值R與第二群組對應之所有第二累加值R，以產生計算值K。具體而言，當致能單元21_1開啟時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應致能單元21_1所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線BL之複數個第三累加值R。所有感測放大器221將致能單元21_1對應之所有第三累加值R傳送給計算模組20與偵測控制器23。計算模組20接收並計算對應致能單元21_1之所有第三累加值R，以產生一第一子運算值。由於計算模組20具有暫存器，故能先儲存第一子運算值。當致能單元21_3開啟時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應致能單元21_3所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線之複數個第三累加值R。所有感測放大器221將致能單元21_3對應之所有第三累加值R傳送給計算模組20與偵測控制器23。計算模組20接收並計算對應致能單元21_3之所有第三累加值R，以產生並儲存一第二子運算值。當致能單元21_2與21_4開啟時，所有感測放大器221放大所有位元線BL上的電性變化，以累加對應致能單元21_2與21_4所致能之字元線WL的每一位元線BL所對應之資料值，進而計算出分別對應所有位元線之複數個第二累加值R。所有感測放大器221將致能單元21_2與21_4對應之所有第二累加值R傳送給計算模組20。計算模組20接收並計算對應致能單元21_2與21_4之所有第二累加值R，以產生一第二運算值，並根據第一子運算值、第二子運算值與第二運算值產生計算值K。此外，當第三累加值R產生時，偵測控制器23判斷第三累加值R之總和是否大於閥值，若是，則偵測控制器23會繼續將每一子群組進行分組，並控制計算模組20停止接收第三累加值R，若是，則會順利產生第一子運算值及第二子運算值。所有第三累加值R之總和可由其最高有效位元(most significant bit，MSB)來判斷。
如上所述，可變延遲計算裝置2可避免因為極少數個案而造成的冗餘設計，以提升電路效能或能耗比。此外，可變延遲計算裝置花費額外的時間與能耗去感測極少出現的樣本(patterns)多次，以在不會降低準確度的前提下，得到正確值，同時取得統計與機率上最優之平均效能與能耗之參數設定。
在本發明之某些實施例中，計算模組20可包含一第一冗餘轉二補數（redundant to 2's complement, RTC）轉換器201與一累加模組202。第一冗餘轉二補數轉換器201耦接偵測控制器23與所有感測放大器221。累加模組202耦接第一冗餘轉二補數轉換器201。偵測控制器23控制第一冗餘轉二補數轉換器201停止接收所有第一累加值R或第一群組對應之所有第二累加值R。第一冗餘轉二補數轉換器201接收第二群組對應之第二累加值R或第三累加值R，並移位相加第二群組對應之第二累加值R或第三累加值R，以轉換第二群組對應之第二累加值R或第三累加值R為二補數形式之一總資料值T。累加模組202接收並累加對應所有群組之總資料值T，以產生計算值K。為了提高計算值K的精準度，可變延遲計算裝置2可更包含一第二冗餘轉二補數轉換器25，其係耦接累加模組202。第二冗餘轉二補數轉換器25接收計算值K，並轉換計算值K為二補數形式之一資料值D。
第7圖為本發明之第二實施例之可變延遲計算裝置的方塊圖。請參考第6圖與第7圖，第二實施例與第一實施例差別在於第二實施例缺少第二冗餘轉二補數轉換器25。此外，第二實施例更包含一索引計數器26、一索引單元27與一映射表28，且累加模組202係以乘法累加模組為例。索引計數器26耦接索引單元27，索引單元27儲存對應字元線WL之複數個索引值，索引單元27耦接所有致能單元21_1~21_n，映射表28耦接索引單元27與累加模組202。映射表28儲存所有索引值對應的多個係數C。索引計數器26產生一計數值N，索引單元27接收計數值N，並將與此對應或相同之索引值作為一映射值M輸出。假設映射值M對應致能單元21_1、21_2、21_3與21_4，故索引單元27傳送邏輯”1”給對應映射值M的致能單元21_1、21_2、21_3與21_4。映射表28接收映射值M，並輸出對應映射值M之係數C。累加模組202接收係數C與對應所有群組之總資料值T，並根據分配律（distributive law）將每一總資料值T與係數C進行相乘與累加，以產生一內積值來作為計算值K。
使用者根據神經網路模型、感測放大器之感測極限、訓練資料與資料儲存形式，以計算出儲存運算單元之字元線數量與位元線數量及能夠計算完儲存運算單元中所有資料的感測次數，進而得出所需的平均運算時間，如公式(1)所示，其中t為時間。根據上述資料，可以得到應用於神經網路之可變延遲計算裝置。 平均運算時間 = 1+閥值×額外感測次數(t)                                                       (1)
假設神經網路模型之大小為256×256×256×10，感測放大器能感測99.9998%之資料，閥值為0.00002%，訓練資料為國家標準與技術研究所(Modified National Institute of Standards and Technology，MNIST)資料庫，資料儲存形式為單精度浮點數(Single-precision floating-point format)。根據這些資料，得到字元線之數量為256條，位元線之數量為32條。若神經網路計算訓練資料，則感測值之總數量的0.00002%會大於或等於64。故當感測到的邏輯”1”之總數量大於閥值時，需要四次額外的感測動作可以得到高精度的數值。平均運算時間 = 1+0.00002%×4 ＝1.00008%秒。
根據上述實施例，可變延遲計算裝置不需要限制在一次讀取動作中被啟動的字元線之數量、輸入訊號寬度與每一記憶胞所儲存的代表位元之數量等參數之前提下，根據資料出現的機率，以優化極少超過閥值之資料，故具備低複雜度與高精準度，且在典型案例中不會增加額外延遲。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1:記憶裝置 10:記憶單元 101、102、103、104:切換電晶體 105、106:傳輸電晶體 12:列解碼器 13:行解碼器 14:感測放大電路 2:可變延遲計算裝置 20:計算模組 201:第一冗餘轉二補數轉換器 202:累加模組 21_1~21_n:致能單元 22:儲存運算單元 221:感測放大器 23:偵測控制器 25:第二冗餘轉二補數轉換器 26:索引計數器 27:索引單元 28:映射表 BL、BLB:位元線 WL、WL1、WL2、WL3、WL4:字元線 Q、QB:節點 VDD:高電壓 VSS:低電壓 WL:字元線 BL:位元線 F1～Fn:第一輸入訊號 E1～En:第二輸入訊號 R:累加值 K:計算值 T:總資料值 D:資料值 N:計數值 M:映射值 C:係數
第1圖為先前技術之雙端讀取記憶裝置之電路示意圖。 第2圖為第1圖之記憶單元之電路示意圖。 第3圖為先前技術之單端讀取記憶裝置之電路示意圖。 第4圖為先前技術之字元線與位元線之電壓波形圖。 第5圖為先前技術之記憶單元之感測電壓與感測時間之曲線圖。 第6圖為本發明之第一實施例之可變延遲計算裝置的方塊圖。 第7圖為本發明之第二實施例之可變延遲計算裝置的方塊圖。
2:可變延遲計算裝置
20:計算模組
201:第一冗餘轉二補數轉換器
202:累加模組
21_1~21_n:致能單元
22:儲存運算單元
221:感測放大器
23:偵測控制器
25:第二冗餘轉二補數轉換器
WL:字元線
BL:位元線
F1~Fn:第一輸入訊號
E1~En:第二輸入訊號
R:累加值
K:計算值
T:總資料值
D:資料值

Claims (12)

  1. 一種可變延遲(variable-latency)計算裝置，包括： 一計算模組； 複數個致能單元，其係區分為至少二個群組； 一儲存運算（storage operation）單元，包括複數個記憶胞、平行設置之複數條字元線與平行設置之複數條位元線，該些字元線分別耦接該些致能單元，每一該字元線透過該記憶胞耦接該些位元線，該儲存運算單元耦接該計算模組，該些記憶胞分別儲存複數個資料值，其中該些致能單元用於致能該字元線，該儲存運算單元用於累加對應被致能之該字元線的每一該位元線所對應之該資料值，以計算出分別對應該些位元線之複數個第一累加值；以及 一偵測控制器，耦接該儲存運算單元、該計算模組與該些致能單元，其中該偵測控制器用於接收該些第一累加值，並在該些第一累加值之總和大於一閥值時，該偵測控制器控制該計算模組停止接收該些第一累加值，在該計算模組停止接收該些第一累加值後，該偵測控制器輪流關閉該至少二個群組； 其中在每一該群組致能該字元線時，該儲存運算單元累加對應每一該群組所致能之該字元線的每一該位元線所對應之該資料值，以計算出分別對應該些位元線之複數個第二累加值，該計算模組接收並計算對應該至少二個群組之該些第二累加值，以產生一計算值。
  2. 如請求項1所述之可變延遲計算裝置，其中該儲存運算單元更包含複數個感測放大器，其係分別耦接該些位元線，並耦接該偵測控制器與該計算模組，在該些致能單元致能該字元線時，該些感測放大器放大該些位元線上的電性變化，以累加對應被致能之該字元線的每一該位元線所對應之該資料值，進而計算出該些第一累加值，並將其傳送給該偵測控制器，在每一該群組致能該字元線時，該些感測放大器放大該些位元線上的電性變化，以累加對應每一該群組所致能之該字元線的每一該位元線所對應之該資料值，進而計算出該些第二累加值，並將其傳送給該計算模組。
  3. 如請求項1所述之可變延遲計算裝置，其中該至少二個群組包含一第一群組與一第二群組，該第一群組區分為至少二個子群組，該偵測控制器用於接收該第一群組對應之該些第二累加值，在該第一群組對應之該些第二累加值之總和大於該閥值時，該偵測控制器控制該計算模組停止接收該第一群組對應之該些第二累加值，在該計算模組停止接收該第一群組對應之該些第二累加值後，該偵測控制器輪流關閉該至少二個子群組，在每一該子群組致能該字元線時，該儲存運算單元累加對應每一該子群組所致能之該字元線的每一該位元線所對應之該資料值，以計算出分別對應該些位元線之複數個第三累加值，該計算模組接收該至少二個子群組對應之該些第三累加值，並計算該至少二個子群組對應之該些第三累加值與該第二群組對應之該些第二累加值，以產生該計算值。
  4. 如請求項3所述之可變延遲計算裝置，其中該至少二個子群組對應之該字元線為交替式設置。
  5. 如請求項3所述之可變延遲計算裝置，其中該第一群組對應之該些第二累加值之總和小於或等於該閥值時，該偵測控制器控制該計算模組接收該第一群組對應之該些第二累加值。
  6. 如請求項1所述之可變延遲計算裝置，其中該計算模組包含： 一第一冗餘轉二補數（redundant to 2's complement, RTC）轉換器，耦接該偵測控制器與該儲存運算單元，其中該偵測控制器用於控制該第一冗餘轉二補數轉換器停止接收該些第一累加值，該第一冗餘轉二補數轉換器用於接收該些第二累加值，並移位相加該些第二累加值，以轉換該些第二累加值為二補數形式之一總資料值；以及 一累加模組，耦接該第一冗餘轉二補數轉換器，其中該累加模組用於接收並累加對應該至少二個群組之該總資料值，以產生該計算值。
  7. 如請求項6所述之可變延遲計算裝置，更包含一第二冗餘轉二補數轉換器，其係耦接該累加模組，其中該第二冗餘轉二補數轉換器用於接收該計算值，並轉換該計算值為二補數形式之一資料值。
  8. 如請求項1所述之可變延遲計算裝置，其中該些第一累加值之總和小於或等於該閥值時，該偵測控制器控制該計算模組接收該些第一累加值，該計算模組計算該些第一累加值，以產生該計算值。
  9. 如請求項1所述之可變延遲計算裝置，其中該至少二個群組對應之該字元線為交替式設置。
  10. 如請求項1所述之可變延遲計算裝置，其中該儲存運算單元為一記憶體內運算架構（computing-in-memory architecture）。
  11. 如請求項1所述之可變延遲計算裝置，其中該資料值為邏輯”0”或邏輯”1”。
  12. 如請求項11所述之可變延遲計算裝置，其中該儲存運算單元產生之每一該第一累加值或每一該第二累加值為其對應之該邏輯”1”的總數目。
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