JP6006885B2 - 可変レイテンシを有するメモリオペレーションのための装置及び方法 - Google Patents

Description

関連出願の相互参照
本出願は、２０１２年１０月２６日に出願された米国仮特許出願第６１／７１９，３２１号の優先権を主張する。上述の出願は、参照によりその全体を、また、全ての目的で本明細書に組込まれる。

本発明の実施形態は、一般に、メモリに関し、相変化メモリを有するメモリについて使用され得る可変レイテンシを有する書込み及び読出しオペレーションの例を含む。

メモリデバイスは、限定はしないが、携帯型メモリデバイス、固体ドライブ、個人情報端末、音楽プレーヤ、カメラ、電話、ワイヤレスデバイス、ディスプレイ、チップセット、セットトップボックス、ゲーミングシステム、車両、及び機器を含む、コンピュータ又は他の電子デバイス等の装置内に設けられ得る。ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、及び抵抗可変メモリなどを含む多くの異なるタイプのメモリが存在する。

抵抗可変メモリデバイス等の装置は、広い範囲の電子デバイス用の不揮発性メモリとして使用され得る。抵抗可変メモリデバイスは、例えば、相変化メモリ（ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）（ＰＣＭ）又は抵抗性メモリ（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ）（ＲＲ）などを含み得る。ＰＣＭデバイスの物理的レイアウトは、ＤＲＡＭデバイスの物理的レイアウトに類似することができ、ＤＲＡＭセルのキャパシタは、相変化材料、例えばゲルマニウム・アンチモン・テルライド（ＧＳＴ）又は他のカルコゲナイド材料によって置換される。すなわち、ダイオード又は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のアクセスデバイスが、相変化材料と直列に接続され得る。カルコゲナイド材料は、スルフィド、セレニド、又はテルライドの化合物などを含み得る。ＧＳＴは、再書込み可能光ディスク、例えば再書込み可能コンパクトディスク（ＣＤ−ＲＷ）及び再書込み可能デジタル多用途ディスク（ＤＶＤ−ＲＷ）において使用されている。

ＰＣＭは、不揮発性メモリの場合と同様に、書き込まれて、第１の状態（例えば、論理「０」）から第２の状態（例えば、論理「１」）に変化する。ＰＣＭはまた、書き込まれて、第２の状態から第１の状態に変化する。ＰＣＭに対する従来の読出しオペレーションもまた、ＲＡＭと同様である。したがって、ＰＣＭはランダムアクセスメモリとして使用され得る。しかし、ＰＣＭでの書込みオペレーションは、従来のＲＡＭの場合に比べて比較的ゆっくりである。すなわち、メモリに書き込まれるデータを準備すること、読出しアクセス要求の場合に書込みオペレーションを中断すること等の書込みオペレーションを管理し完了するため、並びに、書込みオペレーションの進行をモニターするために時間が必要とされ得る。読出しオペレーションは従来のＲＡＭの場合に比べてゆっくりである場合があり、読出しオペレーションは、同時の書込みオペレーションに関係するメモリ場所で実施できない。

ＲＡＭ置換物としてＰＣＭを使用することの制限の結果として、メモリシステムにおけるＰＣＭのオペレーションは、幾つかの点で制約される。例えば、書込み及び読出しオペレーションは、いずれかのメモリ場所である時点で実施することができない場合がある。書込みオペレーションの進行をモニターするために使用されるステータスレジスタは、新しい書込みオペレーションを起動する前に書込みオペレーションの完了を判定するため、定期的にポーリングされ得る。更に、一部のアプリケーションでは、書込みオペレーションは、読出しオペレーションのために必ず中断され、読出しオペレーションが完了すると再開される。

メモリオペレーションを実施するための装置及び方法が述べられる。或る例示的な装置では、メモリは、メモリ命令を受信し、メモリ命令に応答してメモリオペレーションを実施するように構成される。メモリは、可変レイテンシ期間の終了を示す肯定応答であって、メモリ命令の受入れに関連する情報を含む、肯定応答を提供するように更に構成される。メモリ命令に関連するデータは、肯定応答に続いてメモリと交換される。

別の例示的な装置は、メモリアレイ及びメモリオペレーションコントローラを含む。メモリオペレーションコントローラは、メモリ命令を受信し、メモリ命令を復号して、メモリオペレーションを実施するための内部信号を提供するように構成される。メモリオペレーションコントローラは、中断されたメモリオペレーションを再開する前にホールドオフ期間待つように更に構成される。

別の例示的な装置は、メモリアレイと書込みバッファとメモリオペレーションコントローラとレジスタとを含む。書込みバッファは、メモリアレイに書き込まれる書込みデータを記憶するように構成される。メモリオペレーションコントローラは、メモリ命令を受信し、メモリ命令を復号して、メモリ命令についてメモリオペレーションを実施するための内部信号を提供するように構成される。メモリオペレーションコントローラは、可変レイテンシ期間の終了を示す肯定応答を提供するように更に構成される。レジスタは、メモリオペレーションコントローラに結合され、中断された書込みオペレーションを再開する前に、読出しオペレーションの完了に続くホールドオフ期間に関連する情報を記憶するように構成される。

或る例示的な方法では、メモリにおいて、書込み命令及び書込みデータが書き込まれるアドレスが受信される。例示的な方法は、可変レイテンシ期間の終了を示す肯定応答を提供すること、及び、肯定応答に続くバスターンアラウンド時間待つことを更に含む。書込み命令についての書込みデータが受信される。

別の例示的な方法は、読出し命令及び読出しデータが読出されるアドレスを受信することを含む。書込みオペレーションは、読出し命令に応答して中断され、可変レイテンシ期間の終了を示す肯定応答が提供される。読出し命令についての読出しデータが提供され、書込みオペレーションが、読出しオペレーションの完了に続くホールドオフ期間の間、中断され続ける。

別の例示的な方法は、メモリにおいて、メモリ命令及びメモリ命令に関連するアドレスを受信することを含む。可変レイテンシ期間の終了を示し、メモリ命令の受入れに関連する情報を含む肯定応答が提供され、メモリ命令に関連するデータが受信又は提供される。

別の例示的な方法は、メモリ命令及びアドレスをメモリに提供すること、及び、可変レイテンシ期間の終了を示す肯定応答を受信することを含む。メモリ命令のメモリによる受入れに関連する情報が含まれる。メモリとメモリ命令に関連するデータが交換される。

本発明の或る実施形態による装置のブロック図である。 本発明の或る実施形態による書込みオペレーションについての種々の信号のタイミング図である。 本発明の別の実施形態による書込みオペレーションについての種々の信号のタイミング図である。 本発明の或る実施形態による読出しオペレーションについての種々の信号のタイミング図である。 本発明の或る実施形態による待ち状態の表である。 本発明の或る実施形態によるメモリオペレーションについての種々の信号のタイミング図である。 本発明の或る実施形態による肯定応答によって提供される情報の表である。 或る例示的なオペレーションを示す本発明の或る実施形態による読出し及び書込み命令のシーケンスである。 或る例示的なオペレーションを示す本発明の或る実施形態による読出し及び書込み命令のシーケンスである。 本発明の或る実施形態による装置のブロック図である。

本発明の実施形態についての十分な理解を提供するため幾つかの詳細が以下で述べられる。しかし、本発明の実施形態がこれらの特定の詳細無しで実施され得ることが当業者に明らかになるであろう。更に、本明細書で述べる本発明の特定の実施形態は、例として提供され、本発明の範囲をこれらの特定の実施形態に限定するために使用されるべきでない。他の事例では、よく知られている回路、制御信号、タイミングプロトコル、及びソフトウェアオペレーションは、本発明を不必要に曖昧にすることを回避するため詳細に示されていない。

図１は、本発明の或る実施形態による装置を示す。装置は、回路要素、１つ又は複数の半導体ダイ、パッケージ化された半導体、こうした回路要素、ダイ、又はパッケージを含むデバイス、及び／又は、こうしたデバイスを含むシステムを備え、メモリ１００に結合されるメモリコントローラ１０を含み得る。メモリコントローラ１０はまた、システムバス２０に結合される。メモリコントローラ１０は、バス１１０上でメモリ命令及びメモリアドレスをメモリ１００に提供する。メモリ１００は、データを記憶するためのメモリセルを有するメモリアレイ１７０を含み、また、メモリ命令を受信し、メモリ１００のメモリオペレーションを制御するように構成されるメモリオペレーションコントローラ１４０を更に含む。メモリ１００に含まれる書込みバッファ１５０は、書込み命令及びデータを記憶するために使用され、レジスタ１６０は、メモリ１００の構成及びオペレーションに関連する値を記憶するために使用され得、以下でより詳細に述べる。図１において別個の要素として示されるが、メモリオペレーションコントローラ１４０、書込みバッファ１５０、及びレジスタ１６０は、メモリオペレーションコントローラ１４０、書込みバッファ１５０、及びレジスタ１６０の１つ又は複数を含む種々の異なる配置構成で組合され得る。例えば、メモリオペレーションコントローラ１４０は、幾つかの実施形態では、レジスタ１６０を含み得る。

メモリ１００は、メモリ命令及びアドレスに応答してメモリオペレーションを実施する。メモリ１００は、バス１２０上で種々の情報をメモリコントローラ１０に提供する。以下でより詳細に述べるように、メモリ１００によって提供される情報は、メモリ命令について実施されるメモリオペレーションに関連する情報、可変レイテンシ期間の残留時間、可変レイテンシ期間の終了を示す肯定応答、並びにメモリ１００に関連し得る他の情報を含み得る。データは、バス１３０を通じてメモリ１００と交換され得る。例えば、読出しデータは、読出し命令のためにメモリ１００によってメモリコントローラ１０に提供され、別の例では、書込みデータは、書込み命令のためにメモリコントローラ１０によってメモリ１００に提供される。

メモリ１００によって提供される情報は、メモリコントローラ１０とメモリ１００との間のオペレーションを管理するときに使用され得る。例えば、肯定応答は、システムバス２０についての待ち信号として使用されることができ、システムバス２０は、メモリオペレーションが終了するまでビジーのままである。別の例は、メモリオペレーションが完了するまでシステムバス２０をビジーに維持するかどうか、又は、（他のオペレーション用の同じマスターについて又はフレームバッファ等のような他のマスター／ペリフェラルについて）システムバス２０を自由にするためオペレーションをアボートし（例えば、メモリ１００を選択解除すること）、後でリトライするかどうかを判定するために肯定応答を使用することである。可変レイテンシ期間の残留時間に関連する情報は、また、システムバス２０をビジーに維持するかどうか、又は、オペレーションをアボートし、後でリトライするかどうかを判定するのを補助するために提供され得る。

オペレーション中、メモリ命令及びメモリアドレスは、例えばメモリコントローラ１０からメモリ１００によって受信され、メモリオペレーションが実施される。可変レイテンシ期間ｔＬＡＴは、メモリ命令及びメモリアドレスの受信に続く。レイテンシ期間の終了は、メモリ１００によって提供される肯定応答ＡＣＫＮＯＷＬＥＤＧＥによって示され、ＡＣＫＮＯＷＬＥＤＧＥ後に、データが、メモリと交換され得る（例えば、ＡＣＫＮＯＷＬＥＤＧＥに続いてメモリコントローラ１０にデータを提供する、ＡＣＫＮＯＷＬＥＤＧＥに続いてメモリコントローラ１０からデータを受信する、又は、ＡＣＫＮＯＷＬＥＤＧＥに続いてデータを提供すると共にデータを受信する）。ｔＬＡＴ期間中、メモリ１００は、メモリオペレーションを管理し得る。例えば、ｔＬＡＴ期間中、メモリは、メモリオペレーションのために自分自身を準備し得る（例えば、メモリオペレーションを実施するためにメモリ回路を準備すること等）、進行中のメモリオペレーションを完了させ得る、メモリオペレーションを実施することを始めるため進行中のオペレーションを中断し得る、又は、他のメモリオペレーションを管理し得る。メモリ１００は、また、例えば受信されたメモリ命令についてメモリオペレーションを実施する前に、ｔＬＡＴ期間中に進行中のオペレーションを完了させ得る。したがって、ｔＬＡＴ期間は、比較的短い期間から比較的長い期間までの或る範囲の期間にわたって変動し得、ＡＣＫＮＯＷＬＥＤＧＥがｔＬＡＴ期間の終了を示す。ＡＣＫＮＯＷＬＥＤＧＥは、また、ｔＬＡＴ期間が進行中であるか、終了したかをホストに知らせるために使用され得る。幾つかの実施形態では、メモリ１００は、ｔＬＡＴ期間中にｔＬＡＴ期間についての時間に関連する情報を提供し得る。或る例では、メモリ１００は、ｔＬＡＴ期間についての時間に関連する情報を提供し、ｔＬＡＴ期間についての時間に関連する更新情報を更に提供し得る。更新情報は、ｔＬＡＴ期間があとどれだけになり得るかを反映し得る。

幾つかの実施形態では、メモリ内のメモリオペレーションコントローラ（例えば、メモリ１００のメモリオペレーションコントローラ１４０）は、メモリ命令を復号し、結果として得られるメモリオペレーションを管理するための内部信号を提供して、従来の相変化メモリ（ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）（ＰＣＭ）についての同じタイミング制限無しで、メモリのメモリアレイ（例えば、メモリ１００のメモリアレイ１７０）にデータが書き込まれることを可能にし、また、そこからデータが読出されることを可能し得る。例えば、幾つかの実施形態では、データは、メモリアレイ内の場所から、たとえその場所が書込みオペレーションによって目下関与されていても読出され得る。幾つかの実施形態では、内部メモリオペレーション（例えば、書込み及び読出しオペレーション）の中断及び再開は、従来のＰＣＭと比較して制約が少なく、したがって、メモリのオペレーションのより大きな柔軟性を提供し得る。例えば、書込みオペレーションは、読出しオペレーションのために必ずしも中断されない場合があり、中断された書込みオペレーションは、より柔軟性のあるタイミング条件に従って再開され得る。

要約すると、ｔＬＡＴ期間中に、メモリは、オペレーションのために又はオペレーションを完了するように準備されている。例えば、この期間中に、メモリは、直前のオペレーションが進行中であるかどうかを判定し、進行中でない場合、目下のオペレーションが、比較的短いｔＬＡＴ期間の直後に実施され得る。直前のオペレーションが既に進行中である場合、メモリは、目下のオペレーションと直前のオペレーションを管理する方法を決めることになる。目下のオペレーションが実施されることを可能にするため直前のオペレーションが中断されることになる場合もある。この場合、ｔＬＡＴ期間は比較的短いとすることができる。しかし、目下のオペレーションを実施する前に直前のオペレーションを完了しようとメモリが決める場合、ＬＡＴ期間は比較的長いとすることができる。

本発明の実施形態は、種々のメモリインタフェースに関して利用され得る。例えば、幾つかの実施形態は、シリアルメモリインタフェースに関して利用され得る。本発明の幾つかの実施形態は、ＬＰＤＤＲ２−Ｎ、ＮＯＲ、並びに他のメモリインタフェースも含むメモリマップドインタフェースに関して利用され得る。

メモリ命令の例は、書込み命令及び読出し命令である。書込み命令は、メモリ１００によって書込みオペレーションが実施されるようにさせ、メモリによって受信される書込みデータはメモリアドレスに対応するメモリ場所に書き込まれる。読出し命令は、メモリ１００によって読出しオペレーションが実施されるようにさせ、読出しデータはメモリアドレスに対応するメモリ場所からメモリによって提供される。

本発明の或る実施形態による書込み命令は、書込みオペレーションを実施するためメモリによって受信される。一般に、こうした実施形態では、書込み命令及びメモリアドレスは、メモリによって受信され、可変レイテンシ期間は、命令及びアドレスの受信に続く。レイテンシ期間の終了は、メモリによって提供される肯定応答ＡＣＫＮＯＷＬＥＤＧＥによって示され、ＡＣＫＮＯＷＬＥＤＧＥ後に、書込み命令用の書込みデータがメモリによって受信され得る。以下でより詳細に述べるように、幾つかの実施形態では、ｔＬＡＴ期間についての最大期間は、例えば、最大ｔＬＡＴについての値を含むレジスタをプログラムすることによって定義され得る。図２Ａは、本発明の或る実施形態による書込みオペレーションのタイミングを示す。

時間Ｔ０の前に、メモリ選択信号Ｓ／（アクティブ・ロー）及びモード信号ＭＯＤＥはアクティブになり、メモリをアクティブにさせる。時間Ｔ０と時間Ｔ１との間で、書込み命令は、メモリの入力／出力ＤＱ０〜ＤＱ３上でメモリによって受信される。時間Ｔ１と時間Ｔ２との間で、書込み命令についての場所に対応するアドレスが受信される。時間Ｔ２に続くのは、レイテンシ期間ｔＬＡＴである。ｔＬＡＴ期間は可変であるとすることができ、ｔＬＡＴ期間の終了はメモリによって提供される肯定応答ＡＣＫＮＯＷＬＥＤＧＥによって示される。時間Ｔ２と時間Ｔ３との間には、ＤＱ０〜ＤＱ３が所望に応じて情報の交換の方向を変更することを可能にするためのバスターンアラウンド期間が存在する。バスターンアラウンド時間中、ＤＱ０〜ＤＱ３は、図２Ａに示すようにハイインピーダンス「Ｈｉ−Ｚ」状態にあるとすることができる。先に論じたように、メモリはＡＣＫＮＯＷＬＥＤＧＥを提供して、ｔＬＡＴ期間の終了を示す。メモリは、ＤＱ０〜ＤＱ３の１つ又は複数を使用して、ＡＣＫＮＯＷＬＥＤＧＥを提供する。図２Ａの実施形態では、メモリはＡＣＫＮＯＷＬＥＤＧＥのためにＤＱ１を使用する。時間Ｔ３に続いて、メモリは、ＤＱ１上に論理「０」を提供し、ＤＱ０、ＤＱ２、及びＤＱ３は任意の論理状態（すなわち、「ドントケア（ｄｏｎ’ｔ ｃａｒｅ）」）であるとすることができる。

時間Ｔ４にて、メモリはＡＣＫＮＯＷＬＥＤＧＥを提供する。ＡＣＫＮＯＷＬＥＤＧＥは、メモリがＤＱ１の論理状態を論理「０」から論理「１」に変更するものとして図２Ａに示される。ＡＣＫＮＯＷＬＥＤＧＥは、或る期間（例えば、幾つかのクロックサイクル）の間、メモリによって提供され、その期間後に、書込みデータが、メモリによって受信され得る。図２Ａでは、例えば、ＡＣＫＮＯＷＬＥＤＧＥは、時間Ｔ４から時間Ｔ５の２つのクロックサイクルにわたってＤＱ１上でメモリによって提供される。ＤＱ１上での「０」から「１」への論理状態の変化として図２Ａでは示されるが、ＡＣＫＮＯＷＬＥＤＧＥは、別のＤＱ又は２つ以上のＤＱ上で提供され得る。ＡＣＫＮＯＷＬＥＤＧＥは、「０」から「１」へ変化する以外、例えば、「１」から「０」、Ｈｉ−Ｚから或る論理状態、又は他の表現によって示され得る。更に、ＡＣＫＮＯＷＬＥＤＧＥは、図２Ａに具体的に示されるより短いか又は長い期間の間、メモリによって提供され得る。時間Ｔ４と時間Ｔ５との間のＡＣＫＮＯＷＬＥＤＧＥに続いて、バスターンアラウンド時間ｔＢＴが存在し得る。ｔＢＴは、メモリがＡＣＫＮＯＷＬＥＤＧＥを提供することと、メモリが書込みデータを受信することとの間のバス競合を回避するために提供され得る。書込みデータは、ｔＢＴに続く時間Ｔ６においてメモリによって受信される。

ｔＢＴは、ＡＣＫＮＯＷＬＥＤＧＥを基準にして測定される特定の数のクロックサイクルｔＣＫであるとすることができる。図２Ａの例では、ｔＢＴは、ＡＣＫＮＯＷＬＥＤＧＥ後の最初の立上りエッジから測定される１ｔＣＫとして示される。幾つかの実施形態では、ｔＢＴは、例えば、ｔＢＴ設定を含むレジスタをプログラムすることによってプログラム可能であるとすることができる。ｔＢＴは、種々の構成可能な時間又は可変の時間としてプログラム可能であるとすることができる。ｔＢＴが構成可能な時間としてプログラムされるとき、クロックサイクルの幾つかの選択の１つの選択、例えば、ＡＣＫＮＯＷＬＥＤＧＥを基準にして測定される１ｔＣＫ、２ｔＣＫ、又は３ｔＣＫのｔＢＴ等が選択され得る。ｔＢＴが１ｔＣＫの構成可能な時間としてプログラムされる例において、図２Ａは、また、結果として得られるｔＢＴを示す。２ｔＣＫの構成可能なｔＢＴの場合、Ｔ５とＴ６との間の時間は１クロックサイクル長いことになり、３ｔＣＫの構成可能なｔＢＴの場合、Ｔ５とＴ６との間の時間は２クロックサイクル長いことになる。

可変のｔＢＴは、ＡＣＫＮＯＷＬＥＤＧＥを基準にした可変時間において書込みデータがメモリによって受信されることを実現する。図２Ｂは、本発明の或る実施形態による可変のｔＢＴを有する書込みオペレーションについてのタイミングを示す。図２Ａの場合と同様に、メモリ選択信号Ｓ／及びモード信号ＭＯＤＥは、時間Ｔ０の前にアクティブである。時間Ｔ０にて、書込み命令がメモリによって受信され、時間Ｔ１にて、アドレスが受信される。時間Ｔ２に続くのは、ｔＬＡＴ期間であり、ｔＬＡＴ期間は、先に論じたように、可変であり、ＡＣＫＮＯＷＬＥＤＧＥによって示される終了を有し得る。バスターンアラウンド期間は、Ｈｉ−Ｚ状態としてＤＱ１〜ＤＱ３について時間Ｔ２とＴ３との間に示される。メモリは、ＤＱ０上で論理「０」を受信する。ＤＱ０は、以下でより詳細に述べるように、可変のｔＢＴの終了を示すために使用される。時間Ｔ３にて、メモリは、ｔＬＡＰ期間の終了を示すＡＣＫＮＯＷＬＥＤＧＥを提供するために使用される論理「０」をＤＱ１上で提供し、ＤＱ２及びＤＱ３はドントケアである。ＡＣＫＮＯＷＬＥＤＧＥは、「０」から「１」へ論理状態を変更することによって示すように、ＤＱ１上で時間Ｔ４とＴ５との間でメモリによって提供される。可変のｔＢＴはＡＣＫＮＯＷＬＥＤＧＥに続く。

図２Ｂでは、入力／出力ＤＱ０は、可変のｔＢＴの終了を示すｔＢＴ終了インジケータ（ＢＴ）を受信するためメモリによって使用され得る。図２Ｂの実施形態では、ｔＢＴ終了インジケータは、時間Ｔ６にて、ＤＱ０上でメモリによって受信され、Ｔ７にてメモリによって受信される書込みデータに先行する。ＤＱ１〜ＤＱ３はドントケアである。ｔＢＴ終了インジケータは、可変のｔＢＴの終了、及び、書込みデータが次に続ことになることをメモリに通知する。こうして、ｔＢＴの長さは、構成可能なｔＢＴ（例えば、１ｔＣＫ、２ｔＣＫ、３ｔＣＫ等）を有するのではなく、また、ｔＢＴ終了インジケータ用の別個の専用信号ラインを使用することなく、（終了がＢＴによって示されて）ホストによって決定され得る。他の実施形態では、ｔＢＴ終了インジケータは、異なるＤＱ上で又は２つ以上のＤＱ上で提供され得る。更に、ｔＢＴ終了インジケータは、図２Ｂに示すｔＢＴ終了インジケータより長いか又は短いとすることができる。

先に論じたように、ｔＬＡＴ期間中、メモリはメモリオペレーションを管理し得る。例えば、ｔＬＡＴ期間中、メモリは、書込みオペレーションのために自分自身を準備し得る（書込みオペレーションを実施するためにメモリ回路を準備すること等）、書込みオペレーションを実施することを始めるため進行中のオペレーションを中断し得る、又は、他のメモリオペレーションを管理し得る。メモリは、また、例えば書込み命令について書込みオペレーションを実施する前に、ｔＬＡＴ期間中に進行中のオペレーションを完了させ得る。ｔＬＡＴ期間は、或る範囲の期間にわたって変動し得る。幾つかの実施形態では、ｔＬＡＴ期間についての時間は、比較的短い期間から比較的長い期間までの或る範囲の期間にわたって特徴付けられる場合があり、ＡＣＫＮＯＷＬＥＤＧＥがｔＬＡＴ期間の終了を示す。

本発明が図２Ａ及び２Ｂを参照して述べる特定の実施形態に限定されないことが認識されるであろう。例えば、本発明の或る実施形態では、書込み命令は８ビット（１バイト）であり、アドレスは、複数のクロックサイクルにわたって受信される２４ビット（３バイト）である。しかし、異なる長さの命令及びアドレスが、同様に使用され、図２Ａ及び２Ｂに示すのと異なる数のクロックサイクルにわたって受信され得る。更に、命令及びアドレスがメモリによって受信される順序は、本発明の範囲から逸脱することなく異なるとすることができる。図２Ａ及び２Ｂは、入力／出力ＤＱ０〜ＤＱ３が、命令、アドレス、及びデータについて共有される実施形態を示す。しかし、幾つかの実施形態では、メモリ命令は、専用入力上で受信され、アドレス及びデータは別の入力／出力を共有し得る。幾つかの実施形態では、メモリ命令及びアドレスは共有入力上で受信され、データは専用入力／出力上で受信／提供され得る。ＡＣＫＮＯＷＬＥＤＧＥは、図２Ａ及び２Ｂでは、２つのクロックサイクルにわたって提供されるものとして示されるが、他の実施形態では、ＡＣＫＮＯＷＬＥＤＧＥは、異なる数のクロックサイクルにわたって提供され得る。書込みデータが受信され得る時間は、ＡＣＫＮＯＷＬＥＤＧＥ後の特定の数のクロックサイクルに続き得る、又は、幾つかの実施形態では、書込みデータは、例えば、先に論じたように、構成可能な又は可変のバスターンアラウンド時間後に、ＡＣＫＮＯＷＬＥＤＧＥに続く時間において受信され得る。

バッファは、幾つかの実施形態ではメモリ（例えば、図１のメモリ１００）に含まれ、書込みデータ及び対応する書込み命令を記憶するために使用されることができ、ついには、十分な数の書込み命令／データが蓄積され、そのとき、バッファリングされた書込み命令についての書込みオペレーションが実施される。結果として、幾つかの書込み命令は、比較的短いｔＬＡＴ期間を有し（バッファリングされ）、比較的短いｔＬＡＴ期間より長いｔＬＡＴ期間を有する書込み命令が後に続き得る。バッファリングされた書込み命令についての書込みオペレーションは、長いｔＬＡＴ期間中に実施される。キャッシュされたデータのコヒーレンシを維持する等のため、バッファリングされた書込みデータが読出される場合、バッファリングされた書込みデータが読出しオペレーションについてアクセス可能であるように、バッファがアクセス可能であるとすることができる。

本発明の或る実施形態による読出し命令は、読出しオペレーションを実施するためメモリによって受信される。一般に、こうした実施形態では、読出し命令及びメモリアドレスは、メモリによって受信され、可変レイテンシ期間が、命令及びアドレスの受信に続く。可変レイテンシ期間の終了は、メモリによって提供される肯定応答ＡＣＫＮＯＷＬＥＤＧＥによって示され、ＡＣＫＮＯＷＬＥＤＧＥ後に、読出し命令についての読出しデータがメモリによって提供される。以下でより詳細に述べるように、幾つかの実施形態では、ｔＬＡＴ期間についての最大時間が、例えば最大ｔＬＡＴについての値を含むレジスタをプログラムすることによって定義され得る。図３は、本発明の或る実施形態による読出しオペレーションのタイミングを示す。

時間Ｔ０の前に、メモリ選択信号Ｓ／（アクティブ・ロー）及びモード信号ＭＯＤＥはアクティブであり、メモリをアクティブにさせる。時間Ｔ０と時間Ｔ１との間で、読出し命令はメモリによって受信される。時間Ｔ１と時間Ｔ２との間で、読出し命令についての場所に対応するアドレスが受信される。時間Ｔ２に続くのは、レイテンシ期間ｔＬＡＴである。ｔＬＡＴ期間は可変であるとすることができ、ｔＬＡＴ期間の終了はメモリによって提供される肯定応答ＡＣＫＮＯＷＬＥＤＧＥによって示され、ＡＣＫＮＯＷＬＥＤＧＥ後に、読出しデータがメモリによって提供され得る。バスターンアラウンド期間は、Ｈｉ−ＺとしてＤＱ０〜ＤＱ３について時間Ｔ２と時間Ｔ３との間で示される。時間Ｔ３にて、メモリは、ｔＬＡＴ期間の終了を示すＡＣＫＮＯＷＬＥＤＧＥを提供するために使用される論理「０」をＤＱ１上で提供し、ＤＱ０、ＤＱ２、及びＤＱ３はドントケアである。ＡＣＫＮＯＷＬＥＤＧＥは、ＤＱ１上で時間Ｔ４と時間Ｔ５との間でメモリによって提供され、「０」から「１」へ論理状態を変更することによって示される。読出しデータは、時間Ｔ５にてメモリによって提供される。

先に述べたように、ｔＬＡＴ期間中、メモリはメモリオペレーションを管理し得る。例えば、ｔＬＡＴ期間中、メモリは、読出しオペレーションのために自分自身を準備し得る（読出しオペレーションを実施するためにメモリ回路を準備すること等）、読出しオペレーションを実施することを始めるため進行中のオペレーションを中断し得る、又は、他のメモリオペレーションを管理し得る。メモリは、また、例えば読出し命令について読出しオペレーションを実施する前に、ｔＬＡＴ期間中に進行中のオペレーションを完了させ得る。ｔＬＡＴ期間は、或る範囲の期間にわたって変動する場合があり、ＡＣＫＮＯＷＬＥＤＧＥがｔＬＡＴ期間の終了を示す。

本発明が図３を参照して述べる特定の実施形態に限定されないことが認識されるであろう。例えば、本発明の或る実施形態では、読出し命令は８ビット（１バイト）であり、アドレスは、複数のクロックサイクルにわたって受信される２４ビット（３バイト）である。しかし、異なる長さの命令及びアドレスが、同様に使用され、図３に示すのと異なる数のクロックサイクルにわたって受信され得る。更に、命令及びアドレスがメモリによって受信される順序は、本発明の範囲から逸脱することなく異なるとすることができる。図３は、入力／出力ＤＱ０〜ＤＱ３が、命令、アドレス、及びデータについて共有される実施形態を示す。しかし、幾つかの実施形態では、メモリ命令は、専用入力上で受信され、アドレス及びデータは別の入力／出力を共有し得る。幾つかの実施形態では、メモリ命令及びアドレスは共有入力上で受信され、データは専用入力／出力上で受信／提供され得る。ＡＣＫＮＯＷＬＥＤＧＥは、図３では、２つのクロックサイクルにわたって提供されるものとして示されるが、他の実施形態では、ＡＣＫＮＯＷＬＥＤＧＥは、異なる数のクロックサイクルにわたって提供され得る。

先に述べたように、ｔＬＡＴ期間中、メモリはメモリオペレーションを管理し得る。ｔＬＡＴ期間についての時間は、メモリがメモリオペレーションを管理する方法によって影響を受け得る。先に述べたように、ＡＣＫＮＯＷＬＥＤＧＥは、ｔＬＡＴ期間の終了を示すためにメモリによって提供され、ＡＣＫＮＯＷＬＥＤＧＥ後に、データが交換される（例えば、書込みデータが、書込みオペレーションのためにメモリに提供され、読出しデータが、読出しオペレーションのためにメモリによって提供される）。図２Ａ、２Ｂ、及び３を参照して示す実施形態では、ｔＬＡＴ期間の終了は、ＡＣＫＮＯＷＬＥＤＧＥの開始に一致する。他の実施形態では、ｔＬＡＴ期間の終了は、ＡＣＫＮＯＷＬＥＤＧＥを含み、ＡＣＫＮＯＷＬＥＤＧＥに一致して終了し得る、又は、ＡＣＫＮＯＷＬＥＤＧＥ後に数クロックサイクル延長するが、データがメモリと交換される前に終了し得る。

幾つかの実施形態では、ＡＣＫＮＯＷＬＥＤＧＥは、ｔＬＡＴ期間が進行中であるか又は終了したことをホストに知らせるために使用され得る。例えば、先に述べたように、メモリは、（例えば、ｔＬＡＴ期間の終了を示すＡＣＫＮＯＷＬＥＤＧＥの一部として）ｔＬＡＴ期間が終了するときに１つの論理状態から別の論理状態に移行する、ｔＬＡＴ期間が進行中であるか、終了したかを示す論理状態を有する信号をＤＱ上で提供し得る。ｔＬＡＴ期間が進行中である間、他のＤＱ上の信号は、ドントケアであり得る、かつ／又は、少なくとも１つのＤＱは、ホストから信号を受信するために使用される。

幾つかの実施形態では、例えば、メモリ命令についてのオペレーションに関連する情報が、ｔＬＡＴ期間中にメモリによって提供され得る。先に論じたように、メモリは、ｔＬＡＴ期間についての時間に関連する情報を提供し、ｔＬＡＴ期間の残留時間に関連するｔＬＡＴ期間中に更新情報を更に提供し得る。提供され得る例示的な情報は、待ち状態を含み、待ち状態は、ｔＬＡＴがあとどれだけになり得るかに関連する。情報は、ｔＬＡＴ中に伝達される情報を示す信号の論理状態の組合せにより、１つ又は複数の信号によって示され得る。例えば、第１の信号（例えば、第１のＤＱ信号）は、（例えば、ｔＬＡＴ期間の終了を示すＡＣＫＮＯＷＬＥＤＧＥの一部として）ｔＬＡＴ期間が終了するときに１つの論理状態から他の論理状態に移行する、ｔＬＡＴ期間が進行中であるか、終了したかを示す論理状態を有し得る。ｔＬＡＴ期間が進行中である間、第２及び第３の信号（例えば、第２及び第３のＤＱ信号）は、待ち状態を示す論理状態の組合せを有し得る。

図４Ａは、入力／出力ＤＱ２及びＤＱ３上でメモリによって提供される待ち状態の表を示す。待ち状態のそれぞれは、ＤＱ２〜ＤＱ３上で提供されるそれぞれの論理的組合せによって示される。例えば、「通常の（ｎｏｒｍａｌ）」待ち状態は、ＤＱ２〜ＤＱ３上で提供される「１０」の組合せによって示され、「短い（ｓｈｏｒｔ）」待ち状態及び「長い（ｌｏｎｇ）」待ち状態は、ＤＱ２〜ＤＱ３上で「００」の組合せ及び「０１」の組合せを提供することによってそれぞれ示される。幾つかの実施形態では、先に論じたように、メモリは、ＤＱ１を使用して、ｔＬＡＴ期間が、進行中である（例えば、ＤＱ１＝「０」）か、終了した（例えば、ＤＱ１＝「１」）かを示すＡＣＫＮＯＷＬＥＤＧＥを提供し得る。論理「０」は、ｔＬＡＴ期間中にＤＱ１上でメモリによって提供されることができ、メモリは、ｔＬＡＴ期間の終了を示すためＤＱ１上で論理「１」を提供する。ＤＱ１上での論理状態の変更は、ｔＬＡＴ期間の終了を示すＡＣＫＮＯＷＬＥＤＧＥの一部として含まれ得る。

短い、通常の、及び長い待ち状態は、相対的であり、幾つかの実施形態では、時間の尺度に基づき得る。例えば、時間の増分は、通常の待ち状態及び長い待ち状態についての尺度として使用され得る。時間の例示的な増分は２０μｓであるとすることができる。すなわち、ｔＬＡＴ期間についての残留時間が時間増分より大きい（例えば、２０μｓより大きい）とき、「０１」の組合せが、ＤＱ２及びＤＱ３上でメモリによって提供されて、待ち状態が長いことを示す。ｔＬＡＴ期間についての残留時間が時間増分より小さい（例えば、２０μｓより小さい）とき、「１０」の組合せが、ＤＱ２及びＤＱ３上でメモリによって提供されて、待ち状態が通常であることを示す。ｔＬＡＴ期間についての残留時間が、通常の待ち状態及び長い待ち状態についての尺度として使用される時間増分より小さい別の時間増分より小さいとき、メモリは、ＤＱ２及びＤＱ３上で「００」の組合せを提供し、短い待ち状態を示し得る。例えば、短い待ち状態は、ｔＬＡＴ期間についての残留時間が１μｓより小さいときに提供され得る。先に述べた時間増分以外の時間増分は、本発明の範囲から逸脱することなく使用され得る。更に、更なる又は代替の待ち状態或は他の情報は、ｔＬＡＴ期間中に、並びに、待ち状態又は他の情報を示すために論理状態の他の組合せを使用して伝達され得る。

図４Ｂは、本発明の或る実施形態による、メモリオペレーションの一部分であって、メモリがｔＬＡＴ期間の残留時間に関連する情報を提供する、メモリオペレーションの一部分についてのタイミングを示す。時間Ｔ０までに、メモリは、メモリオペレーションについてのメモリ命令（図４Ｂに示さず）を受信しており、メモリ命令に関連するアドレスは、時間Ｔ０とＴ１との間で受信される。時間Ｔ１とＴ２との間には、メモリがアドレスを受信することと、ｔＬＡＴ期間の残留時間に関連する情報を提供することとの間のバス競合を回避するためのバスターンアラウンド時間が存在する。アドレスに続くバスターンアラウンド時間は、図４Ｂにおいて２ｔＣＫの長さとして示される。しかし、バスターンアラウンド時間は、長さが構成可能であろうと、可変であろうと、他の時間であるとすることができる。図４Ｂの実施形態では、ｔＬＡＴ期間の残留時間に関連する情報は、ＤＱ２及びＤＱ３を使用してメモリによって提供される。ＤＱ２及びＤＱ３上でメモリによって提供される論理状態の組合せは、例えば、ｔＬＡＴ期間についての残留時間が、「長い（ｌｏｎｇ）」か、「通常である（ｎｏｒｍａｌ）」か、「短い（ｓｈｏｒｔ）」か、を示す。メモリによって提供される情報は、ｔＬＡＴ期間にわたって更新され、ＤＱ２及びＤＱ３の倫理状態は、相応してメモリによって更新され得る。

ＤＱ０及びＤＱ１の倫理状態は、ｔＬＡＴ期間についての残留時間に関連する情報を提供すること以外のためにｔＬＡＴ期間中に使用され得る。ＤＱ０及びＤＱ１は、図４Ｂにおいて「０」論理状態に駆動されるものとして示される。しかし、ＤＱ０及びＤＱ１は、本発明の範囲から逸脱することなく他の論理状態であるとすることができる。先に論じたように、ＤＱ０は、（可変ｔＢＴの場合）ｔＢＴ終了インジケータＢＴを受信するためｔＬＡＴ期間中にメモリによって使用され、ＤＱ１は、論理「０」から論理「１」へ論理状態を変更することによってＡＣＫＮＯＷＬＥＤＧＥを提供するため、メモリによって使用され得る（図示せず）。他の実施形態では、メモリは、ＤＱ０及びＤＱ１のいずれか又は両方の上で情報を全く提供しない、かつ／又は、図４Ｂで具体的に示した論理状態以外の論理状態を提供する。

先に論じたように、ＡＣＫＮＯＷＬＥＤＧＥは、ｔＬＡＴ期間の終了を示し、また本発明の幾つかの実施形態では、所定の情報を含み得る。例えば、ＡＣＫＮＯＷＬＥＤＧＥは、また、メモリ命令が受け入れられるか、拒否されるかに関連する情報を含み得る。受け入れられる場合、受け入れられるメモリ命令についてのメモリオペレーションが実施されることになる。メモリ命令の受入れに関連する情報は、命令は受け入れられたが、直前の命令のオペレーション中にエラーが存在する、又は、オペレーションは受け入れられたが、ハウスキーキングオペレーション（ウェアレベリング、リフッシュ等）の必要性による警告が存在する、等の更なる認定を含み得る。対照的に、拒否される場合、拒否される命令についてのメモリオペレーションは実施されないことになる。メモリ命令は、例えば、メモリ内のエラー状態により、又は、メモリがメモリオペレーションを実施することを妨げる他の理由により拒否され得る。

ＡＣＫＮＯＷＬＥＤＧＥは、１つ又は複数の信号によって示され、信号の論理状態の組合せがＡＣＫＮＯＷＬＥＤＧＥによって伝達される情報を示す。例えば、第１の信号（例えば、第１のデータ信号）は、ｔＬＡＴ期間の終了を示すため論理状態を変更し、第１の信号が論理状態を変更したときの第２及び第３の信号（例えば、第２及び第３のデータ信号）の論理状態の組合せは、メモリ命令の受入れ又は拒否等の更なる情報を示し得る。

図５は、本発明の或る実施形態によるＡＣＫＮＯＷＬＥＤＧＥによって提供される情報の表である。ＤＱ１、ＤＱ２、及びＤＱ３は、実施形態において使用され、ＤＱ１〜ＤＱ３上でメモリによって提供される論理状態の組合せは、ＡＣＫＮＯＷＬＥＤＧＥ情報を示す。図示するように、ＡＣＫＮＯＷＬＥＤＧＥは、ｔＬＡＴ期間の終了を示し、また、命令が、受け入れられたか、認定によって受け入れられたか、エラーのせいで拒否されたか、に関連する情報を更に含み得る。

更なる又は代替の情報は、ＡＣＫＮＯＷＬＥＤＧＥ内に、並びに、本発明の範囲から逸脱することなく情報を示すため論理状態の他の組合せを使用して含まれ得る。

可変レイテンシ期間についての時間は、種々のファクタに基づき得る。例えば、可変レイテンシ期間についての時間は、目下のメモリオペレーションに少なくとも部分的に基づき得る。可変レイテンシ期間についての時間は、更に、受信されるメモリ命令に少なくとも部分的に基づき得る。例えば、メモリ命令が受信されるときメモリがアイドル状態である場合、メモリは、できる限り早くメモリオペレーションを実施することを始め、比較的に短いｔＬＡＴ期間をもたらし得る。例えば、メモリがアイドル状態であるときに読出し命令又は書込み命令を受信することは、メモリが、メモリオペレーションを実施するために準備し、比較的短い時間でオペレーションを開始することをもたらし、したがって、ｔＬＡＴ期間は比較的短く、読出し命令又は書込み命令がそれぞれ受信されてから比較的すぐに、読出しデータがメモリによって提供され得る、又は、書込みデータがメモリに提供され得る。

対照的に、メモリ命令が受信されるときにメモリオペレーションが進行中である場合、メモリは、受信されるメモリ命令についてメモリオペレーションの実施を始める前に進行中のオペレーションを完了し得る。結果として、ｔＬＡＴ期間は、比較的短いｔＬＡＴ期間より長く、また、進行中のオペレーションを完了するために必要とされる時間のために、比較的長いｔＬＡＴ期間であるとすることができる。例えば、書込みオペレーションは、読出し命令がメモリによって受信されるときに進行中である場合がある。メモリは、読出し命令についてオペレーションを始める前に、書込みオペレーションを完了することができ、したがって、読出し命令についてのｔＬＡＴ期間は、比較的短いｔＬＡＴ期間より長いとすることができる。２つ以上の書込み命令が実施されている（例えば、バッファリングされた書込み命令を実施している）場合、読出し命令についてのｔＬＡＴ期間は、比較的長いとすることができる。

幾つかの実施形態では、メモリは、進行中のオペレーションを中断して、受信されるメモリ命令についてオペレーションを実施することを始め得る。受信されるメモリ命令についてのメモリオペレーションは、中断されるオペレーションが完了されるのを待つ必要無しで完了され得る。結果として、受信されるメモリ命令についてのｔＬＡＴ期間は、比較的長いｔＬＡＴ期間より短く、また、比較的短いｔＬＡＴ期間であるとすることができる。受信されるメモリ命令についてのオペレーションが完了すると、メモリは、中断されたオペレーションを実施することを再開し得る。例えば、書込み命令についてのオペレーションは、読出し命令がメモリによって受信されるときに進行中である場合がある。メモリは、書込み命令についてのオペレーションを中断し、受信される読出し命令についてのオペレーションを実施することを始め得る。読出し命令についてのオペレーションを始める前に書込み命令についてのオペレーションが完了することを待たないことによって、読出し命令についてのｔＬＡＴ期間は、比較的長いｔＬＡＴ期間であることになる。

メモリは、受信されるメモリ命令の実施中に更なるメモリ命令が受信される場合、又は幾つかの実施形態では、更なるメモリ命令がホールドオフ期間ｔＨＯＬＤＯＦＦ内に受信される場合、進行中であったオペレーションを中断し続け得る。幾つかの実施形態では、ｔＨＯＬＤＯＦＦ期間は、更なるメモリ命令の完了から測定される。幾つかの実施形態では、ｔＨＯＬＤＯＦＦ期間は、例えば、更なるメモリ命令の受信又は更なるメモリ命令に関連する異なる事象から測定される。ｔＨＯＬＤＯＦＦ期間内でのメモリ命令の受信は、メモリオペレーションの完了時にｔＨＯＬＤＯＦＦ期間を再起動するため、新しいｔＨＯＬＤＯＦＦ期間内で受信される他のメモリ命令は、中断されたオペレーションを中断させ続けることになる。ｔＨＯＬＤＯＦＦ期間は、ｔＨＯＬＤＯＦＦ期間内で受信される更なるメモリ命令が、中断されたオペレーションをあまりに早く再開することなく実施されることを可能にする。結果として、更なるメモリ命令は、比較的短いｔＬＡＴ期間であり得るｔＬＡＴ期間を有し得る。ｔＨＯＬＤＯＦＦ期間は、また、ウェアレベリング、メモリ内でデータの断片化されたブロックを統合すること、デバイス評価及び調整を実施すること等のバックグラウンドオペレーション、並びに、他のバックグラウンドオペレーションをメモリ内で起動するのを遅延させるために使用され得る。すなわち、バックグラウンドオペレーションは、更なるメモリ命令について比較的長いｔＬＡＴ期間を回避するため、ｔＨＯＬＤＯＦＦ期間が終了するまで起動されない。

例えば、先の例の場合と同様に、進行中の書込みオペレーションは、読出し命令についてのオペレーションを実施することを始めるために中断された。ｔＨＯＬＤＯＦＦ期間（すなわち、第１のｔＨＯＬＤＯＦＦ期間）は、読出し命令の完了に続いて始まり、その間、更なる読出し命令が受信される。結果として、中断された書込みオペレーションは、中断されたままであり、更なる読出し命令についての読出しオペレーションが始まる。書込みオペレーションの中断の継続のせいで、更なる読出し命令についてのｔＬＡＴ期間は、比較的短いｔＬＡＴ期間であるとすることができる。更なる読出し命令が完了すると、別のｔＨＯＬＤＯＦＦ期間（すなわち、第２のｔＨＯＬＤＯＦＦ期間）が始まり、別のｔＨＯＬＤＯＦＦ期間中に、他の更なる読出し命令の受信が、書込みオペレーションを更に中断させることになる。更なる読出し命令も、比較的短いｔＬＡＴ期間であり得るｔＬＡＴ期間を有し得る。しかし、第２のｔＨＯＬＤＯＦＦ期間中に他の読出し命令が全く受信されない場合、中断された書込みオペレーションが、再開され完了され得る。

幾つかの実施形態では、特定の１つ又は複数のタイプのメモリ命令の受信は、中断さされたメモリオペレーションが再開されることをもたらすことになる。例えば、書込みオペレーションが、読出し命令を受信すると中断されることを再び仮定する。その命令についての読出しオペレーションが始まり完了し、その時点で、ｔＨＯＬＤＯＦＦ期間が始まる。先に論じたように、ｔＨＯＬＤＯＦＦ期間中における読出し命令の受信は、中断された書込みオペレーションを中断されたままにさせ得る。しかし、書込み命令がｔＨＯＬＤＯＦＦ期間中に受信される場合、このタイプのメモリ命令は、中断された書込みオペレーションを、完了するため即座に再開させ得る。新しい書込み命令についての書込みオペレーションは、直前に中断された書込みオペレーションの完了に続いて実施され得る、又は幾つかの実施形態では、例えば、新しい書込み命令が受信された後であるが、再開される書込みオペレーションが完了する前に読出し命令が受信されることによって、後で実施されるようキューイングされ得る。

中断されるメモリオペレーションの文脈で先に述べたが、ｔＨＯＬＤＯＦＦ期間は、中断されたメモリオペレーションが全く存在しないときでも利用可能であり得る。すなわち、ｔＨＯＬＤＯＦＦ期間は、メモリオペレーション、例えば、読出し命令についてのメモリオペレーションの完了に続くことができ、その時間中、他のメモリオペレーションは全く始動されない。ｔＨＯＬＤＯＦＦ期間中に受信される命令についてのメモリオペレーションは、その結果、他のメモリオペレーションが進行中でない場合、比較的短いｔＬＡＴを有し得る。幾つかの実施形態では、ｔＨＯＬＤＯＦＦ期間中における書込み命令の受信は、強制的にｔＨＯＬＤＯＦＦ期間を、即座に終了させ、再起動されないようにさせ得る。ｔＨＯＬＤＯＦＦ期間は、オペレーションの中断と共に、又は、他のメモリオペレーションが保留中でないときに使用されて、メモリが、ｔＨＯＬＤＯＦＦ期間中に受信される命令についてのメモリオペレーションをいつでも実施できる状態のままであることを可能にし、比較的短いｔＬＡＴ期間をもたらし得る。

ｔＬＡＴについての最大時間及びｔＨＯＬＤＯＦＦ期間についての時間は、本発明の幾つかの実施形態では、プログラム可能であるとすることができる。例えば、レジスタ（例えば、図１のレジスタ１６０）がメモリに含まれることができ、レジスタは、最大ｔＬＡＴを示す値を記憶し、ｔＨＯＬＤＯＦＦ期間についての時間を示す値を記憶するために使用される。ｔＬＡＴについての最大時間は、メモリオペレーションについての最大ｔＬＡＴ時間をセットすることができ、メモリによって使用されて、例えば、進行中である目下のメモリオペレーションを中断するか、又は、メモリオペレーションに着手する前に目下のメモリオペレーションが完了することを可能にするかどうかを判定し得る。幾つかの実施形態では、別々の最大ｔＬＡＴが、読出しオペレーション及び書込みオペレーションについてセットされ得る。最大ｔＬＡＴ値及び／又はｔＨＯＬＤＯＦＦ期間は、幾つかの実施形態では、ホストによってプログラム可能であり、例えば、マイクロコードの効率的な実行を容易にすることに基づき得る。ｔＬＡＴについてプログラムされる値は、幾つかの実施形態では、幾つかの予め規定された最大値のうちの１つを特定し得る。幾つかの実施形態では、ｔＬＡＴ期間中に実施され得る最大数のオペレーションを示す値が、レジスタに記憶されることができ、したがって、最大ｔＬＡＴ期間を確立し得る。

図６は、メモリの例示的なオペレーションを示すため、或る実施形態による読出し及び書込み命令のシーケンスを示す。

時間Ｔ０にて、書込み命令６０４及びアドレス６０６がメモリによって受信される。メモリが時間Ｔ０の前にアイドル状態であったと仮定すると、書込み命令６０４についての書込みオペレーションは、比較的短いｔＬＡＴ６０８を有することになる。先に述べたように、例えば比較的短いｔＬＡＴ期間を提供するため、バッファが、命令、アドレス、及び書込みデータを記憶するために使用され得る。結果として、書込み命令６０４についての書込みデータ６１２は、時間Ｔ１にて受信されることができ、時間Ｔ１は、時間Ｔ０にて書込み命令６０４が受信されてから比較的すぐである。時間Ｔ１における書込みデータ６１２の受信に続いて、内部メモリオペレーションが、書込みオペレーションについて実施される。図６の例で示すように、時間Ｔ２にて、読出し命令６１６及びアドレス６１８がメモリによって受信される。読出し命令６１６についての読出しオペレーションは、時間Ｔ０の書込み命令６０４についての書込みオペレーションが読出しオペレーションを実施する前に完了されるか又は中断されると仮定すると、比較的長いｔＬＡＴ６２０を有することになる。ｔＬＡＴ６２０に続いて、時間Ｔ３にて、読出し命令６１６についての読出しデータ６２４がメモリによって利用可能にされる。ｔＨＯＬＤＯＦＦ期間６２６は、読出しデータ６２４の提供に続く時間Ｔ４にて始まる。時間Ｔ４は、読出し命令６１６についての読出しオペレーションの完了を示し得る。時間Ｔ５にて、読出し命令６２８及びアドレス６３０がメモリによって受信される。図６に示すように、読出し命令６２８は、ｔＨＯＬＤＯＦＦ期間６２６内に受信される。そのため、読出し命令６２８についての読出しオペレーションは、即座に始まることができ、比較的短いｔＬＡＴ６３２を有することになる。読出しデータ６３６は、ｔＬＡＴ６３２に続く時間Ｔ６から、読出し命令６２８についての読出しオペレーションの終了を示す時間Ｔ７までメモリによって提供される。

比較すると、ｔＬＡＴ６３２は、ｔＬＡＴ６２０より短い。先に述べたように、ｔＬＡＴ６２０は、書込み命令６０４についての書込みオペレーションが、読出し命令６１６についての読出しオペレーションを実施する前に完了するか又は中断されるのを待つことから生じた。対照的に、読出し命令６２８についての読出しオペレーションのｔＬＡＴ６３２は、メモリが、他のメモリオペレーションに着手する前にｔＨＯＬＤＯＦＦ期間６２６待っていたため、より短い。したがって、メモリは、読出し命令６２８についての読出しオペレーションを、ｔＨＯＬＤＯＦＦ期間６２６内でＴ５にて受信されたときに実施することを始めることができる。図６には示さないが、その後受信される読出しオペレーションについての読出しオペレーションは、読出し命令がｔＨＯＬＤＯＦＦ期間内に受信される場合、比較的短いｔＬＡＴを有することになる。

図６に示すように、最初に受信される書込み命令についての書込みオペレーションは、時間Ｔ２にて受信される読出し命令６１６についての読出しオペレーションを始動する前に完了又は中断される。結果として、読出し命令６１６についてのｔＬＡＴは、書込みオペレーションが完了するか又は中断されることを可能にするため比較的長いことになる。しかし、時間Ｔ５にて受信される読出し命令６２８についての読出しオペレーションは、ｔＨＯＬＤＯＦＦ期間６２６内で読出し命令を受信するため、比較的短いｔＬＡＴを有する。先に論じたように、ｔＨＯＬＤＯＦＦ期間６２６中に受信される命令についてのメモリオペレーションは、メモリが、中断されたメモリオペレーションをその後に再開し得るｔＨＯＬＤＯＦＦ期間の間、アイドル状態のままであるため、比較的短いｔＬＡＴを有し得る。そのため、ｔＨＯＬＤＯＦＦ期間６２６中に受信される命令についてのオペレーションは、別のメモリオペレーションが完了するか又は中断されるのを待つことなく実施され、その結果、比較的短いｔＬＡＴを有し得る。

図７は、メモリの例示的なオペレーションを示すため、或る実施形態による読出し及び書込み命令のシーケンスを示す。

時間Ｔ０にて、書込み命令７０４及びアドレス７０６がメモリによって受信される。メモリが時間Ｔ０の前にアイドル状態であったと仮定すると、書込み命令７０４についての書込みオペレーションは、比較的短いｔＬＡＴ７０８を有することになる。結果として、書込み命令７０４についての書込みデータ７１２は、時間Ｔ１にて受信されることができ、時間Ｔ１は、時間Ｔ０にて書込み命令７０４が受信されてから比較的すぐである。時間Ｔ１における書込みデータ７１２の受信に続いて、内部メモリオペレーションが、書込みオペレーションを実施するため起こる。内部メモリオペレーションは、書込みデータ７１２を、メモリに書き込まれる前に書込みデータが記憶され得る書込みデータバッファに書き込むことを含むことができ、先に論じたように、書込みデータバッファの使用は、書込みデータバッファに書込みデータを書き込むことが、メモリに書込みデータを書き込むことに比べて少ない時間がかかり得るため、書込みオペレーションが比較的迅速に完了されることを可能にし得る。しかし、後で、書込みデータバッファ内に蓄積された書込みデータは、メモリに書き込まれることになり、そのことは、比較的長い時間がかかり、また、その後受信される命令について比較的長いｔＬＡＴを有するメモリオペレーションをもたらし得る。しかし、図７の例では、ｔＬＡＴ７０８は比較的短いものとして示される。

図７の例で示すように、時間Ｔ２にて、読出し命令７１６及びアドレス７１８がメモリによって受信される。読出し命令７１６についての読出しオペレーションは、比較的短いｔＬＡＴ７２０を持って図７に示される。書込み命令７０４についての書込みオペレーションが時間Ｔ２までに完了される場合、ｔＬＡＴ７２０は比較的短いとすることができる。ｔＬＡＴ７２０に続いて、時間Ｔ３からＴ４まで、読出し命令７１６についての読出しデータ７２４がメモリによって利用可能にされる。ｔＨＯＬＤＯＦＦ期間７２６は、読出しオペレーションの完了後、時間Ｔ４にて始まる。先に論じたように、ｔＨＯＬＤＯＦＦ期間中、メモリは、メモリオペレーションを始動又は再開しない。

時間Ｔ５にて、書込み命令７２８及びアドレス７３０がメモリによって受信される。読出し命令７１６についての読出しオペレーションが時間Ｔ４までに完了し、ｔＨＯＬＤＯＦＦ期間７２６が依然として経過している状態で、書込み命令７２８についての書込みオペレーションは、強制的にｔＨＯＬＤＯＦＦ期間を終了させることによって即座に始まり、比較的短いｔＬＡＴ７３２をもたらし得る。ｔＬＡＴ７３２後に、書込みデータ７３６が、時間Ｔ６にてメモリによって受信され得る。時間Ｔ７にて、書込みデータ７３６の受信が完了する。図７の例では、ｔＬＡＴ７３２が比較的短いが、書込み命令７２８についての書込みオペレーションは、書込みデータバッファ内に蓄積された書込みデータをメモリアレイに書き込むため内部メモリオペレーションを始め得る。例えば、幾つかの実施形態では、ｔＨＯＬＤＯＦＦ期間中に受信される書込み命令は、書込みオペレーションを始めさせ得る、又は、直前のメモリオペレーションが中断された場合、中断されたオペレーションを再開させ得る。結果として、その後受信されるメモリ命令についての書込みオペレーションは、比較的短いｔＬＡＴ７３２より長いｔＬＡＴを有し得る。例えば、時間Ｔ８にて、書込み命令７４０及びアドレス７４２がメモリによって受信される。書込み命令７２８についての書込みデータの受信が、時間Ｔ８にて、書込み命令７４０の受信までに完了するが、書込み命令７４０についての書込みオペレーションは、比較的短いｔＬＡＴ７３２より長いｔＬＡＴ７４４を有するものとして図７に示される。より長いｔＬＡＴ７４４は、内部メモリオペレーションが、直前の書込み命令（例えば、書込み命令７０４及び７２８）について実施されることから生じ得る。すなわち、先に論じたように、書込み命令７０４及び７２８についての書込みオペレーションは、比較的短いｔＬＡＴ７０８及び７３２を有し得るが、書込み命令７２８についての書込みオペレーションは、バッファリングされた書込みデータをメモリアレイに書き込むことを含み得る。書込み命令７２８についての書込みオペレーションは、書込み命令７４０がメモリによって受信される時間Ｔ８までに完了せず、比較的長いｔＬＡＴ７４４をもたらし得る。より長いｔＬＡＴ７４４に続いて、書込み命令７４０についての書込みデータは、時間Ｔ９とＴ１０との間でメモリによって受信される。

図７に示すように、最初に受信される書込み命令７０４についての書込みオペレーションは短いｔＬＡＴ７０８を有する。書込みオペレーションは、また、例えば、書込みデータバッファの使用を通して、時間Ｔ２にて受信される読出し命令７１６を受信する前に、比較的短時間で完了する。結果として、読出し命令７１６についてのｔＬＡＴ７２０は比較的短いことになる。時間Ｔ５にて受信される書込み命令７２８についての書込みオペレーションは、比較的短いｔＬＡＴ７３２を同様に有する。比較的短いｔＬＡＴは、再開され完了されることが必要である、中断されたオペレーションが全く存在しないことによる場合がある。例えば、比較的短いｔＬＡＴ７３２は、通常、メモリアレイに記憶される（書込みデータバッファに書き込むより長い時間がかかる）のではなく、書込みデータを記憶するための書込みデータバッファの使用に少なくとも部分的による場合がある。例えば、短いｔＬＡＴ７３２は、読出し命令７１６についての時間Ｔ４での読出しオペレーションの完了に続くｔＨＯＬＤＯＦＦ期間７２６内に書込み命令７２８が受信されることによる場合がある。対照的に、時間Ｔ８にて受信される書込み命令７４０についての書込みオペレーションは、ｔＬＡＴ７３２より長いｔＬＡＴ７４４を有する。先に論じたように、より長いｔＬＡＴ７４４は、例えば、時間Ｔ９とＴ１０との間で書込みデータ７４８を受信する前に、書込みデータバッファに記憶された書込みデータをメモリアレイに書き込むためのオペレーションを実施することによる場合がある。

図８は、本発明の或る実施形態による装置（例えば、メモリモジュール等のメモリデバイス又は固体ドライブ等のメモリシステム）８００の一部分の略図である。装置８００は、メモリセルのアレイ８０２を含み、メモリセルのアレイ８０２は、例えば、相変化メモリセル、抵抗可変ランダムアクセスメモリセル、又は他のタイプのメモリセルを含む抵抗可変メモリセルであるとすることができる。装置８００は、また、本発明の或る実施形態によるメモリオペレーションコントローラ８０６を含み、メモリオペレーションコントローラ８０６は、命令バス８０８を通してメモリ命令を受信し、装置８００内で、対応する制御信号を生成して、種々のメモリオペレーションを実施させ得る。例えば、メモリオペレーションコントローラ８０６は、本発明の実施形態に従って読出しオペレーション及び書込みオペレーションを実施するための制御信号を生成し得る。メモリオペレーションコントローラ８０６は、レジスタ８１２を含み、レジスタ８１２は、装置８００の構成及びオペレーションに関連する値を記憶するために使用され得る。幾つかの実施形態では、レジスタ８１２は、値の中でもとりわけ、最大ｔＬＡＴを示す値を記憶し、ｔＨＯＬＤＯＦＦ期間についての時間を示す値を記憶し得る。レジスタ８１２は、メモリオペレーションコントローラ８０６内に含まれることに限定されず、また、メモリオペレーションコントローラから分離し得るかつ／又は装置８００の別の要素内に含まれ得る。

行及び列アドレス信号が、アドレスバス８２０を通して装置８００のアドレスラッチ８１０に提供され得る。幾つかの実施形態では、アドレスバス８２０は、命令バスと組合されることができ、幾つかの実施形態では、アドレスバス８２０は、データバスと組合されることができる。アドレスラッチ８１０は、その後、別個の列アドレス及び別個の行アドレスを出力し得る。行及び列アドレスは、アドレスラッチ８１０によって行アドレスデコーダ８２２及び列アドレスデコーダ８２８にそれぞれ提供され得る。列アドレスデコーダ８２８は、それぞれの列アドレスに対応するアレイ８０２を通して延在するビットラインを選択し得る。行アドレスデコーダ８２２は、受信される行アドレスに対応するアレイ８０２内のメモリセルのそれぞれの行をアクティブ化し得るワードラインドライバ８２４に接続され得る。受信される列アドレスに対応する選択されるデータライン（例えば、１つ又は複数のビットライン）は、読出し／書込み回路要素８３０に結合されて、入力−出力データバス８４０を介してデータ出力バッッファ８３４に読出しデータを提供し得る。書込みデータは、データ入力バッファ８４４及びメモリアレイ読出し／書込み回路要素８３０を通してメモリアレイ８０２に提供され得る。装置８００のバッファ８４６は、先に論じたように、書込みデータ及び／又は実施される書込み命令を記憶するために使用され得る。

上記から、本発明の特定の実施形態が例証のために本明細書で述べられたが、種々の変更が、本発明の精神及び範囲から逸脱することなく、行われ得ることが認識されるであろう。したがって、本発明は、添付特許請求の範囲による以外には制限されない。

Claims (53)

1. 装置であって、
   メモリ命令を提供するように構成されるメモリコントローラと、
   前記メモリコントローラに結合され、かつ、前記メモリコントローラからメモリ命令を受信し、前記メモリ命令に応答してメモリオペレーションを実施するように構成されるメモリであって、前記メモリは、可変レイテンシ期間の終了を示す肯定応答であって、メモリ命令の受入れに関連する情報を含む肯定応答を提供するように更に構成され、前記メモリは、前記肯定応答に続いて前記メモリコントローラと、前記メモリ命令に関連するデータを交換するように更に構成される、メモリと
   を備える、装置。
2. 前記メモリは、書込みデータを記憶するように構成される書込みバッファを含む、請求項１に記載の装置。
3. 前記メモリは、読出し命令を受信することに応答して進行中の書込みオペレーションを中断するように更に構成される、請求項１に記載の装置。
4. 前記メモリは、共有入力／出力上でメモリ命令、アドレス、及びデータを受信するように構成される、請求項１に記載の装置。
5. 前記メモリは、共有入力上でメモリ命令及びアドレスを、かつ入力／出力上でデータを受信するように構成される、請求項１に記載の装置。
6. 前記メモリは、前記可変レイテンシ期間中にメモリオペレーションのためにそれ自身を準備するように構成される、請求項１に記載の装置。
7. 前記肯定応答は、前記レイテンシ期間が更なる認定によって終了したという情報を含む、請求項１に記載の装置。
8. 前記肯定応答は、前記メモリ命令が受け入れられるが、直前のメモリ命令のオペレーション中のエラーの発生による警告が存在するという情報を含む、請求項１に記載の装置。
9. 前記肯定応答は、前記メモリ命令が受け入れられるが、ハウスキーピングオペレーションの必要性による警告が存在するという情報を含む、請求項１に記載の装置。
10. 前記ハウスキーピングオペレーションは、ウェアレベリング、リフレッシング、又はその組合せのうちの少なくとも１つを含む、請求項９に記載の装置。
11. 前記肯定応答は、前記メモリ命令が拒否されるという情報を含む、請求項１に記載の装置。
12. 前記メモリは、データが前記メモリによって受信される前に、前記肯定応答に続いてバスターンアラウンド時間待つように構成される、請求項１に記載の装置。
13. 装置であって、
    メモリセルを有するメモリアレイと、
    メモリ命令を受信し、前記メモリ命令を復号して、前記メモリ命令についてメモリオペレーションを実施するための内部信号を提供するように構成され、中断されたメモリオペレーションを再開する前にホールドオフ期間待つように更に構成される、メモリオペレーションコントローラと、
    書込みオペレーションのための最大の可変レイテンシ期間、及び、読出しオペレーションのための最大の可変レイテンシ期間を記憶するように構成されるレジスタと、
    を備える、装置。
14. 前記メモリオペレーションコントローラは、読出し命令の受信に応答して、書込みオペレーションを中断し、読出しオペレーションを実施するように構成される、請求項１３に記載の装置。
15. 前記レジスタは、前記ホールドオフ期間を記憶するように構成され、前記メモリオペレーションコントローラは、前記ホールドオフ期間待ち、その後、前記中断された書込みオペレーションを再開するように構成される、請求項１４に記載の装置。
16. 前記メモリオペレーションコントローラは、前記ホールドオフ期間中に前記読出し命令の受信に応答して前記書込みオペレーションを中断し続け、前記読出しオペレーションを実施し、前記読出しオペレーションの終了時に前記ホールドオフ期間を再起動させるように構成される、請求項１４に記載の装置。
17. 前記メモリオペレーションコントローラは、書込み命令の受信に応答して前記中断された書込みオペレーションを再開するように構成される、請求項１４に記載の装置。
18. 前記メモリセルは相変化メモリセルを備える、請求項１３に記載の装置。
19. 最大の前記可変レイテンシ期間を記憶するように構成されるレジスタを更に備える、請求項１に記載の装置。
20. 書込みオペレーションについて最大の前記可変レイテンシ期間を記憶し、読出しオペレーションについて最大の前記可変レイテンシ期間を記憶するように構成されるレジスタを更に備える、請求項１に記載の装置。
21. 前記メモリオペレーションコントローラは、メモリ命令について、可変レイテンシ期間の終了を示す肯定応答を提供するように構成される、請求項１３に記載の装置。
22. 前記メモリオペレーションコントローラは、前記可変レイテンシ期間中にメモリオペレーションを管理するように構成される、請求項２１に記載の装置。
23. 前記メモリオペレーションコントローラは、前記可変レイテンシ期間中にメモリオペレーションを実施するためのメモリ回路を準備するように構成される、請求項２１に記載の装置。
24. 装置であって、
    メモリセルを有するメモリアレイと、
    前記メモリアレイに書き込まれる書込みデータを記憶するように構成される書込みバッファと、
    メモリ命令を受信し、前記メモリ命令を復号して、前記メモリ命令についてメモリオペレーションを実施するための内部信号を提供するように構成されるメモリオペレーションコントローラであって、可変レイテンシ期間の終了を示す肯定応答を提供するように更に構成される、メモリオペレーションコントローラと、
    前記メモリオペレーションコントローラに結合され、中断された書込みオペレーションを再開する前に、読出しオペレーションの完了に続くホールドオフ期間に関連する情報を記憶するように構成される、レジスタとを備える、装置。
25. 前記レジスタは、読出し及び書込みオペレーションについて最大レイテンシ期間に関連する情報を記憶するように構成される、請求項２４に記載の装置。
26. 前記メモリオペレーションコントローラは、前記最大レイテンシ期間に少なくとも部分的に基づいて、進行中の目下のメモリオペレーションを中断するか、又は、目下のメモリオペレーションが完了することを可能にするかどうかを判定するように構成される、請求項２５に記載の装置。
27. 前記レジスタは、前記メモリオペレーションコントローラ内に含まれる、請求項２４に記載の装置。
28. 前記メモリオペレーションコントローラは、最大レイテンシ期間に関連する記憶された情報に少なくとも部分的に基づいて、前記可変レイテンシ期間中に、進行中のメモリオペレーションを中断して、新しいメモリオペレーションを実施し始めるように構成される、請求項２４に記載の装置。
29. 前記メモリオペレーションコントローラは、最大レイテンシ期間に関連する記憶された情報に少なくとも部分的に基づいて前記可変レイテンシ期間中にメモリオペレーションを完了するように構成される、請求項２４に記載の装置。
30. 書込み命令及び書込みデータが書き込まれるアドレスを、メモリにおいて受信することと、
    可変レイテンシ期間の終了を示す肯定応答を提供することと、
    前記肯定応答に続いてバスターンアラウンド時間待つことと、
    前記書込み命令について前記書込みデータを受信することと
    を含む、方法。
31. 前記書込み命令について書込みオペレーションを実施することと、
    前記書込みオペレーション中に読出し命令を受信することに応答して前記書込みオペレーションを中断することと
    を更に含む、請求項３０に記載の方法。
32. 前記書込み命令について受信された前記書込みデータを書込みデータバッファに記憶することを更に含む、請求項３０に記載の方法。
33. 前記書込み命令についての前記書込みデータは、前記肯定応答が提供された後でかつバスターンアラウンド時間後に受信される、請求項３０に記載の方法。
34. 前記書込み命令を受信することに応答して書込みオペレーションを実施することと、
    書込みデータバッファに記憶される書込みデータをメモリに書き込むことと
    を更に含む、請求項３０に記載の方法。
35. 前記書込みデータバッファに記憶される前記書込みデータは、複数の書込み命令に関連し、前記書込みオペレーションは、前記複数の書込み命令の最後の書込み命令に応答して実施される、請求項３４に記載の方法。
36. 前記バスターンアラウンド時間は、前記肯定応答を基準にして測定される、請求項３０に記載の方法。
37. 読出し命令及び読出しデータが読出されるアドレスを、メモリにおいて受信することと、
    前記読出し命令に応答して書込みオペレーションを中断することと、
    可変レイテンシ期間の終了を示す肯定応答を提供することと、
    前記読出し命令についての前記読出しデータを提供することと、
    読出しオペレーションの完了に続くホールドオフ期間の間、前記書込みオペレーションを中断し続けることと
    を含む、方法。
38. 前記読出し命令についての前記読出しデータは、前記肯定応答を提供することに続いて提供される、請求項３７に記載の方法。
39. 前記ホールドオフ期間中に別の読出し命令を受信することと、
    前記別の読出し命令を受信することに応答して、前記書込みオペレーションを更に中断することと、
    前記別の読出し命令について読出しオペレーションを実施し、前記読出しオペレーションの終了時に前記ホールドオフ期間を再起動することと
    を更に含む、請求項３７に記載の方法。
40. 前記ホールドオフ期間中に書込み命令を受信することと、
    前記書込み命令を受信することに応答して前記中断された書込みオペレーションを再開することと
    を更に含む、請求項３７に記載の方法。
41. 前記ホールドオフ期間満了に応答して前記中断された書込みオペレーションを再開することを更に含む、請求項３７に記載の方法。
42. メモリ命令及び前記メモリ命令に関連するアドレスを、メモリで受信することと、
    可変レイテンシ期間の終了を示し、メモリ命令の受入れに関連する情報を含む肯定応答を提供することと、
    前記メモリ命令に関連するデータを受信又は提供することと
    を含む、方法。
43. 前記メモリ命令及び前記メモリ命令に関連する前記アドレスは、同時に受信される、請求項４２に記載の方法。
44. 前記メモリ命令用の可変レイテンシ期間についての時間は、目下のメモリオペレーション及び前記メモリ命令に少なくとも部分的に基づく、請求項４２に記載の方法。
45. 前記メモリ命令は複数の書込み命令を含み、前記方法は、
    前記複数の書込み命令について書込みデータを書込みデータバッファに記憶することと、
    最後の書込み命令に応答して、前記書込みデータバッファに記憶される前記複数の書込み命令に関する前記書込みデータをメモリに書き込むことと
    を更に含む、請求項４２に記載の方法。
46. 書込み命令に関連するデータを提供する前に前記肯定応答に続いてバスターンアラウンド時間待つことを更に含む、請求項４２に記載の方法。
47. 前記メモリ命令に関連する前記アドレスに続いてバスターンアラウンド時間待つことを更に含む、請求項４２に記載の方法。
48. 前記アドレスを受信した後、バスターンアラウンド時間待つことを更に含む、請求項４２に記載の方法。
49. メモリ命令及びアドレスをメモリに提供することと、
    可変レイテンシ期間の終了を示し、前記メモリ命令の前記メモリによる受入れに関連する情報を含む肯定応答を提供することと、
    前記メモリと前記メモリ命令に関連するデータを交換することと
    を含む、方法。
50. 前記肯定応答は、複数の信号の論理状態の組合せによって示される、請求項４９に記載の方法。
51. 前記メモリと前記メモリ命令に関連するデータを交換することは、書込み命令について前記肯定応答を受信した後にバスターンアラウンド時間を発生させる（ｏｃｃｕｒ）、請求項４９に記載の方法。
52. 前記受信される肯定応答によって示されるメモリオペレーションの完了まで、システムバスをビジーに維持することを更に含む、請求項４９に記載の方法。
53. システムバスを自由にするため前記メモリ命令に関連するメモリオペレーションをアボートし、後で前記メモリオペレーションを再びリトライすることを更に含む、請求項４９に記載の方法。

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