CN105264505A - 用于具有可变等待时间的存储器操作的设备及方法 - Google Patents

用于具有可变等待时间的存储器操作的设备及方法 Download PDF

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Abstract

本发明描述用于执行存储器操作的设备及方法。在一种实例性设备中，存储器经配置以接收存储器指令并响应于所述存储器指令而执行存储器操作。所述存储器进一步经配置以提供指示可变等待时间周期的结束的确认，其中所述确认包含与对存储器指令的接受相关的信息。在所述确认之后与所述存储器交换与所述存储器指令相关联的数据。在一种实例性方法中，接收读取指令及将从其读取读取数据的地址。响应于所述读取指令而暂停写入操作，且提供指示可变等待时间周期的结束的确认。提供用于所述读取指令的读取数据，且在完成所述读取操作之后在释抑周期中继续暂停所述写入操作。

Description

用于具有可变等待时间的存储器操作的设备及方法
相关申请案的交叉参考
本申请案主张对2012年10月26提出申请的第61/719,321号美国临时专利申请案的优先权。此申请案以全文引用方式且出于所有目的并入本文中。
技术领域
本发明的实施例大体来说涉及存储器，且包含可与具有相变存储器的存储器一起使用的具有可变等待时间的写入及读取操作的实例。
背景技术
存储器装置可提供于例如计算机或其它电子装置等设备中，所述其它电子装置包含但不限于便携式存储器装置、固态驱动器、个人数字助理、音乐播放器、相机、电话、无线装置、显示器、芯片集、机顶盒、游戏系统、车辆及电器。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、快闪存储器及电阻可变存储器以及其它。
例如电阻可变存储器装置等设备可用作用于宽广范围的电子装置的非易失性存储器。举例来说，电阻可变存储器装置可包含相变存储器(PCM)或电阻性存储器(RR)以及其它存储器。PCM装置的物理布局可类似于DRAM装置的物理布局，其中DRAM单元的电容器由相变材料(例如，碲化锗锑(GST)或其它硫属化物)替换。也就是说，例如二极管或金属氧化物半导体场效应晶体管(MOSFET)等存取装置可与相变材料串联连接。硫属化物材料可包含硫化物、硒化物或碲化物以及其它材料的复合物。GST已用于可重写光盘中，例如可重写紧致磁盘(CD-RW)及可重写数字多功能盘(DVD-RW)。
与非易失性存储器一样，PCM可经写入以从第一状态(例如，逻辑“0”)改变为第二状态(例如，逻辑“1”)。PCM还可经写入以从第二状态改变为第一状态。对PCM的常规读取操作也类似于RAM。如此，PCM可用于随机存取存储器中。然而，关于PCM的写入操作比常规RAM的写入操作相对慢。也就是说，可能需要时间来管理及完成写入操作，例如准备待写入到存储器的数据，在出现读取存取请求的情况下暂停写入操作以及监视写入操作的进展。读取操作可比对常规RAM的读取操作慢，且无法对在同时写入操作中所涉及的存储器位置执行读取操作。
由于使用PCM作为RAM替换品的局限性，存储器系统中的PCM的操作在数个方面受到限制。举例来说，可能不能在任何时间对任何存储器位置执行写入及读取操作。可定期地对用于监视写入操作的进展的状态寄存器进行轮询以在开始新的写入操作之前确定写入操作完成。另外，在一些应用中，为进行读取操作，有必要将写入操作暂停，且在所述读取操作完成后即刻恢复所述写入操作。
发明内容
本发明描述用于执行存储器操作的设备及方法。在一种实例性设备中，存储器经配置以接收存储器指令并响应于所述存储器指令而执行存储器操作。所述存储器进一步经配置以提供指示可变等待时间周期的结束的确认，其中所述确认包含与对存储器指令的接受相关的信息。在所述确认之后与所述存储器交换与所述存储器指令相关联的数据。
另一实例性设备包含存储器阵列及存储器操作控制器。所述存储器操作控制器经配置以接收存储器指令并解码所述存储器指令以提供用于执行存储器操作的内部信号。所述存储器操作控制器进一步经配置以在恢复经暂停存储器操作之前等待释抑周期。
另一实例性设备包含存储器阵列、写入缓冲器、存储器操作控制器及寄存器。所述写入缓冲器经配置以存储待写入到所述存储器阵列的写入数据。所述存储器操作控制器经配置以接收存储器指令并解码所述存储器指令以提供用于执行所述存储器指令的存储器操作的内部信号。所述存储器操作控制器进一步经配置以提供指示可变等待时间周期的结束的确认。所述寄存器耦合到所述存储器操作控制器且经配置以存储与在完成读取操作之后在恢复经暂停写入操作之前的释抑周期相关的信息。
在一种实例性方法中，在存储器处接收写入指令及写入数据将被写入到的地址。所述实例性方法进一步包含提供指示可变等待时间周期的结束的确认且在所述确认之后等待总线周转时间。接收用于所述写入指令的所述写入数据。
另一实例性方法包含接收读取指令及将从其读取读取数据的地址。响应于所述读取指令而暂停写入操作，且提供指示可变等待时间周期的结束的确认。提供用于所述读取指令的读取数据，且在完成所述读取操作之后继续暂停所述写入操作达释抑周期。
另一实例性方法包含在存储器处接收存储器指令及与所述存储器指令相关联的地址。提供指示可变等待时间周期的结束且包含与对存储器指令的接受相关的信息的确认，且接收或提供与所述存储器指令相关联的数据。
另一实例性方法包含将存储器指令及地址提供到存储器且接收指示可变等待时间周期的结束的确认。包含与所述存储器对所述存储器指令的接受相关的信息。与所述存储器交换与所述存储器指令相关联的数据。
附图说明
图1是根据本发明的实施例的设备的框图。
图2A是根据本发明的实施例用于写入操作的各种信号的时序图。图2B是根据本发明的另一实施例用于写入操作的各种信号的时序图。
图3是根据本发明的实施例用于读取操作的各种信号的时序图。
图4A是根据本发明的实施例的等待状态的表。图4B是根据本发明的实施例用于存储器操作的各种信号的时序图。
图5是根据本发明的实施例由确认提供的信息的表。
图6是根据本发明的实施例的读取及写入指令序列，其图解说明实例性操作。
图7是根据本发明的实施例的读取及写入指令序列，其图解说明实例性操作。
图8是根据本发明的实施例的设备的框图。
具体实施方式
以下将陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例是以实例方式提供且应不用于将本发明的范围限制于这些特定实施例。在其它情况中，未详细展示众所周知的电路、控制信号、定时协议及软件操作以避免不必要地使本发明模糊。
图1图解说明根据本发明的实施例的设备。所述设备可包括电路、一或多个半导体裸片、封装式半导体、包含此种电路、裸片或封装的装置及/或包含此种装置的系统，且可包含耦合到存储器100的存储器控制器10。存储器控制器10还耦合到系统总线20。存储器控制器10在总线110上为存储器100提供存储器指令及存储器地址。存储器100包含具有用于存储数据的存储器单元的存储器阵列170，且进一步包含经配置以接收存储器指令并控制存储器100的存储器操作的存储器操作控制器140。存储器100中所包含的写入缓冲器150可用于存储写入指令及数据，且寄存器160可用于存储与存储器100的配置及操作相关的值，如下文将更详细地描述。虽然在图1中展示为分开的元件，但存储器操作控制器140、写入缓冲器150及寄存器160可以包含存储器操作控制器140、写入缓冲器150及寄存器160中的一或多者的各种不同布置而组合。举例来说，在一些实施例中，存储器操作控制器140可包含寄存器160。
存储器100响应于存储器指令及地址而执行存储器操作。存储器100在总线120上将各种信息提供到存储器控制器10。如下文将更详细地描述，由存储器100提供的信息可包含与针对存储器指令执行的存储器操作相关的信息、可变等待时间周期的剩余时间、指示可变等待时间周期的结束的确认以及可与存储器100相关的其它信息。可经由总线130与存储器100交换数据，举例来说，针对读取指令由存储器100将读取数据提供到存储器控制器10，且在另一实例中，针对写入指令由存储器控制器10将写入数据提供到存储器100。
可使用由存储器100提供的信息来管理存储器控制器10与存储器100之间的操作。举例来说，可使用确认作为保持繁忙直到存储器操作结束的系统总线20的等待信号。另一实例是使用确认来确定将使系统总线20保持繁忙直到存储器操作完成或还是将中止一操作(举例来说，将存储器100取消选择)以便空出系统总线20(针对用于其它操作的同一主控装置或针对其它主控装置/外围装置，例如帧缓冲器等)且在稍后时间重试。还可提供与可变等待时间周期的剩余时间相关的信息以辅助确定将使系统总线20保持繁忙还是中止操作且在稍后时间重试。
在操作中，由存储器100例如从存储器控制器10接收存储器指令及存储器地址，且执行存储器操作。在接收到存储器指令及存储器地址之后是可变等待时间周期tLAT。等待时间周期的结束由存储器100所提供的确认ACKNOWLEDGE指示，此后可与存储器交换数据(例如，在ACKNOWLEDGE之后将数据提供到存储器控制器10，在ACKNOWLEDGE之后从存储器控制器10接收数据，或在ACKNOWLEDGE之后既提供/又接收数据)。在tLAT周期期间，存储器100可管理存储器操作。举例来说，在tLAT周期期间，存储器可使自身为存储器操作而做准备(例如，例如使存储器电路为执行存储器操作而做准备)、完成进展中的存储器操作、暂停进展中的操作以开始执行存储器操作，或管理其它存储器操作。存储器100还可在tLAT周期期间(举例来说，在执行所接收的存储器指令的存储器操作之前)完成进展中的操作。如此，tLAT周期可在从相对短到相对长的一时间范围内变化，其中ACKNOWLEDGE指示tLAT周期的结束。还可使用ACKNOWLEDGE来告知主机：tLAT周期是正在进行还是已结束。在一些实施例中，存储器100可在tLAT周期期间提供与tLAT周期的时间相关的信息。在一实例中，存储器100提供与tLAT周期的时间相关的信息，且可进一步提供与tLAT周期的时间相关的经更新信息。所述经更新信息可反映tLAT周期可能还有多长时间。
在一些实施例中，存储器中的存储器操作控制器(例如，存储器100的存储器操作控制器140)可解码存储器指令且提供内部信号来管理所得存储器操作以允许将数据写入到存储器的存储器阵列(例如，存储器100的存储器阵列170)且允许从所述存储器阵列读取数据，而不会有常规相变存储器(PCM)的相同时序局限性。举例来说，在一些实施例中，即使存储器阵列中的位置当前涉及了写入操作，也可从所述位置读取数据。在一些实施例中，内部存储器操作(例如，写入及读取操作)的暂停及恢复与常规PCM相比可较不受约束，且因此提供存储器的较大操作灵活性。举例来说，可能不必为了支持读取操作而将写入操作暂停，且可根据较灵活时序条件而恢复经暂停写入操作。
总之，在tLAT周期期间，存储器正为操作做准备或将完成操作。举例来说，在此时间期间，存储器确定先前操作是否正在进展中；如果否，那么可在相对短的tLAT周期之后立即执行当前操作。如果先前操作已在进展中，那么存储器将决定如何管理当前操作及先前操作。可能暂停先前操作以允许执行当前操作。在此情况中，tLAT周期可为相对短的。然而，如果存储器决定在执行当前操作之前完成先前操作，那么LAT周期可为相对长的。
本发明的实施例可与各种存储器接口一起使用。举例来说，一些实施例可与串行存储器接口一起使用。本发明的一些实施例也可与存储器映射接口(包含LPDDR2-N、NOR以及其它存储器接口)一起使用。
存储器指令的实例为写入指令及读取指令。写入指令致使存储器100执行写入操作，其中由存储器接收的写入数据被写入到对应于存储器地址的存储器位置。读取指令致使存储器100执行读取操作，其中由存储器从对应于存储器地址的存储器位置提供读取数据。
根据本发明的实施例，写入指令由存储器接收以执行写入操作。一般来说，在此类实施例中，写入指令及存储器地址由存储器接收，且在接收到指令及地址之后是可变等待时间周期。等待时间周期的结束由存储器提供的确认ACKNOWLEDGE指示，此后可由存储器接收写入指令的写入数据。如下文将更详细地描述，在一些实施例中，举例来说，可通过编程包含最大tLAT的值的寄存器来界定tLAT周期的最大时间。图2A图解说明根据本发明的实施例的写入操作的时序。
在时间T0之前，存储器选择信号S/(低态有效)及模式信号MODE变为有效的，从而致使存储器变为作用的。在时间T0与T1之间，由存储器在所述存储器的输入/输出DQ0-DQ3上接收写入指令。在时间T1与T2之间，接收对应于写入指令的位置的地址。在时间T2之后是等待时间周期tLAT。tLAT周期可为可变的，其中tLAT周期的结束由存储器所提供的确认ACKNOWLEDGE指示。在时间T2与T3之间是总线周转周期以允许DQ0-DQ3在需要的情况下改变信息交换的方向。在总线周转时间期间，DQ0-DQ3可处于高阻抗“Hi-Z”状态，如图2A中所展示。如先前所论述，存储器提供ACKNOWLEDGE以指示tLAT周期的结束。存储器可使用DQ0-DQ3中的一或多者来提供ACKNOWLEDGE。在图2A的实施例中，存储器针对ACKNOWLEDGE使用DQ1。在时间T3之后，存储器在DQ1上提供逻辑“0”，且DQ0、DQ2及DQ3可为任何逻辑状态(即，“无关态”)。
在时间T4，存储器提供ACKNOWLEDGE。ACKNOWLEDGE在图2A中表示为存储器将DQ1的逻辑状态从逻辑“0”改变为逻辑“1”。ACKNOWLEDGE可由存储器在一时间周期(例如，若干个时钟循环)内提供，此后可由存储器接收写入数据。在图2A中，举例来说，由存储器在从时间T4到时间T5的两个时钟循环内在DQ1上提供ACKNOWLEDGE。虽然在图2A中图解说明为在DQ1上从“0”到“1”的逻辑状态改变，但可在另一DQ或一个以上DQ上提供ACKNOWLEDGE。可通过除从“0”改变为“1”以外的方式(举例来说，从“1”改变为“0”、Hi-Z到逻辑状态或其它表示)来表示ACKNOWLEDGE。另外，ACKNOWLEDGE可由存储器在比图2A中所具体图解说明的时间短或长的时间内提供。在时间T4与T5之间的ACKNOWLEDGE之后可为总线周转时间tBT。可提供tBT以便避免在存储器提供ACKNOWLEDGE与接收写入数据之间的总线争用。由存储器在tBT之后的时间T6接收写入数据。
所述tBT可为相对于ACKNOWLEDGE测量的特定数目个时钟循环tCK。在图2A的实例中，将tBT展示为从ACKNOWLEDGE之后的第一上升边缘测量的1tCK。在一些实施例中，举例来说，可通过编程包含tBT设定的寄存器来编程tBT。tBT可编程为各种可配置时间或可变时间。当tBT被编程为可配置时间时，可选择数个时钟循环选项中的一者，例如相对于ACKNOWLEDGE所测量的1tCK、2tCK或3tCK的tBT。在其中tBT被编程为1tCK的可配置时间的实例中，图2A还图解说明所得tBT。对于2tCK的可配置tBT，T5与T6之间的时间将加长一个时钟循环，且对于3tCK的可配置tBT，T5与T6之间的时间将加长两个时钟循环。
可变tBT实现由存储器在相对于ACKNOWLEDGE的可变时间接收写入数据。图2B图解说明根据本发明的实施例具有可变tBT的写入操作的时序。与图2A一样，存储器选择信号S/及模式信号MODE在时间T0之前为有效的。在时间T0，由存储器接收写入指令，且在时间T1接收地址。在T2之后是tLAT周期，如先前所论述，其可为可变的且具有由ACKNOWLEDGE指示的结束。在时间T2与T3之间针对DQ1-DQ3将总线周转周期展示为Hi-Z状态。存储器在DQ0上接收逻辑“0”。DQ0用于指示可变tBT的结束，如下文将更详细地描述。在时间T3，存储器在DQ1上提供用于提供指示tLAT周期的结束的ACKNOWLEDGE的逻辑“0”，且DQ2及DQ3为无关态。由存储器在时间T4与T5之间在DQ1上提供ACKNOWLEDGE，如通过将逻辑状态从“0”改变为“1”所表示。在ACKNOWLEDGE之后是可变tBT。
在图2B中，存储器可使用输入/输出DQ0来接收指示可变tBT的结束的tBT结束指示符(BT)。在图2B的实施例中，tBT结束指示符由存储器在时间T6在DQ0上接收且在由存储器在T7接收的写入数据之前。DQ1-DQ3为无关态。tBT结束指示符将通知存储器：可变tBT结束，且写入数据将紧随其后。以此方式，tBT的长度可由主机确定(其中结束由BT指示)，而非具有可配置tBT(例如，1tCK、2tCK、3tCK等)且不针对tBT结束指示符使用单独专用信号线。在其它实施例中，可在不同DQ上或在一个以上DQ上提供tBT结束指示符。另外，tBT结束指示符可比图2B中所展示的tBT结束指示符长或短。
如先前所描述，在tLAT周期期间，存储器可管理存储器操作。举例来说，在tLAT周期期间，存储器可使自身为写入操作而做准备，例如使存储器电路为执行写入操作而做准备，暂停进展中的操作以开始执行写入操作或管理其它存储器操作。存储器还可在tLAT周期期间(举例来说，在执行写入指令的写入操作之前)完成进展中的操作。tLAT周期可在一时间范围内变化。在一些实施例中，可在从相对短到相对长的范围内表征tLAT周期的时间，其中ACKNOWLEDGE指示tLAT周期的结束。
应了解，本发明并不限于参考图2A及2B所描述的特定实施例。举例来说，在本发明的实施例中，写入指令是8个位(1个字节)，且地址是在多个时钟循环内接收的24个位(3个字节)。然而，也可使用不同长度的指令及地址，且所述指令及地址是在与图2A及2B中所图解说明的时钟循环数目不同的数目个时钟循环内接收的。另外，指令及地址由存储器接收的次序可为不同的，此并不背离本发明的范围。图2A及2B图解说明其中针对指令、地址及数据共享输入/输出DQ0-DQ3的实施例。然而，在一些实施例中，可在专用输入上接收存储器指令，且地址与数据共享另一输入/输出。在一些实施例中，可在共享输入上接收存储器指令及地址，且在专用输入/输出上接收/提供数据。在图2A及2B中将ACKNOWLEDGE展示为在两个时钟循环内提供，但在其它实施例中，可在不同数目个时钟循环内提供ACKNOWLEDGE。可接收写入数据的时间可跟在ACKNOWLEDGE后的特定数目个时钟循环之后，或在一些实施例中，可在继ACKNOWLEDGE之后的时间(举例来说，如先前所论述，在可配置或可变总线周转时间之后)接收写入数据。
在一些实施例中，缓冲器可包含于存储器(例如，图1的存储器100)中且用于存储写入数据及对应写入指令，直到积累了特定数目个写入指令/数据为止，此时，执行经缓冲写入指令的写入操作。因此，数个写入指令可具有相对短的tLAT周期(经缓冲的写入指令)，之后是具有比所述相对短的tLAT周期长的tLAT周期的写入指令。在较长的tLAT周期期间执行经缓冲写入指令的写入操作。缓冲器可为可存取的，使得如果经缓冲写入数据将被读取，那么经缓冲写入数据对于读取操作为可存取的，以便保持经高速缓存数据一致性。
根据本发明的实施例，由存储器接收读取指令以执行读取操作。一般来说，在此类实施例中，读取指令及存储器地址由存储器接收，且在接收到指令及地址之后是可变等待时间周期。等待时间周期的结束由存储器所提供的确认ACKNOWLEDGE指示，此后由存储器提供用于读取指令的读取数据。如下文将更详细地描述，在一些实施例中，举例来说，可通过编程包含最大tLAT的值的寄存器来界定tLAT周期的最大时间。图3图解说明根据本发明的实施例的读取操作的时序。
在时间T0之前，存储器选择信号S/(低态有效)及模式信号MODE为有效的，从而致使存储器变为作用的。在时间T0与T1之间，由存储器接收读取指令。在时间T1与T2之间，接收对应于读取指令的位置的地址。在时间T2之后是等待时间周期tLAT。tLAT周期可为可变的，其中tLAT周期的结束由存储器所提供的确认ACKNOWLEDGE指示，此后可由存储器提供读取数据。在时间T2与T3之间针对DQ0-DQ3将总线周转周期展示为Hi-Z状态。在时间T3，存储器在DQ1上提供用于提供指示tLAT周期的结束的ACKNOWLEDGE的逻辑“0”，且DQ0、DQ2及DQ3为无关态。由存储器在时间T4与T5之间在DQ1上提供ACKNOWLEDGE，如通过将逻辑状态从“0”改变为“1”所表示。由存储器在时间T5提供读取数据。
如先前所描述，在tLAT周期期间，存储器可管理存储器操作。举例来说，在tLAT周期期间，存储器可使自身为读取操作而做准备，例如使存储器电路为执行读取操作而做准备，暂停进展中的操作以开始执行读取操作或管理其它存储器操作。存储器还可在tLAT周期期间(举例来说，在执行读取指令的读取操作之前)完成进展中的操作。tLAT周期可在一时间范围内变化，其中ACKNOWLEDGE指示tLAT周期的结束。
应了解，本发明并不限于参考图3所描述的特定实施例。举例来说，在本发明的实施例中，读取指令是8个位(1个字节)，且地址是在多个时钟循环内接收的24个位(3个字节)。然而，也可使用不同长度的指令及地址，且所述指令及地址是在与图3中所图解说明的时钟循环数目不同的数目个时钟循环内接收的。另外，指令及地址由存储器接收的次序可为不同的，此并不背离本发明的范围。图3图解说明其中针对指令、地址及数据共享输入/输出DQ0-DQ3的实施例。然而，在一些实施例中，可在专用输入上接收存储器指令，且地址与数据共享另一输入/输出。在一些实施例中，可在共享输入上接收存储器指令及地址，且在专用输入/输出上接收/提供数据。在图3中将ACKNOWLEDGE展示为在两个时钟循环内提供，但在其它实施例中，可在不同数目个时钟循环内提供ACKNOWLEDGE。
如先前所描述，在tLAT周期期间，存储器可管理存储器操作。tLAT周期的时间可受存储器管理存储器操作的方式影响。如先前所描述，由存储器提供ACKNOWLEDGE以指示tLAT周期的结束，此后将交换数据(例如，针对写入操作将写入数据提供到存储器且针对读取操作由存储器提供读取数据)。在参考图2A、2B及3所图解说明的实施例中，tLAT周期的结束与ACKNOWLEDGE的开始重合。在其它实施例中，tLAT周期的结束可包含ACKNOWLEDGE，且与ACKNOWLEDGE重合地结束，或在ACKNOWLEDGE之后延长数个时钟循环但在与存储器交换数据之前结束。
在一些实施例中，可使用ACKNOWLEDGE来告知主机：tLAT周期正在进行或已结束。举例来说，如先前所描述，存储器可在DQ上提供具有指示tLAT周期正在进行还是已结束的逻辑状态的信号，从而在tLAT周期结束的时间从一个逻辑状态改变为另一逻辑状态(例如，作为指示tLAT周期的结束的ACKNOWLEDGE的部分)。当tLAT周期为正在进行时，其它DQ上的信号可为无关态，及/或至少一个DQ用于从主机接收信号。
在一些实施例中，可由存储器在tLAT周期期间提供例如与存储器指令的操作相关的信息。如先前所论述，存储器可提供与tLAT周期的时间相关的信息，且可在tLAT周期期间进一步提供与tLAT周期的剩余时间相关的经更新信息。可提供的实例性信息包含与tLAT可能还有多长时间相关的等待状态。所述信息可由一或多个信号表示，其中所述信号的逻辑状态的组合指示在tLAT期间传达的信息。举例来说，第一信号(例如，第一DQ信号)可具有指示tLAT周期正在进行还是已结束的逻辑状态，从而在tLAT周期结束的时间从一个逻辑状态改变为另一逻辑状态(例如，作为指示tLAT周期的结束的ACKNOWLEDGE的部分)。当tLAT周期正在进行时，第二及第三信号(例如，第二及第三DQ信号)可具有指示等待状态的逻辑状态组合。
图4A图解说明由存储器在输入/输出DQ2及DQ3上提供的等待状态的表。所述等待状态中的每一者由在DQ2-DQ3上提供的相应逻辑组合指示。举例来说，“正常”等待状态由在DQ2-DQ3上提供的“10”组合提供，且“短”及“长”等待状态分别通过在DQ2-DQ3上提供“00”及“01”组合指示。在一些实施例中，如先前所论述，存储器可使用DQ1来提供指示tLAT周期正在进行(例如，DQ1＝“0”)还是结束(例如，DQ1＝“1”)的ACKNOWLEDGE。逻辑“0”可由存储器在tLAT周期期间在DQ1上提供，其中存储器在DQ1上提供逻辑“1”以指示tLAT周期的结束。可包含DQ1上的逻辑状态改变来作为指示tLAT周期的结束的ACKNOWLEDGE的部分。
短、正常及长的等待状态为相对的，且在一些实施例中，可基于时间的度量。举例来说，可使用时间增量作为正常等待状态及长等待状态的度量。实例性时间增量可为20us。也就是说，当tLAT周期的剩余时间大于时间增量(例如，大于20us)时，由存储器在DQ2及DQ3上提供“01”组合以指示等待状态为长的。当tLAT周期的剩余时间小于时间增量(例如，小于20us)时，由存储器在DQ2及DQ3上提供“10”组合以指示等待状态为正常的。当tLAT周期的剩余时间小于比用作正常等待状态及长等待状态的度量的时间增量短的另一时间增量时，存储器可在DQ2及DQ3上提供指示短等待状态的“00”组合。举例来说，当tLAT周期的剩余时间小于1us时，可提供短等待状态。可使用除先前所描述的时间增量之外的时间增量，此并不背离本发明的范围。此外，可在tLAT周期期间以及使用用以指示额外或替代等待状态或其它信息的其它逻辑状态组合来传达所述等待状态或其它信息。
图4B图解说明根据本发明的实施例的存储器操作的一部分的时序，其中所述存储器提供与tLAT周期的剩余时间相关的信息。到时间T0，存储器已接收到用于存储器操作的存储器指令(图4B中未展示)，且在时间T0与T1之间接收与所述存储器指令相关联的地址。在时间T1与T2之间是总线周转时间以避免在存储器接收地址与提供和tLAT周期的剩余时间相关的信息之间的总线争用。在图4B中将在地址之后的总线周转时间展示为两个tCK长，然而，总线周转时间也可为其它时间，而无论长度为可配置还是可变的。在图4B的实施例中，由存储器使用DQ2及Q3提供与tLAT周期的剩余时间相关的信息。举例来说，由存储器在DQ2及DQ3上提供的逻辑状态组合指示tLAT周期的剩余时间是“长”、“正常”还是“短”的。由存储器提供的信息可在tLAT周期内更新，其中DQ2及DQ3的逻辑状态由存储器相应地更新。
可在tLAT周期期间使用DQ0及DQ1的逻辑状态来进行除提供与tLAT周期的剩余时间相关的信息之外的操作。在图4B中将DQ0及DQ1展示为被驱动到“0”逻辑状态。然而，DQ0及DQ1可为其它逻辑状态，此并不背离本发明的范围。如先前所论述，可由存储器在tLAT周期期间使用DQ0来接收tBT结束指示符BT(针对可变tBT)，且可由存储器使用DQ1来通过将逻辑状态从逻辑“0”改变为逻辑“1”(未展示)而提供ACKNOWLEDGE。在其它实施例中，存储器不在DQ0及DQ1中的任一者或两者上提供任何信息，及/或提供除图4B中所具体图解说明的逻辑状态之外的逻辑状态。
如先前所论述，ACKNOWLEDGE指示tLAT周期的结束，且在本发明的一些实施例中也可包含信息。举例来说，ACKNOWLEDGE也可包含与存储器指令是被接受还是被拒绝相关的信息。如果被接受，那么将执行所接受存储器指令的存储器操作。与对存储器指令的接受相关的信息可包含进一步限定条件，例如所述指令已被接受但在先前指令的操作期间存在错误，或所述操作已被接受但由于内部管理操作(例如，磨损均衡、刷新等)的需要而存在报警。相比来说，如果被拒绝，那么将不执行所拒绝存储器指令的存储器操作。举例来说，可由于存储器中的错误条件或出于阻止存储器执行存储器操作的其它原因而拒绝存储器指令。
ACKNOWLEDGE可由一或多个信号表示，其中所述信号的逻辑状态组合指示由ACKNOWLEDGE传达的信息。举例来说，第一信号(例如，第一数据信号)可改变逻辑状态以表示tLAT周期的结束，且在第一信号已改变逻辑状态时第二与第三信号(例如，第二与第三数据信号)的逻辑状态组合可指示额外信息，例如对存储器指令的接受或拒绝。
图5图解说明根据本发明的实施例由ACKNOWLEDGE提供的信息的表。在所述实施例中使用DQ1、DQ2及DQ3，且由存储器在DQ1-DQ3上提供的逻辑状态组合指示ACKNOWLEDGE信息。如所展示，ACKNOWLEDGE可指示tLAT周期的结束，且可进一步包含与指令被接受、被有限定条件地接受还是由于错误而被拒绝相关的信息。
可在ACKNOWLEDGE中以及使用用以指示额外或替代信息的其它逻辑状态组合来包含所述信息，此并不背离本发明的范围。
可变等待时间周期的时间可基于各种因素。举例来说，可变等待时间周期的时间可至少部分地基于当前存储器操作。可变等待时间周期的时间可进一步至少部分地基于所接收到的存储器指令。举例来说，在当接收到存储器指令时存储器为闲置的情况下，存储器可尽快地执行存储器操作，从而导致相对短的tLAT周期。举例来说，在存储器闲置时接收到读取指令或写入指令导致存储器准备好执行存储器操作且在相对短的时间内开始操作，因此tLAT周期可为相对短的，且可在分别接收到读取或写入指令之后相对不久，由存储器提供读取数据或将写入数据提供到存储器。
相比来说，如果在接收到存储器指令的时间存储器操作正在进展中，那么存储器可在完成进展中的操作之后才开始执行所接收存储器指令的存储器操作。因此，tLAT周期可比相对短的tLAT周期长，且可由于完成进展中的操作所需要的时间而为相对长的tLAT周期。举例来说，当由存储器接收到读取指令时，写入操作可能正在进展中。存储器可在完成写入操作之后才开始读取指令的操作，因此，读取指令的tLAT周期可比相对短的tLAT周期长。在正执行一个以上写入指令(例如，执行经缓冲写入指令)的情况下，读取指令的tLAT周期可为相对长的。
在一些实施例中，存储器可暂停进展中的操作以开始执行所接收存储器指令的操作。可在不必等待被暂停的操作完成的情况下完成所接收存储器指令的存储器操作。因此，所接收存储器指令的tLAT周期比相对短的tLAT周期短，且可为相对短的tLAT周期。当所接收指令的操作完成时，存储器可恢复执行经暂停操作。举例来说，当由存储器接收到读取指令时，写入指令的操作可能正在进展中。存储器可暂停写入指令的操作且开始执行所接收读取指令的操作。由于并非在等待写入指令的操作完成之后才开始读取指令的操作，因此读取指令的tLAT将为相对长的tLAT周期。
如果在执行所接收存储器指令期间接收到额外存储器指令或在一些实施例中，如果在释抑周期tHOLDOFF内接收到额外存储器指令，那么存储器可继续暂停曾正在进展中的操作。在一些实施例中，从完成额外存储器指令时起测量tHOLDOFF周期。在一些实施例中，举例来说，tHOLDOFF周期是从接收到额外存储器指令或与额外存储器指令相关的不同事件时起测量的。在tHOLDOFF周期内接收到存储器指令会在完成存储器操作时重新开始tHOLDOFF周期，使得在新tHOLDOFF周期中接收到的其它存储器指令将继续引起经暂停操作的暂停。所述tHOLDOFF周期允许在不过早地恢复经暂停操作的情况下执行在tHOLDOFF周期内接收的额外存储器指令，因此所述额外存储器指令可具有可为相对短tLAT周期的tLAT周期。还可使用tHOLDOFF周期来使存储器内的后台操作(例如磨损均衡、合并存储器中的经分段数据块、执行装置评估及调整以及其它后台操作)的开始延迟。也就是说，直到tHOLDOFF周期结束之后才开始后台操作以便避免任何额外存储器指令的相对长的tLAT周期。
举例来说，如同在先前实例中，暂停进展中的写入操作以开始执行读取指令的操作。tHOLDOFF周期(即，第一tHOLDOFF周期)可在读取指令的完成之后开始，在此期间接收到额外读取指令。因此，经暂停写入操作保持被暂停且所述额外读取指令的读取操作开始。由于写入操作继续被暂停，因此额外读取指令的tLAT周期可为相对短的tLAT周期。在完成所述额外读取指令后，另一tHOLDOFF周期(即，第二tHOLDOFF周期)即刻开始，在此期间，接收到其它额外读取指令将致使写入操作被进一步暂停。所述其它额外读取指令也可具有可为相对短tLAT周期的tLAT周期。然而，在于第二tHOLDOFF周期期间未接收到其它读取指令的情况下，可恢复并完成经暂停写入操作。
在一些实施例中，接收到一或若干特定类型的存储器指令将导致恢复经暂停存储器操作。举例来说，再次假定在接收到读取指令后即刻暂停写入操作。指令的读取操作开始且完成，此时tHOLDOFF周期开始。如先前所描述，在tHOLDOFF周期期间接收到读取指令可致使经暂停写入操作保持被暂停。然而，如果在tHOLDOFF周期期间接收到写入指令，那么此类型的存储器指令可致使经暂停写入操作立即恢复以被完成。新写入指令的写入操作可在先前经暂停的写入操作的完成之后执行，或在一些实施例中，例如由于在接收到新写入指令之后但在完成经恢复的写入操作之前接收到读取指令而被排队以稍后执行。
虽然先前在经暂停存储器操作的情景中进行描述，但tHOLDOFF周期甚至在不存在任何经暂停存储器操作时也为可用的。也就是说，tHOLDOFF周期可跟在存储器操作之后，举例来说，读取指令的存储器操作，在此时间期间，未起始其它存储器操作。假定无其它存储器操作正在进展中，则在tHOLDOFF周期期间接收的指令的存储器操作可因此具有相对短的tLAT。在一些实施例中，在tHOLDOFF周期期间接收到写入指令可迫使tHOLDOFF周期立即期满且不重新开始。tHOLDOFF周期可与经暂停操作一起使用或在无其它存储器操作正待处理时使用以允许存储器保持准备好执行在tHOLDOFF周期期间接收的指令的存储器操作，从而导致相对短的tLAT周期。
在本发明的一些实施例中，tLAT的最大时间及tHOLDOFF周期的时间可为可编程的。举例来说，可在存储器中包含寄存器(例如，图1的寄存器160)，所述寄存器用于存储指示最大tLAT的值且存储指示tHOLDOFF周期的时间的值。tLAT的最大时间可设定存储器操作的最大tLAT时间且可由存储器用来(例如)确定将暂停进展中的当前存储器操作还是允许在完成当前存储器操作之后才转到所述存储器操作。在一些实施例中，可针对读取及写入操作设定单独的最大tLAT。在一些实施例中，最大tLAT值及/或tHOLDOFF周期可由主机编程且可基于(例如)促进伪代码的高效执行。在一些实施例中，为tLAT编程的值可识别数个预定义最大值中的一者。在一些实施例中，可将指示可在tLAT周期期间执行的最大操作数目的值存储于寄存器中，从而确立最大tLAT周期。
图6图解说明根据一实施例的读取及写入指令序列以图解说明存储器的实例性操作。
在时间T0，由存储器接收写入指令604及地址606。假定存储器在时间T0之前为闲置的，则写入指令604的写入操作将具有相对短的tLAT608。举例来说，如先前所描述，可使用缓冲器来存储指令、地址及写入数据以提供相对短的tLAT周期。因此，可在于时间T0接收到写入指令604之后相对不久的时间T1接收用于写入指令604的写入数据612。在于时间T1接收到写入数据612之后，针对所述写入操作执行内部存储器操作。如图6的实例中所图解说明，在时间T2，由存储器接收读取指令616及地址618。假定将在时间T0的写入指令604的写入操作被完成或暂停之后才执行读取指令616的读取操作，则所述读取操作将具有相对长的tLAT620。在tLAT620之后，在时间T3，使得用于读取指令616的读取数据624可供存储器获得。tHOLDOFF周期626在提供读取数据624之后的时间T4开始。时间T4可表示读取指令616的读取操作的完成。在时间T5，由存储器接收读取指令628及地址630。如图6中所图解说明，读取指令628是在tHOLDOFF周期626内接收的。因此，读取指令628的读取操作可立即开始且将具有相对短的tLAT632。由存储器在tLAT632之后的时间T6且一直到时间T7提供读取数据636，时间T7表示读取指令628的读取操作的结束。
相比之下，tLAT632比tLAT620短。如先前所描述，tLAT620可能是由于等待写入指令604的写入操作被完成或暂停之后才执行读取指令616的读取操作而产生的。相比来说，读取指令628的读取操作的tLAT632为较短的，因为存储器在等待tHOLDOFF周期626之后才转到其它存储器操作。如此，存储器能够在tHOLDOFF周期626内于时间T5接收到读取指令628时就开始执行读取指令628的读取操作。虽然图6中未展示，但如果读取指令是在tHOLDOFF周期内接收的，那么随后接收的读取操作的读取操作也将具有相对短的tLAT。
如图6所图解说明，在完成或暂停首先接收的写入指令的写入操作之后才起始在时间T2接收的读取指令616的读取操作。因此，读取指令616的tLAT将为相对长的以允许写入操作完成或被暂停。然而，在时间T5接收的读取指令628的读取操作由于是在tHOLDOFF周期626内接收到所述读取指令而具有相对短的tLAT。如先前所论述，在tHOLDOFF周期626期间接收的指令的存储器操作可因为存储器在tHOLDOFF周期内保持闲置而具有相对短的tLAT，此后其可恢复经暂停存储器操作。因此，在tHOLDOFF周期626期间接收的指令的操作可在不等待另一存储器操作完成或被暂停的情况下执行且因此具有相对短的tLAT。
图7图解说明根据一实施例的读取及写入指令序列以图解说明存储器的实例性操作。
在时间T0，由存储器接收写入指令704及地址706。假定存储器在时间T0之前为闲置的，则写入指令704的写入操作将具有相对短的tLAT708。因此，可在于时间T0接收到写入指令704之后相对不久的时间T1接收用于写入指令704的写入数据712。在于时间T1接收到写入数据712之后，发生内部存储器操作以执行写入操作。所述内部存储器操作可包含将写入数据712写入到写入数据缓冲器，写入数据712可在被写入到存储器之前存储于所述写入数据缓冲器中。如先前所论述，写入数据缓冲器的使用可允许相对快速地完成写入操作，因为将写入数据写入到所述写入数据缓冲器可比将写入数据写入到存储器花费更少的时间。然而，在稍后时间，在写入数据缓冲器中积累的写入数据将被写入到存储器，这可花费相对长的时间且可导致随后接收的指令的存储器操作具有相对长的tLAT。然而，在图7的实例中，将tLAT708图解说明为相对短的。
如在图7的实例中所图解说明，在时间T2，由存储器接收读取指令716及地址718。图7中图解说明读取指令716的读取操作具有相对短的tLAT720。假定到时间T2可完成写入指令704的写入操作，则tLAT720可为相对短的。在tLAT720之后，从时间T3到T4，使得读取指令716的读取数据724可供存储器获得。tHOLDOFF周期726在完成读取操作之后的时间T4开始。如先前所论述，在tHOLDOFF周期期间，存储器不起始或恢复任何存储器操作。
在时间T5，由存储器接收写入指令728及地址730。在读取指令716的读取操作到时间T4完成且tHOLDOFF周期726仍在流逝的情况下，写入指令728的写入操作可通过迫使tHOLDOFF周期期满且在相对短的tLAT732内立即开始。此后，可由存储器在时间T6接收写入数据736。在时间T7，完成对写入数据736的接收。在图7的实例中，虽然tLAT732为相对短的，但写入指令728的写入操作可开始内部存储器操作以将在写入数据缓冲器中积累的写入数据写入到存储器阵列。举例来说，在一些实施例中，在tHOLDOFF周期期间接收的写入指令可致使写入操作开始，或在先前存储器操作已被暂停的情况下致使经暂停操作恢复。因此，随后接收的存储器指令的写入操作可具有比相对短tLAT732长的tLAT。举例来说，在时间T8，由存储器接收写入指令740及地址742。虽然接收用于写入指令728的写入数据是到在时间T8接收到写入指令740时完成的，但图7中将写入指令740的写入操作图解说明为具有比相对短tLAT732长的tLAT744。较长的tLAT744可能是由于针对先前写入指令(例如，写入指令704及728)执行内部存储器操作而产生的。也就是说，如先前所论述，写入指令704及728的写入操作可具有相对短的tLAT708及732，但写入指令728的写入操作可包含将经缓冲写入数据写入到存储器阵列。写入指令728的写入操作可能到时间T8在存储器接收到写入指令740时才完成，从而引起较长的tLAT744。在所述较长tLAT744之后，由存储器在时间T9与T10之间接收用于写入指令740的写入数据。
如图7所图解说明，首先接收的写入指令704的写入操作具有短tLAT708。所述写入操作也是在相对短的时间内完成的，举例来说，通过在接收于时间T2接收的读取指令716之前使用写入数据缓冲器。因此，读取指令716的tLAT720将为相对短的。在时间T5接收的写入指令728的写入操作也具有相对短的tLAT732。相对短的tLAT可能是由于以下事实所致：不存在需要恢复及完成的经暂停操作，举例来说，相对短的tLAT732可能至少部分地由于使用写入数据缓冲器来存储写入数据而非存储到存储器阵列(这通常花费比写入到写入数据缓冲器更多的时间)所致。举例来说，短tLAT732可能是由于在tHOLDOFF周期726内在于时间T4完成读取指令716的读取操作之后接收到写入指令728所致。相比来说，在时间T8接收的写入指令740的写入操作具有比tLAT732长的tLAT744。如先前所论述，较长tLAT744可能是由于(例如)在于时间T9与T10之间接收写入数据748之前执行将存储于写入数据缓冲器中的写入数据写入到存储器阵列的操作所致。
图8是根据本发明的实施例的设备(例如，例如存储器模块的存储器装置，或例如固态驱动器的存储器系统)800的一部分的示意性图解。设备800包含存储器单元阵列802，举例来说，所述存储器单元可为电阻可变存储器单元，包含相变存储器单元、电阻可变随机存取存储器单元或其它类型的存储器单元。设备800还包含根据本发明的实施例的存储器操作控制器806，存储器操作控制器806可通过指令总线808接收存储器指令并在设备800内产生对应控制信号以致使执行各种存储器操作。举例来说，存储器操作控制器806可产生用于根据本发明的实施例执行读取操作及写入操作的控制信号。存储器操作控制器806包含可用于存储与设备800的配置及操作相关的值的寄存器812。在一些实施例中，寄存器812可存储指示最大tLAT的值，且存储指示tHOLDOFF周期的时间的值以及其它值。寄存器812并不限于包含在存储器操作控制器806中且可与存储器操作控制器分开及/或包含于设备800的另一元件中。
可通过地址总线820将行及列地址信号提供到设备800的地址锁存器810。在一些实施例中，地址总线820可与指令总线808组合，且在一些实施例中，地址总线820可与数据总线组合。地址锁存器810可接着输出单独列地址及单独行地址。可由地址锁存器810将行及列地址分别提供到行地址解码器822及列地址解码器828。行地址解码器828可选择延伸穿过对应于相应列地址的阵列802的位线。行地址解码器822可连接到字线驱动器824，字线驱动器824可激活阵列802中的对应于所接收行地址的相应存储器单元行。对应于所接收列地址的选定数据线(例如，一或若干位线)可耦合到读取/写入电路830以经由输入-输出数据总线840将读取数据提供到数据输出缓冲器834。可通过数据输入缓冲器844及存储器阵列读取/写入电路830将写入数据提供到存储器阵列802。可使用设备800的缓冲器846来存储待执行的写入数据及/或写入指令，如先前所论述。
根据上文应了解，虽然本文已出于图解目的描述了本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明不受除所附权利要求书以外的任何限制。

Claims (53)

1.一种设备，其包括：
存储器控制器，其经配置以提供存储器指令；
存储器，其耦合到所述存储器控制器，且经配置以从所述存储器控制器接收存储器指令并响应于所述存储器指令而执行存储器操作，所述存储器进一步经配置以提供指示可变等待时间周期的结束的确认，其中所述确认包含与对存储器指令的接受相关的信息，所述存储器进一步经配置以在所述确认之后与所述存储器控制器交换与所述存储器指令相关联的数据。
2.根据权利要求1所述的设备，其中所述存储器包含经配置以存储写入数据的写入缓冲器。
3.根据权利要求1所述的设备，其中所述存储器进一步经配置以响应于接收到读取指令而暂停进展中的写入操作。
4.根据权利要求1所述的设备，其中所述存储器经配置以在共享输入/输出上接收存储器指令、地址及数据。
5.根据权利要求1所述的设备，其中所述存储器经配置以在共享输入上接收存储器指令及地址，且在输入/输出上接收数据。
6.根据权利要求1所述的设备，其中所述存储器经配置以在所述可变等待时间周期期间使自身为存储器操作而做准备。
7.根据权利要求1所述的设备，其中所述确认包含所述等待时间周期已以进一步限定条件结束的信息。
8.根据权利要求1所述的设备，其中所述确认包含所述存储器指令被接受但由于在先前存储器指令的操作期间发生错误而存在报警的信息。
9.根据权利要求1所述的设备，其中所述确认包含所述存储器指令被接受但由于需要内部管理操作而存在报警的信息。
10.根据权利要求9所述的设备，其中所述内部管理操作包括磨损均衡、刷新或其组合中的至少一者。
11.根据权利要求1所述的设备，其中所述确认包含所述存储器指令被拒绝的信息。
12.根据权利要求1所述的设备，其中所述存储器经配置以在所述确认之后在数据由存储器接收之前等待总线周转时间。
13.一种设备，其包括：
存储器阵列，其具有存储器单元；以及
存储器操作控制器，其经配置以接收存储器指令并解码所述存储器指令以提供用于执行所述存储器指令的存储器操作的内部信号，所述存储器操作控制器进一步经配置以在恢复经暂停存储器操作之前等待释抑周期。
14.根据权利要求13所述的设备，其中所述存储器操作控制器经配置以响应于接收到读取指令而暂停写入操作且执行读取操作。
15.根据权利要求14所述的设备，其进一步包括经配置以存储最大释抑周期的寄存器，且所述存储器操作控制器经配置以等待所述最大释抑周期且接着恢复所述经暂停写入操作。
16.根据权利要求14所述的设备，其中所述存储器操作控制器经配置以响应于在所述释抑周期期间接收到所述读取指令而继续暂停所述写入操作，且执行所述读取操作并在所述读取操作结束时重新开始所述释抑周期。
17.根据权利要求14所述的设备，其中所述存储器操作控制器经配置以响应于接收到写入指令而恢复所述经暂停写入操作。
18.根据权利要求13所述的设备，其中所述存储器单元包括相变存储器单元。
19.根据权利要求13所述的设备，其进一步包括经配置以存储最大可变等待时间周期的寄存器。
20.根据权利要求19所述的设备，其中所述寄存器经配置以存储写入操作的最大可变等待时间周期，且存储读取操作的最大可变等待时间周期。
21.根据权利要求13所述的设备，其中所述存储器操作控制器经配置以提供指示存储器指令的可变等待时间周期的结束的确认。
22.根据权利要求21所述的设备，其中所述存储器操作控制器经配置以在所述可变等待时间周期期间管理存储器操作。
23.根据权利要求21所述的设备，其中所述存储器操作控制器经配置以在所述可变等待时间周期期间使存储器电路为执行存储器操作而做准备。
24.一种设备，其包括：
存储器阵列，其具有存储器单元；
写入缓冲器，其经配置以存储待写入到所述存储器阵列的写入数据；
存储器操作控制器，其经配置以接收存储器指令并解码所述存储器指令以提供用于执行所述存储器指令的存储器操作的内部信号，所述存储器操作控制器进一步经配置以提供指示可变等待时间周期的结束的确认；以及
寄存器，其耦合到所述存储器操作控制器且经配置以存储与在完成读取操作之后在恢复经暂停写入操作之前的释抑周期相关的信息。
25.根据权利要求24所述的设备，其中所述寄存器经配置以存储与读取及写入操作的最大等待时间周期相关的信息。
26.根据权利要求25所述的设备，其中所述存储器操作控制器经配置以至少部分地基于所述最大等待时间周期而确定将暂停进展中的当前存储器操作还是允许当前存储器操作完成。
27.根据权利要求24所述的设备，其中所述寄存器包含于所述存储器操作控制器中。
28.根据权利要求24所述的设备，其中所述存储器操作控制器经配置以至少部分地基于与最大等待时间周期相关的所存储信息而在所述可变等待时间周期期间暂停进展中的存储器操作以开始执行新的存储器操作。
29.根据权利要求24所述的设备，其中所述存储器操作控制器经配置以至少部分地基于与最大等待时间周期相关的所存储信息而在所述可变等待时间周期期间完成存储器操作。
30.一种方法，其包括：
在存储器处接收写入指令及写入数据将被写入到的地址；
提供指示可变等待时间周期的结束的确认；
在所述确认之后等待总线周转时间；以及
接收用于所述写入指令的所述写入数据。
31.根据权利要求30所述的方法，其进一步包括：
执行所述写入指令的写入操作；
在所述写入操作期间响应于接收到读取指令而暂停所述写入操作。
32.根据权利要求30所述的方法，其进一步包括：
将针对所述写入指令接收的所述写入数据存储于写入数据缓冲器中。
33.根据权利要求30所述的方法，其中在提供所述确认之后且在总线周转时间之后接收用于所述写入指令的所述写入数据。
34.根据权利要求30所述的方法，其进一步包括：
响应于接收到所述写入指令而执行写入操作；以及
将存储于写入数据缓冲器中的写入数据写入到存储器。
35.根据权利要求34所述的方法，其中存储于所述写入数据缓冲器中的所述写入数据与多个写入指令相关联，且响应于所述多个写入指令中的最后写入指令而执行所述写入操作。
36.根据权利要求30所述的方法，其中相对于所述确认来测量所述总线周转时间。
37.一种方法，其包括：
在存储器处接收读取指令及将从其读取读取数据的地址；
响应于所述读取指令而暂停写入操作；
提供指示可变等待时间周期的结束的确认；
提供用于所述读取指令的所述读取数据；以及
在完成所述读取操作之后继续暂停所述写入操作达释抑周期。
38.根据权利要求37所述的方法，其中在提供所述确认之后提供用于所述读取指令的所述读取数据。
39.根据权利要求37所述的方法，其进一步包括：
在所述释抑周期期间接收另一读取指令；
响应于接收到所述另一读取指令而进一步暂停所述写入操作；
执行所述另一读取指令的读取操作，且在所述读取操作结束时重新开始所述释抑周期。
40.根据权利要求37所述的方法，其进一步包括：
在所述释抑周期期间接收写入指令；
响应于接收到所述写入指令而恢复所述经暂停写入操作。
41.根据权利要求37所述的方法，其进一步包括：
响应于所述释抑周期期满而恢复所述经暂停写入操作。
42.一种方法，其包括：
在存储器处接收存储器指令及与所述存储器指令相关联的地址；
提供指示可变等待时间周期的结束且包含与对存储器指令的接受相关的信息的确认；以及
接收或提供与所述存储器指令相关联的数据。
43.根据权利要求42所述的方法，其中所述存储器指令及与所述存储器指令相关联的地址是同时接收的。
44.根据权利要求42所述的方法，其中所述存储器指令的可变等待时间周期的时间是至少部分地基于当前存储器操作及所述存储器指令。
45.根据权利要求42所述的方法，其中所述存储器指令包括多个写入指令，且所述方法进一步包括：
将用于所述多个写入指令的写入数据存储于写入数据缓冲器中；
响应于最后写入指令，将存储于所述写入缓冲器中的用于所述多个写入指令的所述写入数据写入到存储器。
46.根据权利要求42所述的方法，其进一步包括在所述确认之后在提供与写入指令相关联的数据之前等待总线周转时间。
47.根据权利要求42所述的方法，其进一步包括在与所述存储器指令相关联的所述地址之后等待总线周转时间。
48.根据权利要求42所述的方法，其进一步包括：
在接收到所述地址之后等待总线周转时间。
49.一种方法，其包括：
将存储器指令及地址提供到存储器；
接收指示可变等待时间周期的结束且包含与所述存储器对所述存储器指令的接受相关的信息的确认；以及
与所述存储器交换与所述存储器指令相关联的数据。
50.根据权利要求49所述的方法，其中所述确认由多个信号的逻辑状态的组合表示。
51.根据权利要求49所述的方法，其中与所述存储器交换与所述存储器指令相关联的数据是在接收到对写入指令的所述确认之后的总线周转时间中发生。
52.根据权利要求49所述的方法，其进一步包括使系统总线保持繁忙直到如所述所接收确认所表示的存储器操作完成为止。
53.根据权利要求49所述的方法，其进一步包括中止与所述存储器指令相关的存储器操作以空出系统总线，并在稍后时间再次重试所述存储器操作。
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