CN110083555A - 具有独立接口路径的存储器设备的通用管芯实现 - Google Patents

具有独立接口路径的存储器设备的通用管芯实现 Download PDF

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Abstract

存储器设备包括至少两个独立的接口路径，接口路径包括多个存储器存储体。存储器设备可以选择性地以存储体模式或存储体组模式操作。在存储体模式下，存储体作为逻辑存储体被操作，其中来自不同接口路径的分开的物理存储体并行操作。当逻辑存储体被访问时，属于逻辑存储体的所有物理存储体跨接口路径而被并行访问。在存储体组模式下，存储体被独立操作，但以存储体组访问。分开的接口路径作为独立的存储体组被操作，存储体在其存储体组中被单独访问。在存储体组模式下，对分开的存储体组的背对背访问是可能的，而不会造成访问延迟。

Description

具有独立接口路径的存储器设备的通用管芯实现
本申请是2016年05月18日提交的申请号为201680022947.X的同名专利申请的分案申请。
相关申请
本申请是基于2015年5月19日提交的美国临时申请62/163,863的非临时申请。本申请要求该临时申请的优先权的利益，并且该临时申请通过引用并入本文。
技术领域
本发明的实施例一般地涉及存储器设备，更具体地涉及具有不同数据总线带宽的存储器子系统的通用存储器设备实现。
版权声明/许可
本专利文献的公开的部分可能包含受版权保护影响的材料。版权所有者不反对任何人对如专利商标局专利文件或记录中所示出的专利文献或专利公开的复制，但以其他方式保留所有版权。版权声明适用于所有数据，如下文和附图所述，并且适用于下述的任何软件：2015，Intel Corporation，All Rights Reserved。
背景技术
计算设备使用存储器设备来存储用于处理器执行其操作的数据和代码。存在不同类型的存储器设备，其传统上用于不同的上下文中。例如，服务器设备倾向于使用允许每个通道增加存储器容量的存储器设备。因此，趋向于为服务器选择具有较窄接口的存储器设备。然而，这样的存储器设备倾向于消耗更多的功率，使得这样的配置在移动实现方案或其中功耗是重要考虑的其他实现方案中较不理想。尽管专注于移动实现方案的功率，移动设备继续变得更加有能力，并且对具有更大存储器容量的存储器设备的需求日益增加。传统上，使用具有更宽I/O(输入/输出)接口的存储器设备增加容量需要增加更多的通道，伴随着硬件和成本增加。
另外，传统上预期从一代存储器设备到另一代存储器设备的转换将基于吞吐量的增加而具有性能的提高。性能提高可能是数据总线速度加倍的结果。然而，为了增加数据总线速度，需要存储器设备以相应增加的速率交换数据。然而，将存储器核心频率加倍以匹配数据总线速度的加倍导致成本增加，这对于商品使用是不切实际的。另一种方法是加倍预取以增加来自每个设备的最小数据传输。如果每个器件访问粒度乘以区块(rank)上的设备数量小于或等于处理器的高速缓存线大小(假设为独立存储器通道)，则增加预取不成问题。然而，存储器技术目前正在达到这样的程度，即对于使用x8设备的客户端系统，预取加倍将超过每个区块的高速缓存线大小。超过每个区块的高速缓存线大小将导致每个区块的设备减少，这要求每个存储器设备管芯的通道数量增加。应该理解，约定“xN”(其中N是数字)是指外部数据总线接口。因此，x8表示8位宽的接口，x16表示16位宽的接口。
传统上，许多低功率存储器设备被设计为具有更宽的数据总线接口(例如，与传统的x8设备不同的x16设备)，这限制了每个通道的数据存储容量，但是可以用于更加功率高效的设计。总线接口的不同提供具有相同容量的存储器设备，其基于不同的实现方式而具有不同的接口。然而，这种不同的实现方式传统上需要制作允许不同的实现方式的两个不同的存储器管芯。制作因不同的实现方式彼此略微有差异的极相似的设备可能会增加设计和构建成本，并导致生产和库存问题。
附图说明
以下描述包括具有通过本发明的实施例的实现方式的示例给出的图示的图的讨论。附图应当以示例而非限制的方式来理解。如本文所使用的，对一个或多个“实施例”的引用应被理解为描述包括在本发明的至少一个实现方式中的特定的特征、结构和/或特性。因此，本文出现的诸如“在一个实施例中”或“在替代实施例中”的短语描述了本发明的各种实施例和实现方式，并不一定全部是指同一实施例。但是，它们也不一定相互排斥。
图1是具有存储器设备的系统的实施例的框图，该存储器设备可以被配置为基于存储器设备的操作模式与不同带宽的系统数据总线进行接合。
图2是可以以不同模式与不同带宽的系统数据总线进行接合的存储器设备的实施例的框图。
图3是以存储体(bank)组模式操作以与较窄带宽总线接合的存储器设备的实施例的框图。
图4是以存储体模式操作以与更宽带宽总线接合的存储器设备的实施例的框图。
图5是示出不同的低功率存储器设备配置的表的实施例，包括具有存储体模式和存储体组模式的配置。
图6是用于基于存储器设备的操作模式在存储器控制器和存储器设备之间进行接合以交换不同带宽的数据的过程的实施例的流程图。
图7是可以实现与不同带宽的数据总线接合的通用管芯的计算系统的实施例的框图。
图8是可以实现与不同带宽的数据总线接合的通用管芯的移动设备的实施例的框图。
随后是某些细节和实现方式的描述，包括附图的描述，其可以描绘下面描述的一些或全部实施例，以及讨论本文所呈现的发明构思的其他可能的实施例或实现方式。
具体实施方式
如本文所描述的，存储器设备支持全带宽实现方式和较窄带宽实现方式。因此，存储器设备管芯的一个实施例可以支持x8和x16设备。存储器设备和存储器控制器通过系统数据总线接合。支持全带宽和较窄带宽系统总线实现方式的存储器设备允许在具有提供更大或更小带宽的系统数据总线的不同配置中使用相同的存储器设备。存储器设备包括至少两个独立的接口路径，每个接口路径包括多个存储器存储体。存储器设备可以选择性地以存储体模式或存储体组模式操作。在存储体模式下，存储体作为逻辑存储体操作，其中来自每个接口路径的分开的物理存储体并行操作。当访问逻辑存储体时，属于逻辑存储体的所有物理存储体跨接口路径被并行访问。在存储体组模式下，存储体独立操作，但以存储体组访问。每个分开的接口路径作为独立的存储体组操作，并且每个存储体在其存储体组中被单独访问。在存储体组模式下，对分开的存储体组的背对背访问是可能的，而不会造成访问延迟。
对存储体组的引用是指存储体组架构。在存储体组架构中，存储器控制器可以用存储体组标识符(BG[N-1]：0)和存储体标识符或存储体地址标识符(BA[M-1：0])来对特定存储体进行寻址。存储体组标识符指定存储体组，存储体地址指定存储体组内的存储体。每个存储体组都有被类似地寻址的多个存储体。例如，BG0可以具有存储体B0-B3，并且BG1可以具有存储体B0-B3。在本文所述的存储体组模式下，BG0的存储体B0-B3可以通过存储体组和存储体地址信息的组合分别地从BG1的存储体B0-B3进行寻址。在这里描述的存储体模式下，例如，可以响应于存储体地址BA0的识别而并行访问BG0和BG1两者的存储体B0，并且单独的接口路径的相应的存储体作为单个逻辑存储体进行操作。对于相同的硬件存储器设备，可以选择性地启用存储体模式和存储体组模式，使得单个芯片或管芯能够以存储体组模式或存储体模式运行。
存储器设备的先前实现方式将具有用于每个不同存储器实现方式的分开的设备或分开的集成电路(I/C)管芯。因此，针对x16实现方式封装的存储器将包含与封装用于x8实现方式的相同容量的存储器不同的管芯。可以理解，x16是指具有16位宽数据I/O(输入/输出)接口的设备，x8是指具有8位宽数据I/O接口的设备。应当理解，将设备指定为x16，x8或其他，指的是数据总线带宽，并且不限制设备在不同连接器或总线上在相同周期交换其他数据位。
对存储器设备的引用可以应用于不同的存储器类型。存储器设备通常指易失性存储器技术。易失性存储器是如果设备电源中断则其状态(并且因此存储在其上的数据)为不确定的存储器。非易失性存储器是指即使设备电源中断其状态为确定的存储器。动态易失性存储器需要刷新存储在设备中的数据来保持状态。动态易失性存储器的一个示例包括DRAM(动态随机存取存储器)或一些变型，例如同步DRAM(SDRAM)。如本文所述的存储器子系统可以与许多存储器技术相兼容，例如DDR3(双数据速率版本3，2007年6月27日由JEDEC(联合电子设备工程委员会)最初公布，目前在版本21)，DDR4(DDR版本4，由JEDEC于2012年9月发布的初始规范)，LPDDR3(低功率DDR版本3，JESD209-3B，JEDEC于2013年8月)，LPDDR4(低功率双数据速率(LPDDR)版本4，JESD209-4，最初由JEDEC于2014年8月发布)，WIO2(宽I/O 2(WideIO2)，JESD229-2，最初由JEDEC于2014年8月发布)，HBM(HIGH BANDWIDTHMEMORYDRAM，JESD235，最初由JEDEC于2013年10月发布)，DDR5(DDR版本5，目前由JEDEC讨论)，LPDDR5(目前由JEDEC讨论)，目前由JEDEC讨论的HBM2(HBM版本2))和/或其他，以及基于这些规范的衍生或扩展的技术。
LPDDR4使用256位的内部预取，突发长度为16(因此，对于总共256位具有16个传输周期的x16接口)。以4.2GT/s(每秒千兆传输)，所需的核心周期时间为266MHz。已经讨论了下一代存储器设备具有双倍传输速率，为8.4GT/s。保持相同的预取大小将需要将核心速度提高到533MHz。可替代地，通过将内部预取加倍，可以使用266MHz的相同核心周期速度。与增加内部预取相比，增加核心频率更多地增加了功率使用和管芯大小。因此，下一代存储器设备被提议具有内部512位预取。
核心周期时间由tCCD的定时指导，tCCD是从CAS到CAS(列地址选通或信号)的延迟时间，其用于触发访问操作。访问操作可以是例如写入或读取。DDR设备通常使用两周期命令，如读取命令后跟CAS命令来触发访问。因此，tCCD通常被理解为连续访问命令之间的定时。DDR4实现了额外的存储体组(独立或分开地寻址的存储器存储体的组)，以提高关于tCCD的性能。通过使用分开的存储体组，可以跨不同存储体组交错访问。因此，DDR4实现了tCCD_S和tCCD_L定时(其中“S”为短，“L”为长)。对不同的存储体组的背对背访问(交错)允许在高达可用带宽的100％的情况下使用tCCD_S定时和数据流。对同一个存储体组的背对背访问需要使用tCCD_L，较长的定时防止100％的总线利用。
然而，存储体组的使用导致性能的损失，除非存储体资源加倍。因此，例如，8个存储体将需要由4个存储体组取代，4个存储体各自匹配没有存储体组的性能。存储体组的增加，特别是当存储体资源加倍时，显著增加了管芯尺寸。存储体组架构也可能导致具有流应用的所谓的“玻璃下颌(glass jaw)”情景。在玻璃下颌情况下，同一个存储体可能会发生重复访问，然后它会重复需要使用较长的访问时间(tCCD_L)，这会导致访问延迟。
如本文所述，通用管芯架构允许以存储体组或作为单独存储体访问通用存储体组资源。因此，在存储体模式下利用资源时，实现了单独存储体的性能。在存储体组模式下，同一存储体组被访问，但不需要将资源加倍。因此，对于存储体组模式，不需要增加资源数量。在存储体模式下，存储体资源作为虚拟或逻辑存储体操作，其中对一个存储体地址的访问并行地访问多个存储体。在存储体组模式下，每个存储体能够在存储体组内单独被寻址。对存储体的这种方法允许可以对于移动系统和客户端系统实现的通用管芯架构。例如，根据下面的附加细节，通用管芯架构可以允许x16存储体模式和x8存储体组模式。这样通用管芯保留了扩展容量的能力，而不必增加通道数量。在一个实施例中，设备以存储体组模式还是存储体模式操作可以取决于突发长度。例如，设备可以被配置为以某个突发长度进行操作，并且以对应于突发长度的存储体模式或存储体组模式操作。
图1是具有存储器设备的系统的实施例的框图，该存储器设备可以被配置为基于存储器设备的操作模式，与不同带宽的系统数据总线进行接合。系统100包括计算设备中的存储器子系统的元件。主机110表示执行操作系统(OS)和应用的主机计算平台。OS和应用程序执行导致存储器访问的操作。主机110包括处理器或处理单元，其可以包括单核和/或多核处理器。处理单元可以是诸如CPU(中央处理单元)的主处理器和/或诸如GPU(图形处理单元)的外围处理器。系统100可以被实现为SOC，或者利用独立的组件实现。
存储器控制器112表示响应于处理器的操作的执行而产生存储器访问命令的控制逻辑或电路。存储器控制器112访问一个或多个存储器设备120。在一个实施例中，系统100包括多个存储器控制器。在一个实施例中，系统100在每个通道包括一个或多个存储器控制器，其中通道耦合到并行耦合到多个存储器设备的总线和信号线。因此，存储器控制器可以在通道上并行地访问多个存储器设备。每个通道可以被认为是对存储器的独立访问路径。在一个实施例中，存储器控制器112是主机110的一部分，例如在与主处理器相同的管芯或封装空间上实现的逻辑。
存储器控制器112包括耦合到系统总线130的I/O接口逻辑114。系统总线130具有数据总线，数据总线具有带宽。基于系统100的设计和/或实现方式，对于每个存储器设备，系统总线130可以具有或多或少的带宽。例如，系统总线130可以是固定大小，但是使用具有x32接口，x16接口，x8接口或其他接口的存储器设备。存储器设备的接口尺寸是关于在系统100中每个通道可以同时使用多少个存储器设备或多少个存储器设备可以与同一信号线并行耦合的控制因素。
存储器设备120表示系统100的存储器资源。在一个实施例中，每个存储器设备120是分开的存储器管芯，其对于每个管芯可以包括多个(例如，2个)通道。每个存储器设备120包括I/O接口逻辑124，其具有由设备的实现方式所确定的带宽(例如，x16或x8或一些其他接口带宽)。I/O接口逻辑124和114可以包括用于连接设备的引脚、连接器、信号线和/或其它硬件。系统总线130可以被实现为将存储器控制器112耦合到存储器设备120的多个信号线。系统总线130至少包括命令和地址(C/A)部分和数据部分。C/A部分可以被称为“C/A总线”(以及ADD/CMD总线或指示命令和地址信息的传输的一些其他指定)，并且数据部分可以被称为“数据总线”。
存储器设备120每个均包括多个存储器阵列122。存储器阵列122表示存储器设备120存储数据位的逻辑。在一个实施例中，存储器设备120可以说具有内部数据总线，其指的是在单个读取预取中产生的或对于写入命令而言可写入的多个位。内部数据总线的带宽将取决于存储器阵列的数量和存储器阵列的设计。虽然没有在系统100中具体示出，但是每个存储器设备120还包括发送和接收逻辑以确定要发送何种数据以及如何驱动总线130的信号线来发送数据，以及用于解码和路由所接收的命令和地址到存储器阵列122供执行的逻辑。
每个存储器设备120都包括模式逻辑126。模式逻辑126可以指代存储器设备内的存储配置设置的模式寄存器或其他寄存器或相当的机制。在一个实施例中，特定存储器设备的实现方式被设置在模式逻辑126内。在一个实施例中，基于模式逻辑126中的设置，存储器设备120以存储体模式或以存储体组模式操作。所选择的模式将影响存储器设备在存储器访问事务的传输周期中处理(读取或写入)的数据的位数。存储器访问事务是指存储器控制器向存储器设备发送命令以及存储器设备满足命令中的请求的操作。例如，写入事务包括存储器控制器112向存储器设备120发送写入命令，存储器设备120然后将数据存储在命令中标识的地址位置处。类似地，读取事务包括发送读取的命令到存储器设备120的存储器控制器112，存储器设备120在寻址的位置访问数据并将其通过数据总线返回到存储器控制器112。存储器访问事务通常需要多个周期来完成。例如，可以通过突发长度来控制读取和写入，突发长度指示通过系统总线130发送/接收或输入/输出数据的连续传输时段的数量。传输时段是其中通过系统总线130的信号线发送信号的一个或更少或更多时钟周期的时段。为了系统100的目的，模式逻辑126还可以表示指示突发长度和传输定时的逻辑。在一个实施例中，使用不同的逻辑和/或不同的寄存器来指示突发长度、传输定时和/或I/O接口模式。
存储器设备120包括控制器128，其表示控制存储器设备内的内部操作的存储器设备内的控制逻辑。例如，控制器128解码由存储器控制器112发送的命令，并产生满足命令的内部操作。控制器128可以基于模式126确定选择什么模式，并且基于所选择的模式来配置存储器阵列资源(例如，存储器存储体)的操作。控制器128可以产生控制信号以控制存储器设备120内的位的路由，以为所选择的模式提供适当的接口。
在一个实施例中，基于所选择的模式，控制器128对预取的读取数据执行内部突发斩断(chop)操作。突发斩断被理解为使得存储器设备将比在预取中访问的少的数据传送出存储器设备的机制。例如，预取可以访问256位数据，只传输128位数据。在一个实施例中，突发斩断包括存储器设备在少于全部的可用传输时段上发送数据。在一个实施例中，存储器设备可被配置为在突发长度的所有可用传输时段上传送数据，即使所传送的数据少于预取的数据。
在一个实施例中，在存储体组模式下，存储器控制器112和存储器设备120可以在单个存储器设备120内的多个不同存储体组之间交错数据。在一个实施例中，在存储体组模式下，存储器控制器112和存储器设备120可以在不同存储体和/或多个不同存储器设备120的不同存储体组之间交错数据。交错通常限于单个通道。交错允许数据总线的全带宽利用，而从同一接口路径背对背地对存储体的访问可能导致延迟，其可以阻止全带宽利用。
图2是可以以不同模式与不同带宽的系统数据总线进行接合的存储器设备的实施例的框图。存储器设备210是系统100的存储器设备120的一个示例。在一个实施例中，存储器设备210包括比所示的更多的元件。在一个实施例中，存储器设备120包括多个存储器通道。为了一个示例的目的，存储器设备210仅示出单个通道。每个通道被独立地访问和控制。因此，每个通道的定时、数据传输、命令和地址交换以及其它操作是分开的。在一个实施例中，每个通道的设置由单独的模式寄存器或其他寄存器设置来控制。
存储器设备210包括N个分开的接口路径。虽然通道可以是接口路径，在一个实施例中，通道可以包括多个接口路径。在一个实施例中，通道包括多个分开的和独立的接口路径。为了示例的目的，考虑到每个接口路径与可以作为存储体组分开访问的一组存储器资源相关联。因此，示出了每个存储体组BG[(N-1)：0]，其包括M个存储体。在存储体模式下，在一个实施例中，存储器设备210似乎具有存储器的M个存储体，其中每个存储体是虚拟存储体。因此，BG[0]的存储体B[0]和BG[M-1]的存储体B[0]一起作为逻辑存储体操作，被并行访问用于识别存储体B[0]的存储器访问命令。在存储体组模式下，在每个存储体组内，每个存储体组的M个存储体中的每个存储体可以分开地寻址。因此，存储器设备210的内部控制器(未具体示出)访问特定存储体组和该存储体组内的特定存储体。其他存储体组的对应存储体将不会以存储体组模式被访问。因此，例如，在处于存储体模式的同时，BG[0]的存储体B[0]和BG[M-1]的存储体B[0]可以一起操作，并且两者都将执行访问命令，但是在存储体组模式下BG[0]的存储体B[0]和BG[M-1]的存储体B[0]将分开寻址，不执行相同的访问命令。
逻辑212确定如何将位路由到存储器存储体和/或从存储器存储体路由位。逻辑212表示存储器设备210内的选择如何路由位的任何逻辑或电路，并且基于该模式执行路由位的操作。逻辑212可以包括信号线、多路复用器、选择逻辑和/或其他逻辑和/或其他电路。在一个实施例中，在存储体模式下，存储器设备210包括BW位(带宽)的总线长度，具有N个不同的I/O接口(DQ[(N-1)：0])，每个I/O接口提供BW/N位。在一个实施例中，在存储体组模式下，将位从所选择的存储体组内部路由到单个BW/N位接口(例如，DQ[0])。因此，诸如存储器控制器的外部设备仅具有BW/N信号线以与存储器设备210交换数据(每通道，假设多个通道)。I/O接口表示存储器设备210内的信号线、逻辑电路和/或其他元件，其允许存储器设备210与存储器设备210外部的设备交换(发送和接收)数据。
为了示例的目的考虑这样的实现方式：其中N等于2。在存储体模式下，DQ0和DQ1可以被认为是独立的接口路径，因为每组存储体(BG0和BG1)向分开的I/O接口提供数据。存储器存储体并行提供数据以从存储器设备210提供可能的全带宽。在存储体组模式下，每组存储体(BG0和BG1)作为分开的存储体组操作，并且访问可被交错到分开的存储体。因此，对一个存储体的访问不会阻止对不同存储体组中的另一存储体的访问。在一个实施例中，存储器设备包括8个存储体组，每个组具有4个存储体。在一个实施例中，存储器设备包括4个存储体组，每个组具有8个存储体。在一个实施例中，存储器设备包括4个存储体组，每个组具有4个存储体。其他配置是可能的。
图3是以存储体组模式操作以与较窄带宽总线接合的存储器设备的实施例的框图。在一个实施例中，存储器设备300是根据图1和/或图2的存储器设备的示例。更具体地，存储器设备300表示在存储体组模式下的存储器设备的一个实施例，其中分开的物理存储体在分开可寻址的存储体组中操作。在一个实施例中，存储器设备300被配置为使用x8接口进行操作。因此，在一个实施例中，存储器设备300可以被认为处于x8模式。在一个实施例中，存储器设备300执行用于x8实现方式的突发斩断。存储器设备300可以被实现为具有图4的存储器设备400的模式的通用管芯。
在一个实施例中，存储器设备300包括两个分开的独立的通道A和B。每个通道独立于另一个通道操作，并且可以独立于在另一通道上发生的事件来接收和操作存储器访问命令。在一个实施例中，每个通道是另一个通道的镜像。为了简单起见，仅描述了通道A，并且对通道A的描述将被理解为同样适用于通道B。
在一个实施例中，存储器设备300包括被组织为上组(BG0)和下组(BG1)的16个独立存储体资源。每个存储器访问命令仅在单个物理存储体(存储体模式)中执行。例如，CAS命令只能激活存储体B15：B0中的一个。对同一个存储体组的背对背访问由tCCD_L指示。tCCD_L定时基于突发长度BL32。对不同组的背对背访问由tCCD_S指示。在一个实施例中，tCCD_S是以突发长度BL16覆盖双泵浦数据总线的8个时钟周期。流应用可以100％带宽利用在BG0和BG1之间进行交错。在一个实施例中，存储体组模式或存储体模式可以被配置为对应于突发长度设置。
将观察到，对于读取操作，来自特定存储体的内部预取是256位。在一个实施例中，存储器设备300执行突发斩断操作以仅发送128位(16B)的数据，这可以用BL16而不是BL32来完成。因此，在一个实施例中，系统以存储体组模式将数据斩断成两半，以仅使用256位的预取数据中的128位。可以理解，128位数据的连续段可以通过在存储体组之间交替来传输。应当理解，虽然先前已经实现了突发斩断，但是对于非活动周期，通道将不可用。因此，当突发斩断可以发送较少位时，接口将不能用于传输时段的整个突发长度。因此，即使在突发斩断模式下仅使用16个周期，DQ_A(Byte0)对于整个BL32也将是无法访问的。将先前的方法与存储器设备300对比，在同一突发长度传输窗期间，存储器设备300允许接口DQ_A首先由一个存储体组利用，然后由另一个存储体组利用，每个利用全突发长度的一半。
因此，取决于选择的操作模式(x8存储体组模式或x16存储体模式)，存储器设备300允许存储体的物理和逻辑分开。在一个实施例中，存储器设备300附接到的存储器控制器将基于设备的规范(例如，如在初始化中发现的)来优化对所附接的存储器设备的访问。因此，存储器控制器可以在x8或存储体组模式配置中跨区块(rank)、管芯和存储体组交错和/或执行地址散列。应当理解，该配置允许在典型的x16模式下使用的相同的管芯，简单地通过改变所附连的存储器设备的配置。因此，可以使用相同的硬件设备实现不同的操作。这种可配置性防止由x16设备产生的容量限制，其中C/A(命令/地址)总线、通道数量和控制器数量将必须加倍，以实现与利用x8设备实现的相同的容量。在这种情况下，x8设备和x16设备可以是相同的物理设备，但具有不同的配置设置。
应当理解，虽然已经主要参考256位预取讨论了读取，但是写入操作也将在x16模式下写入256位，并且可以在x8模式下限制为128位。为了说明的目的，存储器设备300示出了读取命令的数据路径，其中数据从所选择的存储体和存储体组中预取，并经由DQ_A发送到存储器控制器(未示出)。存储器设备300响应于通过标识存储体组和存储体的C/A_A接收的命令来发送数据。
如图所示，内部预取生成256位。将观察到存储器设备300仅示出了DQ_A(Byte0)，其中图4的存储器设备400具有DQ_A Byte0和DQ_A Bytel两者。在x16模式下，每个存储体组将产生256位(如下面参考图4所述)，并在分开的I/O接口(DQ_A Byte0和Byte1)上传输出其256位。在存储器设备300中，存储器管芯将被封装以具有仅单一的输出接口。虽然管芯仍将包含DQ_A Byte1的硬件，但它将不被使用。相反，来自BG1的位将被内部路由到DQ_A Byte0。因此，每个读取/写入事务在正常操作中导致256位数据传输。
在一个实施例中，在存储体组模式下，每个存储体组将128位数据独立地路由到每个通道一个公共I/O接口，DQ_A Byte0。在一个实施例中，在存储器设备300内的逻辑(诸如多路复用器(mux)312)选择一个存储体组或另一存储体组以与I/O进行接合。应当理解，可以包括附加逻辑(未具体示出)以在BG1和DQ_A Byte0之间内部路由。在一个实施例中，存储器设备300片上的控制器(未具体示出)管理数据的内部路由。
图4是以存储体模式操作以与更宽带宽总线接合的存储器设备的实施例的框图。当设备处于存储体模式时，存储器设备400是图3的存储器设备300的一个实施例。在一个实施例中，存储器设备400实现具有2个通道(A和B)的标准LPDDR4x16模式。可以看出，在存储器设备300中识别和操作为B15：B0的相同的16个存储体现在被识别并且被操作为8个存储体B7：B0。每个存储体都有一个并行访问的同伴存储体。因此，对存储体B0的存储器访问对逻辑存储体B0进行访问，这使得在物理存储体B0和B0'中并行地进行操作。可以理解，为了说明的目的而示出了寻址，并且存储器设备(未示出)内的控制器和/或连接到存储器设备(也未示出)的存储器控制器可以包括存储体的映射，并且根据所选的模式和命令，简单引导到不同的存储体的内部操作。
因此，在x16模式下，存储体的每个物理组在预取中产生256位，其在32个周期内被传送出去。I/O接口的带宽可以表示为256+256＝512位数据。将存储器设备400的512位I/O与存储器设备300的128位I/O进行比较。因此，在x8或存储体组模式下，存储器设备可以在全I/O带宽的1/4上操作。这样的配置使得能够将更多设备连接到相同的总线，与x16模式相比这可以增加每区块的容量。
图5是示出不同的低功率存储器设备配置的表的实施例，包括具有存储体模式和存储体组模式的配置。表500说明了存储器设备的不同核心架构选项。行510示出了LPDDR4配置。在LPDDR4中，有两种类型的配置：2通道x16配置和2通道x8配置。在x16配置中，有8个存储体没有分成独立的存储体组。最小突发长度(BL)为16，页大小为2K，tCCD为8。在x8配置中，有8个存储体没有分成独立的存储体组。最小突发长度为16，1K页大小，tCCD为8。
行530示出了LPDDR5配置提议。在这个提议中，有两种配置类型：2通道x16配置和2通道x8配置。在x16配置中，有4个存储体组，每个组有2个存储体。最小突发长度(BL)为16，页大小为2K，tCCD_L为12，tCCD_S为8。在x8配置中，有8个存储体组，每组有2个存储体。最小突发长度为16，1K页大小，tCCD_L为12，tCCD_S为8。
行540示出了LPDDR5配置提议。在这个提议中，有两种配置类型：2通道x16配置和2通道x8配置。在x16配置中，有2个存储体组，每个组有4个存储体。最小突发长度(BL)为16，页大小为2K，tCCD_L为12，tCCD_S为8。在x8配置中，有4个存储体组，每个存储体组有4个存储体。最小突发长度为16，1K页大小，tCCD_L为12，tCCD_S为8。
行520示出了根据本文描述的实施例的LPDDR5配置提议。在这个提议中，有两种类型的配置：2通道x16配置和2通道x8配置。在x16配置中，有8个逻辑存储体没有分为存储体组。最小突发长度(BL)为32，页大小为2K，tCCD_L为16，tCCD_S为16。在一个实施例中，在x8配置中，存在两个存储体组，每组具有8个存储体。在一个实施例中，在x8配置中，存在4个存储体组，每组具有4个存储体。最小突发长度为16，具有突发斩断操作，1K页大小，tCCD_L为16，tCCD_S为8。该提议允许在x16模式和x8模式之间的通用管芯实现方式。在一个实施例中，选择突发长度的配置设置还可以将设备的配置设置为以存储体组模式或存储体模式操作。在一个实施例中，如果设备被配置(例如，经由模式寄存器或其他配置设置)用于BL32，则设备可以以存储体模式操作存储体。在一个实施例中，如果该设备被配置用于BL16，则设备可以以存储体组模式操作存储体。因此，在一个实施例中，存储体组模式或存储体模式可以取决于突发长度。
图6是用于根据存储器设备的操作模式在存储器控制器和存储器设备之间进行接合以交换不同带宽的数据的过程的实施例的流程图。过程600描述了以两种不同系统总线带宽模式之一与存储器控制器接合的通用存储器管芯的操作。制造商生产支持可以为存储器设备选择的存储体模式和存储体组模式的存储器设备芯片。在存储体模式下，没有存储体组，在存储体组模式下，通过参照具体存储体和存储体组对存储体进行访问。在一个实施例中，开发者确定是否以存储体模式或存储体组模式操作存储器，602。例如，开发者可以将存储器设备集成到系统中，并且将系统设计为以一种模式或另一种模式进行操作。
包括具有存储器控制器和存储器设备的存储器子系统的计算系统还包括执行计算系统的操作的处理器。在一个实施例中，针对要使用的存储器配置的类型来配置系统，并且系统将存储器控制器设置为以特定模式操作(例如，经由使用模式寄存器或其他配置设置机制设置存储器)，604。处理器可以包括主机处理器和/或执行导致存储器访问的操作的各种其他处理器电路，606。计算系统可以是诸如膝上型计算机或平板计算机的独立系统，或者可以是较大系统的一部分，或者可以在各种消费电子设备中实现。
存储器控制器生成一个或多个存储器访问命令以完成存储器访问，608。具体地，存储器设备具有可经由多个独立接口路径选择性地操作的存储体，这使得能够以存储体模式或存储体组模式操作设备。在一个实施例中，存储器控制器是主机的一部分。存储器控制器将命令发送到存储器设备，610。在一个实施例中，存储器控制器将不同的命令交错到不同的存储体、存储体组、区块和/或管芯，以实现可用I/O的全带宽利用。
存储器设备从存储器控制器612接收并解码存储器访问命令，612。存储器设备将根据设备是否处于存储体组模式而不同地在分开的存储器存储体上进行操作，614。如果存储器设备不处于存储体组模式，则614存储体模式(BANK MODE)分支，存储器设备执行操作以在跨不同接口路径的多个并行存储体中执行命令，616。因此，存储体被作为逻辑存储体访问，对于每个存储体访问，对多个物理存储体进行访问。存储器核心在分开的外部I/O和物理上分开的存储体之间路由位，618。
如果存储器设备被配置为用于存储体组模式，614存储体组模式(BANK GROUPMODE)分支，则存储器核心选择用于访问的存储体组，620。在一个实施例中，在存储器访问命令中通过存储器控制器识别存储体组，存储器核心内部处理器简单地生成执行所请求的命令的操作。存储器核心执行操作以在所选择的存储体组的所选择的存储体中执行命令，而不是在多个并行物理存储体中执行命令，622。在一个实施例中，为了读取，操作之一包括突发斩断操作，以仅发送一部分的预取数据位。存储器核心将位在外部I/O和所选存储体和存储体组之间进行路由，624。在存储体组模式下，每个存储体被独立地访问，并且可以通过在存储体组之间切换而连续地操作接口，在不同的存储体组之间没有延时。
图7是可以实现与不同带宽的数据总线接合的通用管芯的计算系统的实施例的框图。系统700表示根据本文所述的任何实施例的计算设备，并且可以是膝上型计算机、台式计算机、服务器、游戏或娱乐控制系统、扫描仪、复印机、打印机、路由或交换设备或其他电子设备。系统700包括提供系统700的指令的处理、操作管理和执行的处理器720。处理器720可以包括任何类型的微处理器、中央处理单元(CPU)、处理核心或其他处理硬件以提供系统700的处理。处理器720控制系统700的总体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑器件(PLD)等，或这些设备的组合。
存储器子系统730表示系统700的主存储器，并且为处理器720执行的代码或者用于执行例程的数据值提供临时存储。存储器子系统730可以包括一个或多个存储器设备，诸如只读存储器(ROM)、闪速存储器、一个或多个不同种类的随机存取存储器(RAM)或其他存储器设备，或这些设备的组合。除了其它之外，存储器子系统730存储并托管操作系统(OS)736以提供用于在系统700中执行指令的软件平台。另外，其他指令738从存储器子系统730存储和执行以提供系统700的逻辑和处理。OS 736和指令738由处理器720执行。存储器子系统730包括其中存储数据、指令、程序或其它项目的存储器设备732。在一个实施例中，存储器子系统包括存储器控制器734，存储器控制器734是用于生成命令并向存储器设备732发出命令的存储器控制器。应当理解，存储器控制器734可以是处理器720的物理部分。
处理器720和存储器子系统730耦合到总线/总线系统710。总线710是代表通过适当的桥接器、适配器和/或控制器连接的任何一个或多个单独的物理总线、通信线路/接口和/或点到点连接的抽象。因此，总线710可以包括例如系统总线、外围组件互连(PCI)总线、超传输或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)或电气和电子工程师协会(IEEE)标准1394总线(通常称为“Firewire”)中的一个或多个。总线710的总线也可以对应于网络接口750中的接口。
系统700还包括耦合到总线710的一个或多个输入/输出(I/O)接口740、网络接口750、一个或多个内部大容量存储设备760和外围接口770。I/O接口740可以包括用户与系统700交互所借助的一个或多个接口组件(例如，视频、音频和/或字母数字接口)。在一个实施例中，I/O接口740可以包括向用户提供输出的高清晰度(HD)显示器。高清晰度可以指具有大约100PPI(像素每英寸)或更大的像素密度的显示器，并且可以包括诸如全HD(例如，1080p)、视网膜显示、4K(超高分辨率或UHD)或其他的格式。高清晰度还可以指具有与像素显示器相当的视觉质量的投影显示器(例如头戴式显示器)。网络接口750向系统700提供通过一个或多个网络与远程设备(例如，服务器，其他计算设备)进行通信的能力。网络接口750可以包括以太网适配器、无线互连组件、USB(通用串行总线)或其他基于有线或无线标准的或专有的接口。
存储设备760可以是或包括用于以非易失性方式存储大量数据的任何常规介质，例如一个或多个磁性、固态或基于光的盘或组合。存储设备760将代码或指令和数据762保持在持续状态(即，即使系统700的电力中断，仍然保持该值)。尽管存储器730是向处理器720提供指令的执行或操作存储器，但存储设备760可以被统称为“存储器”。而存储设备760是非易失性的，存储器730可以包括易失性存储器(即，如果系统700电力中断，数据的值或状态是不确定的)。
外围接口770可以包括上面没有具体提到的任何硬件接口。外围设备通常涉及相关地连接于系统700的设备。相关连接是系统700提供在上面操作执行的软件和/或硬件平台并且用户与之交互的连接。
在一个实施例中，系统700包括模式控件780，其使系统能够根据本文所述的任何实施例以全带宽或部分带宽操作模式操作存储器732。存储器732是通用管芯存储器设备，可根据选择性配置支持不同的操作模式。全带宽模式是一种存储体模式，其中预取的所有数据在I/O接口上输出。对于写入，使用整个接口。在存储体模式下，多个物理存储体作为逻辑存储体并行操作。部分带宽模式是存储体组模式，其中相同的存储体作为分开的存储体组操作。在存储体组模式下，不使用全I/O带宽，并且每个存储体都作为在不同的存储体组中的一个独立存储体操作。
图8是可以实现与不同带宽的数据总线接合的通用管芯的移动设备的实施例的框图。设备800表示移动计算设备，诸如计算平板计算机、移动电话或智能电话、无线使能的电子阅读器、可穿戴计算设备或其他移动设备。将会理解，一般地示出了一些组件，并且并非该设备的所有组件都在设备800中示出。
设备800包括执行设备800的主要处理操作的处理器810。处理器810可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理装置。由处理器810执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或与其他设备的I/O(输入/输出)相关的操作，与电源管理相关的操作，和/或与连接设备800到另一设备相关的操作。处理操作还可以包括与音频I/O和/或显示I/O相关的操作。
在一个实施例中，设备800包括音频子系统820，其表示与为计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序，编解码器)组件。音频功能可以包括扬声器和/或耳机输出，以及麦克风输入。用于这些功能的设备可以集成到设备800中，或者连接到设备800。在一个实施例中，用户通过提供由处理器810接收和处理的音频命令来与设备800进行交互。
显示子系统830表示提供视觉和/或触觉显示用于用户与计算设备交互的硬件(例如，显示设备)和软件(例如，驱动程序)组件。显示子系统830包括显示接口832，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口832包括与处理器810分开的、执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统830包括向用户提供输出和输入的触摸屏设备。在一个实施例中，显示子系统830包括向用户提供输出的高清晰度(HD)显示。高清晰度可以指具有约100PPI(像素每英寸)或更大的像素密度的显示，并且可以包括诸如全HD(例如，1080p)、视网膜显示、4K(超高清晰度或UHD)或其他的格式。
I/O控制器840表示与与用户的交互相关的硬件设备和软件组件。I/O控制器840可以操作以管理作为音频子系统820和/或显示子系统830的一部分的硬件。另外，I/O控制器840示出了连接到设备800的附加设备的连接点，用户可以通过该连接点与系统交互。例如，可以附接到设备800的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或键板设备或用于特定应用的其他I/O设备，例如读卡器或其他设备。
如上所述，I/O控制器840可以与音频子系统820和/或显示子系统830交互。例如，通过麦克风或其他音频设备的输入可以为设备800的一个或多个应用或功能提供输入或命令。此外，可以提供音频输出，而不是显示输出或作为显示输出的附加。在另一示例中，如果显示子系统包括触摸屏，则显示设备还充当输入设备，其可以由I/O控制器840至少部分地管理。还可以在设备800上有额外的按钮或开关以提供由I/O控制器840管理的I/O功能。
在一个实施例中，I/O控制器840管理诸如加速度计、照相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)或可包括在设备800中的其他硬件的设备。输入可以作为直接用户交互的一部分，以及为系统提供环境输入以影响其操作(例如对噪声滤波，调整用于亮度检测的显示，应用照相机闪光灯或其他功能)。在一个实施例中，设备800包括管理电池电量使用、电池充电以及与节电操作相关的特征的电源管理850。
存储器子系统860包括用于存储设备800中的信息的存储器设备862。存储器子系统860可以包括非易失性存储器设备(如果存储器设备的电源被中断，则状态不改变)和/或易失性存储器设备(如果存储器设备的电源中断，则状态是不确定的)。存储器860可以存储应用数据、用户数据、音乐、照片、文档或其他数据以及与系统800的应用和功能的执行相关的系统数据(无论是长期还是临时的)。在一个实施例中，存储器子系统860包括存储器控制器864(其也可以被认为是系统800的控制的一部分，并且可能被认为是处理器810的一部分)。存储器控制器864包括用于生成命令并向存储器设备862发出命令的调度器。
连接870包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动程序，协议栈)，以使设备800能够与外部设备进行通信。外部设备可以是诸如其他计算设备、无线接入点或基站的分开的设备，以及诸如耳机、打印机或其他设备的外围设备。
连接870可以包括多种不同类型的连接。为了一般化，设备800被示出为具有蜂窝连接872和无线连接874。蜂窝连接872一般地指无线载波提供的蜂窝网络连接，例如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址)或变体或衍生物、TDM(时分复用)或变体或衍生物、LTE(长期演进，也称为“4G”)或其他蜂窝服务标准提供的。无线连接874是指不是蜂窝的无线连接，可以包括个域网(如蓝牙)、局域网(如WiFi)和/或广域网(例如WiMax)或其他无线通信。无线通信是指通过使用调制电磁辐射通过非固体介质传输数据。有线通信通过固体通信介质发生。
外围连接880包括硬件接口和连接器以及用于进行外围连接的软件组件(例如，驱动程序，协议栈)。应当理解，设备800可以是到其他计算设备(“到”882)的外围设备，以及使外围设备(“从”884)连接到其。设备800通常具有连接到其他计算设备的“对接”连接器，以用于诸如管理(例如，下载和/或上载，改变，同步)设备800上的内容的目的。另外，对接连接器可以允许设备800连接到允许设备800控制内容输出到例如视听或其他系统的某些外围设备。
除了专有对接连接器或其他专有连接硬件之外，设备800可以经由通用或基于标准的连接器来制造外围连接880。通用类型可以包括通用串行总线(USB)连接器(可以包括多个不同硬件接口中的任何一个)，包括MiniDisplayPort(MDP)的DisplayPort，高清多媒体接口(HDMI)，Firewire或其他类型。
在一个实施例中，系统800包括模式控件890，其使系统能够根据本文所述的任何实施例以全带宽或部分带宽操作模式操作存储器862。存储器862是通用管芯存储器设备，其支持不同的操作模式，这取决于选择性配置。全带宽模式是一种存储体模式，其中预取的所有数据在I/O接口上输出。对于写入，使用整个接口。在存储体模式下，多个物理存储体作为逻辑存储体并行操作。部分带宽模式是存储体组模式，其中相同的存储体作为单独的存储体组操作。在存储体组模式下，不使用全I/O带宽，每个存储体都作为不同的存储体组中的独立存储体被操作。
在一个方面，在存储器子系统中接合的存储器设备包括：至少两个独立的接口路径，接口路径包括多个存储器存储体；存储器设备中的逻辑，选择性地以存储体模式或以存储体组模式操作接口路径，其中在存储体模式下，第一接口路径的至少一个存储体和第二接口路径的至少一个存储体作为逻辑存储体被并行地访问，其中响应于具有存储体地址标识符和没有存储体组标识符的命令并行地访问所述第一接口路径的至少一个存储体和第二接口路径的至少一个存储体；并且其中在存储体组模式下，响应于具有存储体地址标识符和存储体组标识符的命令，独立于第二接口路径的存储体对第一接口路径的存储体进行访问。
在一个实施例中，逻辑用于基于模式寄存器的配置以存储体模式或存储体组模式操作接口路径。在一个实施例中，模式寄存器的配置包括设置存储器设备是存储体组模式或存储体模式的配置。在一个实施例中，模式寄存器的配置包括突发长度(BL)的配置。在一个实施例中，其中在存储体模式下，存储器访问在全I/O(输入/输出)带宽上操作。在一个实施例中，其中在存储体组模式下，读取访问包括突发斩断操作以减少读取访问的数据量。在一个实施例中，突发斩断操作将数据访问大小减少一半，导致存储器访问操作在全I/O带宽的1/4上。在一个实施例中，其中在存储体组模式下，存储器访问在分开的接口路径之间交错以导致数据接口总线对存储器设备的全带宽利用。在一个实施例中，其中在存储体组模式下，如果背对背访问是针对同一存储体组中的存储体，则访问定时为tCCD_L，并且如果背对背访问是针对不同存储体组中的存储体，则访问定时为tCCD_S，其中tCCD_S短于tCCD_L。在一个实施例中，其中在存储体组模式下，存储器访问在分开的存储器设备的分开的接口路径之间进行交错，以导致数据接口总线对存储器设备的全带宽利用。在一个实施例中，还包括通信地耦合到存储器设备的存储器控制器。
在一个方面，一种用于在存储器子系统中进行接合的方法包括：向具有至少两个独立接口路径的存储器设备产生存储器访问命令，接口路径包括多个存储器存储体；并且根据所述存储器设备是否选择性地配置为存储体模式或存储体组模式，将所述存储器访问命令发送到所述存储器设备以使得所述存储器设备对所述存储器访问命令进行不同的操作，其中在存储体模式下，第一接口路径的至少一个存储体和第二接口路径的至少一个存储体作为逻辑存储体被并行地访问，其中第一接口路径的至少一个存储体和第二接口路径的至少一个存储体响应于具有存储体地址标识符且没有存储体组标识符的命令而被并行地访问；并且其中在存储体组模式下，响应于具有存储体地址标识符和存储体组标识符的命令，独立于第二接口路径的存储体对第一接口路径的存储体进行访问。
在该方法的一个方面中，该方法包括根据上面关于存储器设备所阐述的任何实施例的操作。在一个方面，一种制品，包括其上存储有内容的计算机可读存储介质，计算机可读存储介质在被访问时导致操作的执行，以执行根据该方法的任何实施例用于在存储器子系统中接合的方法。在一个方面，一种用于在存储器子系统中接合的装置，包括用于执行操作以执行根据本方法的任何实施例的用于在存储器子系统中接合的方法的模块。
在一个方面，具有存储器子系统的电子设备包括：存储器控制器；存储器设备，其耦合到所述存储器控制器，所述存储器设备包括至少两个独立的接口路径，接口路径包括多个存储器存储体；存储器设备中的逻辑，选择性地以存储体模式或存储体组模式操作接口路径，其中在存储体模式下，第一接口路径的至少一个存储体和第二接口路径的至少一个存储体作为逻辑存储体被并行地访问，其中响应于具有存储体地址标识符和没有存储体组标识符的命令对第一接口路径的至少一个存储体和第二接口路径的至少一个存储体并行地访问；并且其中在存储体组模式下，响应于具有存储体地址标识符和存储体组标识符的命令，独立于第二接口路径的存储体对第一接口路径的存储体进行访问；以及触摸屏显示器，其被耦合以基于从所述存储器设备访问的数据来生成显示。
在一个实施例中，逻辑用于基于模式寄存器的配置以存储体模式或存储体组模式操作接口路径。在一个实施例中，模式寄存器的配置包括设置存储器设备是存储体组模式或存储体模式的配置。在一个实施例中，模式寄存器的配置包括突发长度(BL)的配置。在一个实施例中，其中在存储体模式下，存储器访问在全I/O(输入/输出)带宽上操作。在一个实施例中，其中在存储体组模式下，读取访问包括突发斩断操作以减少读取访问的数据量。在一个实施例中，其中突发斩断操作将数据访问大小减少一半，导致存储器访问在全I/O带宽的1/4上进行操作。在一个实施例中，其中在存储体组模式下，存储器访问在分开的接口路径之间交错以导致数据接口总线对存储器设备的全带宽利用。在一个实施例中，其中在存储体组模式下，如果背对背访问是针对同一存储体组中的存储体，则访问定时为tCCD_L，并且如果背对背访问是针对不同存储体组中的存储体，则访问定时为tCCD_S，其中tCCD_S短于tCCD_L。在一个实施例中，其中在存储体组模式下，存储器访问在分开的存储器设备的分开的接口路径之间进行交错，以导致数据接口总线对存储器设备的全带宽利用。在一个实施例中，还包括耦合到存储器控制器的至少一个处理器。在一个实施例中，存储器控制器是至少一个处理器的一部分。在一个实施例中，还包括通信地耦合到所述至少一个处理器的网络接口。
在一个方面，与存储器设备接合的存储器控制器包括：产生对具有至少两个独立接口路径的存储器设备的存储器访问命令的逻辑，接口路径包括多个存储器存储体；以及用于将存储器访问命令发送到存储器设备以使存储器设备对存储器访问命令进行不同操作的逻辑，这取决于存储器设备是选择性地被配置为存储体模式还是存储体组模式，其中在存储体模式下，第一接口路径的至少一个存储体和第二接口路径的至少一个存储体作为逻辑存储体被并行地访问，其中第一接口路径的至少一个存储体和第二接口路径的至少一个存储体响应于具有存储体地址标识符并且没有存储体组标识符的命令被并行访问；并且其中在存储体组模式下，响应于具有存储体地址标识符和存储体组标识符的命令，独立于第二接口路径的存储体对第一接口路径的存储体进行访问。
在一个实施例中，还包括用于设置存储器设备的模式寄存器以使存储器设备以存储体模式或以存储体组模式操作的逻辑。在一个实施例中，模式寄存器的配置包括设置存储器设备是存储体组模式或存储体模式的配置。在一个实施例中，模式寄存器的配置包括突发长度(BL)的配置。在一个实施例中，其中在存储体模式下，存储器访问在完全I/O(输入/输出)带宽上操作。在一个实施例中，其中在存储体组模式下，读取访问包括突发斩断操作以减少读取访问的数据量。在一个实施例中，其中突发斩断操作将数据访问大小减少一半，导致存储器访问在全I/O带宽的1/4上进行操作。在一个实施例中，其中在存储体组模式下，逻辑用于在分开的接口路径之间交错背对背存储器访问以导致数据接口总线对存储器设备的全带宽利用。在一个实施例中，其中在存储体组模式下，如果背对背访问是针对同一存储体组中的存储体，则访问定时为tCCD_L，并且如果背对背访问是针对不同存储体组中的存储体，则访问定时为tCCD_S，其中tCCD_S短于tCCD_L。在一个实施例中，其中在存储体组模式下，逻辑是在分开的存储器设备的分开的接口路径之间接合背对背存储器访问以导致数据接口总线对存储器设备的全带宽利用。在一个实施例中，还包括通信地耦合到存储器控制器的存储器设备。
在一个方面，用于在存储器子系统中接合的第二方法包括：向具有至少两个独立接口路径的存储器设备生成存储器访问命令，接口路径包括多个存储器存储体；并且根据所述存储器设备是否选择性地配置为存储体模式或存储体组模式，将所述存储器访问命令发送到所述存储器设备以使得所述存储器设备对所述存储器访问命令不同地进行操作，其中在存储体模式下，第一接口路径的至少一个存储体和第二接口路径的至少一个存储体作为逻辑存储体被并行地访问，其中第一接口路径的至少一个存储体和第二接口路径的至少一个存储体响应于具有存储体地址标识符且没有存储体组标识符的命令被并行访问；并且其中在存储体组模式下，响应于具有存储体地址标识符和存储体组标识符的命令，独立于第二接口路径的存储体对第一接口路径的存储体进行访问。
在第二方法的一个方面，该方法包括根据上面关于存储器控制器阐述的任何实施例的操作。在一个方面，一种制品，包括其上存储有内容的计算机可读存储介质，计算机可读存储介质在被访问时使得执行操作以执行根据第二方法的任何实施例的在存储器子系统中接合的方法。在一方面中，一种用于在存储器子系统中接合的装置，包括用于执行操作以执行根据第二方法的任何实施例的用于在存储器子系统中接合的方法的模块。
如本文所示的流程图提供了各种处理动作的序列的示例。流程图可以指示要由软件和/或固件例程执行的操作以及诸如由硬件逻辑执行的操作的物理操作。在一个实施例中，流程图可以示出可以以硬件和/或软件实现的有限状态机(FSM)的状态。尽管以特定的顺序或次序示出，除非另有说明，操作的顺序可以被修改。因此，所示出的实施例仅应当被理解为示例，并且可以以不同的顺序执行处理，并且可以并行地执行一些动作。另外，在各种实施例中可以省略一个或多个动作；因此，并不是在每个实施例中需要所有动作。其他处理流程也是可能的。
在本文中描述的各种操作或功能的程度上，它们可被描述或定义为软件代码、指令、配置和/或数据。内容可以直接执行(“对象”或“可执行”形式)，源代码或差异代码(“差(delta)”或“补丁(patch)”代码)。本文描述的实施例的软件内容可以经由其上存储有内容的制品提供，或者经由操作通信接口以经由通信接口发送数据的方法来提供。机器可读存储介质可以使机器执行所描述的功能或操作，并且包括以机器(例如，计算设备，电子系统等)可访问的形式存储信息的任何机制，诸如可记录/非可记录介质(例如，只读存储器(ROM)，随机访问存储器(RAM)，磁盘存储介质，光存储介质，闪存设备等)。通信接口包括与硬连线、无线、光学等介质中的任何一个介质进行接合以与另一设备通信的任何机制，诸如存储器总线接口，处理器总线接口，因特网连接，磁盘控制器等。可以通过提供配置参数和/或发送信号来配置通信接口以准备通信接口提供描述软件内容的数据信号。可以经由发送到通信接口的一个或多个命令或信号来访问通信接口。
本文描述的各种组件可以是用于执行所描述的操作或功能的模块。本文描述的每个组件包括软件、硬件或这些的组合。这些组件可以被实现为软件模块、硬件模块、特别目的硬件(例如，专用硬件，专用集成电路(ASIC)，数字信号处理器(DSP)等)，嵌入式控制器，硬连线电路等。
除了本文所描述的内容之外，在不脱离本发明的范围的情况下，可以对本发明的所公开的实施例和实现方式进行各种修改。因此，这里的说明和示例应当被解释为说明性的而不是限制性的。本发明的范围应仅通过参考下面的权利要求来度量。

Claims (24)

1.一种用于存储数据的装置，包括：
存储器阵列，其包括多个存储器存储体；以及
模式寄存器，其包括用于存储值以指示以存储体模式还是存储体组模式操作的字段，其中，在存储体模式中，利用存储体标识符并且不利用存储体组标识符来访问所述多个存储器存储体，并且其中，在存储体组模式中，利用存储体标识符和存储体组标识符两者来访问所述多个存储器存储体；
其中，在存储体模式中，存储器存储体的背对背访问的定时由单个定时参数控制，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时由与在相同存储体组中的存储体不同的定时参数控制。
2.如权利要求1所述的装置，其中，所述单个定时参数包括定时参数tCCD，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_S控制，并且在相同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_L控制。
3.如权利要求1所述的装置，其中，所述存储器阵列包括16个物理存储体。
4.如权利要求2所述的装置，其中，16个物理存储体在存储体模式中被作为8个逻辑存储体进行操作。
5.如权利要求2所述的装置，其中，16个物理存储体在存储体模式中被作为16个逻辑存储体进行操作。
6.如权利要求2所述的装置，其中，16个物理存储体在存储体组模式中被作为四个存储体组进行操作，每个存储体组具有四个存储体。
7.如权利要求1所述的装置，其中，所述存储器阵列用于在存储体组模式中预取与要在存储体模式中预取的相比一半数量的位。
8.如权利要求1所述的装置，其中，针对在存储体模式中的存储器访问的输入/输出(I/O)访问的突发长度是针对在存储体组模式中的I/O访问的突发长度的两倍。
9.如权利要求8所述的装置，其中，针对在存储体模式中的I/O访问的所述突发长度包括16个周期，并且针对在存储体组模式中的I/O访问的突发长度包括32个周期。
10.如权利要求1所述的装置，其中，所述装置包括符合低功率双数据速率(LPDDR)标准动态随机存取存储器(DRAM)的存储器设备。
11.一种存储器控制器，包括：
I/O(输入/输出)电路，其用于耦合到具有带有多个存储器存储体的存储器阵列的存储器设备；
控制逻辑，其用于生成将配置设置写入所述存储器设备的模式寄存器的命令，所述配置设置用于指示以存储体模式还是存储体组模式操作，其中，在存储体模式中，利用存储体标识符并且不利用存储体组标识符来访问所述多个存储器存储体，并且其中，在存储体组模式中，利用存储体标识符和存储体组标识符两者来访问所述多个存储器存储体；
其中，在存储体模式中，存储器存储体的背对背访问的定时由单个定时参数控制，并且在存储体组模式中，取决于后续访问是针对相同存储体组还是不同存储体组，存储器存储体的背对背访问的定时由两个不同的定时参数中的一个控制。
12.如权利要求11所述的存储器控制器，其中，所述单个定时参数包括定时参数tCCD，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_S控制，并且在相同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_L控制。
13.如权利要求11所述的存储器控制器，其中，所述存储器设备的所述存储器阵列包括16个物理存储体。
14.如权利要求11所述的存储器控制器，其中，所述控制逻辑用于在存储体模式中将16个物理存储体作为8个逻辑存储体进行访问。
15.如权利要求11所述的存储器控制器，其中，所述控制逻辑用于在存储体模式中将16个物理存储体作为16个逻辑存储体进行访问。
16.如权利要求11所述的存储器控制器，其中，所述控制逻辑用于在存储体组模式中将16个物理存储体作为四个存储体组进行访问，每个存储体组具有四个存储体。
17.如权利要求11所述的存储器控制器，其中，针对在存储体模式中的存储器访问的输入/输出(I/O)访问的突发长度是针对在存储体组模式中的I/O访问的突发长度的两倍。
18.如权利要求11所述的存储器控制器，其中，所述存储器设备符合低功率双数据速率(LPDDR)标准动态随机存取存储器(DRAM)。
19.一种系统，包括：
存储器控制器；以及
存储器设备，包括
存储器阵列，其包括多个存储器存储体；以及
模式寄存器，其包括用于存储值以指示以存储体模式还是存储体组模式操作的字段，其中，在存储体模式中，利用存储体标识符并且不利用存储体组标识符来访问所述多个存储器存储体，并且其中，在存储体组模式中，利用存储体标识符和存储体组标识符两者来访问所述多个存储器存储体；
其中，在存储体模式中，存储器存储体的背对背访问的定时由单个定时参数控制，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时由与在相同存储体组中的存储体不同的定时参数控制。
20.如权利要求1所述的装置，其中，所述单个定时参数包括定时参数tCCD，并且其中，在存储体组模式中，在不同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_S控制，并且在相同存储体组中的存储器存储体的背对背访问的定时将由定时参数tCCD_L控制。
21.如权利要求19所述的系统，其中，所述存储器阵列包括16个物理存储体，其中，所述16个物理存储体在存储体模式中被作为8个逻辑存储体进行操作，并且其中，所述16个物理存储体在存储体组模式中被作为四个存储体组进行操作，每个存储体组具有四个存储体。
22.如权利要求19所述的系统，其中，针对在存储体模式中的存储器访问的输入/输出(I/O)访问的突发长度是针对在存储体组模式中的I/O访问的突发长度的两倍。
23.如权利要求19所述的系统，其中，所述存储器设备符合低功率双数据速率(LPDDR)标准动态随机存取存储器(DRAM)。
24.如权利要求19所述的系统，还包括以下中的一个或多个：
至少一个处理器，其通信地耦合到所述存储器控制器；
显示器，其通信地耦合到至少一个处理器；或者
网络接口，其通信地耦合到至少一个处理器。
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