CN101213532A

CN101213532A - 微瓦片存储器接口

Info

Publication number: CN101213532A
Application number: CNA2006800241745A
Authority: CN
Inventors: P·麦克威廉姆斯; J·秋山; D·加贝尔
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-06-30
Filing date: 2006-06-30
Publication date: 2008-07-02
Also published as: KR101054640B1; JP4795434B2; ATE511144T1; EP2006775B1; EP1896964A2; EP2006775A3; WO2007005891A2; US8032688B2; EP1896964B1; JP2008544428A; ATE514133T1; WO2007005891A3; US8200883B2; US20110225390A1; EP2006858B1; EP2006858A2; TWI360751B; CN102637451B; CN1929026A; CN102637451A

Abstract

在本发明的一个实施例中，提供存储器集成电路，包括：地址解码器，用于选择性地访问存储器阵列内的存储器单元；模式寄存器，其具有存储使能位和至少一个子通道选择位的位存储电路；以及控制逻辑电路。控制逻辑电路耦合到多条地址信号线、地址解码器以及模式寄存器。响应于使能位和至少一个子通道选择位，控制逻辑电路选择一条或多条地址信号线，以捕获独立地址信息，来支持对存储器阵列的独立子通道存储器访问。控制逻辑电路将独立地址信息耦合进地址解码器中。

Description

微瓦片存储器接口

技术领域

本发明的实施例通常涉及存储器体系结构，并且尤其涉及在存储器控制器和系统存储器之间的存储器通道。

背景技术

在采用均匀或统一存储器访问的存储器体系结构(有时称为统一存储器体系结构(UMA))中，处理器和图形控制器共享系统存储器以降低成本。典型地，可以优化UMA存储器体系结构来处理从处理器到系统存储器的存储器请求(读/写访问)。典型的UMA存储器体系结构令图形控制器所提出的存储器请求做出让步。现今，图形性能变得更加重要，以支持三维(3D)以及更高的分辨率。

在典型的UMA存储器体系结构中，高速缓冲存储器使用固定的六十四(64)字节高速缓存线，以既支持处理器所提出的存储器请求又支持图形控制器所提出的存储器请求。UMA存储器体系结构中典型的存储器控制器具有一个或两个存储器通道。每个存储器通道与每个存储器模块共享地址总线中的所有地址线，以便执行读或写访问。典型的存储器通道中的数据总线典型地是六十四(64)位宽，使得在同一时间从存储器访问给定地址的八(8)字节连续数据。数据总线的位可以以不同方式路由到存储器模块，这取决于存储器的类型和所利用的存储器大小。

虽然处理器典型地使用从存储器访问的所有64位连续数据，但图形控制器却典型地不可以。当在UMA存储器体系结构中图形控制器提出存储器请求时，可能丢弃大量的连续数据。因而，在典型的UMA存储器体系结构中，图形控制器所发布的存储器请求可能会低效率地使用存储器通道的宽度。

附图说明

本发明实施例的特征将从下面的详细描述中变得显而易见，其中：

图1A示出可以利用本发明实施例的典型计算机系统的框图；

图1B示出可以利用本发明实施例的客户端/服务器系统的框图；

图2A示出可以利用本发明实施例的第一处理单元的框图；

图2B示出可以利用本发明实施例的第二处理单元的框图；

图3A示出耦合到一对每个都包括四个存储器子通道的存储器通道的存储器控制块的高级框图；

图3B示出在存储器控制块中的存储器控制器的详细框图，该存储器控制块耦合到高速缓冲存储器和一对包括多个(S)子通道的存储器通道；

图4A是示出使用线性存储器访问将视频显示器上的像素通过没有子通道的存储器通道映射到存储器访问的图；

图4B是示出将视频显示器上的像素通过具有支持微瓦片存储器访问的两个子通道的存储器通道映射到存储器访问的图；

图4C是示出将视频显示器上的像素通过具有支持微瓦片存储器访问的四个子通道的存储器通道映射到存储器访问的图；

图5A是示出通过六十四位宽存储器通道的线性六十四字节存储器访问的图；

图5B是示出通过一对三十二位宽存储器子通道的一对三十二字节存储器访问的独立子通道存储器访问的图；

图5C是示出通过四个十六位宽存储器子通道的四个十六字节存储器访问的独立子通道存储器访问的图；

图6示出存储器通道的地址信号线位映射；

图7A示出将多芯片存储器模块耦合到安装在主印刷电路板上的连接器的框图；

图7B示出嵌入在主印刷电路板上的存储器控制器和多个存储器芯片的框图；

图8示出支持通过存储器子通道的微瓦片存储器访问的存储器集成电路的框图；

图9A示出用于十六位宽存储器子通道和十六字节存储器访问的耦合到模式寄存器的地址过载逻辑电路的示意图；

图9B示出用于三十二位宽存储器子通道和三十二字节存储器访问的耦合到模式寄存器的地址过载逻辑电路的示意图；

图9C示出用于三十二位宽存储器子通道和三十二字节存储器访问的搅和(swizzle)逻辑电路的示意图；

图9D示出将图9B的地址过载逻辑电路和图9C的搅和逻辑电路组合在一起用于三十二位宽存储器子通道和三十二字节存储器访问的简单化逻辑电路的示意图；

图10示出一种用于存储器集成电路提供微瓦片存储器访问的方法的流程图。

附图中类似的附图标记和标号指示提供相似功能的类似元件。

具体实施方式

在下面对本发明实施例的详细描述中，提出各种具体细节，以便提供对本发明的透彻理解。然而，本领域技术人员显而易见的是，没有这些具体细节也可以实现本发明的实施例。在其它实例中，没有详细地描述已知的方法、程序、组件以及电路，使得本发明实施例的各个方面不会变得模糊。

集成图形计算机系统的存储器效率典型地局限于高速缓存线的大小。由于图形处理器一次操作一个或几个像素或纹理像素，因此经常用于图形的理想存储器访问大小是四到十六字节的数据。然而，UMA存储器体系结构优化为64字节高速缓存线，以优化处理器存储器的效率。用64字节高速缓存线，平均来说，图像控制器提出的存储器请求导致大量从存储器取走的而图形控制器永远不会使用的数据。未使用的数据可以称为过取(over-fetch)。

包括微瓦片的本发明实施例降低了来自图形控制器的存储器请求的过取，同时在具有集成图形控制器的UMA存储器体系结构中保持了处理器的高速缓存线要求。通常，微瓦片包括新的存储器体系结构和新的存储器控制器体系结构。当描述新的存储器控制器体系结构时，该申请的焦点在于支持微瓦片的新的存储器体系结构。为了支持微瓦片存储器体系结构，新的存储器子系统提供独立的在存储器通道内的子通道存储器访问。这些对存储器的独立子通道存储器访问可以称为微瓦片(micro-tile)或微瓦式(micro-tiled)存储器访问，并且通常称为微瓦片(micro-tiling)。

简言之，微瓦片使存储器请求能够由针对存储器的不连续区域或区块(chunk)的较小请求组成。微瓦片存储器体系结构允许读和写存储器取操作在大小和结构上基于请求者的需求而变化。为了正确地识别较小区块，由微瓦式存储器控制器向系统存储器提供额外的地址信息。例如，在本发明的一个实施例中，六十四位宽存储器通道(物理位宽)可以分成四个十六位宽子通道。在该实施例中，六十四字节存储器访问(存储器通道的逻辑字节宽度)包括四个不连续的十六字节区块(假设存储器事务是包括8个传送的突发)。每个子通道使用某唯一地址信息。图3A是四个十六位子通道，每个具有某唯一地址信息的示范性实施例。微瓦片存储器体系结构的其它实现能够改变每个子通道的大小和每个子通道内所提供的独立地址线的数量。

有几种可用来向存储器阵列的每个子通道提供额外的独立地址信息的方法，包括通过从存储器控制器到存储器集成装置布置新的专用线路来提供额外的地址线，或者将存储器模块中布置的未使用的纠错码(ECC)信号线改用成额外的地址线。还可以在典型的非使用周期期间，诸如当将列地址写入存储器集成电路时的存储器周期期间，通过过载预先存在的地址信号线来提供独立的额外地址信息。在这种情况下，微瓦片支持能够在存储器模块中实现，并且仍然向预先存在的存储器模块实施方式提供后向兼容性。在本发明的实施例中这些方法可以单独地或者结合地使用，以通过想要数量的地址线(包括任何额外的地址线)来提供额外地址信息。

在本发明的一个实施例中，额外地址信号线通过母板布线到存储器集成电路，以支持微瓦片和微瓦片式存储器访问。新的地址信号线是从存储器控制器通过母板布线到存储器集成电路装置的专用地址线。在本发明的又一实施例中，额外地址信号线通过母板布置到新的连接器，并且将具有新的引脚分配(引出线)的新的存储器模块插入到该新的连接器。

在本发明的另一实施例中，可以使用地址信号过载来传送额外地址，以支持微瓦片。当行地址选通(SAS#)控制信号置为低时，典型的动态随机访问存储器(DRAM)集成电路通过地址信号线接收行地址。当列地址选通(CAS#)控制信号置为低时，DRAM集成电路通过较少数量的地址信号线来接收列地址。当通过所有预先存在的地址信号线发送行地址时，应当观察到的是，时常通过相同的地址信号线发送较少的列地址。即，较少的预先存在的地址信号线用于传送列地址信号。因而，当CAS#控制信号置为低时，额外地址信号能够通过未使用的地址信号线传送到DRAM集成电路。这样，没有或只有少数的额外地址信号线需要布置，以支持用于微瓦片的额外寻址能力。

在本发明的另一实施例中，未使用的纠错编码或奇偶校验信号线可以用于传送额外地址，以支持微瓦片。在一些存储器模块中，纠错编码(ECC)可以通过让ECC集成电路监测数据的位和让额外存储器存储ECC数据来得到支持。然而，具有ECC的存储器模块典型地只用于诸如更加昂贵的服务器的高端系统。在数量更多的桌上型计算机或客户端计算机中，ECC由于额外昂贵而典型地得不到支持。在这些情况下，留出给ECC或奇偶校验的存储器模块的多个引脚典型未使用。在没有ECC的存储器模块中，未使用的ECC或奇偶校验引脚可以用于传送额外地址，以支持微瓦片。存储器模块的其它未使用的不连接(NC)引脚也可以用于提供额外的独立地址信号线，以支持微瓦片。

在本发明的又一实施例中，可以通过将未使用引脚所提供的额外地址信号线与列地址传送期间的地址信号过载相结合来进行额外的独立地址信号传输。

在诸如基于双倍数据速率(DDR)DRAM技术的存储器通道的标准存储器通道中，存储器通道的逻辑宽度能够被认为是M字节宽。一字节数据中有八位。存储器通道的逻辑宽度在一定程度上与通过存储器模块的数据传送的突发长度有关。即，通过使用从基地址递增的连续地址，能够由形成突发的多个数据传送连续的访问M字节的数据。典型地，要被访问(读或写)的字节块的基地址是通道的逻辑宽度的整数倍。存储器通道的物理宽度是在存储器控制器和存储器模块之间的数据总线的位宽。典型的最小突发长度可以是具有开始字节顺序的八个存储器周期，该开始字节顺序可以通过地址线的最低有效位来设置。利用典型的六十四位的物理宽度，在存储器通道中八个存储器周期访问六十四字节数据。因而，存储器通道的典型逻辑宽度是六十四字节数据。

如上所述，存储器通道的逻辑宽度是能够用基地址连续传送的字节的数量，并且存储器通道的物理宽度是在存储器控制器和存储器模块之间的数据总线的位宽(“W_DB”)。微瓦片式存储器系统将存储器通道的逻辑宽度和物理宽度相等地划分成具有更小的逻辑字节宽度和更小的物理位宽的子通道。

存储器的微瓦片将存储器通道的物理宽度(W_DB位)和存储器通道的逻辑宽度(M字节)分解成S个子通道(W_SC)。每个子通道具有W_SC＝W_DB/S位的物理宽度，和N＝M/S字节的逻辑宽度。因而，对于数据传送的每个突发，N字节的数据可以在每个子通道中通过W_SC位数据线传送。存储器通道可以具有要在存储器中访问的存储位置总数T_ML。每个子通道访问存储器通道的总存储位置的子集(T_SML)，其中T_SML＝T_ML/S。

在微瓦片存储器中，每个子通道能够通过彼此独立的存储器通道访问较小粒度的数据。为了使单独的地址信号线完全独立，可以将它们从存储器控制器布线到每个子通道。为了避免布置过多的单独地址信号线，一些地址信号线可以由多个子通道来共享，使得存储器位置能够从一组公共地址中独立地选出。因而，提供给每个子通道的地址具有多个独立地址位(“I”)，这些独立地址位的值能够不同于提供给其它子通道的地址中的相应位。因而，当在每个子通道上传送的数据代表连续的数据块时，每个子通道上的各数据块并不一定是从连续的地址范围中形成的。

本发明的实施例可以用于诸如图1A-1B所示的不同系统。现在参照图1A，示出可以利用本发明实施例的典型计算机系统100的框图。计算机系统100A包括第一处理单元(PU)101；输入/输出装置(I/O)102，例如键盘、调试解调器、打印机、外部存储装置等等；以及监测装置(M)103，例如CRT或图形显示器。监测装置(M)103可以以诸如视觉或音频格式的人可理解的格式提供计算机信息。系统100可以是不同于计算机系统的多个不同电子系统。

现在参照图1B，示出可以利用本发明实施例的客户端服务器系统100B。客户端服务器系统100B包括一个或多个耦合到网络112的客户端110A-110M，和耦合到网络112的服务器114。客户端110A-110M通过网络112与服务器114进行通信，以便传送或接收信息并且访问服务器上可能需要的任何数据库和/或应用软件。客户端110A-110M和服务器114可以是典型计算机系统100A的实例。服务器114具有带存储器的处理单元，并且还可以包括一个或多个盘片驱动存储装置。例如，服务器114可以用在存储区域网络(SAN)中，作为网络附属存储(NAS)装置，并且具有盘片阵列。多个客户端110A-110C可以通过网络112共享对服务器114的数据访问。

现在参照图2A，示出可以利用本发明实施例的第一处理单元101A的框图。第一处理单元101A可以包括如所示耦合在一起的处理器电路201、存储器控制块202、外部高速缓冲存储器203E、一个或多个存储器通道204A-204N、图形控制器206以及输入/输出控制器207。处理单元101A的处理器电路201、存储器控制块202、高速缓冲存储器203E、图形控制器206以及输入/输出控制器207中的两个或多个元件的组合可以一起集成到单个集成电路中。例如，存储器控制块206、图形控制器206以及输入/输出控制器207可以一起集成为集成电路210。作为另一个实例，处理器电路201、存储器控制块202、高速缓冲存储器203E、图形控制器206以及输入/输出控制器207可以一起集成为集成电路210′。作为另一个实例，具有自己的存储器控制器的存储器控制块202可以集成到处理器电路201中。虽然示出耦合在处理器电路201和存储器控制块202之间的外部高速缓冲存储器203E作为集成电路210′的一部分，但是其可以是单独的电路。经常，高速缓冲存储器2003E保持在集成电路210′的外部，因为单独地制造大容量存储器更有效率。

处理器电路201可以包括一个或多个执行单元或者一个以上处理器(也称为内核处理器)，诸如处理器A-N 201 A-201N，作为多处理器集成电路。处理器电路201的每个处理器可以具有一级或多级片上或内部高速缓冲存储器203I，或者共享同一内部高速缓冲存储器。其它级高速缓冲存储器可以在处理器201外部，并且和存储器控制器接口，诸如外部高速缓冲存储器203E。处理器电路201还可以具有如微型计算机可以具有的片上或内部随机访问存储器(RAM)和片上或内部只读存储器(ROM)。处理器201、其一个或多个执行单元以及一级或多级高速缓冲存储器可以通过具有一个或多个存储器通道204A-204N的存储器控制块202来读或写数据(包括指令)。

耦合到一个或多个存储器通道204A-204N和处理器201以及图形控制器206并且在其间的存储器控制块202可以选择性地具有自己的内部高速缓冲存储器203M，或者其可以在外部作为另一级高速缓冲存储器。存储器控制块202包括一个或多个微瓦片存储器控制器MCA-MCN 208A-208N，分别用于一个或多个存储器通道204A-204N。

一个或多个存储器通道204A-204N中的每个包括一个或多个存储器模块MM1-MMn，每个存储器模块包括一个或多个存储器集成电路或装置。该一个或多个存储器集成电路或装置可以是各种类型的存储器集成电路，包括动态随机访问存储器(DRAM)电路、静态随机访问存储器(SRAM)电路或者非易失性随机访问存储器(NVRAM)电路。然而，在本发明的优选实施例中，该一个或多个存储器集成电路是动态随机访问存储器(DRAM)电路。

一个或多个存储器通道204A-204N中的每个包括两个或多个存储器子通道。在图2A中，每个存储器通道204A-204N中包括四个存储器子通道205A-205D。暂时参照图2B，每个存储器通道204A-204N中包括两个存储器子通道205A′-205B′。虽然在每个存储器通道中示出两个或四个存储器子通道，但是应理解的是，对存储器通道的其它划分可以包括偶数或奇数个子通道。存储器通道的逻辑宽度或突发长度增长的情况下尤其是这样。

在每个存储器通道204A-204N中的一个或多个存储器模块MM1-MMn可以配置为支持微瓦片。存储器控制块可以使用一种算法来确定一个或多个存储器模块是否支持微瓦片。在一个或多个存储器模块上包括的一个或多个存储器电路或装置可以配置为支持微瓦片。一个或多个存储器电路可以是微瓦片使能的(MTE)，并且被分配以支持特定的存储器子通道。一个或多个存储器电路可以包括额外引脚或者在模式寄存器中具有额外位，以成为微瓦片使能的并且被分配给特定的存储器子通道。在额外引脚是由存储器电路提供的情况中，外部的跨接引脚、跨接线或者微型开关(例如，DIP开关)可以用于配置微瓦片支持。在模式寄存器是在存储器电路中提供的情况中，可以使用进入每个子通道的独立数据总线部分通过适当加载选通来加载模式寄存器。

I/O控制器207可以耦合到存储器控制块202，以将数据写入一个或多个存储器通道204A-204N，使得处理器201可以访问。处理单元101A还可以包括无线网络接口电路(WNIC)213、有线网络接口电路或卡(NIC)214、通用串行总线(USB)和/或火线(FW)串行接口215、和/或耦合到I/O控制器207的盘片驱动器216。无线网络接口电路(WNIC)213，诸如通过无线局域网、wifi(IEEE 802.11)、蓝牙或者其它无线电连接，提供到基本无线电单元的无线电连接。无线网络接口电路(WNIC)213包括天线，其通过无线电波耦合到基本无线电单元或者其它移动无线电单元。NIC214提供以太网有线局域网连接。USB/FW串行接口215允许扩展该系统，以包括其它I/O外围装置。盘片驱动器216是公知的，并且为处理器201提供可重写存储器。盘片存储器装置216可以是软盘、zip盘片、DVD盘片、硬盘、可重写光盘、闪速存储器或者其它非易失性存储器装置中的一个或多个。

图形控制器206可以耦合到存储器控制块202，以将数据读和写进一个或多个存储器通道204A-204N。处理器201可以将数据写入一个或多个存储器通道204A-204N，使得图形控制器206可以访问数据，并且在图形显示器或视频装置上可以显示数据。图形显示器217可以耦合到图形控制器206。视频接口218可以耦合到图形控制器206。视频接口218可以是模拟和/或数字视频接口。

在处理单元101A中，处理器201、I/O控制器207以及图形控制器206可以通过存储器控制块202中的存储器控制器来访问一个或多个存储器通道204A-204N中的数据。存储器控制块中的存储器控制器和各自的存储器通道204A-204N接口，以在系统存储器和处理器201、I/O控制器207以及图形控制器206之间读和写数据。在微瓦片式存储器控制器208A-208N分别和存储器通道204A-204N接口中，地址总线的地址信号线220、数据总线的数据信号线222以及控制和时钟信号线224可以作为存储器接口的一部分。耦合到I/O控制器207的诸如盘片存储装置216的输入装置还可以将信息读和写进系统存储器。

通常，将数据总线的数据信号线222划分成S个子通道。在图2A中，S是四，将数据总线的数据信号线222划分成四个子通道，作为子通道数据线222A、222B、222C以及222D示出，并且将其耦合进各自的子通道205A、205B、205C以及205D。例如，将六十四位总线划分成四组十六位数据线。在本发明的一个实施例中，地址信号线220的一些可以共享到多个子通道，而其它地址信号线从一个子通道到下一个是独立的。在本发明的另一个实施例中，地址信号线220可以在每个子通道中是完全独立的。下面对地址信号线进行进一步描述。

现在参照图2B，示出可以利用本发明实施例的第二处理单元101B的框图。第二处理单元101B类似于第一处理单元101A之处在于其可以包括如所示耦合在一起的处理器电路201、存储器控制块202、外部高速缓冲存储器203E、一个或多个存储器通道204A-204N、图形控制器206以及输入/输出控制器207。为了简洁，在此不再赘述图2A中对于类似编号元件的描述。然而，在第二处理单元101B中，将一个或多个存储器通道204A-204N的每个划分成所示的两个子通道205A′和205B′。即，子通道的数量S是二。将数据总线的数据信号线222划分成两个子通道，如子通道数据线222A和222B所示，并且将其耦合到各自的子通道205A′和205B′。例如，六十四位总线可以分成两组三十二位数据线。在本发明的一个实施例中，地址信号线220的一些可以共享到多个子通道的每个中，而其它地址信号线是从一个子通道到下一个独立的。在本发明的另一个实施例中，地址信号线220可以在每个子通道中完全独立。

现在参照图3A，示出两个存储器通道的框图。图3A示出图形和存储器组合控制器300，也称为主300，其耦合到存储器通道0 304A和存储器通道1 304B。将存储器通道0 304A和存储器通道1 304B的每个划分成四个子通道305A、305B、305C以及305D。每个存储器通道具有独立的微瓦片存储器控制器，以支持存储器通道的子通道。每个存储器通道具有独立的数据总线。例如，假设存储器通道的每个数据总线为64位的总数据位宽，每个子通道耦合到该数据总线的独立的16位组。如图3A中所示，子通道305A耦合到数据位D15-D0，子通道305B耦合到数据位D31-D16，子通道305C耦合到数据位D47-D32，以及子通道305D耦合到数据位D63-D48。

如上所述，在本发明的一个实施例中，一些地址信号线可以在多个子通道的每个中共享，而其它地址信号线是从一个子通道到下一个独立的。例如，所有的子通道305A-305D共享地址信号线310(标记为Axx-A10，BA2-BA0)。即，地址信号线310的每个可以扇出并且耦合到每个子通道。相反，将地址信号线311A(标记为A9-A6的第一组)独立地耦合到子通道305A。将地址信号线311B(标记为A9-A6的第二组)独立地耦合到子通道305B。将地址信号线311C(标记为A9-A6的第三组)独立地耦合到子通道305C。将地址信号线311D(标记为A9-A6的第四组)独立地耦合到子通道305D。

理想地，提供足够的独立地址线，以在所分配的存储器页面大小粒度内允许完全的可寻址能力。页面大小典型地由管理图形存储器空间的软件来设置。例如，考虑在两通道高速缓存线交叉存储器子系统中分配4千字节(KB)页面大小的情况，将2KB的页面映射到每个存储器通道。在这种情况中，可以使用五条地址线以在存储器的每个物理页面中对三十二个64B高速缓存线寻址。因而，十五条额外的独立地址线将理想地用于四个十六位子通道的实现方式。如所示，其中地址信号线311B-D分别标记为标记有A10-A6地址线的第二、第三以及第四组，而原始的第一组地址信号线311A标记为第一组地址线A10-A6。如果可用的额外独立地址线更少，那么就降低了每个子通道可寻址的独立地址空间。如果可用于每个子通道的独立地址线更多，那么就增加了每个子通道可寻址的独立地址空间。为了实现两个三十二位子通道，需要有五条额外独立地址线。

在本发明的一个实施例中，可以在存储器控制器和子通道之间布置额外的地址信号线，以提供如图3A中所示的独立地址信号线。在本发明的另一个实施例中，可以在预先存在的地址线上过载地址信号。在本发明的又一个实施例中，可以将布置额外地址信号线和地址信号的过载组合起来支持微瓦片。在本发明的又一个实施例中，每个子通道可以具有完全的独立地址线组，而没有图3A中所示共享的地址线310。然而，使用共享地址信号线310通过避免对独立信号线的布线而节省了印刷电路板面积。

暂时参照图6，使用共享和独立的地址位示出了用于存储器通道的地址信号线位映射。即，图6是地址位映射，其示出对物理地址中地址位的解释。将一组I个独立地址位(IAB)提供给每个子通道，以支持微瓦片。可以将零个或更多SA个共享地址位(SAB)提供给所有的子通道。一组Q个子通道选择位(SSB)用于将存储器请求分配给子通道。一组P个子通道数据地址位(SDAB)用以在DRAM存储器内对每个高速缓存线中的字节寻址。该组P个SDAB位典型地是地址信号线映射的最低有效位。Q个SSB位和P个SDAB位的组并没有实际上布置在存储器控制器和子通道存储器之间，应理解的是，正在被访问的数据块的基地址是突发大小的整数倍。即，P个SDAB位可以由存储器集成电路在内部产生，诸如由与双倍数据速率(DDR)存储器规范一致的DRAM装置内部产生。虽然图6示出了被选择来共享的某些地址位和独立的地址位，但是代替的是可以分配其它的地址位。即，通常任意地将P个子通道数据地址(SDAB)位上的地址位划分成SA个共享的地址(SAB)位和I个独立的地址(IAB)位。

现在参照图4A-4C，使用瓦片式的地址空间示出了三角形的理想化像素映射渲染。图4A示出使用非微瓦片式存储器系统(其中逻辑通道宽度为64字节)来对瓦片式地址空间中的三角形401进行光栅化。图4B-4C示出使用微瓦片式存储器系统来对瓦片式地址空间中的三角形401进行光栅化。三角形401的光栅化单位是片断402。片断402可以表示像素或者纹理像素。瓦片式地址空间是这样一个地址空间，其中，将逻辑上的两维阵列数据组织成一组子阵列，使得子阵列内的数据被存储在地址空间的连续范围内，因而在存储器中被高度局域化。被线性寻址的逻辑上的两维阵列数据不具有这种子阵列；代替的是，诸如片断402的数据是通过在一行上从左到右、然后自上而下到下一行来线性寻址的。因而，垂直相邻的片断402可以在存储器中相隔很远。

与图4A相比，图4B-4C示出了微瓦片存储器访问如何提供较小存储器请求的优点。图4A-4C的每个示出了对于不同的存储器请求大小将三角形401进行光栅化。

在图4A中，单个存储器请求包括代表16个片断的数据。每个单独方块402都代表一个片断，典型地每个片断有三十二位或四字节的数据。图4A-4C示出20×20片断阵列。如图4A中所示，4×4片断阵列具有跨度(span)404，并且代表六十四字节的存储器请求。子跨度424在图4C中示为2×2片断阵列或者十六字节的存储器请求。双子跨度414在图4B中示出，并且是32字节的存储器请求，其定向为2×4片断阵列。

图4A-4C之间的差别示出了理论上随存储器请求大小降低而降低过取。在图4A-4C的每个中，三角形401需要访问相同数量的片断。然而，存储器访问典型地传送一个以上片断的数据，以致其可以包括代表三角形401内的片断408和三角形401外的片断406的数据。代表三角形401外的片断406的数据是过取，这导致对存储器带宽的低效率使用。

在图4A中，64字节存储器访问传送跨度404的数据，4×4片断块。例如，跨度404 A是第一个64字节存储器访问。跨度404B是第二个64字节存储器访问。例如，考虑三角形401包括大约五十七个像素来渲染。对于64字节存储器访问的情况，需要十次存储器访问来访问三角形内的65个片断。额外的95个片断的数据被访问但不可以使用。

在图4B中，32字节存储器访问传送双子跨度的数据，2×4片断块或64字节存储器访问的一半。例如，双子跨度414A是第一个32字节存储器访问。双子跨度414B是第二个32字节存储器访问。对于32字节存储器访问的情况，需要十三次存储器访问来访问三角形内的65个片断。额外的47个片断的数据被访问但不可以使用。

在图4C中，16字节存储器访问传送子跨度的数据，2×2片断块或64字节存储器访问的四分之一)。跨度424A是第一个16字节存储器跨度。跨度424B是第二个16字节存储器访问。跨度424C是第三个16字节存储器访问。跨度424D是第四个16字节存储器访问。对于16字节存储器访问的情况，需要二十二次存储器访问来访问三角形内的65个片断。额外的13个片断的数据被访问但不可以使用。

作为另一个实例，考虑在图4A、4B以及4C的每个中，三角形401需要六十五个像素或片断(260字节)来显示。在图4A中，访问了大约存储器的十个跨度，包括一百六十个像素或六百四十字节的数据，来渲染三角形401。在图4B中，访问大约十三个双子跨度的数据，包括一百一十二个像素或四百四十八字节的数据，来渲染三角形401。在图4C中，访问大约二十二个子跨度的数据，包括八十八个片断或三百五十二字节的数据，来渲染三角形401。因而，与图4A相比，在图4B和4C中通过利用每个存储器通道内的子通道实现微瓦片寻址，降低了过取的像素或片断406。

如上所述，图4B-4C示出了使用包括存储器子通道的微瓦片式存储器系统对瓦片式地址空间中的三角形401进行光栅化。在图4B中，可以从两个32字节宽的存储器子通道形成64字节宽的存储器通道。在这种情况下，微瓦片式存储器访问将两个不连续的32字节访问组合成单个64字节访问，在用于64字节总大小的两个子通道的每个上进行一个32字节访问。对三角形的光栅化导致用于访问双子跨度414的请求。例如，微瓦片存储器控制器可以将用于访问双子跨度414C和414D的请求组合成单个微瓦片式存储器访问。作为另一个实例，存储器控制器可以将访问双子跨度414E和414F的请求组合成单个微瓦片式存储器请求。访问双子跨度的请求的其它组合可以形成单个微瓦片式存储器请求或访问。在本发明的一个或多个实施例中，组合的子通道访问具有在SA个共享的地址位中的共享的地址位模式。

在图4C中，可以从四个16字节宽存储器子通道形成64字节宽存储器通道。在这种情况下，微瓦片式存储器访问将四个不连续的16字节访问组合成单个64字节访问，每个16字节访问在用于64字节总大小的四个子通道之一上。对三角形的光栅化导致用于访问子跨度424的请求。例如，微瓦片存储器控制器可以将访问子跨度424E、424F、424G以及424H的请求组合到单个微瓦片式存储器访问中。访问子跨度的请求的其他组合可以形成单个微瓦片式存储器请求或访问。在本发明的一个或多个实施例中，组合的子通道存储器访问具有在SA个共享的地址位中的共享的地址位模式，用于四个存储器子通道的每个。

在理想的情况下，假设微瓦片事务汇编器能够利用所有微瓦片式存储器请求，以利用未使用的子通道来建立64B存储器事务。即，微瓦片的效果取决于事务汇编器326A、326B构造完全移植(populated)的存储器事务的能力。

现在参照3B，示出多通道存储器子系统，包括耦合到系统存储器通道和一个或多个高速缓冲存储器203的微瓦片式存储器控制块300。在存储器控制块300内，多通道存储器子系统包括微瓦片存储器控制器，用于进入系统存储器的每个存储器通道。

在图3B中，提供了两个存储器通道304A和304B。因而，提供两个微瓦片存储器控制器321A和321B，用于各自的存储器通道304A和304B。每个存储器通道304A、304B都可以包括S个子通道305A-305S。每个子通道305逻辑上都是N字节宽和B位宽。每个存储器通道304逻辑上都是M＝N*S字节宽。

在存储器控制块300和高速缓冲存储器203之间的是写数据路径301和读数据路径302，这两个路径能够包括命令路径或地址路径，在其上能够进行读和写请求。进行读事务时，通过读数据路径302将N字节从存储器控制块300返回到高速缓存203。进行写事务时，通过写数据路径301将N字节写请求从高速缓存203提供到存储器控制块300。虽然在高速缓存203和存储器控制块300之间进行N字节读或写请求，但是将请求描述为2×2瓦片阵列，以代表2×2像素或纹理像素阵列，例如可以使用四个子通道。

存储器控制块300包括通道分配器320、第一存储器控制器321A以及第二存储器控制器321B。存储器控制块300还耦合到存储器通道零304A和存储器通道一304B。存储器通道零304A包括“S”个子通道305A-305S。类似地，存储器通道一304B包括“S”个子通道305A-305S。共享地址线310从每个存储器控制器322耦合到每个子通道305A-305S。独立的地址线311A-311S耦合到各自的子通道305A-305S。数据总线子通道部分312A-312S中的每个耦合到各自的存储器子通道305A-305S。

存储器控制器321A和321B的每个分别包括子通道分配器322A-322B、重排序缓冲器324A-324B以及事务汇编器326A-326B。

用于N字节数据(通道的逻辑宽度)的存储器请求耦合进通道分配器320。通道分配器将存储器请求分配给存储器通道0 304A或者存储器通道1 304B，这取决于包括存储器通道可变性的环境。在由通道分配器分配到存储器通道后，将该N字节请求耦合进相应的存储器控制器321A或321B，并且耦合进子通道分配器322A或322B。

子通道分配器322A和322B将N字节请求分配到子通道305A-305S中的一个。暂时参照图6，识别子通道分配s可以由以下过程来定义：(1)请求地址“A”右移P SDAB位，得到新的整数值

(其中，

\tilde{A} = A > > P

)。(2)子通道分配的值“s”是

的最低有效Q SSB位(例如，

)。

微瓦片存储器控制器321A-321B的每个分别具有重排序缓冲器324A-324B。重排序缓冲器将存储器请求重排序到子通道中，以便增加每个存储器通道中的带宽效率。要在地址“A”处读或写N字节数据块的请求进入存储器控制器322A或322B，被分配到一个子通道，并且被置于重排序缓冲器中。重排序缓冲器可以实现为用于每个子通道的重排序队列。重排序缓冲器的其他实现方式也是可能的。

事务汇编器326A、326B通过从重排序缓冲器选择S个读请求(每个子通道对应一个读请求)使得所有S个请求具有相同的共享地址线，来形成存储器读事务。其通过从重排序缓冲器选择S个写请求(每个子通道对应于一个写请求)使得所有S个请求具有相同的共享地址线，来形成存储器写事务，。例如，事务汇编器326A、326B可以从四个16字节请求(每个子通道对应于一个请求)汇编得到存储器通道中的64字节事务。

当试图形成一个事务时，微瓦片式控制器中的事务汇编器未必能够找到一组并行的请求(每个子通道对应于一个请求)，使得SA个共享地址位在所有子通道上都是相同的。在这种情况下，在没有找到请求的子通道上可以不传送数据，或者如果通过该子通道传送数据，那么该数据是能够丢弃的。

现在参照图5A-5C，为每个存储器通道500A-500C示出了示范性的字节顺序。在图5A中，存储器通道500A具有编号从0到63的64字节的传送大小。可以通过64位物理宽度的存储器通道访问64字节的逻辑宽度。

在图5B中，存储器通道500B可以划分成两个存储器子通道505A和505B，每个子通道传送64字节传送的一半，以致每个子通道传送32字节。对于存储器子通道505A，被访问的存储器字节是根据图5A重新排序的从0到31编号。对于存储器子通道505B，被访问的字节是根据图5A重新排序的从32到63编号。

在图5C中，存储器通道500C可以划分成四个存储器子通道515A、515B、515C以及515D，每个子通道传送64字节传送的四分之一，以致每个子通道传送16字节。存储器子通道515A访问根据图5A重新排序的从0到15编号的存储器字节。存储器子通道515B访问根据图5A重新排序的从16到31编号的存储器字节。存储器子通道515C访问根据图5A重新排序的从32到47编号的存储器字节。存储器子通道515D访问根据图5A重新排序的从48到63编号的存储器字节。这样，64字节传送被平均分配给每个存储器子通道，并对字节号码进行重新排序和分配。

现在返回参照图6，在本发明的其它实施例中可以对字节采取不同的重新排序。

如上所述，为了支持微瓦片存储器访问，在利用Q个子通道选择位和P个子通道数据地址位来对由高速缓存线访问的物理字节寻址时，可以一起使用I个独立地址位和SA个共享地址位。对于64字节高速缓存线，Q个子通道选择位和P个子通道数据地址位的和是6。

在图6中，我们指示P个子通道数据地址位为A0-A8。在图6中，Q个子通道选择位标记为A10、A8以及之间的任何其它标号。在图6中，I个独立地址位标记为A9、A10、A16、A18、A24以及之间的任何其它标号。在图6中，SA个共享地址位标记为例如A11、A15、A17、A19、A20、A25、A26以及Ax。在这些之间可以使用额外的共享地址位。

利用I个独立地址位，各子通道地址在地址偏移量内是彼此独立的。为了使子通道彼此完全独立，可以将命令和地址从存储器控制器完整复写到每个子通道，但是这将显著增加存储器控制器的引脚数、输入/输出驱动器的硅面积、以及主印刷电路板或母板上所需的布线面积。代替的是，本发明的实施例共享所有子通道中子通道地址位的一个或多个部分，并且允许其余的I个位对于每个子通道而言是独立的，如图6中所示。因此，明智地选择I个独立地址位能够增加带宽效率，并且平衡将I个地址信号复写到每个子通道的成本。

如上所述，I个独立地址位可以以不同方式获得，包括将额外地址位布置到每个存储器子通道和/或使用地址过载。

现在参照图7A，示出的存储器模块(MM)710是示范性的存储器模块MM1-MMn。存储器模块710可以是诸如SIMM或DIMM的任何类型。存储器模块710包括存储器集成电路芯片(“存储器装置”)752，其耦合到印刷电路板751。印刷电路板751包括边缘连接器或边缘连接754，其耦合到主印刷电路板762的边缘连接器760。

为了支持存储器的微瓦片化，在本发明的一个实施例中，可以使用印刷电路板751的边缘连接754的引出线的未使用或未连接引脚，将额外地址信号线独立地提供到存储器集成电路752。边缘连接754的这些未使用或未连接引脚可以用以将额外独立地址信号线布置到存储器集成电路752。在安装到母板762上的相应的边缘连接器760中发现同样未使用的引脚。将额外独立地址信号线763通过母板762布置来自存储器控制块中存储器控制器的预先存在的连接器，以提供额外独立地址信息。可以发现存储器模块的边缘连接754的引出线中有许多不同类型的未使用或未连接引脚。

例如，奇偶校验或者纠错码(ECC)功能可能需要作为边缘连接754的部分引出线所保留的引脚。为了对于消费者来说降低存储器模块的成本，存储器模块常常不用奇偶校验和ECC功能，以致保留的信号线和引脚常常得不到使用。即，奇偶校验/ECC信号线可以布线到母板的所有边缘连接器，但是却只有当在其中安装了ECC使能存储器模块(如，双重内嵌式存储器模块(DIMM))时才得到使用。将存储器模块的未使用的预先存在ECC线/引脚改用为独立地址信号线，并且用以实现非ECC存储器模块中的微瓦片。然而，在使用ECC线/引脚进行微瓦片过程中，在存储器模块上不能同时允许ECC和微瓦片两个功能。该解决方案适用于并不典型需要(或想要)使能奇偶校验/ECC的环境。

作为另一个实例，边缘连接754的引出线中所保留的可选的低态有效数据信号线常常得不到使用，因为其在提供高态有效信号线时是冗余的。作为又一个实例，存储器模块的边缘连接754的引出线内所保留的可选的测试引脚常常得不到使用，因为可以不使用测试模式。

在任何情况下，将这些未使用的引脚改用为独立地址信号引脚755A-755D，将独立地址信号线763布置在主印刷电路板762上，并且将独立地址信号线756A-756D在存储器模块710的PCB751上布线到存储器集成电路752。

在一些情况下，存储器模块710还可以包括支持集成电路750，例如缓冲器集成电路(“缓冲器”)或者纠错控制(ECC)集成电路。然而，如上所述，如果ECC并没有被提供在存储器模块710上，那么边缘连接器754中本来为ECC保留的但是未使用的引脚可以用于进入存储器子通道的独立地址线，以支持微瓦片。

为了支持对存储器子通道进行微瓦片和独立寻址，存储器模块710上的存储器集成电路752可以划分并且分配到不同的存储器子通道，例如图7A中所示的四个存储器子通道205A、205B、205C以及205D。存储器集成电路752的数据I/O典型地是4、8或16位宽。对于存储器通道的物理宽度为六十四位以及每个存储器子通道的物理宽度为十六位，将四个十六位宽存储器集成电路752分别一对一地分配到四个存储器子通道205A、205B、205C以及205D。将八个八位宽存储器集成电路752分别每次分配两个到四个存储器子通道205A、205B、205C以及205D，以提供存储器通道的六十四位物理宽度以及每个存储器子通道的十六位物理宽度。将十六个四位宽存储器集成电路752分别每次分配四个到四个存储器子通道205A、205B、205C以及205D，以提供存储器通道的六十四位物理宽度以及每个存储器子通道的十六位物理宽度。

在两个存储器子通道的情况下，对于存储器通道的物理宽度为六十四位以及每个存储器子通道的物理宽度为三十二位，将四个十六位宽存储器集成电路752分别每次分配两个到两个存储器子通道。对于存储器通道的物理宽度为六十四位以及每个存储器子通道的物理宽度为三十二位，将八个八位宽存储器集成电路752分别每次分配四个到两个存储器子通道。对于存储器通道的物理宽度为六十四位以及每个存储器子通道的物理宽度为三十二位，将十六个四位宽存储器集成电路752分别每次分配八个到两个存储器子通道。

通过使用存储器模块的边缘连接754和标准边缘连接器760的未使用引脚，存储器模块710能够向后兼容预先存在的存储器子系统。在本发明的另一个实施例中，新的边缘连接754和新的边缘连接器760具有增加的独立地址信号线，以支持微瓦片存储器。然而，在本发明的该实施例中，存储器模块和边缘连接器专门用来支持存储器的微瓦片，但是不能向后兼容预先存在的系统。在本发明的又一个实施例中，没有使用存储器模块710或边缘连接器760，将存储器集成电路焊接到母板上。

现在参照图7B，通过将存储器集成电路752与具有微瓦片式存储器控制器208A-208N的存储器控制块202以及其它组件(其中一些已经在先前进行过描述并且在图2A-2B中示出)一起直接焊接到主印刷电路板762上，将存储器集成电路752嵌入在主印刷电路板762上。在耗费主印刷电路板762上的布线面积的代价下，可以将独立地址信号线766A-766D布线在存储器控制块202中的微瓦片式存储器控制器208A-208N和存储器集成电路752之间。不同存储器子通道205A-205D中的存储器集成电路752并不共享这些独立地址信号线766A-766D。然而，在同一存储器子通道中的一个或多个存储器集成电路752之间可以共享独立地址信号线。

考虑图3A为例，在这里每个存储器通道中发现有四个独立存储器子通道。可以给每个子通道提供四条额外的独立地址线，以独立地在每个子通道中访问存储器的一个区域。地址线311A-311D(标记为A9-A6)在每个子通道内是独立的。假定预先存在一组四条地址线，要布置的额外地址线的总数是四乘三或者十二条独立地址信号线。当将存储器焊接到母板上时，可以布置额外信号线。或者，当预先存在的边缘连接器和存储器模块的引出线没有得到充分利用时，通过母板将额外地址信号线布置到存储器模块可以用于增加独立地址信号传输。然而，如果预先存在的连接器的引出线得到充分使用，那么并没有给额外线留有余地，并且布置额外信号线的该方法并不是那么容易可行，尤其要想向后兼容的时候。

现在参照图8，示出存储器集成电路800的框图。存储器集成电路800可以包括在如一个或多个存储器装置752的存储器模块MM1-MMn。存储器集成电路800包括如所示耦合在一起的存储器阵列801、行地址解码器802、位线预充电/刷新逻辑电路803、列解码器804、读出放大器阵列和写入驱动器块806、控制器808、地址缓冲器811以及微瓦片控制逻辑电路812。微瓦片控制逻辑电路812还可以称为过载逻辑电路(OL)。

控制器808包括模式寄存器810，其具有多个位能够被设置/初始化来控制存储器集成电路800的一般功能。模式寄存器包括用于存储位的位存储电路。通过在与加载选通一致的地址线820或数据线821上设置适当位，可以设置模式寄存器810的位。通过在存储器空闲时切换一条或多条耦合到存储器集成电路中控制器808的控制线822，可以产生加载选通。控制器808接收一条或多条控制线822。一条或多条控制线822可以包括行地址选通RAS#、列地址选通CAS#、写入使能WE#、芯片选择CS#、存储体(bank)选择BA0、BA1、BA2或者其它标准存储器集成控制输入。

更具体地，模式寄存器810可以用于配置集成电路800，以进行微瓦片存储器访问。如将要在下面进一步讨论的，模式寄存器810的一个位是微瓦片使能位。微瓦片使能位可以是高态有效并且称为MTE位。或者，微瓦片使能位可以是低态有效并且称为MTE#。在任何一种情况下，微瓦片使能位通常可以称为微瓦片使能位或MTE位。在装置初始加电或复位时，微瓦片使能位被缺省复位成禁止微瓦片。这使得存储器模块710和存储器集成电路800当被插入不支持微瓦片的系统时向后兼容。模式寄存器810还具有一个或多个子通道选择(SCS)位，以指示所集成的存储器已经被分配到其中并且可寻址的存储器子通道。将MTE位和一个或多个SCS位耦合到微瓦片控制逻辑电路812。

微瓦片控制逻辑电路812耦合到多条地址信号线820，以将地址通过地址缓冲器811耦合到列地址解码器804和/或行地址解码器802。地址缓冲器811可以锁存内部地址信号线上的地址信号，为地址解码器保存它们。控制逻辑电路812也耦合到控制器的模式寄存器，以接收微瓦片使能位和至少一个子通道选择位，以便支持进入存储器阵列801的微瓦片存储器访问。响应于微瓦片使能位和至少一个子通道选择位，控制逻辑电路812选择一条或多条地址信号线，在其上捕获被分配了该地址信号线的预选确定的子通道的独立地址信息。即，只有子组的地址信号线可以分配给预先确定的子通道。控制逻辑电路812选择该子组的地址信号线，以提取独立地址信息。其它地址信号线可以用于其它子通道，或者一些地址信号线可以是每个子通道共享的地址信号线。控制逻辑电路812将独立地址信息耦合到列地址解码器804和/或行地址解码器802。通过控制逻辑电路选择一条或多条地址信号线还可以响应于列地址加载信号(CAS#)和事务使能信号。

可以将额外的控制逻辑电路增加到微瓦片控制逻辑电路812内和周围，以便进一步将独立地址信息从一个有效位搅和到另一个有效位位置。当使能微瓦片时，这将提供一种诸如用于屏幕刷新的某种线性的寻址方法。

读出放大器阵列和写入驱动器块806耦合到数据输入/输出(I/O)总线，并且可以接收来自控制器808的控制信号，以从存储器阵列读出数据或将数据写入存储器阵列801。读出放大器阵列和写入驱动器块806接收将要写入存储器阵列801的数据，并且将已经从存储器阵列801读出的数据驱动到数据输入/输出(I/O)总线821上。数据输入/输出(I/O)总线821包括存储器集成电路800的双向数据线，其典型是4、8或16位宽。

存储器阵列801包括存储器单元，其可以是行和列的形式。存储器单元典型地是动态随机访问存储器(DRAM)单元，但是能够可选地是静态类型的随机访问存储器(SRAM)单元或者非易失可编程(NVRAM)类型的可写入存储器单元。

行地址解码器802接收地址线上的行地址，并且产生一条字线(WL)上的信号，以便寻址在存储器阵列801中的存储器单元的一行。列解码器804也接收地址线上的列地址，并且选择将要访问的该行存储器单元中的列。列解码器804本质上选择用于进入将要访问的存储器单元的位线。在读访问中，列解码器804作为复用器。在写访问中，列解码器804作为解复用器。列地址解码器804响应于共享列地址信号，选择性地访问存储器阵列801内的存储器单元的列，并且如果设置了模式寄存器内的微瓦片使能位，那么列地址解码器804进一步响应于独立的子通道列地址信号，选择性地访问存储器阵列801内的存储器单元的列。

读出放大器阵列和写入驱动器块806可以包括读出放大器，以确定在读操作期间所访问的存储器单元内已经存储的是逻辑一还是逻辑零。读操作期间，被寻址到的存储器单元试图驱动逻辑一或逻辑零到该存储器阵列的所选择位线上。在读操作期间，读出放大器检测被寻址到的存储器单元是否已将逻辑一或逻辑零驱动到该存储器阵列的所选择位线上。读出放大器阵列和写入驱动器块806还可以包括写入驱动器，以在写操作期间驱动逻辑一或逻辑零到存储器阵列的所选择位线上并进入所寻址到的存储器单元。

预充电/刷新块803耦合到存储器阵列801中的位线。预充电/刷新块803可以在读或写操作期间寻址存储器单元之前预处理位线。预充电/刷新块803还可以在不活动期间刷新存储于存储器阵列801的存储器单元中的数据。

在特定存储器周期期间，一些存在于存储器集成电路800中的已有信号线未被使用，能够在这期间改用于其它目的。例如，在CAS(列地址选通)周期期间，并不是使用所有的地址线。在CAS周期期间，这些未使用的地址信号线能够改用于将额外地址信息传送到存储器模块(如，DIMM)和其中的存储器集成电路装置。存储器控制块202中的存储器控制器208在CAS周期期间通过这些未使用的地址信号线发送额外地址信息。具有增加的微瓦片控制逻辑电路812和模式寄存器810内的位的存储器集成电路800识别并且解码在先前未使用的地址信号线(其在CAS周期期间未被使用)上的这些过载信号。

现在参照图9A，示出了在存储器集成电路内耦合到模式寄存器810A的支持微瓦片的示范性微瓦存片存储器控制逻辑电路812A。该示范性实现的微瓦片存储器控制逻辑电路812A解码过载的地址信号线，该过载的地址信号线具有在诸如CAS周期的未使用的存储器周期期间所提供的额外地址信息。微瓦片存储器控制逻辑电路812A的示意图假设提供四个子通道，其中每个子通道具有十六字节的逻辑宽度，以支持微瓦片。

微瓦片存储器控制逻辑电路812A的中央是双路四输入复用器900，用于捕获独立地址信息。微瓦片存储器控制逻辑电路812A的双路四输入复用器900在复用的输出端(A3′和A4′)上选择性地输出共享的列地址信号或者独立的子通道列地址信号。该双路四输入复用器的输出端(A3′和A4′)耦合到列地址解码器的输入端。独立的子通道列地址信号是已被选择以由各自的存储器子通道接收的一个或多个独立的列地址信号。

微瓦片存储器控制逻辑电路812A接收来自存储器集成电路的地址引脚的地址线。微瓦片存储器控制逻辑电路812A将地址提供到地址缓冲器，以分发到行地址解码器和列地址解码器。存储器集成电路的一些地址引脚接收共享的行地址信号、共享的列地址信号、独立的列地址信号或者其组合。例如，地址引脚A5-A9和A13绕过微瓦片存储器控制逻辑电路812A，并且可以接收每个存储器子通道的共享的行地址信号和/或共享的列地址信号。地址引脚A0-A4和A10-A12耦合到双路四输入复用器900，并且如果使能微瓦片则可以接收共享的行地址信号和独立的列地址信号。如果不使能微瓦片，则耦合到双路四输入复用器900的地址引脚A3和A4可以接收共享的行地址信号和/或共享的列地址信号。列地址加载选通引脚CAS#耦合到控制逻辑电路812A，以接收列地址加载选通信号，并且选择性地接收在分配给指定子通道的地址引脚上的适当的一个或多个独立列地址信号，用于存储器集成电路内部的捕获。列地址加载选通信号还可以用于接收和捕获来自适当地址引脚的共享的列地址信号。

模式寄存器810A可以包括诸如触发器或存储器单元的三位存储电路，以存储对微瓦片使能(MTE)位、子通道选择位零(SCS0)位以及子通道选择位一(SCS1)位的设置。用适当的子通道选择位和微瓦片使能位来编程模式寄存器810A中的这三位。根据存储器集成电路在诸如加电或复位的初始化期间接收的位设置来设置/复位这三位。还可以在存储器集成电路没有正在进行存储器访问的空闲时设置/复位这三位。可以响应于由耦合到存储器集成电路的一个或多个控制线输入所产生的加载选通信号，通过地址或数据信号线来接收位设置，并且将其加载到模式寄存器中。如果要在存储器集成电路中使能微瓦片，则设置微瓦片使能位MTE。因为MTE位是高态有效的，所以将其设置成高逻辑电平。如果低态有效，则将MTE#位设置成逻辑低电平。在图9A的示范性控制逻辑电路中，存储器通道内可能有四个或少于四个的子通道。SCS0和SCS1位将存储器集成电路分配到四个存储器子通道中的一个。在同一存储器模块上的其它存储器集成电路可以被分配到四个存储器子通道中的另一个。

在CAS周期期间，在诸如地址线A0-A4和A10-A12的预先存在的地址线上可以得到每个子通道的独立地址信息。在该实例中，通常使用地址线A3和A4。因而，地址线A0、A1、A2、A10、A11、A12以及A13是过载信号线(A13可以是微瓦片事务使能——特定基于事务的)。在现存地址线上过载信号线的该方法，在没有使用额外走线(如，布线)或者使用额外引脚的情况下，有效地将六条额外地址线(A0-A2和A10-A12)提供给存储器集成电路装置。

在每个存储器集成电路中提供微瓦片存储器控制逻辑电路812A，使得响应于存储在模式寄存器中的子通道选择位，从地址线A0-A4和A10-A12中选择正确的独立的子通道地址信息。将对子通道选择位的设置从模式寄存器810A路由到微瓦片存储器控制逻辑电路812A，以控制复用器900的输入选择过程。复用器900的输出端子耦合到地址信号线A3′和A4′。地址信号线A3′和A4′耦合到地址解码器(如，列地址解码器804)，以选择存储器阵列内的存储器单元。

在CAS#是低态有效时的列地址写入访问(“CAS周期”)期间，微瓦片控制逻辑电路可以过载存储器地址信号线A3′和A4′。即，当在没有微瓦片的情况下正在将列地址写入到存储器集成电路时，地址位A0、A1、A2、A10、A11以及A12正常地是未使用的地址位。被A3′和A4′取代的地址位A3和A4是用于将列地址写入存储器集成电路的地址位。虽然在CAS周期期间在没有微瓦片的情况下一些地址位正常地是未使用的，但是当在RAS#是低态有效(“RAS周期”)时将行地址写入存储器集成电路的时候，它们可以用于选择存储器集成电路中的行地址。本文中将这称为地址过载。虽然在图9A中所示的A0、A1、A2、A10、A11以及A12是在列地址选通CAS#期间的未使用地址位，但是可以将不同的未使用地址位利用为过载的地址信号线，以支持微瓦片。

微瓦片存储器控制逻辑电路812A包括如所示耦合到一起的双路四输入复用器900、三输入“与”门903、多个两输入“与”门904-911以及多个反相器912-918。应当理解的是，“与”门可以由“与非”门和耦合到该“与非”门输出端的反相器的组合来形成。

双路四输入复用器900是一对四合一复用器，每个复用器具有耦合到一起的第一选择控制输入端S0和耦合到一起的第二选择控制输入端S1。第一个四合一复用器接收输入1I0-1I3，并且响应于选择控制输入S0和S1，提供输出1Y。第二个四合一复用器接收输入2I0-2I3，并且响应于选择控制输入S0和S1，提供输出2Y。如果S0和S1都是逻辑低或零，则将输入1I0和2I0复用到各自的输出1Y和2Y。如果S0是逻辑高或一而S1是逻辑低或零，则将输入1I1和2I1复用到各自的输出1Y和2Y。如果S0是逻辑低或零而S1是逻辑高或一，则将输入1I2和2I2复用到各自的输出1Y和2Y。如果S0和S1都是逻辑高或一，则将输入1I3和2I3复用到各自的输出1 Y和2Y。

双路四输入复用器900的第一个四输入复用器在其各自的1I0-1I3输入端接收地址位A3、A0、A1以及A2，并且在其1Y输出端选择其中一个地址位来驱动到地址信号线A3′上。第二个四输入复用器在其各自的2I0-2I3输入端接收地址位A4和A10-A12，并且在其输出端2Y选择其中一个地址位来驱动到地址线A4′上。选择控制输入端S0和S1分别耦合到“与”门904-905的输出端。

“与”门903在其输出端产生微瓦片模式信号(MTM)902A。微瓦片模式信号902A是高态有效的，并且在耦合到双路四输入复用器900的过载的地址信号线上具有独立地址信号时的适当时间产生。反相器912在其输出端将低态有效的CAS#信号转化成高态有效的CAS信号，反相器912的该输出端耦合到“与”门903的输入端。“与”门903对CAS信号、MTE位设置(ME)以及事务使能信号(TE，地址位A13)进行逻辑与运算，以产生微瓦片模式信号902A。即，如果通过MTE位使能了微瓦片并且通过TE信号使能了事务，则在CAS#变低时产生微瓦片模式信号(MTM)902A。

将微瓦片模式信号(MTM)902A耦合进“与”门904和905的输入端，用以门控子通道选择位SCS0和SCS1。如果出于任何原因微瓦片模式信号(MTM)902为低，则进入复用器900的选择控制S0和S1在“与”门904和905的输出端是逻辑低或零。当S0和S1都是逻辑低或零时，分别耦合到输入端1I0和2I0的地址位A3和A4在其各自的输出端1Y和2Y处分别复用到地址信号线A3′和A4′上。位A3和A4仅仅分别穿过到信号线A3′和A4′。如果没有使能微瓦片，或者如果出于诸如行寻址的任何其它原因而使用位A3和A4，则这是缺省的状况。

当微瓦片模式信号(MTM)902A是高态有效时，子通道选择位SCS0和SCS1分别穿过“与”门904和905，耦合到复用器900的选择控制输入端S0和S1。因而，当“与”门903产生高态有效的微瓦片模式信号(MTM)902时，子通道选择位SCS0和SCS1控制复用器900的复用选择，该复用将各自的四个输入复用到各自的输出。对子通道选择位SCS0和SCS1的设置指示出分配有该存储器IC的子通道，并且有效地确定了使用耦合到复用器900的哪些地址位线来在CAS周期期间捕获独立地址信号线。

对子通道选择位SCS0和SCS1的设置将从一个子通道到下一个地变化。对于四个子通道，SCS0和SCS1分别有四个不同的设置。然而，注意，设计成支持四个子通道的微瓦片控制逻辑电路，通过只使用子通道选择位SCS0和SCS1的两种不同设置，能够容易地降低来支持两个子通道。利用SCS0和SCS1的不同设置，在产生微瓦片模式信号时，复用器900选择不同的地址信号线来捕获独立地址信号。

微瓦片模式信号(MTM)902A还分别耦合到“与”门906-911的第一输入端处的反相器913-918中。地址信号A0、A1、A2、A10、A11以及A12分别耦合到“与”门906-911的第二输入端中。微瓦片模式信号(MTM)902A有效地门控地址线A0、A1、A2、A10、A11以及A12上的信号，并且在“与”门906-911的输出端A0′、A1′、A2′、A10′、A11′以及A12′处将这些信号门控输入到存储器集成电路。即，当微瓦片模式信号(MTM)902是逻辑低或零时，“与”门906-911允许地址线A0、A1、A2、A10、A11以及A12上的信号穿过以到输出端A0′、A1′、A2′、A10′、A11′以及A12′，并且到达地址解码器。当微瓦片模式信号(MTM)902A是逻辑高或一时，“与”门906-911将所有输出A0′、A1′、A2′、A10′、A11′以及A12′驱动成逻辑低或零。因而，当微瓦片模式信号(MTM)902A是高态有效以捕获独立地址信息时，并不使用输出A0′、A1′、A2′、A10′、A11′以及A12′，因为它们都被驱动成零。

现在参照图9B，示出了在存储器集成电路内耦合到微瓦控制逻辑电路812B的支持微瓦片的模式寄存器810B。微瓦片控制逻辑电路812B的功能在一定程度上类似于微瓦片控制逻辑电路812A，除了使用低态有效的控制信号并且支持存储器通道内的两个子通道。微瓦片控制器逻辑电路812B中的电路形成以降低通过复用器的选择控制输入来选择在地址信号线上独立地址信号的延迟。用两个存储器子通道来支持，微瓦片控制逻辑电路812B在选择用于接收的地址信号线上接收两组独立的地址信号。微瓦片存储器控制逻辑电路812B的中央是六路两输入复用器901A，用以捕获来自地址信号线的独立地址信息。微瓦片控制逻辑电路812B中的六路两输入复用器901A接收更多不同的地址信号线，在这些地址信号线上可以选择性地接收几组独立的地址信号。即，图6中所示的I个独立地址位的数量更多。结果，存储器子通道内的独立可寻址存储器空间更大。

微瓦片控制逻辑电路812B耦合到存储器集成电路的地址引脚，包括地址引脚A0-A8和A10-A13。在CAS周期期间，在这些预先存在的地址线上可得到每个子通道的独立地址信息。微瓦片控制逻辑电路在内部地址信号线A3′-A8′上选择性地形成独立的子通道地址信号。内部地址信号线A0′-A8′和A11′-A13′通过地址缓冲器耦合到地址解码器。地址缓冲器可以响应于RAS#和CAS#选通信号来锁存内部地址信号线A0′-A8′和A11′-A13′和A9-A10上的地址信号，并且然后，将这些地址信号耦合到地址解码器。地址引脚A0-A8和A10-A13在未使用的存储器周期期间具有过载的地址信号，并且如所示地耦合到六路两输入复用器901A的输入端。地址信号线A3-A8是第一组地址信号线，在其上可以将第一组独立地址信号耦合到第一存储器子通道中。地址信号线A0-A2和A11-A13是第二组地址信号线，在其上可以将第二组独立地址信号耦合到第二存储器子通道中。响应于第一子通道选择位(SCS0)和微瓦片模式信号(MTM#)902B，微瓦片控制逻辑电路812B通常在接收用于第一存储器子通道的第一组独立地址信号或者接收用于第二存储器子通道的第二组独立地址信号之间进行选择。在六路两输入复用器901A的输出端提供所选择组的独立地址信号。将这些独立地址信号耦合进存储器集成电路中，以在由可以被耦合进每个存储器子通道中的SA个共享地址位所形成的一组公共存储位置内独立地寻址不同的存储位置。

在CAS周期期间，在诸如地址线A0-A4和A10-A12的预先存在的地址线上可得到用于每个子通道的独立地址信息。在该实例中，通常使用地址线A3-A8。因而，地址线A0-A2和A10-A12是过载的信号线(A13可以是微瓦片事务使能——特定基于事务的)。在现存地址线上过载信号线的该方法，在没有使用额外走线(如，布线)或者使用额外引脚的情况下，有效地将六条额外地址线(A0-A2和A10-A12)提供到存储器集成电路装置。

模式寄存器810B可以包括诸如触发器或存储器单元的两位存储电路，以存储对低态有效微瓦片使能位MTE#和子通道选择位零(SCS0)的设置。模式寄存器接收对这两个位的位设置。使用由一个或多个控制信号产生的加载选通信号，将位设置加载进模式寄存器中。根据存储器集成电路在诸如加电或复位的初始化期间接收的位设置，来设置/复位这三位。还可以在存储器集成电路处于没有正在进行的存储器访问的空闲时设置/复位这三位。可以响应于由耦合到存储器集成电路中的一个或多个控制线输入所产生的加载选通信号，在地址或数据信号线上接收位设置，并且将该位设置加载进模式寄存器中。

用适当的子通道选择位和微瓦片使能位来编程模式寄存器810A中的MTE#位和SCS0位。如果要在存储器集成电路中使能微瓦片，那么将作为低态有效信号的微瓦片使能位(MTE#)设置成逻辑低电平。当存储器子系统支持微瓦片时，设置微瓦片使能位。否则不设置微瓦片使能位，使得存储器集成电路向后兼容不支持微瓦片的老系统。在图9B的示范性控制逻辑电路中，在存储器通道内有两个可能的子通道。SCS0位将存储器集成电路分配给存储器通道内两个存储器子通道中的一个。可以将同一存储器模块上的其它存储器集成电路分配给其它的存储器子通道。

在每个存储器集成电路中提供微瓦片存储器控制逻辑电路812B，使得可以响应于存储在模式寄存器中的子通道选择位，来从地址信号引脚中选择正确的独立子通道地址信息。将对子通道选择位的设置从模式寄存器路由到微瓦片存储器控制逻辑电路，以控制复用器801A的输入选择过程。

微瓦片控制逻辑电路812B包括如图9B中所示耦合在一起的第一六路两输入复用器901A、第二六路两输入复用器901B、多个“与”门906-911、多个反相器913-918以及三输入“或”门923。应当理解的是，“或”门可以通过将反相器的输入端耦合到“或非”门的输出端来形成。先前已经提供“与”门的公知形成方式。

第一六路两输入复用器901A的输出端耦合到第二六路两输入复用器901B中每个复用器的两组输入的第一组。地址位或信号线A3、A4、A5、A6、A7以及A8耦合到第二六路两输入复用器901B中每个复用器的两组输入的第二组。第二六路两输入复用器901B的输出端子耦合到地址信号线A3′-A8′。地址信号线A3′-A8′耦合到地址解码器(如，列地址解码器804)，以选择存储器阵列内的存储器单元。地址缓冲器可以锁存或寄存地址信号线A3′-A8′，以保存这些状态，使得其能够由地址解码器来解码它们。

第一六路两输入复用器901A将其选择控制S0耦合到子通道选择零(SCS0)位，以致存储器集成电路的子通道分配直接控制复用器901A的输出。在该方式中，很好地安排了所选择的输出，以最小化地址信号的传播延迟。第二六路两输入复用器901B将其选择控制输入S0耦合到三输入“或”门923的输出，其是低态有效微瓦片模式(MTM#)信号902B。如果低态有效微瓦片模式(MTM#)信号902B是逻辑低或零，则使能微瓦片存储器访问，使得第一六路两输入复用器901A的输出分别是地址信号线A3′-A8′上的第二六路两输入复用器901B的逻辑输出。如果不使能微瓦片访问，则MTM#为高，使得选择第二六路两输入复用器901B中的每个复用器的两组输入中的第二组，并且地址信号线A3-A8被耦合到独立的子通道列地址线A3′-A8′上。在这种情况下，第一六路两输入复用器901A对地址信号A3-A8没有影响，地址信号A3-A8分别被有效地绕过微瓦片控制逻辑电路812B，驱动到内部地址线A3′-A8′上。

六路两输入复用器901A和901B是耦合在一起的六个具有选择控制输入S0的二合一复用器。第一个二合一复用器接收输入1I0和1I1，并且响应于选择控制输入S0提供输出1Y。第二个二合一复用器接收输入2I0和2I1，并且响应于选择控制输入S0提供输出2Y。第三个二合一复用器接收输入3I0和3I1，并且响应于选择控制输入S0提供输出3Y。第四个二合一复用器接收输入4I0和4I1，并且响应于选择控制输入S0提供输出4Y。第五个二合一复用器接收输入5I0和5I1，并且响应于选择控制输入S0提供输出5Y。第六个二合一复用器接收输入6I0和6I1，并且响应于选择控制输入S0提供输出6Y。如果S0是逻辑低或零，则输入1I0、2I0、3I0、4I0、5I0以及6I0分别被驱动到输出1Y、2Y、3Y、4Y、5Y以及6Y上。如果S0是逻辑高或一，则输入1I1、2I1、3I1、4I1、5I1以及6I1分别被驱动到输出1Y、2Y、3Y、4Y、5Y以及6Y上。

如上所述，三输入“或”门923在其输出端产生低态有效的微瓦片模式(MTM#)信号902B。三输入“或”门923在其输入端接收微瓦片使能位MTE#、列地址选通CAS#信号以及事务使能位TE#(地址线A10)。如果所有这三个输入都是逻辑低电平或零，则微瓦片模式(MTM#)信号902B是逻辑低或零，以选择性地接收来自过载的地址线的独立子通道地址信号。这要求通过将微瓦片使能位设置在其低态有效电平或零来使能微瓦片；通过将地址线A10设置为逻辑低或零来使能微瓦片事务；以及通过置于逻辑低或零的CAS#控制信号将列地址选通进存储器集成电路中。即，所有这些输入信号都是低态有效地进入控制逻辑电路812B，用于微瓦片存储器访问。如果输入MTE#、CAS#或者TE#的任何一个是逻辑高或一，则微瓦片模式(MTM#)信号902B是逻辑高或一。当微瓦片模式(MTM#)信号902B是逻辑高或一时，控制逻辑电路812B的第二六路两输入复用器901B正常地穿过地址信号A3-A8到达内部地址线A3′-A8′，而没有选择任何独立子通道地址信号信息。要求用一个以上的信号来使能微瓦片访问保证了将不会由于在只有一位信号中的差错而错误地不能进入微瓦片模式。

控制逻辑电路8 12B中的“与”门906-911的操作类似于控制逻辑电路812A中的“与”门906-911，除了门控不同的地址信号，并且由于微瓦片模式(MTM#)信号902B是低态有效信号而无需反相器913-918。因而，控制逻辑电路812B中的“与”门906-911分别响应于微瓦片模式(MTM#)信号902B为低态有效，而在内部地址线A0′-A2′和A11′-A12′上将地址信号A0-A2和A11-A12门控为零。

现在参考图9C，示出耦合到模式寄存器810C的地址搅和逻辑电路(address swizzle logic)930的示意图。图9C中示出的地址搅和逻辑电路930用于具有两个存储器子通道的存储器通道。可以在图9A和9B中所示的过载或微瓦片控制逻辑电路812A或812B之前或之后添加地址搅和逻辑电路。

简言之，提供地址搅和逻辑电路930，使得微瓦片式存储器控制器可能具有诸如在屏幕刷新期间想要的某种线性寻址能力。地址搅和逻辑电路930选择性地对从存储器控制器接收的地址位的重要性进行重新排序或转置。做这个操作的一种方式是交换位位置。可以实现这个操作的另一种方式是选择性地反转地址位。

地址搅和逻辑电路930包括如所示耦合在一起的双路两输入复用器935、“或非”门936以及“异或”(XOR)门937-938。双路两输入复用器935包括一对两输入复用器，其选择控制输入端S0耦合在一起，并且耦合到从“或非”门936输出的搅和控制信号(SWZ)932。地址位或引脚A4和A3分别耦合到复用器935的输入端1I0和2I0，并且在选择控制输入S0是逻辑低或零时被选择成输出。XOR门937-938的输出分别耦合到复用器935的输入端1I1和2I1，并且在选择控制输入S0是逻辑高或一时被选择成输出。

子通道选择位一(SCS1)和子通道选择位零(SCS0)分别耦合到“异或”(XOR)门937-938的第一输入端。地址位A3和A4分别耦合到XOR门937-938的第二输入端。如果SCS1设置成一，则XOR门937在其输出端(其耦合到复用器935的1I1)反转地址位A3。如果SCS0设置成一，则XOR门938在其输出端(其耦合到复用器935的2I1)处反转地址位A4。这样，对SCS1和SCS0的设置可以有效地反转地址位线A3和A4上的地址信号。

“或非”门936在其输出端(其耦合到双路两输入复用器935的选择控制输入端S0)产生搅和控制信号(SWZ)932。搅和控制信号(SWZ)932(高态有效信号)选择是否将搅和地址位选择成为双路两输入复用器935的输出。如果搅和控制信号(SWZ)932是逻辑高或一，并且耦合到双路两输入复用器935的选择控制输入端S0，则选择从XOR门937和938输出的搅和地址位，以在复用器935的输出端将其驱动到各自的地址线A4″和A3″上。如果输入到“或非”门936的低态有效的微瓦片使能位MTE#使能了微瓦片，CAS#选通信号是逻辑低以捕获列地址信息，并且TE#位是逻辑低以允许微瓦事务，则上述情况发生。然而，如果耦合到双路两输入复用器935的选择控制输入端S0的搅和控制信号(SWZ)932是逻辑低或零，则在没有搅和的情况下地址位A4和A3穿过复用器935到达输出端各自的地址线A4″和A3″。如果低态有效的微瓦片使能位MTE#没有使能微瓦片，或者如果用于捕获列地址信息的CAS#选通信号不是逻辑低，或者如果用于使能微瓦片事务的TE#位不是逻辑低，则都可以发生上述情况。

模式寄存器810C类似于模式寄存器810B，除了存储对额外位(SCS1)的设置。模式寄存器810C包括诸如触发器或存储器单元的三位存储电路，以存储对低态有效的微瓦片使能位MTE#、子通道选择为零(SCS0)以及子通道选择唯一(SCS1)的设置。该模式寄存器接收对这些位的位设置。使用由一个或多个控制信号产生的加载选通信号，将这些位设置加载进该模式寄存器中。根据存储器集成电路在诸如加电或复位的初始化期间接收的位设置，设置/复位这三位。还可以在存储器集成电路处于没有正在进行的存储器访问的空闲时设置/复位这三位。这些位设置可以在地址或数据信号线上接收，并且响应于由耦合进存储器集成电路的一个或多个控制线输入所产生的加载选通信号，将其加载进模式寄存器。

由于重要的是维持地址信号延迟尽可能的小，因此可以将图9B的地址搅和逻辑电路与图9C中所示的过载逻辑电路结合，进行简化以降低内部地址信号线上的信号延迟。

现在参照图9D，示出了在存储器集成电路中耦合到模式寄存器810C的结合的搅和和微瓦片控制逻辑电路950。该控制逻辑电路950结合并简化了图9C的地址搅和逻辑电路930和图9B的过载或微瓦片控制逻辑电路812B。因而，结合的搅和和微瓦片控制逻辑电路950的功能类似于微瓦片控制逻辑电路812B和地址搅和逻辑电路930的分离组件。该控制逻辑电路950中简化的目标是降低通往存储器集成电路中地址解码器和地址缓冲器的地址信号路径中的时间延迟。将一对六路两输入复用器901A和901B简化为单个六路三输入复用器960。

如上所述，模式寄存器810C包括低态有效的微瓦片使能位(MTE#)、SCS0位以及SCS1位。可以根据从耦合到存储器集成电路中的控制信号所产生的加载选通，通过位设置加载模式寄存器位。

控制逻辑电路950包括如所示耦合在一起的六路三输入复用器960、“与”门960-910、“或”门923、“与”门969、“同或”(XNOR)门974-975以及反相器976。“同或”(XNOR)门974-975可以替换为“异或”(XOR)门，只要反转SCS0和SCS1的位设置即可。控制逻辑电路950耦合到地址引脚A0-A8和A10-A13，以接收地址信号，并且产生地址信号线A0′-A8′和A10′-A13′上的内部地址信号传输。地址信号输入A10执行双重职责，作为微瓦片模式中的事务使能位TE#和作为地址输入信号。

在该控制逻辑电路中，来自地址引脚的地址信号线可以在耦合到六路3输入复用器960的输入端之前，首先耦合到地址搅和逻辑电路。例如，地址A4耦合进XNOR门974的输入端，地址A1耦合进XNOR门975以及地址A0偶合进反相器976。如果SCS0位设置成逻辑低或零，则XNOR门974-975在将各自的地址信号A4和A1分别耦合进复用器960的输入端1I0和1I1之前，反转各自的地址信号A4和A1。如果SCS0位设置成逻辑高或一，则XNOR门974-975在没有反转的情况下传送各自的地址信号A4和A1，其然后分别耦合进复用器960的输入端1I0和1I1。

六路三输入复用器960具有六个三合一复用器，这些三合一复用器具有耦合在一起的第一选择控制输入端S0和耦合在一起的第二选择控制输入端S1。第一个三合一复用器接收输入1I0、1I1以及1I2，并且响应于选择控制输入S0和S1，提供输出1Y。第二个三合一复用器接收输入2I0、2I1以及2I2，并且响应于选择控制输入S0和S1，提供输出2Y。第三个三合一复用器接收输入3I0、3I1以及3I2，并且响应于选择控制输入S0和S1，提供输出3Y。第四个三合一复用器接收输入4I0、4I1以及4I2，并且响应于选择控制输入S0和S1，提供输出4Y。第五个三合一复用器接收输入5I0、5I1以及5I2，并且响应于选择控制输入S0和S1，提供输出5Y。第六个三合一复用器接收输入6I0、6I1以及6I2，并且响应于选择控制输入S0和S1，提供输出6Y。

六路三输入复用器960具有第一选择控制输入S0和第二选择控制输入S1，用以选择将三组输入中的那组耦合到各自的输出端。由于可能用两个选择控制输入来选择四个中的一个，因此现在将描述用于六路3输入复用器的真值表。如果选择位S0和S1都设置成零，则选择输入I0为复用器的输出。如果S0位设置成1而S1位设置成零，则选择输入I1为复用器的输出。如果S1为设置成一，则不管S0的位设置，选择输入I2为复用器的输出。即，在最后一种情况下，当S1位设置成一(因为它是支配性的)时，不考虑输入到六路3输入复用器的S0。

如上所述，“或”门923产生低态有效的微瓦片模式信号(MTM#)902B。低态有效的微瓦片模式信号(MTM#)902B耦合进复用器960的第二选择控制输入端S1。分别输入到复用器960的I2是地址位A3-A8。分别输入到复用器960的I1是来自XNOR门975的输出、来自反相器976的输出以及地址位A2、A11、A12以及A13。分别输入到复用器960的I0分别是来自XNOR门974的输出和地址位A3、A5、A6、A7以及A8。

如上所述，微瓦片模式信号(MTM#)902B是低态有效信号。然而，如果微瓦片模式信号(MTM#)902B是逻辑高或一，则不管第一选择控制输入S0的位设置，选择输入I2为复用器的输出。即，如果微瓦片模式信号(MTM#)902B是高或一，则选择输入I2(地址位A3-A8)穿过复用器960，并且驱动到内部地址信号线A3′-A8′上。

如果通过输入到“或”门923的输入条件产生的微瓦片模式信号(MTM#)902B是低态有效信号，则耦合进复用器的第一选择控制输入端的SCS1位选择复用器960的输入I0或者I1，以在相应的Y输出端产生输出。如果SCS1位设置成逻辑低或零，并且耦合进S0，则选择输入I0(来自XNOR门974的输出和地址位A3、A5、A6、A7以及A8)为复用器960的输出，到各自的内部地址信号线A3′-A8′上。这样，可以从地址线上选择、搅和以及捕获子通道零的独立地址信息。然而，如果SCS1位设置成逻辑高或一并且耦合进S0，则选择输入I1(来自XNOR门975的输出、来自反相器976的输出以及地址位A2、A11、A12以及A13)为复用器960的输出，到各自的内部地址信号线A3′-A8′上。这样，可以从地址线上选择、搅和以及捕获子通道一的独立地址信息。

控制逻辑电路930中的“与”门906-911的功能类似于控制逻辑电路812B中的“与”门906-911，即响应于微瓦片模式(MTM#)信号902B是低态有效，在内部地址线A0′-A2′和A11′-A12′上分别将同一地址信号A0-A2和A11-A12都门控到零。此外，响应于微瓦片模式(MTM#)信号902B是低态有效，“与”门969在内部地址线A10′上将地址信号A10门控到零。

现在参照图10，示出一种用于提供微瓦片存储器操作的存储器集成电路的方法1000。

在方框1002处，将存储器集成电路分配到存储器通道中其各自的存储器子通道。即，设置存储器集成电路内模式寄存器中的一个或多个子通道选择位，以将该存储器IC分配到预选确定的存储器子通道。

在方框1004处，使能对存储器集成电路的微瓦片存储器访问。即，设置存储器集成电路内模式寄存器中的微瓦片使能MTE位，以在此使能在该存储器集成电路中的微瓦片存储器访问。如果MTE位是高态有效的，则将其设置成高逻辑电平。如果MTE位是低态有效的(“MTE#”)，则将MTE#设置成逻辑低电平。

在方框1006处，在一个存储器子通道中的一个或多个存储器集成电路中的存储器单元与在另一个子通道中的一个或多个存储器集成电路中的存储器单元相互独立地进行寻址。即，存储器集成电路在它们各自的独立存储器子通道中独立地进行寻址，以独立地访问每个存储器子通道中的存储器。

如上所述，可以以不同方式提供在子通道内的独立寻址。在子通道内独立寻址的一种方式可以提供为，在诸如CAS周期期间(用于写入列地址)的未使用存储器周期期间，在预先存在的地址信号线上同时捕获每个分别存储器子通道中的独立地址信息。在子通道内独立寻址的另一种方式可以提供为，在存储器控制器和存储器通道的各自独立的存储器子通道中的存储器集成电路之间布置独立地址信号线。

在子通道内独立寻址的又一种方式可以提供为，将边缘连接的未使用引脚重新分配为独立地址引脚，并且在边缘连接器的独立地址引脚和存储器模块上各自独立的存储器子通道中的多个存储器集成电路之间布置独立地址信号线。在这种情况下，独立寻址还可以提供为，在存储器控制器和边缘连接器的引脚之间布置独立地址信号线，以耦合到存储器模块上该边缘连接的独立地址引脚。该边缘连接的未使用引脚可以是纠错控制引脚、奇偶校验引脚、或者其组合。

只要使能了微瓦片，就可以通过存储器通道使微瓦片存储器访问进入每个存储器子通道。在方框1008处，判定存储器集成电路中是否仍然使能了微瓦片。可以通过检查模式寄存器中的MTE位来确定是否仍然使能了微瓦片。如果仍然使能了微瓦片，则该过程跳回到方框1006，准备使用微瓦片下一次访问存储器集成电路。如果不再使能微瓦片，则该过程结束并且可能发生正常的线性寻址。

以前，基于UMA存储器体系结构的集成图形控制器趋于受到带宽限制。本发明实施利的建模表明，将微瓦片应用到UMA存储器体系结构能够降低20-40％的纹理存储器访问带宽，以使得存储器访问更有效率。通过应用微瓦片能够降低约10-20％的用于游戏工作量的颜色和深度存储器访问带宽，以使得存储器访问更有效率。

为了支持微瓦片存储器体系结构，改进了存储器子系统，以允许子通道访问。本发明的实施例示出，微瓦片能够实现并且仍然向后兼容到预先存在的存储器模块形式因素和标准。以前，没有通过预先存在的存储器模块(如，DIMM)连接器布置额外地址信号线的可用方法。本发明的实施例通过用每个子通道的独立地址信息过载预先存在的地址线，提供了对该问题的解决方案。如果向后兼容并不重要，则可以提供将独立地址信息供应到每个子通道的其它方法。

虽然描述了并且在附图中示出了某些示范性实施例，但是应当理解的是，这些实施例仅仅是说明性的并不是限制本发明的宽度，并且本发明的实施例并不局限于所示出和所描述的特定构造和布置，本领域的普通技术人员可以实现各种其它修改。

Claims

1.一种存储器集成电路，包括：

地址解码器，用于选择性地访问存储器阵列内的存储器单元；

模式寄存器，包括存储使能位和至少一个子通道选择位的位存储电路；以及

控制逻辑电路，其耦合到多条地址信号线、所述地址解码器以及所述模式寄存器，响应于所述使能位和所述至少一个子通道选择位，所述控制逻辑电路选择所述多条地址信号线中的一条或多条来捕获独立地址信息，以支持对所述存储器阵列的独立子通道存储器访问，所述控制逻辑电路将所述独立地址信息耦合到所述地址解码器中。

2.如权利要求1所述的存储器集成电路，其中

所述使能位是微瓦片使能位，以及

对所述存储器阵列的所述独立子通道存储器访问是微瓦片存储器访问。

3.如权利要求1所述的存储器集成电路，其中

由所述控制逻辑电路对所述一条或多条地址信号线的所述选择还响应于列地址加载信号。

4.如权利要求3所述的存储器集成电路，其中

由所述控制逻辑电路对所述一条或多条地址信号线的所述选择还响应于事务使能信号。

5.如权利要求1所述的存储器集成电路，其中

所述控制逻辑电路包括复用器，用于选择所述多条地址信号线中的一条，以在其上捕获独立地址信息。

6.如权利要求5所述的存储器集成电路，其中

对独立地址信息的所述捕获响应于列地址加载信号。

7.如权利要求5所述的存储器集成电路，其中

所述复用器还将所述独立地址信息从第一有效地址位搅和到第二有效地址位。

8.一种存储器集成电路，包括：

多个地址引脚，用于接收共享的行地址信号、共享的列地址信号、独立的列地址信号、或者其组合；

列地址加载选通引脚，用于接收列地址加载选通信号，以在所述多个地址引脚上选择性地接收所述独立的列地址信号中的一个或多个；

寄存器，用于存储微瓦片使能位和第一子通道选择位；

多个第一复用器，其中每个复用器具有耦合在一起的第一选择控制输入，并且所述第一选择控制输入耦合到所述第一子通道选择位，以选择多个复用器输入中的一个作为各自的复用器输出，所述多个复用器输入耦合到所述多个地址引脚的子集，以接收所述独立的列地址，所述多个第一复用器响应于所述第一子通道选择位，选择所述独立的列地址信号中的一个或多个作为将要在所述各自的复用器输出上提供的独立的子通道列地址信号；以及

列地址解码器，其耦合到所述多个第一复用器的所述各自输出，所述列地址解码器选择性地响应于所述共享的列地址信号访问存储器阵列内存储器单元的列和响应于所述微瓦片使能位访问所述独立的子通道列地址信号。

9.如权利要求8所述的存储器集成电路，其中

所述独立的子通道列地址信号与多个存储器子通道中预先确定的存储器子通道相关联。

10.如权利要求8所述的存储器集成电路，其中

所述多个第一复用器还响应于所述微瓦片使能位选择所述独立的列地址信号中的所述一个或多个作为独立的子通道列地址信号。

11.如权利要求10所述的存储器集成电路，其中

所述多个第一复用器还响应于所述列地址加载选通信号和事务使能信号选择所述独立的列地址信号中的所述一个或多个作为所述独立的子通道列地址信号。

12.如权利要求11所述的存储器集成电路，其中

所述寄存器还存储第二子通道选择位，以及

所述多个第一复用器还响应于所述第二子通道选择位选择所述独立的列地址信号中的所述一个或多个作为所述独立的子通道列地址信号。

13.如权利要求8所述的存储器集成电路，其中

所述多个第一复用器是三合一复用器，其中每个复用器具有耦合在一起的第二选择控制输入，并且所述第二选择控制输入耦合到微瓦片模式信号，所述多个第一复用器还响应于所述微瓦片模式信号选择所述独立的列地址信号中的所述一个或多个作为所述独立的子通道列地址信号。

14.如权利要求13所述的存储器集成电路，还包括

所述寄存器还存储第二子通道选择位，并且所述存储器集成电路还包括

搅和逻辑电路，其耦合在所述多个地址引脚中的一个或多个和所述多个第一复用器之间，所述搅和逻辑电路响应于所述第二子通道选择位，将耦合到所述多个第一复用器中的所述独立的列地址信号中的一个或多个选择性地进行反转。

15.如权利要求8所述的存储器集成电路，还包括

多个第二复用器，其耦合在所述多个第一复用器和所述列地址解码器之间，所述多个第二复用器中的每个复用器具有耦合在一起并且耦合到微瓦片模式信号的第二选择控制输入，所述多个第二复用器的多个复用器输入被选择作为各自的复用器输出，所述多个第二复用器的所述多个复用器输入的第一半分别耦合到所述多个第一复用器的所述复用器输出，所述多个第二复用器的所述多个复用器输入的第二半分别耦合到所述多个地址引脚，所述多个第二复用器响应于所述微瓦片模式信号是有效的而选择将在各自复用器输出上提供的所述多个第一复用器的所述复用器输出，并且响应于所述微瓦片模式信号是无效的而选择将在所述各自复用器输出上提供的所述共享的行地址信号和共享的列地址信号。

16.一种系统，包括

在至少一个存储器通道中耦合在一起的一个或多个存储器模块，将所述一个或多个存储器模块的每个划分到至少两个存储器子通道中，所述一个或多个存储器模块中的每个包括：

印刷电路板，其具有在边缘连接中的多个引脚；

耦合到所述印刷电路板的第一存储器集成电路，所述第一存储器集成电路被分配到第一存储器子通道；以及

耦合到所述印刷电路板的第二存储器集成电路，所述第二存储器集成电路被分配到第二存储器子通道。

17.如权利要求16所述的系统，其中

所述第一存储器集成电路和所述第二存储器集成电路中的一组可寻址存储器单元是可彼此独立地进行寻址的。

18.如权利要求17所述的系统，其中

所述一个或多个存储器模块中的每个还包括：

所述印刷电路板上的第一组独立地址线，其耦合在所述边缘连接和所述第一存储器集成电路之间；以及

所述印刷电路板上的第二组独立地址线，其耦合在所述边缘连接和所述第二存储器集成电路之间。

19.如权利要求16所述的系统，其中

所述一个或多个存储器模块中的每个还包括：

耦合到所述印刷电路板的第三存储器集成电路，所述第三存储器集成电路被分配到第三存储器子通道；以及

耦合到所述印刷电路板的第四存储器集成电路，所述第四存储器集成电路被分配到第四存储器子通道。

20.如权利要求19所述的系统，其中

所述第一存储器集成电路、所述第二存储器集成电路、所述第三存储器集成电路以及所述第四存储器集成电路中的一组可寻址存储器单元是可彼此独立地进行寻址的。

21.如权利要求20所述的系统，其中

所述一个或多个存储器模块中的每个还包括

所述印刷电路板上的第一组独立地址线，其耦合在所述边缘连接和所述第一存储器集成电路之间；

所述印刷电路板上的第二组独立地址线，其耦合在所述边缘连接和所述第二存储器集成电路之间；

所述印刷电路板上的第三组独立地址线，其耦合在所述边缘连接和所述第三存储器集成电路之间；以及

所述印刷电路板上的第四组独立地址线，其耦合在所述边缘连接和所述第四存储器集成电路之间。