TWI360751B - Micro-tile memory interfaces - Google Patents

Description

1360751 九、發明說明： 【發明所屬之技術領域3 發明領域 本發明之實施例主要係關於記憶體架構，尤其是在一 5 記憶體控制器與系統記憶體之間的記憶體通道。 t先前技術3 發明背景 以一致或聯合記憶體存取之一記憶體架構，有時稱作 一聯合記憶體架構(UMA)，一處理器與一圖型控制器共享 10 系統記憶體來降低成本。傳統上，一UMA記憶體架構可被 最佳化以處理從處理器到系統記憶體中之記憶體請求（讀 取/寫入存取）。典型UMA記憶體架構包含圖型控制器所進 行之記憶體請求。今日，圖型效能對於支援三維（3D)及更 高解析度變得更重要。 15 典型UMA記憶體架構中，快取記憶體使用一固定的64 個（64)位元組快取線來支援處理器之記憶體請求和圖型控 制器之記憶體請求。一UMA記憶體架構之一典型記憶體控 制器具有1個或2個記憶體通道。各記憶體通道與各記憶體 模組共用一位址匯流排中之所有位址線以進行讀取或寫入 20 存取。典型記憶體通道中之資料匯流排傳統上係64個（64) 位元寬，使得一給定位址之8個（8)位元組之連續資料同時從 一記憶體被存取。資料匯流排位元可視所用的記憶體類型 及記憶體尺寸以不同方式路由到記憶體模組。 儘管一處理器傳統上使用自記憶體存取之連續資料之 5 1360751 王。P64位兀，_圖型控制器傳統上則可 制哭治> 1 隹—圖型控 制:進仃-UMA記憶體架構之—記憶體請求時大部份之連 續資料可被捨棄。因*，典卿隐記憶㈣構巾記憶體 ^之帶寬可能被圖型控制^發佈之記憶體請求無效率地 C考^明内】 發明概要 + ..，，補地提出—敎憶體紳 10 電路，其包括：用以選擇性存取-記憶體陣財:記憶體 胞讀一位址解碼器；包括用以儲存—致能位 二 個次通道藝㈣德讀存電_ Ζ少― 15 耦接至多個位址信號線、該位址解碼器、、Χ二益，以及 之控制邏輯組件，該控制邏輯組件塑應於=&式暫存器 至少-個次通道選擇位元，用來選擇與該 號線來捕捉獨立位址資訊，以支援對該記=位址信 次通道記憶體存取，該控制邏輯組件用簡^之^ 訊耦接入該位址解碼器。 ^立位址貧 圖式簡單說明 2〇 瞭： 本發明實施例之特徵將由下列詳細敛述而為人所明 第1Α圖繪示利用本發明實施例之_ 方塊圖。 典型電腦系統 之一 客戶端伺服器系 第1B圖繪示可利用本發明實施例之 統之一方塊圖。 1360751 第2A圖繪示可利用本發明實施例之一第一處理單元之 一方塊圖。 第2B圖繪示可利用本發明實施例之一第二處理單元之 一方塊圖。 5 第3A圖繪示耦接至各包括4個記憶體次通道之一對記 憶體通道之一記憶體控制區塊的一高階方塊圖。 第3B圖繪示耦接至快取記憶體與包括多個S個次通道 之一對記憶體通道的一記憶體控制區塊中之一記憶體控制 器之詳細方塊圖。 10 第4A圖係繪示在一視訊顯示器上不經由次通道而係利 用一線性記憶體存取之一記憶體通道的記憶體存取之像素 對映的一圖面。 第4 B圖係繪示在一視訊顯示器上經由具有2個支援微 鋪碑記憶體存取之次通道的一記憶體通道的記憶體存取之 15 像素對映的一圖面。 第4C圖係繪示在一視訊顯示器上經由具有4個支援微 鋪磚記憶體存取之次通道的一記憶體通道的記憶體存取之 像素對映的一圖面。 第5A圖係繪示一64位元寬記憶體通道上之一線性64位 20 元組記憶體存取之圖。 第5B圖係繪示一對32位元寬記憶體次通道上一對32位 元組記憶體存取之獨立次通道記憶體存取之圖。 第5C圖係繪示4個16位元寬記憶體次通道上4個16位元 組記憶體存取之獨立次通道記憶體存取的一圖面。 7 1360751 第6圖繪示針對一記憶體通道之一位址信號線位元對 映。 第7A圖繪示用來耦接至裝在一主機印刷電路板上之一 連接器的一多晶片記憶體模組的一方塊圖。 5 第7B圖繪示嵌於一主機印刷電路板上之多個記憶體晶 片與記憶體控制器的方塊圖。 第8圖繪示用以支援記憶體次通道上微鋪磚記憶體存 取之一記憶體積體電路之一方塊圖。 第9A圖繪示耦接至模式暫存器供用於一 16位元寬記憶 10 體次通道與一 16位元組寬記憶體存取之位址超載邏輯的一 概略圖。 第9B圖繪示耦接至模式暫存器供用於一32位元寬記憶 體次通道與一 32位元組寬記憶體存取之位址超載邏輯電路 的一概略圖。 15 第9C圖繪示一拌和邏輯電路之概略圖，其係用於一 32 位元寬記憶體次通道及一 32位元組記憶體存取。 第9D圖繪示組合第9B圖之位址超載邏輯電路與第9C 圖用於一32位元寬記憶體次通道及一32位元組記憶體存取 之拌和邏輯電路的一簡化邏輯電路之概略圖。 20 第10圖繪示用於一記憶體積體電路以提供微鋪磚記憶 體存取之方法流程圖。 相同的元件編號與標示在圖式中係指提供相同功能之 相同元件。 I：實施方式3 8 較佳實施例之詳細說明

下列本發明實施例之詳細兮脱A ’5兒明中，說明諸多特定細節 以提供本發明之一整體瞭解。妙二 ^ 然而，熟於此技藝者清楚瞭 解本發明實個之實現可Μ這些特定㈣。其他習知方 法、程序、構件、和魏切細輯明以避衫必要地模 糊本發明實施例之焦點。 -積體圖型電腦糸統之記憶體效能傳統上受限於一快 取線之大小。大^時候，針㈣型之理想記憶體存取大小 為4個16位元組之資料，因為_處理器—次操作一個或更 少的像素(―)或紋理影像元素(texei)。然而，魏記憶體 架構針1T卜64位元組快取線被最佳化，以使得處理器記憶 體效能最佳化。藉由-64位元組快取線，―圖型控制器之 記憶體請求，在平均值上，造成大量資料自記憶體提取且 從未被圖型控㈣所制。未被使㈣資料可稱作過度提 取。 藉由微鋪磚技術，記憶體請求從一圖型控制器之過度 提取可被減少，同時保持具—積體圖型控㈣之— uma記 憶體架構中之快取«求。通常，微鋪磚使用-新記憶體 架構及-新記《控制器架構1 了支援—微鋪碑記憶體 架構’新記憶體子系統提供—記憶體通道中之獨立次通道 §己憶體存取。存取到—⑽體的這_立次通道記憶體可 稱作微鋪磚或微鋪碑§£(憶體存取，而通常稱作微鋪碑技術。 下列本發明實施例詳細說明中，說明許多特定細節之 用意係為了提供讀者對本發明全盤瞭解。然而，很顯然地 熟於此技藝者可不需這些特定細節即瞭解如何實施本發明 之實施例。不詳細說明其他範例習知方法、程序、構件、 與電路以免模糊本發明實施例之發明層面。 一積體圖型電腦系統之記憶體效能傳統上受限於—快 取線之大小。由於圖型處理器一次操作一或少許個像素或 紋理影像元素，很多時候圖型理想記憶體存取尺寸係4到16 位元組之資料。然而，UMA記憶體架構最佳為一64位元組 快取線，以使處理器記憶體效能最佳化。利用一64位元組 快取線，一圖型控制器之記憶體請求平均造成大量的資料 自s己憶體提取而從未使用到圖型控制器。未使用之資料可 稱為過度提取。 本發明之實施例包括微鋪碑減少對一圖型控制器之記 憶體请求之過度提取，同時利用一積體圖型控制器保留針 對一UMA記憶體架構之一處理器的快取線請求。通常，微 鋪磚包括一新的記憶體架構與一新的記憶體控制器架構。 儘管以新的記憶體控制器架構說明，本發明之焦點在於支 援微鋪磚能力之新記憶體架構。為支援—微鋪磚記憶體架 構，新的記憶體子系統提供一記憶體通道中内獨立次通道 -己憶體存取。這些存取-記憶體之獨立次通道記憶體可被 稱為微鋪磚或微鋪磚記憶體存取，—般稱為微鋪磚。 簡吕之，微鋪磚令-記憶體請求針對記憶體之不連續 節段或塊讀小請求組成。關碑記_㈣允許讀取和 寫入記憶體提取根據請求方之需求而在大小與結構上變 化。為使較小塊被正確地識別，額外&址資訊藉微鋪磚記 1360751 憶體控制器被供至系統記憶體。舉例來說，在本發明之_ . f施例中’―64位元寬記憶體通道(實體位it寬)可分成4個 16位兀寬次通道。在此實務中…64位元組記,It體存取(-; 記憶體通道之邏輯位元組寬)係由4個不連續16位元組塊(假 • 5設—記憶體異㈣8個卿之一叢發)所組成。各次通道使 用一些獨特位址資訊。第3A圖係4個16個位元次通道之一範 例實務’各具有-些獨特位址資訊。一微舖碍記憶體架構 φ <其他實務會改變各次通道之大小和供人各次通道之獨立 位址線數量。 • 1〇 #許多種方法可絲對記憶體陣列之各次通道支援額 , 外獨立位址資訊，包括藉由將新專用線從記憶體控制器路 • 由到記憶體積體裝置、或將一記憶體模組中路由之未被使 • 用錯誤校正碼(E c C)信號線之目的重新設定為額外位址線 來支援額外位址線。獨立額外位址資訊亦可被支援，萨由 15在典型非使用週期間超載先前存在的位址信號線，例2在 ^ 行位址被寫入到5己憶體積體電路之一記憶體週期期間。在 此情況下，微鋪磚技術之支援可實行於記憶體模組中，且 仍對先前存在的記憶體模組實務提供退化的相容性。這此 方法可分開來使用，或可組合地使用於本發明之實施例， 20以提供超過理想數目之位址線之額外位址資訊，包括任 額外位址線。 在本發明之一實施例中，額外的位址信號線在—主機 板上路由到記憶體積體電路供支援微鋪碑能力與微舖磚記 憶體存取。新的位址信號線係在主機板上從記憶體控制器 11 1360751 路由到記憶體積體電路裝置之專用位址線。本發明之另一 實施例中’額外的位址信號線在主機板上被路由到新的連 接器’而具有新腳位指派(接腳）的新記憶體模組則被齣入新 的連接器。 5 本發明之另一實施例中，超載之位址信號可用來轉移 額外的位址以支援微鋪磚能力。傳統動態隨機存取記憶體 (DRAM)積體電路在列位址選通(ras#)控制信號被宣告為 低態時透過位址信號線接收列位址。行位址在行位址選通 (CAS#)控制信號被宣告為低態時被DRAM積體電路透過少 10量的位址信號線接收。儘管列位址係在所有既有之位址信 號線上傳送，可注意到大多時候較少數的行位址在相同位 址信號線上傳送。亦即，少數既有之位址信號線被用來轉 移行位址信號。因此，額外的位址信號在CAS#控制信號被 宣告為低態時，可透過未使用的位址信號線被轉移到 15 DRAM積體電路。以此方式’沒有、或僅少數額外的位址 信號線需被路由來支援針對微舖磚之額外定址能力。 本發明之另一實施例中，未使用的錯誤校正編碼或同 位信號線可用來轉移額外的位址以支援微鋪磚。某接記憶 體模組中藉由具有-ECC積體電路來監視資料位元與—額 2〇外的記憶體來儲存ECC資料而可支援錯誤校正編碼 (ECC)。然而，具備ECC之記憶體模組因為比較貴傳統上 僅用在較尚階之系統，例如伺服器。在桌上型電腦或客製 電腦之大多數電腦中，傳統上不支援ECC，因為其係—種 額外的開銷。在這些例子中，一記憶體模組用於ECC或同 12 1360751 位之一些腳位通常未被使用。在不具有ECC之記憶體模組 中’未使用的ECC或同位腳位可用來轉移額外的位址以支 援微舖磚。一記憶體模組之其他未使用的不連接(NC)腳位 亦可用來提供額外的獨立位址信號線以支援微鋪磚。 5 本發明之另一實施例中可具備額外的獨立位址發訊， 藉由組合由未使用的腳位提供之額外位址信號線與在行位 址轉移期間超載之位址信號。 在一標準記憶體通道中，例如基於雙重資料率（DDR) DRAM技術之一記憶體通道，記憶體通道之邏輯寬度可視 10為M位元組寬。一位元組的資料有有8個位元。記憶體通道 之邏輯寬度稱微與一記憶體模組上轉移之資料叢發長度相 關聯。也就是’ Μ位元組的資料可連續地被形成一叢發之 -貝料轉移所存取’藉用從一基本位址累加之連貫位址。傳 絲 L 、 15 ’被存取（讀取或寫入）的區塊的位元組之基本位址係通 道邏輯寬度之一整數倍。記憶體通道之實質寬度係記憶體 制器與§己憶體模組間之資料匯流排之位元寬。典型最小 發長度可為具有一起始位元組順序的8個記憶體週期，其 可由位址線之最無效位元設定。以64位元之一典型實質寬 2〇 & 8個冗憶體週期存取一記憶體通道令64位元組的資料。 ®而記憶體通道之典型邏輯寬度係64位驗的資料。 如月’』所述’記憶體通道之邏輯寬度係位元組之數量， 二、可連續地以—基本位址轉移，而記顏通道之實質寬度 =己隐體控制器和記憶體模組間之資料匯流排（「WDB」） 立兀寬。—微舖磚記憶體系統將記憶體通道之邏輯寬度 13 1360751 和實質寬度均分成具較小邏輯位元組寬度與較小實體位元 寬度之次通道。 S己憶體之微舖磚能力將記憶體通道(WDB位元）之實質 寬度與記憶體通道(M位元組)之邏輯寬度打散成S個次通道 5 (WSC)。各次通道具有一實質寬度：WSOWDB/S位元，以 及一邏輯寬度：N=M/S位元組。因而，N位元組的資料可針 對貝料轉移之各叢發在各次通道中之資料線的WSC位元上， 被轉移。一記憶體通道可具有存取到記憶體之一記憶體位 置總數TML。各次通道存取一記憶體通道之記憶體位置總 10 數的一子集(TSML)，其中 TSML=TML/S。 微鋪磚記憶體中，各次通道可彼此獨立地存取記憶體 通道少一較小粒之資料。為使它們完全獨立，個別位址信 號線可從記憶體控制器路由到各次通道。為避免路由過多 的個別位址信號線，有些位址信號線可被許多次通道共 15 享，使得記憶體位置可獨立地從一組共用位址中選出。因 而，呈現給各次通道之位址具有一些獨立位址位元（「n 其值可與呈現給其他次通道之位址之對應位元不同。因 而，儘管各次通道上轉移之資料表現一連續資料區塊，各 次通道上之資料區塊不一定由一連續位址範圍所構成。 20 本發明之實施例可用於不同系統例，如第1A-1B圖所矣會

示。現在參考第1A圖’其中繪示可運用本發明實施例之一 典型電腦系統100之一方塊圖。電腦系統100A包括一第一處 理單元101 ;輸入/輸出裝置(1/0)102例如鍵盤，數據機，印 表機，外部儲存裝置等；以及監視裝置(M)l〇3,例如—cRT 14 1360751 或圖型顯示器。監視裝置(M)103可提供一人類智慧型格式 之電腦資訊，例如視訊或音訊格式。系統100可為除了一電 腦系統以外的許多不同電子系統。 現在參考第1B圖，其中繪示可利用本發明實施例之一 5客戶端伺服器系統10〇B。客戶端伺服器系統100B包括耦接 至一網路112之一或更多客戶端110A_110M及耦接至網路 112之一伺服器114。客戶端noA-iiOM透過網路112與伺服 器114通訊，以發射或接收資訊及獲得存取到伺服器上可能 需要的任一資料庫及/或應用程式軟體。客戶端11〇A_u〇M 10和伺服器114可為典型電腦系統100A之例子。伺服器114具 有含有記憶體之一處理單元，且更可包括一或更多碟片機 儲存裝置。伺服器114可用於一儲存區域網路(SAN)中作為 一網路附接儲存(NAS)裝置，且具有一碟陣列。存取伺服器 114之資料可在網路112上供多重客戶端ii〇A_i1〇c共享。 15 現在參考第2 A圖，其繪示可運用本發明之實施例的一 第一處理單元101A之一方塊圖。處理單元1〇1 A可包括一處 理器電路201、一記憶體控制區塊202、外部快取記憶體 203E、一或更多記憶體通道2(MA-204N、一圖型控制器 206、以及如所示地耦接在一起的一輸入/輸出控制器207。 20 兩個以上的處理器電路201元件之組合、記憶體控制區塊 202、快取記憶體203E、圖型控制器206、以及處理單元101A 之輸入/輸出控制器207可一起積設成一單一積體電路。舉 例來說，記憶體控制區塊202、圖型控制器206、及輸入/輸 出控制器207可被整合在一起作為一積體電路210。又另一 15 範例，處理器電路201、記憶體控制區塊202、快取記憶體 203E、圖型控制器206、及輸入/輸出控制器207可被整合在 —起作為一積體電路210’。又另一範例，記憶體控制區塊 2〇2與其記憶體控制器可被積設於處理器電路201。同時耦 5 接於處理器電路201與記憶體控制區塊202間之外部快取記 憶體203E繪示為積體電路210,之一部份，其可為一分離的 電路。由於分開製造大型記憶體容量較有效率，大多時候 快取記憶體203E保持在積體電路210’之外部。 處理器電路201可包括一或更多執行單元或一個以上 10 的處理器（亦稱作核心處理器），例如處理器A-N 201A-201N，作為一多處理器積體電路。處理器電路201之 各處理器可具有一或更多層的經晶片上或内部快取記憶體 2031或共享同一内部快取記憶體。其他層的快取記憶體可 在處理器201之外部並介接記憶體控制器，例如外部快取記 15 憶體203E。處理器電路201亦可如一微電腦可具有一晶片上 或内部隨機存取記憶體(RAM)以及一晶片上或内部唯讀記 憶體(ROM)。處理器201、其一或更多執行單元、以及一或 更多層的快取記憶體可透過具有一或更多記憶體通道 204A-204N之記憶體控制區塊202讀取或寫入資料（包括指 20 令）。 耦接於一或更多記憶體通道204A-204N與處理器201 以及圖型控制器206之間的記憶體控制區塊2〇2可選擇性地 具有其自身的内部快取記憶體203M、或其可在外部作為另 一層的快取記憶體。記憶體控制區塊202包括用於每一個別 16 一或更多記憶體通道204A-204N之一或更多微鋪磚記憶體 控制器MCA-MCN 208A-208N。 一或更多記憶體通道204A-204N每一者各包括一或更 多記憶體模組MMl-MMn。各記憶體模組包括一或更多記憶 5 體積體電路或裝置。一或更多記憶體積體電路或裝置可為 各種類型的記憶體積體電路’包括動態隨機存取存取記憶 體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、或非 依電性隨機存取記憶體(NVRAM)電路。然而，在本發明較 佳實施例中，一或更多記憶體積體電路係為動態隨機存取 10 存取記憶體(DRAM)電路。 一或更多記憶體通道204A-204N各包括兩個以上的記 憶體次通道ό第2A圖中，4個記憶體次通道2〇5A-205D被包 括於每一記憶體通道204A-204N中。現在參考第2B圖，兩 個記憶體次通道205A’-205B’被包括在每一記憶體通道 15 204A-204N中。雖然繪成各記憶體通道有2個和4個記憶體次 通道，理應理解一記憶體通道亦可具有其他數量的分道， 可包括奇數或偶數個次通道。特別是在一記憶體通道之邏 輯寬度或叢發長度增加的情況中。 各記憶體通道204A-204N中之一或更多記憶體模組 20 ΜΜ1·ΜΜΝ可被組配來支援微鋪磚。記憶體控制區塊可使 用一演算法來判定一或更多記憶體模組是否支援微鋪磚。 一或更多s己憶體模組上包括的一或更多記憶體電路或裝置 可被組配來支援微鋪磚。一或更多記憶體電路可為具微鋪 磚能力的(ΜΤΕ)而被指派來支援一特定記憶體次通道。一或 17 1360751 更多記憶體電路可包括額外腳位或在將被致能微鋪碑之一 模式暫存器中具有額外位元以指派給一特定記憶體次通 道。在記憶體電路提供額外腳位之情形中，外部跳針腳位、 跳線、或微開關（舉例來說，DIP開關）可用來組配微鋪磚支 5援。在記憶體電路中提供模式暫存器之情況中，進入各次 通道之資料匯流排之獨立部段可用來載入具有一適當載入 探測之模式暫存器。 I/O控制器207可被耦接至記憶體控制區塊202以將資 料寫入一或更多記憶體通道204A-204N，故其可被處理器 10 201存取。處理單元1〇1可更包括一無線網路介面電路 (WNIC) 213、一有線網路介面電路或卡(NIC) 214、一通用 序列匯流排(USB)及/或火線(FW)争列介面215、及/或耦接 至I/O控制器207之一碟片機216。無線網路介面電路(WNIC) 213提供一無線電連接至一基本無線電單元，例如透過一無 15 線區域網路、WIFI (IEEE802.il)、藍芽、或其他無線電連 接。無線網路互連(WNIC) 213包括一天線來被無線電波耦 接至一基本無線電單元或其他行動無線電單元。NIC 214提 供一乙太網路有線區域網路連接。USB/FW串列介面215允 許系統擴充，包括其他I/O周邊裝置。碟片機216係為習知 20 且提供可再寫儲存能力給處理器201。碟片儲存裝置216可 為一或更多一軟碟片、壓縮碟片、DVD碟片、硬碟、可再 寫光碟、快閃記憶體、或其他非依電性儲存裝置。 圖型控制器206可被耦接到記憶體控制區塊202以讀取 及寫入資料到一或更多記憶體通道204A-204N。處理器201 18 可寫入資料到一或更多記憶體通道204A-204N，使其可被圖 型控制器206存取並可顯示於一圖型顯示器或視訊裝置 上。一圖型顯示器217可被耦接至圖型控制器206。一視訊 介面218可耦接至圖型控制器206。視訊介面218可為一類比 5 及/或數位視訊介面。 在處理單元101A中’處理器201、I/O控制器207 '及圖 型控制器206可透過記憶體控制區塊202中之記憶體控制器 存取一或更多記憶體通道204A-204N中之資料。記憶體控制 區塊中之記憶體控制器介接一個別記憶體通道204A-240N 1〇 來讀取及寫入介於系統記憶體和處理器201、I/O控制器 207、及圖型控制器206間之資料。在分別介接微鋪磚記憶 體控制器208A-2O8N至記憶體通道204A-204N時，可具有一 位址匯流排之位址信號線220、一資料匯流排之資料信號線 222、以及控制和計時信號線224作為部份的記憶體介面。 15 耦接至I/O控制器207之輸入裝置，例如碟片儲存裝置216， 亦可讀取和寫入資訊到系統記憶體。 通常，資料匯流排之資料信號線222被分出S個次通 道。第2B圖中，其中S為4，資料匯流排之資料信號線222 被分出4個次通道，如所繪之次通道資料線222A、222B、 20 222C、及222D，並被耦接到個別次通道205A、205B、205C、 和205D。舉例來說，一 64位元匯流排被分成4組16個位元資 料線。在本發明之一實施例中，有些位址信號線220可被次 通道共享，而其他位址信號線則各自獨立。本發明之另一 實施例，位址信號線220可完全獨立於各次通道。位址信號 19 線將於下面更詳細地說明。 現在參考第2B圖，其係可例用本發明實施例之一第二 處理單元101B之一方塊圖。第二處理單元1018類似第一處 理單元101A，其可包括耦接如圖式之一處理器電路2〇1、一 5 記憶體控制區塊202、外部快取記憶體203E、一或更多記憶 體通道204A-204N、一圖型控制器206、及一輸入/輸出控制 器207。為簡要說明’類似元件標號之說明謹參考第2A圖而 在此處不重覆說明。然而，在第二處理單元1〇化中，每一 或更多記憶體通道204A-204N被分成兩個次通道205A，和 10 205B’。亦即次通道的數量S是為2。資料匯流排之資料信號 線222被分成兩個以次通道資料線222A和222B繪示之次通 道，並被耦接至個別次通道205A，和205B，。譬如，一64位 元之匯流排可分成兩組32位元資料線。在本發明之一實施 例中’有些位址信號線220可為各次通道所共享，然而其他 15 位址信號線對次通道係相互獨立的。本發明之另一實施例 中’位址信號線220在各次通道中可完全獨立。 現在參考第3A圖，其繪示一 2個記憶體通道之一方塊 圖。第3A圖繪示一組合圖型與記憶體控制器3〇〇,亦稱作一 多機300，其耦接至—記憶體通道〇_3〇4A與一記憶體通道 2〇 l304B。記憶體通道〇_304A和記憶體通道1_304B各被分成 4個次通道305A、305B、305C、及305D。各記憶體通道具 有一獨立微鋪磚記憶體控制器來支援記憶體通道之次通 道。各記憶體通道具有一獨立資料匯流排。舉例來說，設 售已憶體通道之各資料匯流排之總資料位元寬為64位元，各 20 1360751 次通道被耦接到一組獨立的16位元資料匯流排。次通道 305Α被耦接到資料位元D15-D0 ’次通道305Β被耦接到資料 位元D31-D16 ’次通道305C被耦接到D47-D32，而次通道 305D被耗接到資料位元D63-D48，如第3Α圖所繪。 5 如前所述’有些位址信號線可為每一次通道所共享， 同時其他位址信號線則獨立於各次通道，在本發明之一實 施例中。舉例來說’位址信號線310(標為Axx-A10，ΒΑ2-ΒΑ0) 被所有次通道305A-305D所共享。也就是說，每一位址信號 線310可分散輕接各次通道。相對的，位址信號線μια(標 10 為A9-A6之第一組)被獨特地耦接到次通道3〇5A。位址信號 線311B(標為A9-A6之第二組）被獨立地輛接到次通道 305B。位址信號線311C(標為A9-A6之第三組)獨立地耦接到 次通道305C。位址信號線311D(標為A9-A6之第四組）獨立 地耦接到次通道305D。 15 理想地，提供充分的獨立位址線以在所配置之記憶體 分頁大小顆粒中允許完全可定址性。分頁大小傳統上由管 理圖型記憶體空間之軟體設定。舉例來說，考慮在插敘一 雙重通道快取線之記憶體子系統中一4〇〇〇位元組(KB)分頁 大小的位置的情況。2KB的分頁被對映到各記憶體通道。 20這樣的情況中’ 5條位址線可用來定址記憶體各實體分頁中 之3264B快取線。因而，15個額外獨立位址線會理想地用於 一4個16位元次通道實務。所示的這些位址信號線3UB_D 为別相對於一開始標為位址線Α1〇·Α6的第一組位址信號線 311Α而標為位址線Α10-Α6之第二、第三、及第四組位址信 21 1360751 號線。若可用的額外獨立位址線較少，各次通道可定址的 獨立位址空間減少。若可用於各次通道之獨立位址線較 多，各次通道可定址的獨立位址空間增加。為了實施2個32 位元次通道’具有5條額外獨立位址線是較理想的。 5 本發明之一實施例中，額外位址信號線可路由在記憶 體控制器和次通道之間，以提供如第3A圖所繪示之獨立位 址信號線。本發明之另一實施例中，位址信號在先前存在 的位址線上可能超載。本發明之又另一實施例中，組合路 由額外位址信號線和超載位址信號可用來支援微舖磚。本 10發明之又另一實施例中，各次通道可備具第3A圖中所繪之 沒有共享位址線310的一組完整獨立位址線。然而，使用共 享位址信號線310保護印刷電路板區域避免被獨立位址信 號線路由。 現在參考第6圖，繪示用於一記憶體通道之一位址信號 15線位元對映，其中使用共享及獨立位址位元。亦即，第6圖 係一位址位元對映，其繪示位址位元之一實體位址解譯。 一組I個獨立位址位元（IAB)被供至各次通道以支援微鋪 磚。一組0或更多SA共享位址位元(SAB)可被供至所有次通 道。一組Q個次通道選擇位元(SSB)被用在指派一記憶體請 20求至一次通道。一組P個次通道資料位址位元（SDAB)係用 於一DRAM記憶體中各快取線中之位址位元組。該組p個 SDAB位元傳統上係位址信號線對映之最無效位元。該組Q 個SSB位元與P個SDAB位元不必然路由於記憶體控制器和 次通道記憶體之間，理應瞭解，所存取之基本位址之方塊 22 1360751 資料係叢發尺寸之紐倍^就是，h@SDABm可由一 5己憶體積體電路内部地產生，例如藉由—dram裝置依據 雙重資料率(DDR)記憶體規格。儘管第6圖繪示被選來共享 之特定一些位址位元及獨立位址位元，其他位址位元也可 5被扎派。亦即，P個次通道資料位址(SDAB)位元分成SA共 享位址（SAB)位元與I個獨立位址（IAB)位元之位址位元分 配一般是任意的。 現在參考第4A-4C圖，其中繪示使用一舖磚式位址空間 之一個二角形之理想化像素對映呈現◊第4A圖繪示使用一 10非微鋪碑記憶體系統之一鋪磚式位址空間中的三角形4〇1 之描畫，其中邏輯通道寬為64位元組。第4B-4C圖繪示使用 一微鋪磚記憶體系統之一鋪磚式位址空間中的三角形4〇1 之描畫。三角形401之描畫單位係一斷片4〇2。一斷片4〇2可 表示一像素或一紋理影像元素。一鋪磚式位址空間中一邏 15 輯二維陣列之資料被組織成一組次陣列，使得子陣列中之 資料儲存在位址空間之一連續範圍中，並因而在記憶體中 咼度局部化。線性定址之一邏輯二維陣列之資料沒有這樣 的次陣列；反之，資料例如斷片402被從左到右的線性定址 於一列，然後從頂到底的線性定址到下一列。因而，垂直 20 相鄰的斷片402在記憶體中遠遠相隔。 相較於第4A圖，第4B-4C圖顯示微鋪磚記憶體存取如 何提供較小記憶體請求之優勢。每一第4A-4C圖顯示針對不 同記憶體請求大小之一個三角形401之描晝。 第4A圖中，一單一記憶體請求包圍資料呈現16斷片。 23 1360751 每一個別方形402表示一斷片，傳統上’每一斷片有32位元 或4個位元組之資料。第4A-4C圖繪示一 20x20陣列之斷 片。一4x4陣列之斷片，如第4A圖所示，係一跨距404，並 表示一 64位元組記憶體請求。一跨距424在第4C圖中繪示成 5 一2x2陣列之斷片或一 16位元組記憶體請求。一雙重跨距 414繪於第4Β圖中，且為定為一2x4陣列之斷片的一32位元 組記憶體請求。 第4A-4C圖間之差異繪示理論上的過度提取隨記憶體 請求大小縮減而降低。在第4A-4C圖各圖中，三角形4〇1請 10 求存取相同數量的斷片。然而一記憶體存取傳統上轉移一 個以上的斷片之資料，使其可包括在三角形401内之資料呈 現斷片408以及在三角形401外之斷片406。三角形401外之 資料呈現斷片406被過度提取，造成記憶體帶寬無效率的使 用。 15 在第4Α圖中，一64位元組記憶體存取轉移一跨距4〇4 之資料，即一4χ4方塊的斷片之資料。舉例來說，跨距4〇4八 係一第一64位元組記憶體存取。跨距404Β為一第二64位元 組記憶體存取。舉例來說視為三角形401包圍將近57個像素 來呈現。在64位元組記憶體存取之例子中，需要1〇個記憶 20體存取來存取三角形中之65個斷片。額外的95個斷片之資 料被存取，但可能不被使用。 第4Β圖中，一32位元組記憶體存取轉移—個雙重次跨 距之資料，即一2X4方塊的斷片或1/2個64位元組記憶體存 取。舉例來說，雙重跨距414Α係-第-32位元組記憶體存 24 取。雙重跨距414B為一第二32位元組記憶體存取。就32位 元組記憶體存取之情況’存取三角形中之65個斷片需π個 記憶體存取。一額外的47個斷片資料之被存取但可能不被 使用。 第4C圖中，一16位元組記憶體存取轉移一次跨距之資 料’即一2x2方塊的斷片或1/4個64位元組記憶體存取。一 跨距424A為一第一 16位元組記憶體存取。一跨距424B為一 第二16位元組記憶體存取。一跨距424C為一第三16位元組 s己憶體存取。一跨距424D為一第四16位元組記憶體存取。 針對16位元組記憶體存取之情況中，存取三角形中之65個 斷片需要22個記憶體存取。一額外的13個斷片之資料被存 取但可能不被使用。 又考慮另一範例，其中三角形401需求65個像素或斷片 (260位元組）來顯示第4A、4B、及4C圖各圖。第4A圖中， 將近ίο個跨距的記憶體被存取，包括160個像素或64〇位元 組之資料，以呈現三角形4(Π。第4B圖中，將近13個雙重子 跨距之資料被存取，包括112個像素或448個位元組之資 料’來呈現三角形401。第4C圖中，將近22個子跨距之資料 被存取’包括88個斷片或352個位元組之資料，來呈現=角 形401。因而相較於第4Α圖，過度提取的像素或斷片在 第4B、4C圖中藉由實施各記憶體通道中具有次通道之微鋪 磚定址而減少。 如刖所述，第4B-4C圖繪示一鋪磚式位址空間中利用具 有記憶體次通道之一微鋪磚記憶體系統的三角形4〇1描 畫。第4B圖中，一64位元組寬記憶體通道可由2個32位元組 寬記憶體次通道形成。在此情況下，一微舖磚記憶體存取 將2個不連續32位元組存取組合成一單_64位元組存取，2 個-人通道共為64位元組之一總大小。三角形描畫早成請求 5存取雙重子跨距414。舉例來說，微舖磚記憶體控制器可將 對存取雙重子跨距414C和414D之請求組合成一單一微舖 磚s己憶體存取。又另一範例，記憶體控制器可將對存取雙 重子跨距414E和414F之請求組合成一單一微鋪磚記憶體請 求。其他對存取雙重子跨距之請求的組合可形成為一單一 1〇微鋪磚記憶體請求或存取。一或更多本發明實施例中，組 合的次通道存取具有SA共享位址位元形式之一共享位址位 元圖樣。 第4C圖中，一64位元組寬記憶體通道可由4個16位元組 寬記憶體次通道形成。在此情況下，一微鋪磚記憶體存取 15將4個不連續16位元組存取組合成一單一64位元組存取，每 4個次通道具有64位元組之一總大小。三角形描畫造成對存 取子跨距424之請求。舉例來說，微鋪磚記憶體控制器可將 對存取子跨距424E、424F、424G、及424H之請求組合成一 單一微鋪磚記憶體存取。其他對存取子跨距請求之組合可 20形成為一單一微鋪磚記憶體請求或存取。一或更多本發明 貫^&例中，組合的次通道g己憶體存取具有針對4個記憶體次 通道之SA共享位址位元形式的一共享位址位元圖樣。 理想情形中’假定所有的微鋪磚記憶體請求可被微鋪 磚異動組合器利用來建立沒有未被使用次通道之64B記憶 26 1360751 體異動。亦即，微鋪磚之有效性依據異動組合器326A、326B 之能力來建構完全移植之記憶體異動。 現在參考第3B圖，其中繪示之一多通道記憶體子系統 包括耦接至系統記憶體通道和一或更多快取記憶體203之 5 一微鋪磚記憶體控制區塊300 °記憶體控制區塊300中，多 通道記憶體子系統包括用於進入到系統記憶體之各記憶體 通道之一微舖磚記憶體控制器。

第3B圖中，備具有2個記憶體通道304A和304B。因而， 2個微鋪磚記憶體控制器321A和321B備具有個別記憶體通 10 道304A和304B。各記憶體通道304A、304B可由S個次通道 305A-305S所組成。各次通道3〇5係邏輯上為N位元組寬與B 位元寬。各記憶體通道304邏輯上為M=N*S位元組寬。 記憶體控制區塊300和快取記憶體203之間係可能包括 命令路徑或位址路徑之一寫入資料路徑301和一讀取資料 15路徑302，其上可進行讀取和寫入請求。在一讀取異動情形 中，N個位元組透過讀取資料路徑3〇2從記憶體控制區塊3〇〇 被傳回快取記憶體2〇3。在一寫入異動情形中，_元組寫 入請求透過寫入資料路徑301從快取記憶體2〇3供至記憶體 控制區塊·。儘管陳元組讀取或寫人請求在快取記憶體 2〇3和記憶體控制區塊3〇〇之間進行，請求被畫成％鋪碑陣 列來表現-2切車列之像素或紋理影像元素，例如可被用以 4個次通道。 記憶體控制區塊300包括—通道指派器32〇、一第一記 憶體控制器32IA、及-第二記憶體控制以加。記憶體控 27 1360751 制區塊300亦被耦接到記憶體通道0_304A和記憶體通道 1_304B。記憶體通道0_304A包括「S」個次通道305A-305S。 同樣地，記憶體通道1_3〇4Β包括「S」個次通道305A-305S。 共享位址線310從各記憶體控制器322耦接進入各次通道 5 305A-305S。獨立位址線311A-311S耦接進入個別次通道 305A-305S。每一資料匯流排次通道部段312A-312S被耦接 進入個別記憶體次通道305A-305S。 每一記憶體控制器321Α和321Β分別包括一次通道指 派器322Α-322Β、一重新排序緩衝器324Α-324Β、及一異動 10 組合器 326Α-326Β。 針對Ν位元組資料之記憶體請求，一通道之邏輯寬度， 被耦接到通道指派器320。通道指派器視情況（包括記憶體 通道之變化性）來指派記憶體請求到記憶體通道〇_3〇4Α或 記憶體通道1_3〇4Β。在被通道指派器指派到一記憶體通道 15 後，Ν位元組請求被耦接進入個別記憶體控制器321Α或 321Β及進入次通道指派器322Α或322Β。 次通道指派器322Α和322Β指派Ν位元組請求到其中一 個次通道305A-305S。現參考第6圖，本體次通道指派’ s， 可由下列步驟定義：（1)請求位址，「Α」，被右移Ρ個SDAB 20 位元，造成一新整數值Α(其中，Α=Α»Ρ)。（2)用於次通道 指派之值「s」係Α之最無效的Q個SSB位元（例如， s=A&((l«Q)-l))。 每一微鋪磚記憶體控制器321A-321B分別具有一重新 排序緩衝器324A-324B。重新排序緩衝器重新排序進入到次 28 1360751 通道之記憶體請求以便增加各記憶體通道中之帶寬效能 n。對於位址讀取或寫人__方塊的N位元組資料之一請求 「A」進入記憶體控制器322A或322B，被指派到—次通道， 並被置於重新排序緩衝器中。重新排序緩衝器可實施為用 5於各次通道之-重新排序仵列。其他重新排序緩衝器之實 務亦為可能的。 異動組合器326A、藉從重新排序緩衝器選擇謂 各用於各次通道之讀取請求形成一記憶體讀取異動使得 全部S個請求具有相同的共享位址位元。其藉由從重新排序 緩衝器選擇S個各用於各次通道之寫入請求形成一記憶體 寫入異動，使得全部S個求具有相同的共享位址位元。舉例 來說，異動組合器326A、326B可在一記憶體通道中由4個 各用於各次通道之16位元組請求組合成—64位元組異動。 在嘗試形成一異動後，一微鋪磚控制器中之異動組合 15器可能無法找到各針對各次通道之一同步的請求組，使得 SA共享位址位元在所有次通道上均相同。在這樣一種情況 下，一次通道上沒有資料會針對找不到的一請求而被轉 移，否則當資料在該次通道上被轉移時，資料會被丢棄。 現在參考第5A-5C圖，範例位元組順序係針對各記憶體 20通道500A_5〇〇C繪示。第5A圖中，記憶體通道500a具有編 號從0到63之一64位元組之轉移大小。64位元組之邏輯寬产 可被記憶體通道之一64位元實質寬度存取。 第5B圖中’記憶體通道500B可分成2個記憶體次通道 505A和505B，各自轉移一64位元組之1/2的轉移，使得各次 29 通道轉移32位元組。針對記憶體次通道5〇5A，記憶體位元 組係為從第5A圖重新排序存取號從0到31者。針對記憶體次 通道505B ’位元組係為從第5A圖重新排序存取號從32到63 者。 第5C圖中，記憶體通道500C可分成4個記憶體次通 道’ 515A、515B、515C、及515D，各轉移一64位元組轉移 之1/4，使得各次通道轉移16位元組。記憶體次通道515A存 取從第5A圖之位元組編號重新排序之從〇到15之記憶體。記 憶體次通道515B存取從第5A圖之位元組編號重新排序之 編號16-31之記憶體。記憶體次通道515(：存取從第5A圖之位 义組編號重新排序之位元組編號32_47之記憶體。記憶體次 通道515D存取從第5A圖之位元組編號重新排序之位元組 碥號48-63之記憶體。以此方式，一64位元組轉移被均等分 配於每一記憶體次通道上，同時位元組編號經重新排序與 分派。 現在參考第6圖在本發明其他實施例中，位元組可被不 同地重新排序。 如則所述，為了支援微鋪磚記憶體存取，8八共享位址 位凡可與I獨：Mi址位元—钱用，同時⑽:欠通道選擇位 WP個次通道資料位址位^被用來定址被_快取線存取 之實體位元組°針對—64位元組快取線，⑽次通道選擇位 疋與P個次通道資料位址位元之總和為6。 第6圖中’我們訂P個次通道資料位址位元為A0-A8。 6圖中，Q個次通道選擇位元被標為A1〇、A8、及任何更 1360751 多其它在其等之間的標號。第6圖中，I個獨立位址位元被 標為A9、A10、A16、A18、A24、及任何更多其它在其等 • 之間的標號。第6圖中，SA共享位址位元舉例來說被標為 - All、A15、A17、A19、A20、A25、A26、及ax。額外共 5 享位址位元可用於其等之間。 利用I獨立位址位元，次通道位址彼此之位址偏移内係 互相獨立。為令次通道彼此互相完全獨立，可利用對從書己 憶體控制器到各次通道之命令與位址的完全複製，但會大 ® 幅增加記憶體控制器腳位數、用於輸入/輸出驅動器之石夕區 10 域、及一主機印刷電路板或主機板上所需線路路由區域。 反之’本發明之實施例共用所有次通道上之一或更多次通 道位址位元部份，並允許剩下的I個獨立於各次通道，如第 - 6圖所示。因而審慎地選擇I個獨立位址位元能提供增進的 帶寬效能，均衡對抗複製I個位址信號到各次通道之花費。 ' 15 如前所述，I個獨立位址位元可以不同方式獲得，包括 • 將額外位址線路由到各記憶體次通道及/或使用位址超載。 現在參考第7A圖，其繪示一記憶體模組(MM)710，其 疋為記憶體模組MMl-MMn之範例。記憶體模組710可為任 •何類型’例如一單直列記憶體模組(SIMm)或雙重直列記憶 體模組(DIMM)，舉例來說。記憶體模組710包括耦接至一 印刷電路板751之記憶體積體電路晶片（「記憶體裝 置」）752。印刷電路板751包括耦接一主機印刷電路板762 之—邊緣連接器760的一邊緣連接器或邊緣連接754。 為了支板§己憶體之微鋪碍功能’額外位址信號線可藉 31 1360751 用印刷電路板751之邊緣連接754之未被錢或未連接腳位 獨立地供至記憶_體電路752，在本發明之—實施例令。 邊緣連接754之這些未被使肖或未連接腳位可用來將額外 獨立位址信號線路由到記憶體積體電路乃2。可獲得裝在主 5機板762之對應邊緣連接器76〇接腳之相同的未被使用腳 位。額外獨立位址信號線763路由經過主機板762到先前存 在的連接器’從記憶體控制區塊中之記憶體控制器來供應 額外獨立位址資訊。可獲得記憶體模組之邊緣連接754接腳 之一些不同類型的未被使用或未連接腳位。 10 舉例來說，同位或一錯誤校正碼(ECC)功能可保留腳位 作為邊緣連接754之部份接腳。為降低記憶體模組對消費者 的開銷，同位與ECC功能通常被記憶體模組停用以使保留 的^破線和腳位通常未被使用。亦即，同位/ecc信號線可 路由到主機板之所有邊緣連接器，但僅在ECC致能之記憶 15體模組(例如’雙重直列記憶體模組(DIMM))裝在其中時被 使用。記憶體模組之未被使用先前存在的ECC線/腳位被視 為獨立位址信號線，並用來實施微鋪磚於非ECC記憶體模 組中。然而使用ECC線/腳位於微鋪磚功能時，ECC和微鋪 磚功能無法同時在一記憶體模組上被致能。此種解決方案 20 在傳統上不需要（或希望）同位/ECC功能被致能的環境下作 用良好。 又另一範例，邊緣連接754之接腳中保存的選擇性主動 低資料信號線通常未被使用，因為它們對於所提供之主動 高信號線而言是冗餘的。又另一範例，記憶體模組之邊緣 32 連接754之一接腳保留的選擇性測試腳位通常未被使用，由 於測試模式可能未被使用。 任一情況下，這些未被使用腳位被重新訂為獨立位址 信號腳位755A-755D，而獨立位址信號線763被路由於主機 5 印刷電路板762上，獨立位址信號線756A-756D被路由於記 憶體模組710之PCB751上至記憶體積體電路752。 某些例子中，記憶體模組710可更包括一支援積體電路 750，例如一緩衝器積體電路（「緩衝器」）或一錯誤校正控 制（ECC)積體電路。然而如前所述，若記憶體模組71〇上不 10 具有ECC，反而為ECC保留而未被使用之邊緣連接754之腳 位可用於獨立定址進入一記憶體次通道之線路來支援微舖 磚。 為支援記憶體次通道之微鋪磚與獨立定址，記憶體模 型710上記憶體積體電路7 5 2可被劃分指派給不同記憶體次 15 通道，例如第7A圖所繪之4個記憶體次通道205A、205B、 205C、及205D。一記憶體積體電路752之資料I/O傳統上為 4、8、或16位元寬。就一實質寬度64位元之一記憶體通道 和各16位元之記憶體次通道，4個16位元寬之記憶體積體電 路752會分別一對一分派給4個記憶體次通道205A、205B、 20 205C、及205D。8個8位元寬記憶體積體電路752—次分別

會被指配2個到4個記憶體次通道205A、205B、205C、205D 來提供一實質寬度64位元之一記憶體通道和各16位元之記 憶體次通道。16個4位元寬記憶體積體電路752—次分別會 被指配4個到4個記憶體次通道205A ’ 205B、205C、205D 33 以提供一實質寬度64個位元之一記憶體通道與各16位元之 記憶體次通道。 在2個記憶體次通道之例子中，4個16位元寬記憶體積 體電路752—次分別會被指配2個到2個記憶體次通道，其實 5 質寬度為一記憶體通道64位元而記憶體次通道各32位元。8 個8位元寬記憶體積體電路752—次分別會被指配4個到2個 記憶體次通道，其一實質寬度為一記憶體通道64個位元而 記憶體次通道各32位元。16個4位元寬記憶體積體電路752 一次分別會被指配8個到2個記憶體次通道，其實質寬度為 10 一記憶體通道64個位元而記憶體次通道各32位元。 藉用記憶體模組之邊緣連接754之未被使用腳位與一 標準邊緣連接器760，記憶體模組710可與先前存在的記憶 體子系統相容。本發明之另一實施例中，被具具有附加獨 立位址信號線來支援微鋪磚記憶體之一種新的邊緣連接 15 754和一種新的邊緣連接器760。然而在本發明之實施例中， 記憶體模組與邊緣連接器經過特殊設計來支援記憶體之微 铺磚能力，而不向上相容於既有之系統。本發明又之另一 實施例中，記憶體積體電路係焊接到一主機板而非使用一 記憶體模组或一邊緣連接器。 20 現在參考第7B圖，記憶體積體電路752係藉由與具有微 铺磚記憶體控制器208A-208N之記憶體控制區塊202及其他 構件一同直接焊到主機印刷電路板762上而嵌於主機印刷 電路板762上，有些構件先前已經說明及繪於第2A_2B圖。 主機印刷電路板762上線路路由區之開銷，獨立位址信號線 34 1360751 766A-776D可於記憶體控制區塊202中之一微鋪磚記憶體控 制器208A-208N和記憶體積體電路752之間路由。這些獨立 位址信號線766A-776D在記憶體積體電路752中之不同記憶 體次通道205A-205D間並不被共享。然而’獨立位址信號線 可被同一記憶體次通道752之一或更多記憶體積體電路共 享0

考慮第3A圖，譬如每一記憶體通道中有4個獨立記憶體 次通道。每一次通道會備具獨立的額外4條位址線以獨立存 取每一次通道中之記憶體區域。位址線311A_3UD(標為 10 A9-A6)在每一次通道係獨立的。假定四條為一組之位址線

預先存在，將被路由之總數或額外位址線係為四條之三被 或十二條獨立位址信號線。在記憶體係焊在主機板上時， 路由額外信號線有很好的效益。另可選擇地’在一預先存 在之邊緣連接器之輸出腳位與記憶體模組未被完全利用 15時，在-主機板上將額外之信號線路由到一記憶體模組可 用來增加獨立位址傳訊功能。 然而’若既有連接器之接腳係完全地使用，將沒有用 於額外線路之"，且此方法或路_外㈣之方式並不 容易實施，特別是欲向上相容時。 2〇 現在參考第8圖，其繪示 記憶體積體電路800之一方 塊圖。記憶體積體電路800可被包括在記憶體模組 MMi-MMn中作為-或更多記憶體裝置752。記憶體積體電 路_包括-記憶體陣列_、—列位址解碼_、位元線 預充/復新邏輯’、-行解，8G4、—感測放大器陣列和 35 1360751 寫入驅動器區塊806、一控制器8〇8、一位址緩衝器川及 微鋪磚控制㈣812，_接如圖所示。微舖磚控制邏輯812 亦可稱為超載邏輯(〇L)。 控制器808包括具有多數個位元之一模式暫存器81〇， 5其可被設定/初始化以控制記憶體積體電路800之一般功 能。模式暫存器包括用來儲存位元之位元儲存電路。模式 暫存器810之位元可藉由與一負載探測同時地施加適當的 位元設定於位址線820或資料線821上來設定。負載探測可 藉由在s己憶體閒置時切換耗接到記憶體積體電路之控制器 10 808之一或更多控制線822來進行。控制器808接收一或更多 控制線822。一或更多控制線822可包括列位址探測raS#， 行位址探測CAS#、寫入啟用WE#、晶片選擇CS#、排組選 擇ΒΑ0、BA1、BA2、或其他標準記憶體積體控制輸入。 更特別地，模式暫存器810可用來組配用於微鋪磚記憶 15 體存取之積體電路800。如下更進一步之說明，模式暫存器 810之其中一位元係被一微鋪磚致能。微鋪磚致能可為高態 有效並稱作MTE位元。另可選擇地，微鋪磚致能可為低態 有效並稱作MTE#。在各自情況中，微鋪磚致能可通常被稱 作微鋪磚致能或MTE位元。在裝置一開始啟動時或重開 20 時，微鋪磚致能被預設為重設使得微鋪磚被停用。這允許 記憶體模組710和記憶體積體電路800在被插入不支援微鋪 磚之系統時跟以往的架構相容。模式暫存器810更具有一或 更多次通道選擇（SCS)位元，用來指出積設的記憶體被指派 與可定址之記憶體次通道。MTE位元與一或更多SCS位元 36 被耦接至微鋪磚控制邏輯812。 微鋪磚控制邏輯812被耦接到多個位址信號線820以便 透過位址緩衝器811耗接位址到行位址解碼器804及/或列 位址解碼器802。位址緩衝器811可為位址解碼器閂鎖住網 5際網路位址信號線上的位址信號。控制邏輯812亦被耦接到 控制器之模式暫存器來接收微鋪碑致能及至少一次通道選 擇位元以支援微舖磚記憶體存取記憶體陣列8〇1。響應於微 鋪磚致能和至少一次通道選擇位元，控制邏輯812選擇在一 或更多位址信號線上捕捉用於所指派之—預定次通道之獨 10立位址資訊。亦即，僅一位址信號線之子集可被指派到一 預定次通道。控制邏輯812選擇此位址信號線子集來提取獨 立位址資訊。其他位址信號線可被用於其他次通道、或也 些可為進入各次通道之共享位址信號線。控制邏輯812將獨 立位址資訊耦接至行位址解碼器8〇4及/或列位址解碼器 15 802。控制邏輯對一或更多位址信號線之選擇可進一步響應 於一行位址載入信號(CAS#)和一異動致能信號。 額外控制邏輯可被加入微鋪磚控制邏輯812或在其周 圍以進一步針對一有效位元獨立之位址資訊設置到另一有 效位元位置。此係為提供一線性定址方法，例如在微鋪磚 2〇 被致能時用於螢幕更新。 感測放大陣列與寫入驅動器區塊8〇6耦接資料輸入/輸 出（I/O)匯流排並可從控制器8〇8接收控制信號來讀取來自 記憶體陣列之資料或寫入資料到記憶體陣列8 〇丨。感測放大 陣列與寫入驅動器區塊806接收將被寫入至記憶體陣列801 37 之資料並透過資料輸入/輸出（ι/ο)匯流排821將已從記憶體 陣列801讀取資料驅出。資料輸入/輸出（I/O)匯流排821包括 傳統上有4、8或16位元寬之記憶體積體電路8〇〇之雙向資料 線。 記憶體陣列801由可組織成行與列之記憶體胞元構 成。記憶體胞元傳統上係為動態隨機存取記憶體(DRAM) 胞元，但可選擇性地為一靜態隨機存取記憶體(SRAM)胞元 或一非依電性可規劃（NVRAM)類型之可再寫式記憶體胞 元。 列位址解碼器802接收位址線上之一列位址並在其中 一字組線(WL)上產生一信號以在記憶體陣列8〇1中定址一 列3己憶體胞元。行解碼器804亦接收位址線上之一行位址並 選擇在記憶體胞元之列中的哪些行被存取。行解碼器8〇4實 質上選擇進入將被存取之記憶體胞元之位元線。在一讀取 存去中，行解碼器804作用為一多工器。在一寫入存取中， 行解碼器804作用為一解多工器。行位址解碼器8〇4響應於 共享行位址彳s號選擇性地存取記憶體陣列8〇1中記憶體胞 7C之行，切若模式暫存器中之微鋪磚致能被設定，行位址 解碼器804更進-㈣應於獨立次通道行位址信號選擇性 地存取記憶體陣列8〇1中記憶體胞元之行。 感測放大陣列與寫入驅動器區塊4〇6可包括 器來判定一邏m或邏輯G是否已在讀取操作期間被儲存在 存取的記憶體胞元中。定址的記Μ胞元嘗試在讀取操作 期間驅動-邏輯1或邏輯〇於選定的記憶體陣列位元線丄。 1360751 感測放大器檢測一邏輯1或邏輯0是否已在讀取操作期間被 存取的記憶體胞元驅動於選定記憶體陣列位元線上。感測 放大陣列與寫入驅動器區塊406可更包括在一寫入操作期 限寫入驅動器來驅動一邏輯丨或邏輯〇於選定的記憶體陣列 5 位元線上及定址的記憶體胞元内。 預充電/更新區塊803耦接記憶體陣列8〇1中之位元線。預充 電/更新區塊8G3可在-讀取或寫人操作期間在定址記憶體 胞元前事先對位元線進行處理。預充電/更新區塊8〇3亦可 在不作用週期期間更新儲存在記憶體陣列8〇1之記憶體胞 10 元之資料。 在特定記憶體週期，某些進入記憶體積體電路8〇〇之現 有信號線不被使用且在此用於其他用途的期間可被重新設 定目標。舉例來說，在CAS(行位址探測)週期内，並非所有 的位址線都被使用。這些未被使用位址信號線可在CAS週 15期内重新設定目標，以將額外位址資訊通訊到記憶體模組 (例如，DIMM)及其中之記憶體積體電路裝置。記憶體控制 區塊202中之記憶體控制器2〇8在(：八5週期内，透過這些未 被使用位址彳§號線傳送額外位址資訊。記憶體積體電路8〇〇 藉由附加的微鋪磚控制邏輯電路812和模式暫存器81〇中之 20位元辨識並解碼這些先前在CAS週期中未被使用之未被使 用位址信號線上之超載信號。 現在參考第9A圖，其繪示支援耦接至一記憶體積體電 路中一模式暫存器810A之微鋪磚技術之範例微鋪磚記憶體 控制邏輯812A。微鋪磚記憶體控制邏輯812八之範例實務解 39 碼超載位址信號線，其具有在未被使用記憶體週期期間提 供之額外位址資訊，例如一CAS週期。微鋪磚記憶體控制 邏輯812A之概略圖假設所備具之4個次通道各具有16位元 組之一邏輯寬度以支援微舖磚。 微鋪磚記憶體控制邏輯812A之核心係雙重4輪入多工 器900，用以操取獨立位址資訊。微鋪磚記憶體控制邏輯 812A之雙重4輸入多工器900於多工輸出（A3’和A4，)上選擇 性地輸出共享行位址信號或獨立次通道行位址信號。雙重4 輸入多工器之輸出（A3’和A4，）被耦接至行位址解碼器之輸 入。獨立次通道行位址信號係經選擇由個別記憶體次通道 接收之一或更多獨立行位址信號。 微鋪磚控制邏輯812A接收來自記憶體積體電路之位址 腳位的位址線。微鋪磚控制邏輯812A提供位址給將分散到 列位址解碼器和行位址解碼器之位址緩衝器。記憶體積體 電路之有些位址腳位接收共享列位址信號、共享行位址信 號、獨立行位址信號、或其等之一組合。舉例來說，位址 腳位A5-A9和A13經過微鋪磚控制邏輯812A周圍，並可接收 進入每一記憶體次通道之共享列位址信號及/或共享行位 址信號。位址腳位A0-A4和A10-A12被耦接至兩個4輸入多 工器900，若微鋪磚被致能時尚可接收共享列位址信號與獨 立行位址信號。若微鋪磚未被致能，耦接至雙重4個輸入多 工器900之位址腳位A3與A4可接收共享列位址信號及/或共 享行位址信號。一行位址載入探測針腳CAS#被耦接到控制 邏輯812A以接收一行位址載入探測信號，並選擇性地接收 適當一或更多位址腳位上之獨立行位址信號，該一或更多 位址腳位被指派到一給定次通道供擷取記憶體積體電路。 行位址載入探測信號亦可用來接收及擷取適當位址腳位之 共享行位址信號。 模式暫存器810A可包括3位元儲存電路，例如用來儲存 一微鋪磚致能（MTE)位元、一次通道選擇位元〇(SCSO)位 元、及一次通道選擇位元1(SCS1)位元之設定的一正反器或 記憶體胞元。這3個位元在模式暫存器810A中被規劃以適當 次通道選擇位元及微鋪磚致能。這3個位元係由記憶體積體 電路在初始化期間（例如開機或重開時)接收之位元設定來 設定/重設。這3個位元亦可在記憶體積體電路閒置時被設 定/重設而毋需記憶體繼續存取。位元設定可透過位址或資 料信號線接收，並響應於被耦接至記憶體積體電路之一或 更多控制線輸入產生的一負載探測信號而被載入模式暫存 器。若微鋪磚將在記憶體積體電路中啟用，微鋪碑致能MTE 被設定。當MTE位元為高態有效，其被設為一高邏輯位準。 若MTE位元為低態有效，MTE#位元被設為一邏輯低位準。 於第9圖之範例控制邏輯中，一記憶體通道中有四個以下的 可能次通道。SCS0和SCSI位元將記憶體積體電路分派到4 個s己憶體次通道其中之一。同一記憶體模組上之其它記憶 體積體電路可被指派到另外4個記憶體次通道。 每一次通道之獨立位址資訊係透過先前存在的位址線 而可用，例如位址線Α〇·Α4和A10-A12，在CAS週期期間。 在此範例中，位址線八3和八4通常被使用。因而，位址線Α〇， 5

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20 AI、A2、Al0、Au、A12、和八 微鋪磚異動致能-根據-異動基卿號線(A13可為 超载信_之方法㈣上提供^麵有位址線 A1〇-Al2)給記憶體積體電路裝置而立址線(Α0·Α2和 線路路由)或額外腳位。 非使用額外跡線(即’ 各記憶體積體電路中備具微舖心_控制邏輯 _而得轉應於儲存在模式暫存 =位址線Α〇_Α4和·Α12中選出適當的獨立次通道位 址貝訊。切道選擇位元之設㈣從模式暫存⑽〇Α路由 到微鋪碑記憶體控制邏輯812Α以控制k器刪之輸入選 擇處理。多工器_之輸出端子_接至位址信號線幻，和 A4,。位址信號線A3>A4，被耗接至—位址解碼器（例如， 行位址_器8〇4)以選擇記憶體陣列中之記憶體胞元。 當CAS#係低態有效時（「CAS週期」），微鋪磚控制邏 輯可在行位址寫入存取時間期間超载記憶體位址信號線 A3和A4。亦即，在行位址不以微鋪磚寫入到記憶體積體 電路時’位址位元AO、Al、A2、A10、All、和A12係正常 未被使用位址位元。被A3’和A4’取代之位址位元A3和A4， 係用來將行位址寫入到記憶體積體電路之位址位元。儘管 位址位元在不使用微鋪磚技術之C A S週期期間而係正常未 被使用狀態，其可用來在RAS#低態有效（「RAS週期」）， 列位址被寫入記憶體積體電路時，選擇一記憶體積體電路 中之列位址。本文中稱為位址超載。儘管第9A圖中行位址 探測CAS#期間，AO ’ Al，A2，A10，All與A12係圖示以 42 1360751 未被使用之位址位元，可利用多種不同的未被使用位址位 元作為支援微鋪碑之超載位址信號線。 微鋪碑記憶體控制邏輯812A包括雙重4輸入多工器 900、一個3輸入AND閘903、多個2輸入AND閘904-911、及 5多個反相器912-918，如圖所式相耦接。可很清楚地瞭解到 一 AND閘可由組合一 NAND閘與耦接至NAND閘輸出端知 一反相器來構成。 雙重4輸入多工器900係一對4至1多工器，各自具有相 耦接之一第一選擇控制輸入S0和相耦接之一第二選擇控制 10輸入S1。第一4至1多工器接收輸入110_113並響應於選擇控 制輸入S0和S1提供輸出1Y。第二4至1多工器接收輸入 210-213並響應於選擇控制輸入s〇和si輸出2Y。若S0和S1邏 輯皆為低或0，輸入110和210被多工於個別輸出ιγ和2Y上。 若S0之邏輯係為高或1而S1之邏輯為低或〇，輸入in和211 15 被多工於個別輸出1Y和2Y上。若S0之邏輯為低或〇而S1之 邏輯為高或1 ’輸入112與212被多工於個別輸出1Y和2Y上。 若S0和S1皆為邏輯為高或1，輸入U3和213被多工於個別輸 出1Y和2Y上。 雙重4輸入多工器900之第一組4輸入多工器於其個別 20 Π0-1Ι3輸入接收位址位元A3、A0、A1、及A2，並選擇其 中一者於其1Y輸出來在位址信號線A3,上驅動。第二組4輸 入多工器於其個別210-213輸入接收位址位元A4及 A10-A12 ’並選擇其中一者於其2Y輸出來在位址信號線A4, 上驅動。選擇控制輸入S0和S1分別被耦接至AND閘904-905 43 1360751 之輸出。 AND閘903於其輸出產生一微鋪磚模式信號 (MTM)902A。微鋪碑模式信號902A係為高態有效，並於獨 立位址信號位在耦接到雙重4輸入多工器900之超載位址信 5 號線之適當時機產生。反相器912於其耦接至AND閘903輸 出之輸入將低態有效CAS#信號反相成一高態有效CAS信 號。AND閘903邏輯交集CAS信號、MTE位元設定(ME)、與 異動致能信號(TE，位址位元A13)來產生微鋪磚模式信號 902A。亦即若微鋪磚被MTE位元致能而異動被TE信號致 10 能’當CAS#變為低態時微鋪磚模式信號(MTM)902A產生。 微鋪磚模式信號(MTM)902A被耦接進入AND閘904與 905之輸入至閘次通道選擇位元SCS0和SCS1。若微鋪磚模 式信號(MTM)902A無論如何都為低態，進入多工器900之選 擇控制S0和S1在AND閘904和905之輸出係為邏輯低態或 15 〇°藉由S0與S1皆為邏輯低態或〇,分別耦接至輸入11〇與21〇 之位址位元A3與A4分別多工到在個別輸出1Y與2Y之位 址信號線A3’和A4,上。位元A3和A4僅分別通過信號線A3, 和A4,。此係當微鋪磚未被致能或在位元A3與A4用於任何 其他用途時之預設條件，例如列定址。 20 當微鋪磚模式信號(MTM)902A係高態有效時，次通道 選擇位元SCS0和SCSI藉由分別通過AND閘904和905而分 別輕接至多工器900之選擇控制輸入S0和S1。因而，當微鋪 碑模式信號(MTM) 902A被AND閘903生成為高態有效時， -入通道選擇位元SCS0與SCSI控制多工個別4輸入之選擇到 44 多工器900之個別輪出。有效率地設定次通道選擇位元scs〇 和SCSI、指示次通道到彳被指派的記憶體1C、判定哪個耦 接至多工器900之位址位元線被用來在CAS週期期間擷取 獨立位址信號。 5 次通道選擇位元SCS0和SCSI之設定會從一次通道變 成下一個。針對4個次通道，對於SCS0於SCSI分別有4種個 不同設定。然而需注意被設計來支援4個次通道之微舖磚控 制邏輯可容易地僅用次通道選擇位元SCS0和SCSI之兩種 不同設定來減少到支援兩個次通道。藉由對SCS0和SCS1之 10 不同設定，多工器900選擇不同位址信號線來在微鋪磚模式 信號產生時擷取獨立位址信號。 微鋪碑模式信號(MTM) 902A亦分別被耦接至在通至 AND閘906-911之一第一輸入的反相器913-918。位址信號 AO、A卜 A2、A10、All、與A12分別被耦接至AND閘906-911 15 之第2輸入。微鋪碑模式信號(MTM) 902A有效地閘控分別 進入記憶體積體電路於AND閘906-911之輸出AO,、A1，、 A2’、A10’、Α1Γ、與A12’之位址線AO、Al、A2、A10、 All、與A12上的信號❶亦即，當微鋪磚模式信號(MTM) 902A為邏輯低態或0時，AND閘906-911允許位址線A0、 2〇 A卜A2、A10、AU、與A12上之信號通過到輸出AO,、A1，、 A2’、A10’、All’、及A12’上和到位址解碼器。當微鋪磚模 式信號(MTM) 902A為邏輯高態或1時，AND閘906-911驅動 所有的輸出A0’、ΑΓ、A2’、A10,、All，、和A12,為邏輯 低態或0。因而當微鋪碑模式信號(MTM)902A被設為高態有 45 效以操取獨立位址資訊時，輸出AG，、Al，、A2,、A1Q,、 All、和A12’因全被驅為零而不被使用。 現在參考第98圖，其例說用於支援微鋪磚存取輕接至 一記憶體龍電路中之微鋪磚控㈣輯812B之-模式暫存 5器81GB。微舖磚控制邏_2B之功能稍微類似微鋪碑控制 邏輯812A，但係用於低態有效控制發訊及支援一記憶體通 道内兩個-人通道。微鋪碑控制邏輯812β之電路係形成以減 少透過多工益之選擇控制輸入在位址信號線上選擇獨立位 址k號的延遲。藉由兩個記憶體次通道來支援，微鋪碑控 10制邏輯812B從位址信號線上選擇並接收位址信號線上之兩 組獨立位址k號。微鋪磚記憶體控制邏輯812B之中心係一 六倍2輸入多工器9〇1 A，其用來自位址信號線捕捉獨立位址 ^讯。微鋪碑控制邏輯812B中之六倍雙接腳多工器9〇1八接 收更多及不同位址信號線，在位址信號線上，獨立位址信 15號組可被選擇性地被接收。也就是說，第ό圖中所繪示之I 個獨立位址位元較大。結果，一記憶體次通道内之可獨立 定址記憶體空間較大。 微鋪磚控制邏輯812Β被耦接至記憶體積體電路之位址 腳位，包括位址腳位Α0-Α8和Α10-Α13。各次通道之獨立位 2〇址資訊在CAS週期期間於這些既有之位址線係可用。微鋪 磚控制邏輯選擇性地在内部位址信號線Α3，·Α8,上形成獨 立次通道位址信號。内部位址信號線Α〇，-Α8,和All，-A13’ 透過位址緩衝器被耦接至位址解碼器。位址緩衝器可響應 於RAS#和CAS#選通信號將位址信號閂鎖在内部位址信號 46 線A〇’-A8’與au，_a13’與A9A10上然後將位址信號耦接 至位址解碼器。位址腳位A0-A8與A10-A13在未使用的記憶 體週期間具有超載位址信號 ，且被耦接至六倍2輸入多工器 9〇1 A之輪入’如圖所示。位址信號線A3-A8係一第一組位 址^號線’一第一組獨立位址信號可透過它們耦接至一第 一 S己憶體次通道。位址信號線A0-A2和A11-A13係一第二組 位址信號線’一第二組獨立位址信號可透過它們耦接至一 第二記憶體次通道。響應於一第一次通道選擇位元(SCS0) 與一微鋪磚模式信號(MTM#) 902B，微鋪磚控制邏輯812B 主要選擇為一第一記憶體次通道接收第一組獨立位址信 號、或為一第二記憶體次通道接收第二組獨立位址信號。 選疋獨立位址信號組係被提供於六倍2輸入多工器901A之 輸出。這些獨立位址信號係耦接至記憶體積體電路以在一 組由可被耦接至每一記憶體次通道的5人共享位址位元構成 的共記憶體位置中獨立定址不同記憶體位置。 各次通道之獨立位址資訊在既有之位址線上被設為可 用，例如詫位址線A0-A4和A10-A12上，在CAS週期期間。 在此範例中，位址線A3_A8被平常地使用。因此，位址線 A0-A2、及A10-A12係超載信號線(A13可為微舖磚異動致能 由一異動基準所指定）。此在現有位址線上超载信號線之 方法實施上提供六條額外的位址線(a〇A2&a1〇ai2)給記 憶體積體電路裝置，而未使用額外的跡線(即，線路路。由） 或使用額外的腳位。 槟式暫存器810B可包括雙位元儲存電路，例如一正反 1360751 器或記憶體胞元，用以儲存一低態有效微鋪磚致能位元 MTE#及一次通道選擇位元〇 (scs〇)。模式暫存器為這兩個 位7L接收位元設定。位元設定利用一或更多控制信號產生 的負載選通信號载入模式暫存器。這三個位元由記憶體 5積體電路接收於初始化期間（譬如電源啟動或重開）接收之 位7L設定被設定/重設。這三個位元亦可在沒有記憶體存取 中之S己憶體積體電路閒置時被設定/重設。位元設定可響應 於一或更多耦接至記憶體積體電路之控制線輸入所產生的 一負載選通信號透過位址或資料信號線接收並載入模式暫 10 存器中。 模式暫存器810A中之MTE#位元與SCS0位元被規劃以 適當的次通道選擇位元與微鋪磚致能位元。若微鋪磚將在 記憶體積體電路中將被致能，微鋪磚致能位元(MTE#)—— 低態有效信號，會被設為一邏輯低態準位。在記憶體次系 15 統支援微鋪磚功能時設定微鋪磚致能位元。否則微舖磚致 能位元不被設定，使得記憶體積體電路係向上相容與不支 援微鋪磚之舊系統。第9B圖之範例控制邏輯中，一記憶體 通道中可能有兩個次通道。SCS0位元將記憶體積體電路指 派到記憶體通道内的兩個記憶體次通道其中之一。同一記 20 憶體模組上的其他記憶體積體電路可被指派到其他記憶體 次通道。 每一記憶體積體電路中備具微鋪磚記憶體控制邏輯 812B使得適當的獨立次通道位址資訊可響應於儲存在模式 暫存器中之次通道選擇位元從位址信號腳位選出。次通道 48 元之設定從模式暫存器被路由到微舖磚記憶體控制 邏輯來控制多工器901A之輸入選擇程序。 微鋪磚控制邏輯咖包括一第—個六倍2輪入多工器 901A、一第二個六倍2輸入多工器咖、多個娜間 -9U、多個反相器913.918、及—如輸入或閘923,如第 则所示地她接。可清處瞭解的是，—⑽閘可藉由搞接

-反相器之輸人至-NOR閘之輸出來形成。—習知娜閉 之構成係先前已提供。

第一個六倍2輸入多工器9幅之輪出被耗接至第二個 H)六倍2輸入多工器9_中之各多工器之2輸入其中第一個輸 入。位址位元或信號線A3、A4、A5、A6、A7、A8被柄接 至第二個六倍2輸人多x器9G1B中各多工器之2輸入的其中 第二個輸入。第二個六倍2輸入多工器9⑽之輸出端被減 至位址仏號線A3’-A8’。位址信號線A3，_A8，被耦接至一位 15址解碼器（例如，行位址解碼器804)來選擇記憶體陣列中之 記憶體胞元。一位址緩衝器可閃鎖住或暫存位址信號線 A3’-A8’保持其狀態’固使其可被位址解碼器解碼。 第一個六倍2輸入多工器901A令其選擇控制S〇耦接至 次通道選擇0 (SCS0)位元’使得多工器9〇ia之輸出被記憶 20體積體電路之次通道分派直接控制。以此方式，選定輸出 被良好地安排，而使位址信號之傳播延遲最小化。第二個 六倍2輸入多工器901B令其選擇控制輸入S0耦接3輸入或閘 923之輸出一低態有效微鋪磚模式(MTM#)信號902B。若低 態有效微鋪磚模式(MTM#)信號902B係邏輯低態或〇，微鋪 49 磚記憶體存取被致能’使得在位址信號線A3，-A8上，第一 個六倍2輸入多工器901A之輸出為第二個六倍2輸入多工器 901B之個別邏輯輸出。如果微鋪碑存取不被致使用，MTM# 係高態，使得第二個六倍2輸入多工器901B中每一多工器之 5 2輸入中的第二個輸入被選擇，而位址信號線A3-A8被耦接 到獨立次通道行位址線A3，-A8,上。此情況中，第一個六倍 2輸入多工器901A對位址信號A3-A8沒有影響，其實際上係 分別路由繞過微鋪磚控制邏輯812B而驅動内部位址線 A3，-A8,。 10 六倍2輸入多工器901A-901B係六個具有相耦接在一起 之選擇控制輸入SO的二對一多工器。第一個二對一多工器 接收輸入110和111並響應於選擇控制輸入卯提供輸出1γ。 第二個二對一多工器接收輸入210和211並響應於選擇控制 輸入S0提供輸出2Υ。第三個二對一多工器接收輸入31〇和 15 311並響應於選擇控制輸入S0提供輸出3γβ第四個二對一多 工器接收輸入410和411並響應於還擇控制輸入刈提供輸出 4Υ。第五個二對一多工器接收輸入51〇和511並響應於選擇 控制輸入SO提供輸出5Υ。第六個二對一多工器接收輸入6ι〇 和611並響應於選擇控制輸入卯提供輪出6丫。若卯為一邏輯 2〇低態或0，輪入110、21〇、31〇、㈣、51〇、及61〇分別驅動於 輸出1Y、2Y、3Y、4Y、5Y、及6Y上。若so為一邏輯高態 或1輸入ill、刀丨、Hi、4〗i、SI1、及犯分別被驅動在輸 出 1Y、2Y、3Y、4Y、5Y、及 6Y上》 如前述，3輸入或閘923於其輸出產生低態有效微鋪磚 50 模式(MTM#)信號902B。於其輸入，3輸入或閘923接收微鋪 磚致能位元MTE#、行位址選通CAS#信號' 與異動致能位 元TE#(位址線A10)。若這三個輸入全部為低態邏輯準位或 〇 ’微鋪磚模式(MTM#)信號902B為邏輯低態或0以選擇性地 5 從超載位址線接收獨立次通道位址信號。此需求藉著設定 微鋪磚致能位元為低態有效準位或〇來致能微鋪磚；微鋪磚 異動藉由位址線A10被設為邏輯低態或0而被致能；以及藉 由CAS#控制信號被選通至一邏輯低態或〇使得行位址將被 選通至記憶體積體電路中。亦即，所有這些進入控制邏輯 10 812B之輸入信號係為低態有效以供微鋪磚記憶體存取。若 輸入MTE#、CAS#、或TE#中任一者為邏輯高態或卜微鋪 磚模式（MTM#)信號902B係為邏輯高態或1。微鋪磚模式 (MTM#)信號902B設為邏輯高態或1的話，控制邏輯812B之 第二個六倍2輸入多工器901B照常將位址信號SA3-A8傳到 15 内部位址線A3’-A8’上，而不選擇任何獨立次通道位址信號 資訊。需要有一個以上的信號來致能微鋪碑存取以確保不 會僅因一位元信號之錯誤而有誤地進入微鋪磚模式。 控制邏輯812B申之AND閘906-911類似控制邏輯812A 中AND閘906-911之操作，但由於微鋪磚模式(MTM#)信號 20 902B為一低態有效信號，而可不需要反相器913-918來進行 閘控不同的位址信號。故，控制邏輯812B中之AND間 906-911響應於低態有效之微鋪磚模式(MTM#)信號902B， 分別閘控内部位址線A0，-A2’與All’-A12’上之位址信號 A0-A2和 A11-A12為 〇。 51 現在參考第9C圖，位址拌和邏輯930之一概視圖繪示成 耦接至一模式暫存器810C。第9C圖所繪位址拌和邏輯930 係用於具兩個記憶體次通道之一記憶體通道。拌和控制邏 輯可在之前或之後附加到繪於第9A和第9B圖中之超載或 5微舖碑控制邏輯812A或812B。 簡言之，備具位址拌和邏輯93〇使得微鋪磚記憶體控制 器可行以線性定址能力，例如可理想地在一螢幕更新期 間。位址拌和邏輯930選擇性地重新排序或調換自記憶體控 制器接收之位址位元之有效。其中一種有效方式係交換位 1〇元位置。另一種可實現的方式係選擇性地反相位址位元。 位址拌和邏輯930包括相耦如圖示之一雙倍2輸入多工 器935、一NOR閘936、及一互斥或(x〇R)閘937-938。雙重2 輸入多工器935包括一對2輸入多工器，其選擇控制輸入s〇 相耗在一起並耦接至從NOR閘936輸出之拌和控制信號 15 (SWZ)932。位址位元或腳位A4和A3係分別耦接至多工器 935之110與210輸入，並被選擇以在選擇控制輸入8〇為邏輯 低態或0時輸出。X0R閘937-938之輸出分別被耦接至多工 器935之111與211輸入並在選擇控制輸入s〇為邏輯高態或i 時被選擇以輸出。 20 次通道選擇位元1 (SCSI)和次通道選擇位元〇 (SCS0)

分別被耦接到互斥或(X0R)閘937-938之一第一輸入。位址 位元A3和A4分別被耦接到XOR閘937和938之第2輪入。若 SCSI位元設為1，XOR閘937於其輸出反相位址位元A3，其 輸出係耦接至多工器935之111。若SCS0位元被設為1，XOR 52 1360751 閘938於其輸出反相位址位元A4，其輸出係耦接至多工器 935之211。以此方式’ SCSI和SCS0位元之設定可有效反向 '位址位元線A3和A4上之位址信號。 • NOR閘936於耦接至雙重2輸入多工器935之選擇控制 5輸入so的輸出產生拌和控制信號(SWZ) 932。拌和控制信號 (SWZ) 932’ 一高態有效信號，選擇是否選用拌和位址位元 來從雙重2輸入多工器935輸出。若拌和控制信號(swz) 932 ^ 為邏輯咼態或1且輕接至雙重2輸入多工器935之選擇控制 輸入S0，從XOR閘937和938輸出之拌和位址位元被選擇於 - 10多工器935之輸出的個別位址線A4”和A3”上驅動。這會發 生在微鋪碑被低態有效微舖碑致能位元MTE#致能時， CAS#選通信號係邏輯低態，用以捕捉行位址資訊，而TE# • 位元為邏輯低態，以致能輸入到NOR閘936之一微鋪磚異 動。然而，若拌和控制信號(SWZ) 932為耦接至雙重2輸入 • 15多工器935之選擇控制輸入S0之邏輯低態或〇，位址位元A4 • 和A3沒有拌和地通到在多工器935之輸出的個別位址線 A4”和A3”上。這會發生在微鋪碑不被低態有效微鋪碑致能 位兀MTE#致能時、或在CAS#選通信號非以邏輯低態來捕 捉订位址資訊時、或在TE#位元非以邏輯低態來致能一微鋪 20 磚異動時。 桓式暫存器810C類似模式暫存器810B，但儲存額外位 To(scsi)之設定。模式暫存器81〇c包括三個位元儲存電 路’例如用來儲存低態有效微鋪磚致能位元MTE#、次通道 選擇位tlo(scso)、以及次通道選擇位元1 (scsl)i設定的 53 1360751 一正反器或記憶體胞元。模式暫存器接收這讀元之位元 • 狀。位元設㈣用由—或更多控制信號產生之-負載選 牡號被載人模式暫存$。這三個位元由記憶體積體電路 2例如電源啟動或重設之初始化期間接收之位元設定來設 . *重個位元亦可在沒有進行中之記憶體存取之記 憶體積體電路閒置時被設定/重設。位元設定在位址或資料 信號線上被接收並可響應於麵接至記憶體積體電路之一或 • 更多控制線輸人產生的-負載選通信號被載人模式暫存 器。 -10 由於盡量將位址信號延遲維持得越小越好是很重要 • 的，第9B圖之位址拌和邏輯可被組合與第9C圖中繪示之超 載邏輯，並被簡化以減少内部位址信號線上之信號延遲。

現在參考第9D圖，其繪示耦接至一記憶體積體電路中 之模式暫存器810C之組合的拌和與微鋪磚控制邏輯95〇。控 15制邏輯950組合並簡化第9C圖之位址拌和邏輯93〇與第9B • 圖之超載或微鋪磚控制邏輯812B。因此，組合的拌和與微 舖磚控制邏輯950功能類似於微鋪磚控制邏輯812B與位址 拌和邏輯930之個別構件。在控制邏輯950中簡化之目的係 為了減少位址信號到記憶體積體電路中之位址解碼器與位 2〇址緩衝器的時間延遲。一對六倍雙輸入多工器901A和901B 被簡化至一單一六倍3輪入多工器960。 模式暫存器810C如同前述包括低態有效微鋪磚致能位 元(MTE#)、SCS0位元、與SCSI位元。模式暫存器位元可由 位元設定被載以一由耦接至記憶體積體電路控制信號產生 54 1360751 之負載選通。 控制邏輯950包括相耦接如圖示之六倍3輸入多工器 960、AND閘 906-910、OR閘 923、AND閘 969、互斥 NOR (XNOR)閘974-975、及一反相器976。互斥NOR (XNOR)閘 5 974-975可另為具有反相之SCS0與SCSI位元設定的互斥或 (XOR)閘。控制邏輯950被耦接至位址腳位A0-A8與A10-A13 以接收位址信號，並產生在位址信號線A0’-A8’與 A10’-A13’上通訊之内部位址信號。位址信號輸入A10在異 動致能位元TE#在一微鋪磚模式下及在位址輸入信號執行 10 雙工作週期。 控制邏輯中，來自位址腳位之位址信號線可在被耦接 至六倍3-輸入多工器960之輸入前先耦接至位址拌和邏 輯。譬如，位址A4被耦接至XNOR閘974之一輸入、位址A1 被耦接至XNOR閘975、而位址A0被輕接至反相器976。若 15 SCS0位元被設為一邏輯的低態或〇，xn〇r閘974-975在個 別位址信號A4和A1分別耦接至多工器960之11〇與ill輸入 前將它們反相。若SCS0位元被設為一邏輯高態或1，xN〇R 閘974-975不反相地分別傳送個別位址信號八4和a丨耦接至 多工器960之110和111輸入。 20 六倍3輸入多工器960具有六個三對一多工器，其等個 具有相耦接的一第一選擇控制輸入S〇和相耦接的一第二選 擇控制輸入si。第一個三對一多工器接收輸入110、ιη、及 112並響應於選擇控制輸入s〇與si提供輸出1γ。第二個三對 一多工器接收輸入210、211、及212並響應於選擇控制輸入 55 1360751 SO和si提供輸出2Y。第三個三對一多玉器接收輸入31〇、 311、及312並響應於選擇控制輸入卯和81提供輸出3丫。第 四個二對一多工器接收輸入41〇、4Π、及412並響應於選擇 控制輸入SO和S1提供輸出4Υ。第五個三對一多工器接收輸 5入510、51卜及512並響應於選擇控制輸入S0和S1提供輸出 5Y。第六個三對一多工器接收輸入61〇、611、及612並響庳 於選擇控制輸入S0與S1提供輸出6Y。 六倍3輸入多工器960具有第一選擇控制輸入s〇和第二 選擇控制輸入S1來選擇三個輸入中的哪一個被耗接至個別 1〇 輸出。其可能具有兩個選擇控制輸入以從四個中選擇其中 一個，現在將說明六倍3輸入多工器之真值表。若5〇和31 兩個選擇位元均被設為〇，1〇輸入被選作多工器之輸出。若 S0位元設為1而S1位元設為〇，II輸入被選為多工器之輸 出。若S1位元被設1，12輸入被選為多工器之輸出而不管s〇 15 之位元設定為何。即，在最後的這個例子中，當S1位元設 為1而較優先時，輸入到六倍3-輸入多工器之S0係為勿理會 值。 如前述，OR閘923產生一低態有效微鋪磚模式信號 (MTM#) 902B。低態有效微鋪磚模式信號(MTM#) 902B被 20 辆接至多工器960之第二選擇控制輸入S1。輸入到多工器 960之個別12係位址位元A3-A8。輸入到多工器960之個別II 係分別來自XNOR閘975之輸出、反相器976之輸出、及位址 位元A2、All、A12、和A13。輸入至多工器960之個別10 係分別為XNOR閘974之輸出、及位址位元A3、A5、A6、 56 A7、和A8，。 • 如前述，微鋪磚模式信號(MTM#) 902B係一低態有效 . 信號。然而若微鋪磚模式信號(MTM#) 902B為邏輯高態或

• 1 ’ 輸入被選為多工器之輸出而不管第一選擇控制輸入SO ' 5 之位元設定為何。即，12輸入(位址位元A3-A8)被選擇通過 多工器960及在内部位址信號線A3，-A8,上驅動，若微鋪磚 模式信號(MTM#) 902B係邏輯高態或1時。 • 如果微鋪磚模式信號（MTM#) 902B受輸入限制或閘 923而產生為一低態有效信號，耦接至多工器之第一選擇控 • 10 制輸入之SCSI位元選擇10或II輸入到多工器960來在其個 ' 別γ輸出產生。若SCSI位元被設為一邏輯低態或0並耦接至 S0、10輸入（來自XNOR閘974之輸出、以及位址位元A3、 A5、A6、A7、及A8)被選為自多工器960輸出至個別内部位 址信號線A3，-A8,上。以此方式，次通道〇之獨立位址資訊 ' 15 可隨位址線選擇、拌和、或捕捉。然而若SCSI位元被設為 φ —邏輯高態或1並被耦接至S0，來自XNOR閘975之II輸入 (輸出，自反相器976以及位址位元A2、All、A12、A13之 輸出）被選為從多工器960輸出到個別内部位址信號線 A3’-A8,上。以此方式，次通道1之獨立位址資訊可隨位址 2〇 線選擇、拌和、或捕捉。 AND閘906-911在控制邏輯930之功能上類似AND閘 906-911在控制邏輯812B中，同樣地響應於低態有效之微鋪 磚模式（MTM#)信號902B而分別在内部位址線A0，-A2’和 All’-A12’上閘控位址信號A0-A2和A11-A12為0。另外， 57 AND閘9 6 9響應於低態有效之微鋪磚模式(MTM#)信鏡9〇2b 而在内部位址線A10,上閘控位址信號A1〇至〇。 現在參考第10圖，其繪示用於記憶體積體電路提供微 舖磚記憶體操作之一方法丨〇〇〇。 5 方塊1002，記憶體積體電路被指派到其記憶體通道之 個別獨立記憶體次通道。也就是，記憶體積體電路内模式 暫存器中之一或更多次通道選擇位元被設為將記憶體1(:分 派給一預定記憶體次通道。 方塊1004’至記憶體積體電路之微鋪磚記憶體存取被 10致能。也就是，記憶體積體電路中之模式暫存器内微鋪磚 致能MTE位元被設為致能微鋪磚記憶體存取。若mte位元 是為高態有效，其被設為一高邏輯準位。若MTE位元是為 低態有效(“MTE#”）’ MTE#位元被設為一邏輯低態準位。 方塊1006，一記憶體次通道中之一或更多記憶體積體 15電路的記憶體胞元係從另一次通道中之一或更多記憶體積 體電路中之記憶體胞元獨立定址◊也就是，記憶體積體電 路在其各自獨立記憶體次通道中被獨立定址以獨立存取各 記憶體次通道中之記憶體。 如前述’有許多不同的方式可供獨立定址到次通道。 20 其中一種方式係可藉由在未使用的記憶體週期期間（譬如 在行位址被寫入之一CAS週期期間），同時捕捉在既有之位 址信號線上每一個別記憶體次通道中之獨立位址資訊。另 一種獨立定址到次通道之方式係藉由路由在記憶體通道之 個別獨立記憶體次通道中之一記憶體控制器與記憶體積體 58 5 電路間的獨立位址信號線。 又另一種獨立定到次通道之方式，係藉由重新分派一 邊緣連接之未使用腳位為獨立位址腳位、並路由邊緣連接 器之獨立位址腳位與一記憶體模組上個別獨立記憶體次通 道中之多個記憶體積體電路間之獨立位址信號線。此一例 子中，獨立定址可進一步路由一記憶體控制器與一邊緣連 接器腳位間之獨立位址信號線，來耦接至記憶體模組上邊 緣連接之獨立位址腳位。邊緣連接之未使用腳位可為錯誤 校正控制腳位、同位腳位、或其等之組合。 10 只要微鋪磚被致能，-記憶體通道上會發生微鋪磚記 隐體存取至每—記憶體次通道^方塊麵，判定微鋪碑在 記憶體積體電路中是㈣被致能。檢查模式暫存器中之 15 位元來判斷微鋪磚是否仍被致能。若微鋪磚仍被致 =雷^序咖方塊祕，準備下_職_對記憶體積 性定若微鋪磚不再被致能，㈣終止而正常線 ^前’依據UMA記憶體_之積體圖型控制器易有頻 ㈣=树_補之模錄轉__技制uma 20 體架構可減少20-40%之實質&辦卢 憶體存取f h玄_貫質"己隐體存取頻寬而使得記 ^有效率。應用微鋪碑技術對於遊戲負載之顏色 更有^城可減少職·聰躲頻寬⑽得記憶體存取 允許為欠微鋪砗記憶體架構，記憶體子系統已改良至 通道存取。本發明之實施例已顯示微鋪碑可被施 59 ^ e向上相谷與既有之記憶體模組構件與標準。以 4 '又有任何方法可用來在既有之記憶體模組(例如，DIMM) 連接器上路*❸卜的位址信號線。本發明就此提出 一種解 決方案丨藉由以用於每一次通道之獨立位址資訊超載既 有之位址$ *向上相容能力不重要的話則可提供其它用 來來支援獨立位址資訊至每一次通道之方法。 儘官已描述特定範例實施例並示以所附圖式，理應了 解這些實施例僅為例示性而無限制發明範圍之意，，因為 熟於此技藝者瞭解各種變化方式，本發明之實施例不限於 特定結構與所顯示與描述之配置。 【闽式簡率說明】 第1A圖繪示利用本發明實施例之一典型電腦系統之一 方塊圖。 第1B圖繪示可利用本發明實施例之—客戶端伺服器系 統之一方塊圖。 第2A圖繪示可利用本發明實施例之—第一處理單元之 一方塊圖。 第2B圖繪示可利用本發明實施例之—第二處理單元之 一方塊圖。 第3A圖繪示耦接至各包括4個記憶體次通道之一對記 憶體通道之一記憶體控制區塊的一高階方塊圖。 第3B圖繪示耦接至快取記憶體與包括多個5個次通道 之一對記憶體通道的一記憶體控制區塊中之一記憶體控制 器之詳細方塊圖。 第4A圖係繪示在一視訊顯示器上不經由次通道而係利 用一線性記憶體存取之一記憶體通道的記憶體存取之像素 對映的一圖面。 第4B圖係繪示在一視訊顯示器上經由具有2個支援微 鋪磚記憶體存取之次通道的一記憶體通道的記憶體存取之 像素對映的一圖面。 第4C圖係繪示在一視訊顯示器上經由具有4個支援微 鋪磚記憶體存取之次通道的一記憶體通道的記憶體存取之 像素對映的一圖面。 第5A圖係繪示一64位元寬記憶體通道上之一線性64位 元組記憶體存取之圖。 第5B圖係繪示一對32位元寬記憶體次通道上一對32位 元組記憶體存取之獨立次通道記憶體存取之圖。 第5C圖係繪示4個16位元寬記憶體次通道上4個16位元 組記憶體存取之獨立次通道記憶體存取的一圖面。 第6圖繪示針對一記憶體通道之一位址信號線位元對 映。 第7A圖繪示用來耦接至裝在一主機印刷電路板上之一 連接器的一多晶片記憶體模組的一方塊圖。 第7B圖繪示嵌於一主機印刷電路板上之多個記憶體晶 片與記憶體控制器的方塊圖。 第8圖繪示用以支援記憶體次通道上微鋪磚記憶體存 取之一記憶體積體電路之一方塊圖。 第9A圖繪示耦接至模式暫存器供用於一 16位元寬記憶 1360751 體次通道與一 16位元組寬記憶體存取之位址超載邏輯的一 概略圖。 第9B圖繪示耦接至模式暫存器供用於一32位元寬記憶 體次通道與一 32位元組寬記憶體存取之位址超載邏輯電路 5 的一概略圖。 第9C圖繪示一拌和邏輯電路之概略圖’其係用於—32 位元寬記憶體次通道及一 32位元組記憶體存取。 第9D圖繪示組合第9B圖之位址超載邏輯電路與第9C 圖用於一32位元寬記憶體次通道及一32位元組記憶體存取 10之拌和邏輯電路的一簡化邏輯電路之概略圖。 第10圖繪示用於一記憶體積體電路以提供微鋪磚記憶 體存取之方法流程圖。 【主要元件符號說明】 100典型電腦系統 100A電腦系統 101處理單元 102輸入/輸出裝置(I/O) 1〇3 li視裝置(M) 100B客戶端飼服器系統 110A-110M客戶端 112網路 114伺服器

202記憶體控制區塊 203快取記憶體 203E外部快取記憶體 204A-204N記憶體通道 206圖型控制器 207輸入/輸出控制器 208A-208N微鋪磚記憶體控制 器 MCA-MCN 210’積體電路 201處理器電路 213無線網路介面電路(WNIC) 62 1360751

214 有線網路介面電路或卡 (NIC) 215通用序列匯流排(uSB)及/ 或火線(FW)串列介面 216儲存裝置/碟片機 217圖型顯示器 218視訊介面 220位址信號線 222資料信號線 224計時信號線 222A ' 222B ' 222C ' 222D 二欠 通道資料線 205A、205B、205C、205D 個別 次通道 300組合圖型與記憶體控制器 300主機 301寫入資料路徑 302讀取資料路徑 304A記憶體通道0 304B記憶體通道1 305A-305S次通道 311A-311S位址線 310位址信號線 320通道指派器 321A記憶體控制器 321B記憶體控制器 322記憶體控制器 322A-322B次通道指派器 324A-324B重新排序緩衝器 326A-326B異動組合器 401三角形 402斷片 404跨距 406斷片 408資料呈現斷片 414雙重跨距 414C、414D、414E、414F 子跨 距 424跨距 424A跨距 424B跨距 424C跨距 63 1360751 424E、424F、424G、424H 子跨 距 500A-500C記憶體通道 515A、515B、515C、515D 記 憶體次通道 ΉΟ記憶體模組(MM) 750積體電路 751印刷電路板 752記憶體積體電路晶片（記憶 體裝置） 754邊緣連接器或邊緣連接 755A-755D獨立位址信號腳位 756A-756D獨立位址信號線 760邊緣連接器 762主機印刷電路板 763獨立位址信號線 體積體電路 8〇1記憶體陣列 802列位址解碼器 8〇3位元線預充電/更新邏輯 804行解碼器 806感測放大陣列與寫入驅動 is區塊 808控制器 811位址緩衝器 812微舖碑控制邏輯 812A微鋪磚控制邏輯 812B微鋪磚控制邏輯 810A-810C模式暫存器 820位址線 821資料線 822控制線 850 MTE位元 821資料輸入/輸出(1/〇)匯流排 900雙倍4輸人多工器 902A微鋪磚模式信號 902B微鋪磚模式信號 903-911 輸入AND 閘 912-918反相器 901A六倍2輸入多工器 901B六倍嫩入多工器 923閘 64 1360751 930位址和邏輯 906-910 AND 閘 935雙倍2#入多工器 923 OR 閘 936 NOR 閘 969 AND 閘 937-938互斥或(XOR)閘 97本975 互斥 NOR (XNOR)閘 932拌和控制信號(SWZ) 976反相器 950控制邏輯 960六倍3輸入多工器 1002-1008 步驟 65

Claims (1)

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公告本第 95123833 號申請 ”申請專利範園： 種記憶體積體電路，其包括： 用以透過-記憶體通道選擇性 中之記憶體胞元的一位址解碼器； 一記憶體陣列 5

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包括用以储存-致能位元與至少—個次通道選擇 位几之位70儲存電路的—模式暫存器；以及 麵接至夕個他信號線、純轉㈣及該模式 暫存器之控制邏輯組件，該控制邏輯組件用以根據該致 能位元與該至少一個子通道選擇位元以不同程度之顆 粒度選擇性地存取該記憶體陣列來支援獨立子通道記 憶體透過該記憶體通道之子通道對㈤㈣陣列之存 取’其中用於—記憶__取之料不哪度之顆粒 度中之一第-程度顆粒度係在該致能位元被解除宣告 時該記憶體陣列的-整個記憶體通道，而用於一記憶體 陣列存取之該等不同程度之顆粒度中之一第二程度顆 粒度係在該致能位元被宣告時該記憶體陣列的該^個 記憶體通道的-子集合，且其中該至少—子通道選擇位 元係用來指派該記憶體陣列之該等子通道。 2.如申請專利範圍第1項之積體電路，其中： 20 該致能位元係一微舖磚致能仇元，以及 對該記憶體陣列之該獨立次通道記憶體存取係 微鋪磚記憶體存取。 3.如申請專利範圍第1項之積體電路，其中： 該控制邏輯組件響應於-行饭入信號進_步 66 選擇該-或更多位址信號線 如申請專利範圍第3項之積體電路，其中： 該控制邏輯組件對該一或更$ 物應於-異動繼號4址信號線之選擇 如申請專利範圍第3項之積體電路，其中： 該控制邏輯組件包括一多 夕工态其用來選擇該等位 址k諕線令欲供捕捉獨立位資 ^ , 祉貝0礼之一位址信號線。 如申請專利範圍第5項之積體電路，其中： 該獨立位址資訊之捕捉係響應於-行位址載入作 號。 〇 如申請專利範圍第5項之積體電路，其中： 該多工器更進-步將該獨立位址資訊從一第一有 效位址位元拌和到一第二有效位址位元。 如申請專利範圍第i項之記憶體積體電路，其進一步包 含： 匕 用以接收共享列位址信號、共享行位址信號、獨立 行位址k號、或其等之組合的多個位址腳位； 一行位址載入選通腳位，其用以接收一行位址裁入 選通k號’以選擇性地接收該等多個位址腳位上之一或 更多該等獨立行位址信號； 第一組多個多工器，其各自具有相耦在一起並耦接 至該第一次通道選擇位元來選擇多個多工器輸入之其 中一者作為一個別多工器輸出的一第一選擇控制輪 入’輕接至該等多個位址腳位中之一子集合的該等多個 1360751 ♦ · r | ^辨月β日修(更)正替換頁 多工器輸入用以接收該等獨立行位址，該等第一組多個 多工器用以選擇一或更多該等獨立行位址信號，作為響 應於該第一次通道選擇位元而提供於該等個別多工器 輸出上之獨立次通道行位址信號； 5 其中該致能位元係一微鋪磚致能位元；以及 • 其中該位址解碼器包含耦接至該等第一組多個多 工器之該等個別輸出的一行位址解碼器，該行位址解碼 器用以選擇性地響應於該共享行位址信號來存取一記 憶體陣列中的多行記憶體胞元、及響應於該微鋪磚致能 10 位元來存取該等獨立次通道行位址信號。 9. 如申請專利範圍第8項之記憶體積體電路，其中： 該獨立次通道行位址信號係與多個記憶體次通道 中之一預定記憶體次通道相關聯。 10. 如申請專利範圍第8項之記憶體積體電路，其中： 15 該等第一組多個多工器進一步響應於該微鋪磚致 • 能位元，選擇該等獨立行位址信號作為該等獨立次通道 行位址信號。 11.如申請專利範圍第10項之記憶體積體電路，其中： 該等第一組多個多工器進一步響應於該行位址載 20 入選通信號與一異動致能信號，選擇該等獨立行位址信 號作為該等獨立次通道行位址信號。 12.如申請專利範圍第11項之記憶體積體電路，其中： 該暫存器用以儲存一第二次通道選擇位元，以及 該等第一組多個多工器進一步響應於該第二次通 68 1360751 _____ : %年州访日修(更)正替換頁 道選擇位元，選擇該等獨立行位址信號作為該等獨立次 通道行位址信號。 '' 13.如申請專利範圍第8項之記憶體積體電路，其中： ( " 該等第一組多個多工器係為三對一多工器，其各具 5 有耦接在一起並耦接至一微鋪磚模式信號之一第二選 擇控制輸入，該等第一組多個多工器進一步響應於該微 鋪磚模式信號而選擇該等獨立行位址信號作為該等獨 立次通道行位址信號。 ® 14.如申請專利範圍第13項之記憶體積體電路，其中： 10 該暫存器儲存一第二次通道選擇位元，以及 該記憶體積體電路更進一步包括： • 耦接於一或更多該等多個位址腳位與該等第一組 多個多工器間之拌和邏輯組件，該拌和邏輯組件用以響 應於該第二次通道選擇位元而選擇性地使耦接至該等 15 第一組多個多工器之一或更多該等獨立行位址信號反 • 相。 15.如申請專利範圍第8項之記憶體積體電路，其更包含： 耦接於該等第一組多個多工器與該行位址解碼器 間之第二組多個多工器，該等第二組多個多工器之每一 20 多工器具有耦接在一起並耦接至一微鋪磚模式信號之 一第二選擇控制輸入，多個多工器輸入之其中一者作為 一個別多工器輸出，該等第二組多工器中之第一半數多 工器輸入分別被耦接至該等第一組多個多工器之該等 多工器輸出，而該等第二組多個多工器中之第二半數多 69 1360751

10 公告本 作年1¾)硌日修(更)正替换I 工器輸入分別被耦接至該等多個位址腳位，該等第二組 多個多工器響應於處於有效作用狀態之該微舖磚模式 信號來選擇該等第一組多個多工器之該等多工器輸出 來提供在個別多工器輸出上，以及響應於處於不作用狀 態之該微鋪磚模式信號來選擇該共享列位址信號與共 享行位址信號來提供在該等個別多工器輸出上。 16. —種用於一電腦之記憶體陣列系統，其包含： 在至少一個記憶體通道中耦接在一起的一或更多 記憶體模組，各該一或更多記憶體模組被分成至少兩個 記憶體次通道，各該一或更多記憶體模組包括： 於一邊緣連接部中具有多個腳位之一印刷電路板， 耦接至該印刷電路板之一第一記憶體積體電路，該 第一記憶體積體電路被指派到一第一記憶體次通道，以 及 15 耦接至該印刷電路板之一第二記憶體積體電路，該 第二記憶體積體電路被指派到一第二記憶體次通道；以 及 耦接至該印刷電路板控制邏輯組件以不同程度之 顆粒度選擇性地存取該記憶體積體電路來支援獨立子 20 通道記憶體透過該記憶體通道之該等子通道對該記憶 體積體電路之存取，其中一第一程度顆粒度係一整個記 憶體通道，而一第二程度顆粒度係該整個記憶體通道的 一子集合。 17.如申請專利範圍第16項之系統，其中： 70

1360751 該第一記憶體積體電路與該第二記憶體積體電路 中之一組可定址記憶體胞元係可彼此獨立地定址。 18. 如申請專利範圍第17項之系統，其中： 各該一或更多記憶體模組更包括： 5 於該印刷電路板上耦接於該邊緣連接部與該第一 記憶體積體電路間之一第一組獨立位址線，以及 在該印刷電路板上耦接於該邊緣連接部與該第二 記憶體積體電路間之一第二組獨立位址線。 19. 如申請專利範圍第16項之系統，其中： 10 各該一或更多記憶體模組更包括： 耦接至該印刷電路板之一第三記憶體積體電路，該 第三記憶體積體電路被指派到一第三記憶體次通道，以 及 耦接至該印刷電路板之一第四記憶體積體電路，該 15 第四記憶體積體電路被指派到一第四記憶體次通道。 20.如申請專利範圍第19項之系統，其中： 在該第一記憶體積體電路、該第二記憶體積體電 路、該第三記憶體積體電路、及該第四記憶體積體電路 中之一組可定址記憶體胞元係可彼此獨立定址。 20 21.如申請專利範圍第20項之系統，其中： 各該一或更多記憶體模組更包括： 在該印刷電路板上耦接於該邊緣連接部與該第一 記憶體積體電路間之一第一組獨立位址線， 在該印刷電路板上耦接於該邊緣連接部與該第二 71 1360751

記憶體積體電路間之一第二組獨立位址線， 汉年(¾准修(更)正替換頁 在該印刷電路板上耦接於該邊緣連接部與該第三 記憶體積體電路間之一第三組獨立位址線，以及 在該印刷電路板上耦接於該邊緣連接部與該第四 記憶體積體電路間之一第四組獨立位址線。

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