JP2008544428A - マイクロタイルメモリインターフェース - Google Patents

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Abstract

本発明の一実施形態で、メモリ集積回路は、メモリアレイ内のメモリセルに選択的にアクセスするアドレスデコーダと、イネーブルビット及び少なくとも１つのサブチャネル選択ビットを記憶するビット記憶回路を備えたモードレジスタと、制御ロジックとを有するよう設けられる。制御ロジックは、複数のアドレス信号ラインと、アドレスデコーダと、モードレジスタとへ結合される。イネーブルビット及び少なくとも１つのサブチャネル選択ビットに応答して、制御ロジックは、アドレス信号ラインの中から１又はそれ以上を選択し、メモリアレイへの独立したサブチャネルメモリアクセスをサポートするよう独立アドレス情報を獲得する。制御ロジックは、独立アドレス情報をアドレスデコーダに結合する。

Description

本発明の実施形態は、概して、メモリアーキテクチャ及び、特に、メモリコントローラとシステムメモリとの間のメモリチャネルに関する。
統合メモリアーキテクチャ（ＵＭＡ；Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ）とも時々呼ばれる、一様な又は統一されたメモリアクセスを有するメモリアーキテクチャにおいて、プロセッサ及びグラフィックコントローラは、コストを低減するようシステムメモリを共有する。通常、ＵＭＡメモリアーキテクチャは、プロセッサからシステムメモリへのメモリ要求（読み出し／書き込みアクセス）を処理するよう最適化され得る。典型的なＵＭＡメモリアーキテクチャは、グラフィックコントローラによってなされるメモリ要求を妥協して解決する。今日、グラフィック性能は、３次元（３Ｄ）のみならず、より高い解像度をサポートするために、ますます重要となりつつある。
典型的なＵＭＡメモリアーキテクチャにおいて、キャッシュメモリは、プロセッサによるメモリ要求と、グラフィックコントローラによるメモリ要求とに対処するよう、一定の６４キロバイトキャッシュメモリを使用する。ＵＭＡメモリアーキテクチャにおける典型的なメモリコントローラは、１又は２のメモリチャネルを有する。各メモリチャネルは、読み出しアクセス又は書き込みアクセスを実行するために、各メモリモジュールと共に、アドレスバスにおける全てのアドレスラインを共有する。典型的なメモリチャネルにおけるデータバスは、通常、６４ビットワイドである。従って、所与のアドレスに関する８バイトの連続的なデータは、同時にメモリからアクセスされる。データバスのビットは、利用されるメモリの種類及びメモリサイズに依存して様々な方法で、メモリモジュールへ送られ得る。
通常、プロセッサは、メモリからアクセスされる６４ビットの連続的なデータを全て使用し、一方、グラフィックコントローラは、通常は使用しない。連続的なデータの多くは、グラフィックコントローラがＵＭＡメモリアーキテクチャにおいてメモリ要求を行う場合に切り捨てられる。従って、メモリチャネルのバンド幅は、典型的なＵＭＡメモリアーキテクチャにおいてグラフィックコントローラによって発せられるメモリ要求によって非能率的に使用され得る。
本発明の実施形態の特徴は、以下の詳細な記載から明らかになるであろう。
図面中の同じ参照番号及び記号表示は、類似する機能を提供する同様の要素を示す。
本発明の実施形態の以下の詳細な記載で、多数の特定の詳細は、本発明の全体的理解を与えるために挙げられている。しかし、所謂当業者には明らかであるように、本発明の実施形態は、かかる特定の詳細を用いずとも行われ得る。他の例で、周知の方法、手順、構成要素、及び回路は、本発明の実施形態の態様を不必要に不明瞭にしないよう、記載されていない。
集積されたグラフィックコンピュータシステムのメモリ効率は、通常、キャッシュラインのサイズによって制限される。かなり頻繁に、グラフィックスのための理想的なメモリアクセスサイズは、グラフィックプロセッサが１度に１又は幾つかの画素若しくはテクセル（ｔｅｘｅｌ）を操作するので、４から１６バイトのデータである。しかし、ＵＭＡメモリアーキテクチャは、プロセッサのメモリ効率を最適化するよう６４バイトキャッシュラインに関して最適化される。６４バイトキャッシュラインを用いると、グラフィックコントローラによるメモリ要求は、概して、メモリからフェッチされが、決してグラフィックコントローラによって使用されない相当量のデータを生じさせる。使用されないデータは、オーバーフェッチと呼ばれる。
マイクロタイリング（ｍｉｃｒｏ−ｔｉｌｉｎｇ）を含む本発明の実施形態は、集積されるグラフィックコントローラを備えたＵＭＡメモリアーキテクチャにおいてプロセッサに対するキャッシュライン要求を保存しながら、グラフィックコントローラからのメモリ要求のオーバーフェッチを低減する。一般に、マイクロタイリングは、新しいメモリアーキテクチャと、新しいメモリコントローラアーキテクチャとを有する。新しいメモリコントローラアーキテクチャが記載される一方、本願の焦点は、マイクロタイリングをサポートする新しいメモリアーキテクチャに当てられる。マイクロタイリングメモリアーキテクチャをサポートするよう、新しいメモリサブシステムは、メモリチャネル内で、独立してサブチャネルメモリアクセスを提供する。メモリへのかかる独立したサブチャネルメモリアクセスは、マイクロタイリング又はマイクロタイルメモリアクセスと呼ばれ、概してマイクロタイリングと呼ばれる。
簡潔に述べると、マイクロタイリングは、メモリ要求が、メモリの不連続なセクション又はチャンク（ｃｈｕｎｋ）に関して、より小さな要求から成ることを可能にする。マイクロタイリングメモリアーキテクチャは、読み出し及び書き込みメモリフェッチが要求側のニーズに基づいてサイズ及び構成を変化させることを可能にする。より小さなチャンクが正確に特定されるよう、付加的なアドレス情報はマイクロタイルメモリコントローラによってシステムメモリに提供される。例えば、本発明の一実施形態で、６４ビットワイドメモリチャネル（物理的なビット幅）は、４つの１６ビットワイドサブチャネルに分けられ得る。この実施形態で、６４バイトメモリアクセス（メモリチャネルの論理バイト幅）は、４つの不連続な１６バイトチャンクから成る（メモリトランザクションは８回の転送のバースト（ｂｕｒｓｔ）であるとする。）。各サブチャネルは、ある一意のアドレス情報を使用する。図３Ａは、ある一意のアドレス情報を夫々有する４つの１６ビットサブチャネルの例となる実施である。マイクロタイルメモリアーキテクチャの他の実施は、各サブチャネルの大きさと、各サブチャネルに提供される独立アドレスラインの数とを変更することができる。
メモリコントローラからメモリ集積デバイスへ新しい専用のラインを定めることによって、又は、付加的なアドレスラインであるようメモリモジュールにおいて経路を定められた未使用のエラー補正符号（ＥＣＣ；Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を新しい目標に向けることによって、付加的なアドレスラインの供給を含むメモリアレイの各チャネルへ付加的な独立アドレス情報を供給可能な幾つかの方法が存在する。独立した付加的なアドレス情報は、また、例えば、列アドレスがメモリ集積回路に書き込まれるところのメモリ周期の間に、未使用の標準周期の間に既存のアドレス信号ラインにオーバーロードとすることによって供給され得る。この場合に、マイクロタイリングサポートは、メモリモジュールにおいて実施され得、依然として、既存のメモリモジュール実施へ下位互換性を提供することができる。かかる方法は、別個に、又は本発明の実施形態と組み合わせて使用され得、如何なる付加的なアドレスラインも含む所望数のアドレスラインにおいて付加的なアドレス情報を提供する。
本発明の一実施形態で、付加的なアドレス信号ラインは、マイクロタイリング及びマイクロタイルメモリアクセスをサポートするよう、マザー基板上でメモリ集積回路への経路を定められる。新しいアドレス信号ラインは、マザー基板上のメモリコントローラからメモリ集積回路デバイスへと送られる専用のアドレスラインである。本発明の更なる他の実施形態で、付加的なアドレス信号ラインは、マザー基板上で新しいコネクタへの経路を定められ、新しいピン割り当て（ピン出力）を有する新しいメモリモジュールは、新しいコネクタにプラグインされる。
本発明の他の実施形態で、アドレス信号のオーバーロードは、マイクロタイリングをサポートするよう付加的なアドレスを転送するために使用されても良い。典型的な動的ランダムアクセスメモリ（ＤＲＡＭ；Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）集積回路は、行アドレスストローブ（ＲＡＳ＃）制御信号がロー（Ｌｏｗ）状態にされる場合に、アドレス信号ラインを介して行アドレスを受け取る。列アドレスは、列アドレスストローブ（ＣＡＳ＃）制御信号がロー状態にされる場合、より少数のアドレス信号ラインを介してＤＲＡＭ集積回路によって受け取られる。行アドレスは既存のアドレス信号ラインの全てを介して送信され、一方、より少ない列アドレスが同じアドレス信号ラインを介してしばしば送信されることが観測されている。即ち、少数の既存のアドレス信号ラインが列アドレス信号を転送するために使用される。従って、付加的なアドレス信号は、ＣＡＳ＃制御信号がロー状態にされる場合に、使用されていないアドレス信号ラインを介してＤＲＡＭ集積回路へ転送され得る。このようにして、全く又はほんの僅かしか付加的なアドレス信号ラインは、マイクロタイリングのための付加的なアドレッシング機能をサポートするよう経路を定められる必要がない。
本発明の他の実施形態で、使用されていないエラー補正符号化又はパリティ信号ラインは、マイクロタイリングをサポートするよう付加的なアドレスを転送するために使用され得る。幾つかのメモリモジュールで、エラー補正符号化（ＥＣＣ）は、ＥＣＣデータを記憶するようデータのビット及び付加的なメモリを、ＥＣＣ集積回路モニタを有することによってサポートされ得る。しかし、ＥＣＣを有するメモリモジュールは、通常、例えば、それらがより高価である場合にサーバのような、よりハイエンドのシステムでしか使用されない。コンピュータの数がより多数であるところのデスクトップ又はクライアントコンピュータにおいて、ＥＣＣは、それが付加的なコストとなるため、通常はサポートされない。かかる場合に、ＥＣＣ又はパリティに関しては別として、メモリモジュールセットの多数のピンは、通常は使用されなくなる。ＥＣＣを用いないメモリモジュールで、使用されないＥＣＣ又はパリティ用のピンは、マイクロタイリングをサポートするよう付加的なアドレスを転送するために使用されても良い。メモリモジュールの他の使用されない未接続（ＮＣ；Ｎｏｎ−Ｃｏｎｎｅｃｔ）ピンは、また、マイクロタイリングをサポートするよう付加的な独立アドレス信号ラインを提供するために使用されても良い。
本発明の更なる他の実施形態で、付加的な独立アドレス信号伝達は、列アドレスの転送の間のアドレス信号のオーバーロードを、未使用ピンによって提供される付加的なアドレス信号ラインに結合することによって提供され得る。
例えば、ダブルデータレート（ＤＤＲ；Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＤＲＡＭ技術に基づくメモリチャネルのような典型的なメモリチャネルにおいて、メモリチャネルの論理幅は、Ｍバイトワイドであると考えられる。１バイトのデータには８ビットが存在する。メモリチャネルの論理幅は、メモリモジュール上でのデータ転送のバースト長にいくらか関連する。即ち、Ｍバイトのデータは、基本アドレスから増分される連続アドレスを用いることによって、バーストを形成するデータ転送によって連続してアクセスされ得る。通常、アクセスされる（読み出し又は書き込みをなされる）べきバイトのブロックの基本アドレスは、チャネルの論理幅の整数倍である。メモリチャネルの物理的な幅は、メモリコントローラとメモリモジュールとの間のデータバスのビット幅である。典型的な最小バースト長は、アドレスラインの最小有効ビットによって設定され得る開始バイト順を伴う８のメモリ周期でありうる。６４ビットの典型的な物理幅により、８のメモリ周期は、メモリチャネルにおいて６４バイトのデータにアクセスする。従って、メモリチャネルの典型的な論理幅は６４バイトのデータである。
上述されるように、メモリチャネルの論理幅は、基本アドレスにより連続的に転送され得るバイトの数であり、メモリの物理幅は、メモリコントローラとメモリモジュールとの間のデータバスのビット幅（“ＷＤＢ”）である。マイクロタイルメモリシステムは、メモリチャネルの論理幅及び物理幅を、より小さな論理バイト幅及びより小さな物理ビット幅を有するサブチャネルに等しく分ける。
メモリのマイクロタイリングは、メモリチャネルの物理幅（ＷＤＢビット）及びメモリチャネルの論理幅（Ｍバイト）を、Ｓ個のサブチャネル（ＷＳＣ）に分ける。各サブチャネルは、ＷＳＣ＝ＷＤＢ／Ｓビットの物理幅と、Ｎ＝Ｍ／Ｓバイトの論理幅とを有する。従って、Ｎバイトのデータは、データ転送のバーストごとに、各サブチャネルにおいてＷＳＣビットのデータラインを介して転送され得る。メモリチャネルは、メモリ内にアクセスすべき総数ＴＭＬのメモリ域を有することができる。各サブチャネルは、ＴＳＭＬ＝ＴＭＬ／Ｓである場合に、メモリチャネルの全てのメモリ域（ＴＳＭＬ）のサブセットにアクセスする。
マイクロタイリングメモリで、各サブチャネルは、互いから独立して、メモリチャネルを介して、より細分化されたデータにアクセスすることができる。それらを完全に独立させるよう、別個のアドレス信号ラインがメモリコントローラから各サブチャネルへと経路を定められ得る。過剰に多くの別個のアドレス信号ラインの経路指定を回避するよう、幾つかのアドレス信号ラインは、メモリ域が共通アドレスの組から独立に選択され得るように、サブチャネル全体で共有され得る。従って、各サブチャネルへ与えられるアドレスは、他のサブチャネルへ与えられるアドレスにおける対応するビットとは異なる値を有する多数の独立アドレスビット（“Ｔ”）を有する。従って、各サブチャネルで転送されるデータは、連続するデータブロックを表し、一方、各サブチャネルにおけるデータブロックは、必ずしも連続的なアドレス範囲から形成されるわけではない。
本発明の実施形態は、例えば、図１Ａ及び図１Ｂで表されるような、様々なシステムで使用され得る。ここで図１Ａを参照すると、本発明の実施形態が利用され得るところの典型的なコンピュータシステム１００Ａのブロック図が表されている。コンピュータシステム１００Ａは、第１の処理ユニット（ＰＵ）１０１と、例えばキーボード、モデム、プリンタ、外部記憶装置等のような入出力デバイス（Ｉ／Ｏ）１０２と、例えばＣＲＴ又はグラフィックディスプレイのようなモニタデバイス（Ｍ）１０３とを有する。モニタデバイス（Ｍ）１０３は、例えば、ビジュアル又はオーディオフォーマットのような、ヒトが認知可能な形式で、コンピュータ情報を提供することができる。システム１００Ａは、コンピュータシステム以外の多種多様な電子システムであっても良い。
ここで図１Ｂを参照すると、本発明の実施形態が利用され得るところのクライアント−サーバシステム１００Ｂが表されている。クライアント−サーバシステム１００Ｂは、ネットワーク１１２へ結合された１又はそれ以上のクライアント１１０Ａ乃至１１０ｎと、ネットワーク１１２へ結合されたサーバ１１４とを有する。クライアント１１０Ａ乃至１１０ｎは、情報を送受信し、且つ、サーバで必要とされ得るいずれかのデータベース及び／又はアプリケーションソフトウェアへのアクセスを得るために、ネットワーク１１２を介してサーバ１１４と通信する。クライアント１１０Ａ乃至１１０ｎ及びサーバ１１４は、典型的なコンピュータシステム１００Ａの例であっても良い。サーバ１１４は、メモリを備えた処理ユニットを有し、更に、１又はそれ以上のディスク駆動記憶装置を有しても良い。サーバ１１４は、例えばネットワーク接続ストレージ（ＮＡＳ；Ｎｅｔｗｏｒｋ Ａｔｔａｃｈｅｄ Ｓｔｏｒａｇｅ）デバイスとして記憶領域ネットワーク（ＳＡＮ；Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）において使用されても良く、ディスクのアレイを有する。サーバ１１４へのデータアクセスは、複数のクライアント１１０Ａ乃至１１０Ｃと共にネットワーク１１２上で共有されても良い。
ここで図２Ａを参照すると、本発明の実施形態が利用され得るところの第１の処理ユニット１０１Ａのブロック図が表されている。処理ユニット１０１Ａは、示されるように共に結合された、プロセッサ回路２０１と、メモリ制御ブロック２０２と、外部キャッシュメモリ２０３Ｅと、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎと、グラフィックコントローラ２０６と、入出力コントローラ２０７とを有することができる。処理ユニット１０１Ａのプロセッサ回路２０１、メモリ制御ブロック２０２、キャッシュメモリ２０３Ｅ、グラフィックコントローラ２０６及び入出力コントローラ２０７のうちの２又はそれ以上の要素の組合せは、単一の集積回路に共に集積され得る。例えば、メモリ制御ブロック２０２、グラフィックコントローラ２０６、及び入出力コントローラ２０７は、集積回路２１０として共に集積され得る。他の例として、プロセッサ回路２０１、メモリ制御ブロック２０２、キャッシュメモリ２０３Ｅ、グラフィックコントローラ２０６、及び入出力コントローラ２０７は、集積回路２１０′として共に集積されても良い。他の例として、そのメモリコントローラを備えたメモリ制御ブロック２０２は、プロセッサ回路２０１に集積されても良い。プロセッサ回路２０１とメモリ制御ブロック２０２との間に結合される外部キャッシュメモリ２０３Ｅは、集積回路２１０′の一部であるように表されているが、それは別個の回路であっても良い。しばしば、キャッシュメモリ２０３Ｅは、大きなメモリ容量を別個に製造するのにより有効であるため、集積回路２１０′の外部にとどまる。
プロセッサ回路２０１は、マルチプロセッサ集積回路として、プロセッサＡ乃至Ｎ（２０１Ａ〜２０１Ｎ）のような、１若しくはそれ以上の実行ユニット又は１よりも多いプロセッサ（コアプロセッサとも呼ばれる。）を有することができる。プロセッサ回路２０１の各プロセッサは、１又はそれ以上の段のオンチップ若しくは内部キャッシュメモリ２０３Ｉを有しても、あるいは、同じ内部キャッシュメモリを共有しても良い。他の段のキャッシュメモリは、プロセッサ回路２０１の外部にあり、例えば外部キャッシュメモリ２０３Ｅのようなメモリコントローラのインターフェースであっても良い。プロセッサ回路２０１は、また、マイクロコンピュータが有しうるならば、オンチップの又は内部のランダムアクセスメモリ（ＲＡＭ）及びオンチップの又は内部の読み出し専用メモリ（ＲＯＭ；Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を有しても良い。プロセッサ回路２０１、その１又はそれ以上の実行ユニット、及び、その１又はそれ以上の段のキャッシュメモリは、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎによりメモリ制御ブロック２０２を介して（命令を含む）データの読み出し又は書き込みをなされ得る。
１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎ及びプロセッサ回路２０１並びにグラフィックコントローラ２０６へ結合され、それらの間に置かれたメモリ制御ブロック２０２は、それ自身の内部キャッシュメモリ２０３Ｍを随意的に有しうる。あるいは、キャッシュメモリ２０３Ｍは、他の段のキャッシュメモリとして外部にあっても良い。メモリ制御ブロック２０２は、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎの夫々について、１又はそれ以上のマイクロタイルメモリコントローラＭＣＡ乃至ＭＣＮ（２０８Ａ〜２０８Ｎ）を有する。
１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎの夫々は、１又はそれ以上のメモリモジュールＭＭ１乃至ＭＭｎを有する。各メモリモジュールは１又はそれ以上のメモリ集積回路又はデバイスを有する。１又はそれ以上のメモリ集積回路又はデバイスは、動的ランダムアクセスメモリ（ＤＲＡＭ）回路、静的ランダムアクセスメモリ（ＳＲＡＭ）回路、又は不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）回路を含む様々な種類のメモリ集積回路でありうる。しかし、本発明の好ましい実施形態で、１又はそれ以上のメモリ集積回路は動的ランダムアクセスメモリ（ＤＲＡＭ）回路である。
１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎの夫々は、２又はそれ以上のサブチャネルを有する。図２Ａでは、４つのメモリサブチャネル２０５Ａ乃至２０５Ｄが、各メモリチャネル２０４Ａ乃至２０４Ｎに含まれている。一時的に図２Ｂを参照すると、２つのサブチャネル２０５Ａ′及び２０５Ｂ′が各メモリチャネル２０４Ａ乃至２０４Ｎに含まれている。２及び４のメモリサブチャネルが各メモリチャネルにおいて表されるが、当然、メモリチャネルの他の分割は偶数又は奇数のサブチャネルを含みうる。これは、特に、メモリチャネルの論理幅又はバースト長が増大するような場合である。
各メモリチャネル２０４Ａ乃至２０４Ｎにおける１又はそれ以上のメモリモジュールＭＭ１乃至ＭＭｎは、マイクロタイリングをサポートするよう構成され得る。アルゴリズムは、１又はそれ以上のメモリモジュールがマイクロタイリングをサポートするか否かを決定するために、メモリ制御ブロック２０２によって使用され得る。１又はそれ以上のメモリモジュールに含まれる１又はそれ以上のメモリ回路又はデバイスは、マイクロタイリングをサポートするよう構成され得る。１又はそれ以上のメモリ回路は、マイクロタイル化を可能とされ（ＭＴＥ）、特定のメモリサブチャネルをサポートするよう割り当てられ得る。１又はそれ以上のメモリ回路は、マイクロタイル化を可能とされ且つ特定のメモリサブチャネルへ割り当てられるよう、追加のピンを有しても、あるいは、モードレジスタにおいて付加的なビットを有しても良い。付加的なピンがメモリ回路によって提供される場合には、外部ジャンパピン、ジャンパワイヤ、又はマイクロスイッチ（例えば、ＤＩＰスイッチ。）が、マイクロタイリングサポートを構成するために使用されても良い。モードレジスタがメモリ回路で提供される場合には、各サブチャネルへのデータバスの独立した部分が、適切なロードストローブをモードレジスタにロードするために使用されても良い。
Ｉ／Ｏコントローラ２０７は、メモリ制御ブロック２０２へ結合され、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎにデータを書き込むことができる。従って、Ｉメモリチャネル２０４Ａ乃至２０４Ｎはプロセッサ２０１によってアクセス可能である。処理ユニット１０１Ａは、更に、Ｉ／Ｏコントローラ２０７へ結合された、無線ネットワークインターフェース回路（ＷＮＩＣ；Ｗｉｒｅｌｅｓｓ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ）２１３、有線ネットワークインターフェース回路又はカード（ＮＩＣ；Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ ｏｒ Ｃａｒｄ）２１４、ユニバーサルシリアルバス（ＵＳＢ；Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）及び／又はファイヤワイヤ（ＦＷ；Ｆｉｒｅｗｉｒｅ）シリアルインターフェース２１５、且つ／あるいは、ディスクドライブ２１６を有することができる。無線ネットワークインターフェース（ＷＮＩＣ）２１３は、例えば、無線ローカルエリアネットワーク、ワイファイ（ＷｉＦｉ）（ＩＥＥＥ８０２．１１）、ブルートュース（Ｂｌｕｅｔｏｏｔｈ（登録商標））、又は他の無線接続を介して、基地無線ユニットへの無線接続を提供する。無線ネットワークインターフェース（ＷＮＩＣ）２１３は、基地無線ユニット又は他の移動体無線ユニットへ無線波によって結合するようアンテナを有する。ＮＩＣ２１４は、イーサネット（登録商標）有線ローカルエリアネットワーク接続を提供する。ＵＳＢ／ＦＷシリアルインターフェース２１５は、他のＩ／Ｏ周辺デバイスを含むようシステムの拡張を可能にする。ディスクドライブ２１６はよく知られており、プロセッサ２０１に書き換え可能な記憶装置を提供する。ディスク記憶装置２１６は、フロッピー（登録商標）ディスク、ジップ（Ｚｉｐ）ディスク、ＤＶＤディスク、ハードディスク、書き換え可能な光学ディスク、フラッシュメモリ、又は他の不揮発性記憶装置のうちの１又はそれ以上であっても良い。
グラフィックコントローラ２０６は、メモリ制御ブロック２０２へ結合され、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎに対してデータの読み出し及び書き込みを行う。プロセッサ２０１は、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎにデータを書き込むことができる。従って、メモリチャネル２０４Ａ乃至２０４Ｎは、グラフィックコントローラ２０６によってアクセス可能であり、グラフィックディスプレイまたはビデオデバイスに表示可能である。グラフィックディスプレイ２１７は、グラフィックコントローラ２０６へ結合され得る。ビデオインターフェース２１８は、グラフィックコントローラ２０６へ結合され得る。ビデオインターフェース２１８は、アナログ及び／又はデジタルのビデオインターフェースであっても良い。
処理ユニット１０１Ａで、プロセッサ２０１、Ｉ／Ｏコントローラ２０７、及びグラフィックコントローラ２０６は、メモリ制御ブロック２０２におけるメモリコントローラを介して１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎ内のデータにアクセスすることができる。メモリ制御ブロック２０２におけるメモリコントローラは、システムメモリと、プロセッサ２０１、Ｉ／Ｏコントローラ２０７及びグラフィックコントローラ２０６との間でデータの読み出し及び書き込みを行うよう、各メモリチャネル２０４Ａ乃至２０４Ｎへインターフェースで接続する。マイクロタイルメモリコントローラ２０８Ａ乃至２０８Ｎをメモリチャネル２０４Ａ乃至２０４Ｎへ夫々インターフェースで接続する際に、アドレスバスのアドレス信号ライン２２０と、データバスのデータ信号ライン２２２と、クロック信号ライン２２４とがメモリインターフェースの一部として存在する。例えばディスク記憶装置２１６のような、Ｉ／Ｏコントローラ２０７へ結合された入力デバイスは、また、システムメモリへの情報の読み出し及び書き込みを行うことができる。
概して、データバスのデータ信号ライン２２２は、Ｓ個のサブチャネルに分割される。Ｓが４であるところの図２Ａにおいて、データバスのデータ信号ライン２２２は、サブチャネルデータライン２２２Ａ、２２２Ｂ、２２２Ｃ及び２２２Ｄによって表されるように、４つのサブチャネルに分割され、夫々のサブチャネル２０５Ａ、２０５Ｂ、２０５Ｃ及び２０５Ｄへ結合されている。例えば、６４ビットバスは、４組の１６ビットデータラインに分けられる。アドレス信号ライン２２０の幾つかはサブチャネルに共有され得、一方、残りのアドレス信号ラインは、本発明の一実施形態において、１のサブチャネルから次のサブチャネルに対して独立している。本発明の他の実施形態で、アドレス信号ライン２２０は、各サブチャネルについて完全に独立している。アドレス信号ラインについては、以下で更に記載する。
ここで図２Ｂを参照すると、本発明の実施形態が利用され得るところの第２の処理ユニット１０１Ｂのブロック図が表されている。第２の処理ユニット１０１Ｂは、示されるように共に結合された、プロセッサ回路２０１と、メモリ制御ブロック２０２と、外部キャッシュメモリ２０３Ｅと、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎと、グラフィックコントローラ２０６と入出力コントローラ２０７とを有する点で、第１の処理ユニット１０１Ａに類似する。簡潔さのために、同じ参照番号を有する要素については図２Ａの記載を参照することにより、ここでは説明を繰り返さない。しかし、第２の処理ユニット１０１Ｂで、１又はそれ以上のメモリチャネル２０４Ａ乃至２０４Ｎの夫々は、表されているように、２つのサブチャネル２０５Ａ′及び２０５Ｂ′に分割される。即ち、サブチャネルの数Ｓは２である。データバスのデータ信号ライン２２２は、サブチャネルデータライン２２２Ａ及び２２２Ｂによって表されるように、２つのサブチャネルに分けられ、夫々のサブチャネル２０５Ａ′及び２０５Ｂ′に結合されている。例えば、６４ビットバスは、２組の３２ビットデータラインに分けられる。アドレス信号ライン２２０の幾つかはサブチャネルの夫々に共有され得、一方、残りのアドレス信号ラインは、本発明の一実施形態において、１のサブチャネルから次のサブチャネルに対して独立している。本発明の他の実施形態で、アドレス信号ライン２２０は、各サブチャネルについて完全に独立している。
ここで図３Ａを参照すると、２つのメモリチャネルのブロック図が表されている。図３Ａは、ホスト３００とも呼ばれる、メモリチャネル０（３０４Ａ）及びメモリチャネル１（３０４Ｂ）へ結合された結合グラフィックス及びメモリコントローラ３００を表す。メモリチャネル０（３０４Ａ）及びメモリチャネル１（３０４Ｂ）は、夫々、４つのサブチャネル３０５Ａ、３０５Ｂ、３０５Ｃ及び３０５Ｄに分割されている。各メモリチャネルは、メモリチャネルのサブチャネルをサポートするよう、独立したマイクロタイルメモリコントローラを有する。各メモリチャネルは独立データバスを有する。例えば、メモリチャネルのデータバスごとに６４ビットの総データビット幅を仮定すると、各サブチャネルは、独立した組の１６ビットのデータバスへ結合される。図３Ａに表されるように、サブチャネル３０５ＡはデータビットＤ１５乃至Ｄ０へ結合され、サブチャネル３０５ＢはデータビットＤ３１乃至Ｄ１６へ結合され、サブチャネル３０５ＣはデータビットＤ４７乃至Ｄ３２へ結合され、サブチャネル３０５ＤはデータビットＤ６３乃至Ｄ４８へ結合されている。
上述されたように、幾つかのアドレス信号ラインはサブチャネルの夫々に共有され得、一方、残りのアドレス信号ラインは、本発明の一実施形態において、１のサブチャネルから次のサブチャネルに対して独立している。例えば、（Ａｘｘ〜Ａ１０、ＢＡ２〜ＢＡ０とラベルを付された）アドレス信号ライン３１０は、全てのサブチャネル３０５Ａ乃至３０５Ｄに共有されている。即ち、アドレス信号ライン３１０の夫々は、散開され、各サブチャネルに結合され得る。対照的に、アドレス信号ライン３１１Ａ（Ａ１０乃至Ａ６とラベルを付された第１の組）は、独立してサブチャネル３０５Ａに結合されている。アドレス信号ライン３１１Ｂ（Ａ１０乃至Ａ６とラベルを付された第２の組）は、独立してサブチャネル３０５Ｂに結合されている。アドレス信号ライン３１１Ｃ（Ａ１０乃至Ａ６とラベルを付された第３の組）は、独立してサブチャネル３０５Ｃに結合されている。アドレス信号ライン３１１Ｄ（Ａ１０乃至Ａ６とラベルを付された第４の組）は、独立してサブチャネル３０５Ｄに結合されている。
理想的には、十分に独立したアドレスラインが、割り当てられたメモリページサイズの細かさにおいて完全なアドレス指定能力を可能にするよう提供される。通常、ページサイズは、グラフィックメモリ空間を管理するソフトウェアによって設定される。例えば、２チャネルキャッシュライン・インターリーブ・メモリサブシステムにおける４キロバイト（ＫＢ）のページサイズの場合を考える。２ＫＢのページが各メモリチャネルにマッピングされる。その場合に、５本のアドレスラインは、メモリの各物理ページにおいて３２の６４Ｂキャッシュラインをアドレス指定するために使用され得る。このようにして、１５の追加の独立アドレスラインは、４つの１６ビットサブチャネルの実施にとって理想的である。これらは、第１の組のアドレスラインＡ１０乃至Ａ６としてラベルを付された元の第１の組のアドレス信号ライン３１１Ａと共に、第２、第３、及び第４の組のアドレスラインＡ１０乃至Ａ６として夫々ラベルを付されたアドレス信号ライン３１１Ｂ乃至３１１Ｄとして示されている。利用可能とされる付加的な独立アドレスラインがより少ない場合、各サブチャネルによってアクセス可能な独立アドレス空間は減少する。各サブチャネルに利用可能とされる独立アドレスラインがより多い場合、各サブチャネルによって利用可能な独立アドレス空間は増える。２つの３２ビットサブチャネルを実施するよう、５本の追加の独立アドレスラインを有することが好ましい。
本発明の一実施形態で、余分のアドレス信号ラインが、図３Ａに表されるように、メモリコントローラとサブチャネルとの間で経路を定められ、独立アドレス信号ラインを提供する。本発明の他の実施形態で、アドレス信号は、既存のアドレスラインオーバーロードとすることがある。本発明の更なる他の実施形態で、余分のアドレス信号ラインの経路指定及びアドレス信号のオーバーロードの組合せは、マイクロタイリングをサポートするために使用されても良い。本発明の更なる他の実施形態で、各サブチャネルは、図３Ａに表される共通のアドレスライン３１０を有さずに、完全な組の独立アドレスラインを設けられても良い。しかし、共通のアドレス信号ライン３１０の使用は、独立アドレス信号ラインの経路指定を回避することによってプリント回路基板の面積を節約に結びつく。
一時的に図６を参照すると、メモリチャネルに対するアドレス信号ラインビットマップが、共通の且つ独立したアドレスビットを用いて表されている。即ち、図６は、物理アドレスにおいてアドレスビットの解釈を表すアドレスビットマップである。Ｉ独立アドレスビット（ＩＡＢ；Ｉｎｄｅｐｅｎｄｅｎｔ Ａｄｄｒｅｓｓ Ｂｉｔｓ）の組は、マイクロタイリングをサポートするよう各サブチャネルへ与えられる。零又はそれ以上のＳＡ共通アドレスビット（ＳＡＢ；Ｓｈａｒｅｄ Ａｄｄｒｅｓｓ Ｂｉｔｓ）の組は、サブチャネルの全てへ与えられ得る。Ｑサブチャネル選択ビット（ＳＳＢ；Ｓｕｂ−ｃｈａｎｎｅｌ Ｓｅｌｅｃｔ Ｂｉｔｓ）の組は、サブチャネルへのメモリ要求の割り当てにおいて使用される。Ｐサブチャネルデータアドレスビット（ＳＤＡＢ；Ｓｕｂ−ｃｈａｎｎｅｌ Ｄａｔａ Ａｄｄｒｅｓｓ Ｂｉｔｓ）の組は、ＤＲＡＭメモリ内の各キャッシュラインにおいてバイトをアドレス指定するために使用される。ＰのＳＤＡＢの組は、通常、アドレス信号ラインマップの最小有効ビットである。ＱのＳＳＢビット及びＰのＳＤＡＢビットの組は、実際は、メモリコントローラとサブチャネルメモリとの間に経路を定められない。明らかなように、アクセスされているデータのブロックの基本アドレスはバーストサイズの整数倍である。即ち、ＰのＳＤＡＢビットは、例えば、ダブルデータレート（ＤＤＲ）メモリの仕様に従うＤＲＡＭデバイスによるように、メモリ集積回路によって内部で発生しうる。図６は、共有の且つ独立したアドレスビットであるよう選択される特定のアドレスビットを表し、一方、他のアドレスビットが代わりに割り当てられても良い。即ち、ＳＡ共通アドレスビット（ＳＡＢ）及びＩ独立アドレスビット（ＩＡＢ）へのＰサブチャネルデータアドレスビット（ＳＤＡＢ）を上回るアドレスビットの分配は任意である。
ここで図４Ａ乃至４Ｃを参照すると、三角形の理想的な画素マップレンダリングが、タイル状のアドレス空間を用いて表されている。図４Ａは、論理チャネル幅が６４バイトであるところの非マイクロタイルメモリシステムによる、タイル状アドレス空間における三角形４０１のラスタライズを表す。図４Ｂ及び図４Ｃは、マイクロタイルメモリシステムによる、タイル状アドレス空間における三角形４０１のラスタライズを表す。三角形４０１のラスタライズの単位はフラグメント４０２である。フラグメント４０２は、画素又はテクセル（ｔｅｘｅｌ）を表しうる。タイル状アドレス空間は、データの論理的２次元配列がサブアレイの組として編成されるところの空間であり、サブアレイ内のデータは、アドレス空間の連続的な範囲に格納され、従って、メモリにおいて高度にローカライズされる。線形にアドレス指定されるデータの論理的２次元配列はこのようなサブアレイを有さない。代わりに、フラグメント４０２のようなデータは、行において左から右へと線形に横切って、次いで、上から下へと次の行へ下りてアドレス指定される。従って、垂直に隣接するフラグメント４０２はメモリにおいて遠く離れている。
図４Ａと比べ、図４Ｂ及び図４Ｃは、どのようにマイクロタイルメモリアクセスがより小さなメモリ要求の効果を与えるかを示す。図４Ａ乃至４Ｃの夫々は、異なったメモリ要求サイズに関して三角形４０１のラスタライズの単位を示す。
図４Ａで、単一のメモリ要求は、１６のフラグメントを表すデータを含む。個々の正方形４０２の夫々はフラグメントを表し、通常は、フラグメントごとに３２ビット又は４バイトのデータを表す。図４Ａ乃至４Ｃは、２０×２０の配列のフラグメントを表す。図４Ａに表されるような４×４の配列のフラグメントは、スパン４０４であり、６４バイトのメモリ要求を表す。サブスパン４２４は、２×２の配列のフラグメント、即ち、１６バイトのメモリ要求として、図４Ｃに表されている。ダブル・サブスパン４１４は図４Ｂに表されており、２×４の配列のフラグメントとして定められた３２バイトのメモリ要求である。
図４Ａ乃至４Ｃの間の相違は、メモリ要求サイズが減少するにつれ、オーバーフェッチにおいて理論上の減少を示す。図４Ａ乃至４Ｃの夫々で、三角形４０１は同数のフラグメントのアクセスを要求する。しかし、通常、メモリアクセスは、それが三角形４０１の内側のフラグメント４０８と、三角形４０１の外側のフラグメント４０６とを表すデータを含みうるように、１よりも多いフラグメントのデータを転送する。三角形４０１の外側のフラグメント４０６を表すデータはオーバーフェッチとされ、結果として、メモリバンド幅の能率の悪い使用をもたらす。
図４Ａで、６４バイトのメモリアクセスは、スパン４０４、即ち、４×４のブロックのフラグメントを転送する。例えば、スパン４０４Ａは第１の６４バイトメモリアクセスである。スパン４０４Ｂは第２の６４バイトメモリアクセスである。例えば、三角形４０１は、レンダリングされるべき約５７個の画素を含むとする。６４バイトメモリアクセスの場合に関して、１０のメモリアクセスが、三角形４０１の内側の６５個のフラグメントにアクセスするために必要とされる。更なる９５個のフラグメントのデータはアクセスされるが、使用され得ない。
図４Ｂで、３２バイトのメモリアクセスは、ダブル・サブスパン４１４、即ち、２×４のブロックのフラグメント（即ち、６４バイトメモリアクセスの半分。）のデータを転送する。例えば、ダブル・サブスパン４１４Ａは第１の３２バイトメモリアクセスである。ダブル・サブスパン４１４Ｂは第２の３２バイトメモリアクセスである。３２バイトメモリアクセスの場合に関して、１３のメモリアクセスが、三角形４０１の内側の６５個のフラグメントにアクセスするために必要とされる。更なる４７個のフラグメントのデータはアクセスされるが、使用され得ない。
図４Ｃで、１６バイトのメモリアクセスは、サブスパン４２４、即ち、２×２のブロックのフラグメント（即ち、６４バイトメモリアクセスの４分の１。）のデータを転送する。例えば、サブスパン４２４Ａは第１の１６バイトメモリアクセスである。サブスパン４２４Ｂは第２の１６バイトメモリアクセスである。サブスパン４２４Ｃは第３の１６バイトメモリアクセスである。サブスパン４２４Ｄは第４の１６バイトメモリアクセスである。１６バイトメモリアクセスの場合に関して、２２のメモリアクセスが、三角形４０１の内側の６５個のフラグメントにアクセスするために必要とされる。更なる１３個のフラグメントのデータはアクセスされるが、使用され得ない。
他の例として、三角形４０１は、図４Ａ、図４Ｂ及び図４Ｃの夫々において、表示すべき６５個の画素又はフラグメント（２６０バイト）を要するとする。図４Ａで、アクセスされる約１０のスパンのメモリは、三角形４０１をレンダリングするよう、１６０の画素又は６４０バイトのデータを含む。図４Ｂで、アクセスされる約１３のダブル・サブスパンのデータは、三角形４０１をレンダリングするよう、１１２の画素又は４４８バイトのデータを含む。図４Ｃで、アクセスされる約２２のサブスパンのデータは、三角形４０１をレンダリングするよう、８８のフラグメント又は３５２バイトのデータを含む。従って、図４Ａに比べ、オーバーフェッチされる画素又はフラグメント４０６は、各メモリチャネル内のサブチャネルによりマイクロタイルアドレス指定を実施することによって、図４Ｂ及び図４Ｃでは減じられる。
上述されたように、図４Ｂ及び図４Ｃは、メモリサブチャネルを含むマイクロタイルメモリシステムによるタイル状アドレス空間における三角形４０１のラスタライズを表す。図４Ｂで、６４バイトワイドメモリチャネルは、２つの３２バイトワイドメモリサブチャネルから形成され得る。この場合に、マイクロタイルメモリアクセスは、２つの離れた３２バイトアクセスを、６４バイトの総体的サイズに関して２つのサブチャネルの夫々で１つである単一の６４バイトアクセスに結合する。三角形のラスタライズは、ダブル・サブスパン４１４へのアクセス要求を生ずる。例えば、マイクロタイルメモリコントローラは、ダブル・サブスパン４１４Ｃ及び４１４Ｄへのアクセス要求を単一のマイクロタイルメモリアクセスに結合することができる。他の例として、メモリコントローラは、ダブル・サブスパン４１４Ｅ及び４１４Ｆへのアクセス要求を単一のマイクロタイルメモリ要求に結合することができる。ダブル・サブスパンへのアクセス要求の他の結合は、単一のマイクロタイルメモリ要求又はアクセスへと形成され得る。本発明の１又はそれ以上の実施形態で、結合されるサブチャネルアクセスは、ＳＡ共通アドレスビットにおいて共通のアドレスビットパターンを有する。
図４Ｃで、６４バイトワイドメモリチャネルは、４つの１６バイトワイドメモリサブチャネルから形成され得る。この場合に、マイクロタイルメモリアクセスは、４つの離れた１６バイトアクセスを、６４バイトの総体的サイズに関して４つのサブチャネルの夫々で１つである単一の６４バイトアクセスに結合する。三角形のラスタライズは、サブスパン４２４へのアクセス要求を生ずる。例えば、マイクロタイルメモリコントローラは、サブスパン４２４Ｅ、４２４Ｆ、４２４Ｇ及び４２４Ｈへのアクセス要求を単一のマイクロタイルメモリアクセスに結合することができる。サブスパンへのアクセス要求の他の結合は、単一のマイクロタイルメモリ要求又はアクセスへと形成され得る。本発明の１又はそれ以上の実施形態で、結合されるサブチャネルアクセスは、４つのメモリサブチャネルの夫々に関して、ＳＡ共通アドレスビットにおいて共通のアドレスビットパターンを有する。
理想的な場合において、全てのマイクロタイルメモリ要求は、未使用のサブチャネルを用いずに６４Ｂメモリトランザクションを形成するようマイクロタイル・トランザクションアセンブラによって利用され得るとする。即ち、マイクロタイリングの有効性は、完全に満たされたメモリトランザクションを構成するようトランザクションアセンブラ３２６Ａ、３２６Ｂの機能に依存する。
ここで図３Ｂを参照すると、表されるマルチチャネルメモリサブシステムは、システムメモリチャネル及び１又はそれ以上のキャッシュメモリ２０３へ結合されたマイクロタイルメモリ制御ブロック３００を有する。メモリ制御ブロック３００において、マルチチャネルメモリサブシステムは、システムメモリへのメモリチャネルごとにマイクロタイリングメモリコントローラを有する。
図３Ｂで、２つのメモリチャネル３０４Ａ及び３０４Ｂが設けられている。このようにして、２つのマイクロタイルメモリコントローラ３２１Ａ及び３２１Ｂは、各メモリチャネル３０４Ａ及び３０４Ｂに設けられている。各メモリチャネル３０４Ａ及び３０４Ｂは、Ｓ個のサブチャネル３０５Ａ乃至３０５Ｓから構成され得る。各サブチャネル３０５は、論理的にＮバイトワイド且つＢビットワイドである。各メモリチャネル３０４は、論理的にＭ＝Ｎ×Ｓバイトワイドである。
メモリ制御ブロック３００とキャッシュメモリ２０３との間には、書き込みデータ経路３０１及び読み出しデータ経路３０２がある。これらは、読み出し及び書き込み要求が行われ得るところのコマンド経路又はアドレス経路を含みうる。Ｎバイトは、読み出しトランザクションの場合に、読み出しデータ経路３０２を介してメモリ制御ブロック３００からキャッシュ２０３へと返される。Ｎバイトの書き込み要求は、書き込みトランザクションの場合に、キャッシュ２０３からメモリ制御ブロック３００へ書き込みデータ経路３００を介して送られる。Ｎバイトの読み出し又は書き込み要求はキャッシュ２０３とメモリ制御ブロック３００との間で行われ、一方、要求は、例えば、４つのサブチャネルと共に使用され得る２×２の配列の画素又はテクセルを表すよう、２×２個のタイルの配列として表される。
メモリ制御ブロック３００は、チャネルアサイナ（ａｓｓｉｇｎｏｒ）３２０と、第１のメモリコントローラ３２１Ａと、第２のメモリコントローラ３２１Ｂとを有する。メモリ制御ブロック３００は、また、メモリチャネル０（３０４Ａ）及びメモリチャネル１（３０４Ｂ）へ結合されている。メモリチャネル０（３０４Ａ）はＳ個のサブチャネル３０５Ａ乃至３０５Ｓを有する。同様に、メモリチャネル１（３０４Ｂ）はＳ個のサブチャネル３０５Ａ乃至３０５Ｓを有する。共通のアドレスライン３１０は、各メモリコントローラ３２１から各サブチャネル３０５Ａ乃至３０５Ｓへと結合する。独立アドレスライン３１１Ａ乃至３１１Ｓは、夫々のサブチャネル３０５Ａ乃至３０５Ｓに結合する。データバスサブチャネル部３１２Ａ乃至３１２Ｓの夫々は、夫々のメモリサブチャネル３０５Ａ乃至３０５Ｓに結合される。
メモリコントローラ３２１Ａ及び３２１Ｂの夫々は、サブチャネルアサイナ３２２Ａ及び３２２Ｂと、再順序づけバッファ３２４Ａ及び３２４Ｂと、トランザクションアセンブラ３２６Ａ及び３２６Ｂを夫々有する。
Ｎバイトのデータに対するメモリ要求、即ち、チャネルの論理幅はチャネルアサイナ３２０に結合されている。チャネルアサイナ３２０は、メモリチャネルの変動を含む状況に依存して、メモリ要求をメモリチャネル０（３０４Ａ）又はメモリチャネル１（３０４Ｂ）のいずれか一方に割り当てる。チャネルアサイナ３２０によってメモリチャネルへと割り当てられた後、Ｎバイトの要求は、夫々のメモリコントローラ３２１Ａ又は３２１Ｂと、サブチャネルアサイナ３２２Ａ又は３２２Ｂとへ結合される。
サブチャネルアサイナ３２２Ａ及び３２２Ｂは、Ｎバイトの要求をサブチャネル３０５Ａ乃至３０５Ｓへ割り当てる。一時的に図６を参照すると、識別サブチャネル割り当てｓは、以下の処理によって決定され得る。（１）要求アドレス“Ａ”はＰのＳＤＡＢビットによって右へシフトされ、結果として、新しい整数値
Figure 2008544428
 が得られる。（２）サブチャネル割り当てのための値“ｓ”は、
Figure 2008544428
 の最小有効Ｑ−ＳＳＢビットである。
マイクロタイリングメモリコントローラ３２１Ａ及び３２１Ｂの夫々は、再順序づけバッファ３２４Ａ及び３２４Ｂを夫々有する。再順序づけバッファ３２４Ａ及び３２４Ｂは、各メモリチャネルにおいてバンド幅効率を向上させるように、メモリ要求をサブチャネルに並べ替える。メモリコントローラ３２１Ａ又は３２１Ｂに入力されるアドレス“Ａ”におけるＮバイトデータのブロックの読み出し又は書き込み要求は、サブチャネルに割り当てられ、再順序づけバッファ３２４Ａ又は３２４Ｂにセットされる。再順序づけバッファ３２４Ａ又は３２４Ｂは、サブチャネルごとに再順序づけキュー（ｑｕｅｕｅ）として実施され得る。再順序づけバッファの他の実施も可能である。
トランザクションアセンブラ３２６Ａ、３２６Ｂは、全てのＳ個の要求が同じ共通アドレスビットを有するように、再順序づけバッファからサブチャネルごとに１つであるＳ個の読み出し要求を選択することによって、メモリ読み出しトランザクションを形成する。それは、全てのＳ個の要求が同じ共通アドレスビットを有するように、再順序づけバッファからサブチャネルごとに１つであるＳ個の書き込み要求を選択することによって、メモリ書き込みトランザクションを形成する。例えば、トランザクションアセンブラ３２６Ａ、３２６Ｂは、各サブチャネルに対して１つである４個の１６バイト要求から、メモリチャネルにおける１６バイトトランザクションを作ることができる。
トランザクションを形成するよう試みる際に、マイクロタイルコントローラにおけるトランザクションアセンブラは、ＳＡの共通アドレスビットが全てのサブチャネルにわたって同じであるように、サブチャネルごとに１つである同時の組の要求を見つけることができない場合がある。このような場合に、要求が見つけられなかったサブチャネルではデータが転送され得ない。あるいは、かかるサブチャネルを介してデータが転送されるならば、データは捨てられ得る。
ここで図５Ａ乃至５Ｃを参照すると、例となるバイトの再順序づけが、各メモリチャネル５００Ａ乃至５００Ｃに関して表されている。図５Ａで、メモリチャネル５００Ａは、０から６３までの番号を付された６４バイトの転送サイズを有する。６４バイトの論理幅は、メモリチャネルの６４ビット物理幅によってアクセスされ得る。
図５Ｂで、メモリチャネル５００Ｂは、２つのメモリサブチャネル５０５Ａ及び５０５Ｂに分割され得る。これらのサブチャネルの夫々は６４バイト転送の半分を転送する。従って、各サブチャネルは３２バイトを転送する。メモリサブチャネル５０５Ａに関して、アクセスされるメモリバイトは、図５Ａのチャネルから並べ替えられた０から３１までの番号を付されている。メモリサブチャネル５０５Ｂに関して、アクセスされるバイトは、図５Ａのチャネルから並べ替えられた３２から６３までの番号を付されている。
図５Ｃで、メモリチャネル５００Ｃは、４つのメモリサブチャネル５１５Ａ、５１５Ｂ、５１５Ｃ及び５１５Ｄに分割され得る。これらのサブチャネルの夫々は６４バイト転送の４分の１を転送する。従って、各サブチャネルは１６バイトを転送する。メモリサブチャネル５１５Ａは、図５Ａのチャネルから並べ替えられた０から１５までの番号を付されたメモリバイトにアクセスする。メモリサブチャネル５１５Ｂは、図５Ａのチャネルから並べ替えられた１６から３１までの番号を付されたメモリバイトにアクセスする。メモリサブチャネル５１５Ｃは、図５Ａのチャネルから並べ替えられた３２から４７までの番号を付されたメモリバイトにアクセスする。メモリサブチャネル５１５Ｄは、図５Ａのチャネルから並べ替えられた４８から６３までの番号を付されたメモリバイトにアクセスする。このようにして、６４バイト転送は、メモリサブチャネルの夫々にわたって等しく分配され、一方、バイト番号は並べ替えられ、割り当てられる。
ここで再び図６を参照すると、バイトは、本発明の他の実施形態において、違うように並べ替えられても良い。
上述されたように、マイクロタイルメモリアクセスをサポートするよう、ＳＡの共通アドレスビットはＩの独立アドレスビットと共に利用され得、一方、Ｑのサブチャネル選択ビット及びＰのサブチャネルデータドレスビットは、キャッシュラインによってアクセスされる物理バイトをアドレス指定するよう利用される。６４バイトキャッシュラインに関して、Ｑのサブチャネル選択ビット及びＰのサブチャネルデータドレスビットの合計は６である。
図６で、ＰのサブチャネルデータドレスビットはＡ０乃至Ａ７と示される。図６で、Ｑのサブチャネル選択ビットはＡ１０、Ａ８及びその間にあるその他ラベルを付されている。図６で、Ｉの独立アドレスビットは、Ａ９、Ａ１６、Ａ１８、Ａ２４及びそれらの間にあるその他ラベルを付されている。図６で、ＳＡの共通アドレスビットは、例えば、Ａ１１、Ａ１５、Ａ１７、Ａ１９、Ａ２０、Ａ２５、Ａ２６及びＡｘとラベルを付されている。更なる共通アドレスビットがそれらの間で使用されても良い。
Ｉの独立アドレスビットにより、サブチャネルアドレスは、互いのアドレスオフセット内で独立である。サブチャネルを互いから完全に独立させるよう、メモリコントローラから各サブチャネルへの命令及びアドレスの完全重複は使用され得るが、メモリコントローラのピン数、入出力ドライバのためのシリコン面積、及びホストプリント回路基板若しくはマザー基板上で必要とされるワイヤ経路面積を著しく増大させうる。代わりに、本発明の実施形態は、図６に表されるように、全てのサブチャネルにわたってサブチャネルアドレスビットの１又はそれ以上の部分を共有し、残りＩがサブチャネルごとに独立していることを可能にする。従って、Ｉの独立アドレスビットの賢明な選択は、Ｉのアドレス信号を各サブチャネルへ分配する費用に対してバランスの取れた、増大したバンド幅効率を提供することができる。
上述されたように、Ｉの独立アドレスビットは、各メモリサブチャネルへの追加のアドレスラインの経路を定め、且つ／あるいは、アドレスオーバーロードを用いるところの様々な方法で得られる。
ここで図７Ａを参照すると、メモリモジュール（ＭＭ）７１０が表されている。メモリモジュール７１０は、メモリモジュールＭＭ１乃至ＭＭｎの例である。メモリモジュール７１０は、例えば、ＳＩＭＭ又はＤＩＭＭのようないずれかの形式から成る。メモリモジュール７１０は、プリント回路基板７５１へ結合されたメモリ集積回路チップ（“メモリデバイス”）７５２を有する。プリント回路基板７５１は、ホストプリント回路基板７６２のエッジコネクタ７６０へ結合するエッジコネクタ又はエッジ接続７５４を有する。
メモリのマイクロタイリングをサポートするよう、追加のアドレス信号ラインは、本発明の一実施形態において、プリント回路基板７５１のエッジ接続７５４のピン出力のうち未使用の又は未接続のピンを使用することによって、メモリ集積回路７５２へ独立して供給され得る。エッジ接続７５４のかかる未使用の又は未接続のピンは、追加の独立アドレス信号ラインをメモリ集積回路７５２へ経路指定するために使用され得る。同じ未使用のピンは、マザー基板７６２へ実装された対応するエッジコネクタ７６０で見つけられる。追加の独立アドレス信号ライン７６３は、追加の独立アドレス情報を供給するよう、メモリ制御ブロックにおいてメモリコントローラから既存のコネクタへマザー基板にわたって経路を定められる。メモリモジュールのエッジ接続７５４のピン出力の中には多種多様な未使用の又は未接続のピンがある。
例えば、パリティ又はエラー補正符号（ＥＣＣ）機能は、エッジ接続７５４に関してピン出力の一部として確保されたピンを有することができる。消費者に対してメモリモジュールのコストを下げるために、パリティ及びＥＣＣ機能は、しばしば、メモリモジュールから除かれる。従って、確保されていた信号ライン及びピンは、しばしば使用されなくなる。即ち、パリティ／ＥＣＣ信号ラインは、マザー基板の全てのエッジ接続に経路を定められ得るが、ＥＣＣを使用可能なメモリモジュール（例えば、デュアルインラインメモリモジュール（ＤＩＭＭ；Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）。）がそれに組み込まれる場合のみ使用される。メモリモジュールの未使用の既存のＥＣＣライン／ピンは、独立したアドレス信号ラインとして新しい目標に、非ＥＣＣメモリモジュールにおいてマイクロタイリングを実施するために使用される。しかし、マイクロタイリングに関してＥＣＣライン／ピンを用いる際には、ＥＣＣ及びマイクロタイリングの両機能は、メモリモジュールにおいて同時に使用され得ない。この解決法は、通常、パリティ／ＥＣＣが使用される必要がない環境で、適切に作動する。
他の例として、エッジ接続７５４のピン出力において確保されていた任意のアクティブローのデータ信号ラインは、それらが、設けられたアクティブハイの信号ラインに関して不必要である場合に、しばしば使用されなくなる。更なる他の例として、メモリモジュールのエッジ接続７５４のピン出力において確保された任意のテストピンは、かかるテストモードが使用され得ない場合に、しばしば使用されなくなる。
いずれの場合でも、かかる未使用ピンは、独立したアドレス信号ピン７５５Ａ乃至７５５Ｄであるよう目的を改められ、独立アドレス信号ライン７６３は、ホストプリント回路基板７６２上で経路指定され、独立アドレス信号ライン７５６Ａ乃至７５６Ｄは、メモリモジュール７１０のＰＣＢ７５１上で、メモリ集積回路７５２へと経路指定される。
幾つかの場合に、メモリモジュール７１０は、更に、例えば、バッファ集積回路（“バッファ”）又はエラー補正制御（ＥＣＣ）集積回路のような、サポート集積回路７５０を有することができる。しかし、上述されたように、ＥＣＣがメモリモジュール７１０において提供されない場合には、そうでない場合にＥＣＣのために確保されてきた、使用されていないエッジ接続７５４のピンは、マイクロタイリングをサポートするようメモリサブチャネルへの独立したアドレスラインのために使用され得る。
メモリサブチャネルのマイクロタイリング及び独立アドレス指定をサポートするよう、メモリモジュール７１０上のメモリ集積回路７５２は、図７Ａに表されるように、例えば、４つのメモリサブチャネル２０５Ａ、２０５Ｂ、２０５Ｃ及び２０５Ｄのように、異なるメモリサブチャネルへ分割されて、割り当てられ得る。通常、メモリ集積回路７５２のデータＩ／Ｏは、４、８又は１６ビットワイドである。メモリチャネルに関する６４ビット及び各メモリサブチャネルに関する１６ビットの物理幅のために、４つの１６ビットワイドメモリ集積回路７５２が、夫々、４つのメモリサブチャネル２０５Ａ、２０５Ｂ、２０５Ｃ及び２０５Ｄへ一対一で割り当てられうる。８つの８ビットワイドメモリ集積回路７５２は、夫々、４つのメモリサブチャネル２０５Ａ、２０５Ｂ、２０５Ｃ及び２０５Ｄへ１度に２つを割り当てられ、メモリチャネルに関する６４ビット及び各メモリサブチャネルに関する１６ビットの物理幅を提供しうる。１６個の４ビットワイドメモリ集積回路７５２は、夫々、４つのメモリサブチャネル２０５Ａ、２０５Ｂ、２０５Ｃ及び２０５Ｄへ１度に４つを割り当てられ、メモリチャネルに関する６４ビット及び各メモリサブチャネルに関する１６ビットの物理幅を提供しうる。
２つのメモリサブチャネルの場合、４つの１６ビットワイドメモリ集積回路７５２は、夫々、メモリチャネルに関する６４ビット及び各メモリサブチャネルに関する３２ビットの物理幅のために、２つのメモリサブチャネルに１度に２つを割り当てられうる。８つの８ビットワイドメモリ集積回路７５２は、夫々、メモリチャネルに関する６４ビット及び各メモリサブチャネルに関する３２ビットの物理幅のために、２つのメモリサブチャネルに１度に４つを割り当てられうる。１６個の４ビットワイドメモリ集積回路７５２は、夫々、メモリチャネルに関する６４ビット及び各メモリサブチャネルに関する３２ビットの物理幅のために、２つのメモリサブチャネルに１度に８つを割り当てられうる。
メモリモジュールのエッジ接続７５４及び標準のエッジコネクタ７６０の未使用ピンを用いることによって、メモリモジュール７１０は、既存のメモリサブシステムとの下位互換性を有することができる。本発明の他の実施形態で、新しいエッジ接続７５４及び新しいエッジコネクタ７６０は、マイクロタイリングメモリをサポートするよう、追加の独立アドレス信号ラインを設けられる。しかし、本発明のこの実施形態で、メモリモジュール及びエッジコネクタは、特にメモリのマイクロタイリングをサポートするよう設計されており、既存のシステムとの下位互換性は有さない。本発明の更なる他の実施形態で、メモリ集積回路は、メモリモジュール７１０又はエッジコネクタ７６０を用いることなくマザー基板に取り付けられる。
ここで図７Ｂを参照すると、メモリ集積回路７５２は、マイクロタイルメモリコントローラ２０８Ａ乃至２０８Ｎを有するメモリ制御ブロック２０２と共にホスト回路基板７６２に半田付けされることによって、図２Ａ及び図２Ｂで先に記載及び図示された他の構成要素と共にホストプリント回路基板７６２上に組み込まれている。ホストプリント回路基板７６２上の経路面積を犠牲にして、独立アドレス信号ライン７６６Ａ乃至７６６Ｄは、メモリ制御ブロック２０２におけるマイクロタイルメモリコントローラ２０８Ａ乃至２０８Ｎと、メモリ集積回路７５２との間に設けられている。かかる独立アドレス信号ライン７６６Ａ乃至７６６Ｄは、異なるメモリサブチャネル２０５Ａ乃至２０５Ｄにおいてメモリ集積回路７５２にわたって共有されない。しかし、独立アドレス信号ラインは、同じメモリサブチャネルにおいて１又はそれ以上のメモリ集積回路７５２の中で共有され得る。
例えば、４つの独立したメモリサブチャネルが各メモリチャネルで見つけられるところの図３Ａを考える。追加の独立した４つのアドレスラインは、各サブチャネルにおいてメモリの領域に独立してアクセスするよう、サブチャネルごとに設けられ得る。（Ａ１０〜Ａ６とラベルを付された）アドレスライン３１１Ａ乃至３１１Ｄは、各サブチャネルにおいて独立している。ひと組の４本のアドレスラインが予め存在するならば、経路指定されるべき追加のアドレスラインの総数は、３×４、即ち１２の独立したアドレス信号ラインである。追加の信号ラインの経路指定は、メモリがマザー基板上に取り付けられる場合に適切に作動する。代替的に、メモリモジュールへのマザー基板上での追加の信号ラインの経路指定は、既存のエッジコネクタ及びメモリモジュールのピン出力が全く利用されない場合に、独立したアドレス信号伝送を加えるために使用され得る。しかし、既存のコネクタのピン出力が完全に使用されているならば、追加のラインのための余地はなく、かかる方法、即ち、追加の信号ラインの経路指定は、特に下位互換性が望まれる場合には、容易に実行可能でない。
ここで図８を参照すると、メモリ集積回路８００のブロック図が表されている。メモリ集積回路８００は、１又はそれ以上のメモリデバイス７５２としてメモリモジュールＭＭ１乃至ＭＭｎに含まれうる。メモリ集積回路８００は、示されるように共に結合された、メモリアレイ８０１と、行アドレスデコーダ８０２と、ビットライン・プレチャージ／リフレッシュロジック８０３と、列デコーダ８０４と、センスアンプアレイ及び書き込みドライバブロック８０６と、コントローラ８０８と、アドレスバッファ８１１と、マイクロタイル制御ロジック８１２とを有する。マイクロタイルロジック８１２は、また、オーバーロードロジック（ＯＬ；Ｏｖｅｒｌｏａｄ Ｌｏｇｉｃ）とも呼ばれる。
コントローラ８０８は、メモリ集積回路８００の一般的機能を制御するよう設定／初期化され得る複数のビットを含むモードレジスタ８１０を有する。モードレジスタ８１０は、ビットを記憶するためのビット記憶回路を有する。モードレジスタ８１０のビットは、ロードストローブと同期してアドレスライン８２０又はデータライン８２１において適切なビット設定を適用することによって設定され得る。ロードストローブは、メモリが遊休状態である場合に、メモリ集積回路８００のコントローラ８０８に結合された制御ライン８２２のうちの１又はそれ以上を切り替えることによって発生することができる。コントローラ８０８は、制御ライン８２２のうちの１又はそれ以上を受け入れる。１又はそれ以上の制御ライン８２２は、行アドレスストローブＲＡＳ＃、列アドレスストローブＣＡＳ＃、書き込みイネーブルＷＥ＃、バンクセレクトＢＡ０、ＢＡ１、ＢＡ０、又は、他の標準的なメモリ集積回路制御入力を有しうる。
より具体的に、モードレジスタ８１０は、マイクロタイルメモリアクセスのための集積回路８００を構成するために使用され得る。以下で更に記載されるように、モードレジスタ８１０のビットの１つは、マイクロタイルイネーブルビットである。マイクロタイルイネーブルビットはアクティブハイであって、ＭＴＥビットと呼ばれうる。代替的に、マイクロタイルイネーブルビットはアクティブローであって、ＭＴＥ＃と呼ばれうる。いずれにせよ、マイクロタイルイネーブルビットは、概して、マイクロタイルイネーブルビット、即ち、ＭＴＥ（Ｍｉｃｒｏ−Ｔｉｌｅ Ｅｎａｂｌｅ）ビットと呼ばれる。マイクロタイルイネーブルビットは、装置が最初に電源を入れられる場合に、又はリセットされる場合にマイクロタイリングが使用不可能とされるように、デフォルトによってリセットされる。このことは、メモリモジュール７１０及びメモリ集積回路８００が、マイクロタイリングをサポートしないシステムに組み込まれる場合に下位互換性を有することを可能にする。モードレジスタ８１０は、更に、集積されるメモリが割り当てられ、アドレス指定可能であるところのメモリサブチャネルを示すための、１又はそれ以上のサブチャネル選択（ＳＣＳ；Ｓｕｂ−Ｃｈａｎｎｅｌ Ｓｅｌｅｃｔ）を有する。ＭＴＥビット及び１又はそれ以上のＳＣＳビットは、マイクロタイル制御ロジック８１２に結合される。
マイクロタイル制御ロジック８１２は、アドレスバッファ８１１を介して列アドレスデコーダ８０４及び／又は行アドレスデコーダ８０２へアドレスを結合するように、複数のアドレス信号ライン８２０へ結合されている。アドレスバッファ８１１は、内部アドレス信号ラインにおいてアドレス信号をラッチして、それらをアドレスデコーダに対して保持することができる。制御ロジック８１２は、また、コントローラ８０８のモードレジスタ８１０へ結合されており、メモリアレイ８０１へのマイクロタイルメモリアクセスをサポートするためにマイクロタイルイネーブルビット及び少なくとも１つのサブチャネル選択ビットを受け取る。マイクロタイルイネーブルビット及び少なくとも１つのサブチャネル選択ビットに応答して、制御ロジック８１２は、アドレス信号ラインのうちの１又はそれ以上を選択し、それによって、独立したアドレス情報が割り当てられた所定のサブチャネルに関して独立したアドレス情報を獲得する。即ち、アドレス信号ラインのサブセットのみが、所定のサブチャネルへ割り当てられ得る。制御ロジック８１２は、アドレス信号ラインのかかるサブセットを選択し、独立したアドレス情報を得る。他のアドレス信号ラインは他のサブチャネルに対して使用され得、又は、幾つかは、各サブチャネルへのアドレス信号ラインを共有され得る。制御ロジック８１２は、独立したアドレス情報を列アドレスデコーダ８０４及び／又は行アドレスデコーダ８０２に結合する。制御ロジック８１２による１又はそれ以上のアドレス信号ラインの選択は、更に、列アドレスロード信号（ＣＡＳ＃）及びトランザクションイネーブル信号に応答しても良い。
更なる制御ロジックは、１有効ビットの独立アドレス情報を他の有効ビット部へ更に変換する（ｓｗｉｚｚｌｅ）ために、マイクロタイル制御ロジック８１２に加えられ得る。これは、マイクロタイリングが使用可能である場合に、スクリーンリフレッシュとして、いくらか線形なアドレッシング方法を提供するためである。
センスアンプアレイ及び書き込みドライバブロック８０６はデータ入出力（Ｉ／Ｏ）バスへ結合し、メモリアレイ８０１からデータを読み出したり、あるいはメモリアレイ８０１にデータを書き込んだりするようコントローラ８０８から制御信号を受信することができる。センスアンプアレイ及び書き込みドライバブロック８０６は、メモリアレイ８０１に書き込み込まれるべきデータを受け取って、メモリアレイ８０１からデータ入出力（Ｉ／Ｏ）バス８２１を介して読み出されたデータを送り出す。データ入出力（Ｉ／Ｏ）バス８２１は、通常４、８又は１６ビットワイドであるメモリ集積回路８００の双方向データラインを有する。
メモリアレイ８０１は、行及び列において編成され得るメモリセルから成る。通常、メモリセルは動的ランダムアクセスメモリ（ＤＲＡＭ）であるが、任意に、スタティックタイプのランダムアクセスメモリ（ＳＲＡＭ）セル又は不揮発性プログラム可能（ＮＶＲＡＭ）タイプの書き換え可能なメモリセルであっても良い。
行アドレスデコーダ８０２は、メモリアレイ８０１においてメモリセルの行をアドレス指定するために、アドレスラインにおいて行アドレスを受け取り、ワードライン（ＷＬ；Ｗｏｒｄ Ｌｉｎｅ）の１つにおいて信号を発生させる。列デコーダ８０４は、また、アドレスラインにおいて列アドレスを受け取り、メモリセルの行内のどの列がアクセスされるべきかを選択する。列デコーダ８０４は、本質的に、アクセスされるべきメモリセルへのビットラインを選択する。読出アクセスで、列デコーダ８０４はマルチプレクサとして機能する。書き込みアクセスで、列デコーダ８０４はデマルチプレクサとして機能する。列アドレスデコーダ８０４は、共通の列アドレス信号に応答してメモリアレイ８０１内のメモリセルの列に選択的にアクセスし、モードレジスタ８１０内のマイクロタイルイネーブルビットが設定されるならば、列アドレスデコーダ８０４は、更に独立サブチャネル列アドレス信号に応答してメモリアレイ８０１内のメモリセルの列に選択的にアクセスする。
センスアンプアレイ及び書き込みドライバブロック８０６は、読み出し動作の間に論理１又は論理０のどちらがアクセスされるメモリセル内に記憶されたかを決定するよう、センス増幅器を有することができる。アドレス指定されるメモリセルは、読み出し動作の間に、論理１又は論理０をメモリアレイの選択されたビットラインに駆動するよう試みる。センス増幅器は、読み出し動作の間に論理１又は論理０のどちらがメモリアレイの選択されたビットラインへとアドレス指定されるメモリセルによって送り出されたかを検出する。センスアンプアレイ及び書き込みドライバブロック８０６は、書き込み動作の間に論理１又は論理０をメモリアレイの選択されたビットライン上に及びアドレス指定されるメモリセルへと駆動するよう、書き込みドライバを更に有することができる。
プレチャージ／リフレッシュブロック８０３は、メモリアレイ８０１においてビットラインへ結合する。プレチャージ／リフレッシュブロック８０３は、読み出し又は書き込み動作の間にメモリセルをアドレス指定する前にビットラインを予め調整することができる。プレチャージ／リフレッシュブロック８０３は、また、非アクティブの期間の間、メモリアレイ８０１のメモリセルに記憶されるデータをリフレッシュすることができる。
あるメモリ周期の間、メモリ集積回路８００への幾つの既存の信号ラインは使用されず、他の目的のためにこの時間の間に新しい目標へ向けられ得る。例えば、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）周期の間、全てのアドレスラインが使用されるわけではない。かかる未使用のアドレス信号ラインは、追加のアドレス情報をメモリモジュール（例えばＤＩＭＭ。）及びその中のメモリ集積回路デバイスへ送るよう、ＣＡＳ周期の間は新しい目標へ向けられる。メモリ制御ブロック２０２におけるメモリコントローラ２０８は、ＣＡＳ周期の間、かかる未使用のアドレス信号ラインを介して追加のアドレス情報を送る。追加のマイクロタイル制御ロジック回路８１２及びモードレジスタ８１０内のビットを有するメモリ集積回路８００は、ＣＡＳ周期の間使用されなかった以前に未使用であったアドレス信号ラインにおいてこれらのオーバーロード信号を認識し、復号化する。
ここで図９Ａを参照すると、マイクロタイリングをサポートするよう、メモリ集積回路内のモードレジスタ８１０Ａへ結合された例となるマイクロタイルメモリ制御ロジック８１２Ａが表されている。マイクロタイルメモリ制御ロジック８１２Ａの例となる実施は、例えばＣＡＳ周期のような、未使用メモリ周期の間に提供される追加のアドレス情報を有するオーバーロードアドレス信号ラインを復号化する。マイクロタイルメモリ制御ロジック８１２Ａの回路図は、４つのサブチャネルが設けられ、それらの夫々がマイクロタイリングをサポートするよう１６バイトの論理幅を有するとする。
マイクロタイルメモリ制御ロジック８１２Ａの中心は、独立アドレス情報を獲得するようデュアル４入力マルチプレクサ９００である。マイクロタイルメモリ制御ロジック８１２Ａのデュアル４入力マルチプレクサ９００は、マルチプレックス出力（Ａ３′及びＡ４′）において共通列アドレス信号又は独立サブチャネル列アドレス信号を選択的に出力する。デュアル４入力マルチプレクサ９００の出力（Ａ３′及びＡ４′）は、列アドレスデコーダの入力部へ結合される。独立サブチャネル列アドレス信号は、夫々のメモリサブチャネルによって受信されるよう選択された１又はそれ以上の独立した列アドレス信号である。
マイクロタイルメモリ制御ロジック８１２Ａは、メモリ集積回路のアドレスピンからアドレスラインを受け取る。マイクロタイルメモリ制御ロジック８１２Ａは、行アドレスデコーダ及び列アドレスデコーダへ分配されるようアドレスバッファへアドレスを供給する。メモリ集積回路のアドレスピンの幾つかは、共通行アドレス信号、共通列アドレス信号、独立列アドレス信号、又はそれらの組合せを受け取る。例えば、アドレスピンＡ５乃至Ａ９及びＡ１３はマイクロタイルメモリ制御ロジック８１２Ａを順に回し、メモリサブチャネルの夫々への共通行アドレス信号及び／又は共通列アドレス信号を受信することができる。アドレスピンＡ０乃至Ａ４及びＡ１０乃至Ａ１２はデュアル４入力マルチプレクサ９００に結合され、マイクロタイリングが使用可能である場合に、共通行アドレス信号及び独立列アドレス信号を受信することができる。マイクロタイリングが使用可能でない場合、デュアル４入力マルチプレクサ９００へ結合されるアドレスピンＡ３及びＡ４は、共通行アドレス信号及び／又は共通列アドレス信号を受信することができる。列アドレスロードストローブピンＣＡＳ＃は、列アドレスロードストローブ信号を受信し、メモリ集積回路の内部での獲得のために所与のサブチャネルに割り当てられたアドレスピンにおいて独立列アドレス信号のうちの適切な１又はそれ以上を選択的に受信するよう、制御ロジック８１２Ａへ結合される。列アドレスロードストローブ信号は、また、適切なアドレスピンから共通列アドレス信号を受信及び獲得するために使用され得る。
モードレジスタ８１０Ａは、マイクロタイルイネーブル（ＭＴＥ）ビット、サブチャネル選択ビット０（ＳＣＳ０）ビット、及びサブチャネル選択ビット１（ＳＣＳ１）ビットの設定を記憶するよう、例えばフリップフロップ又はメモリセルのような、３つのビット記憶回路を有することができる。モードレジスタ８１０Ａにおけるかかる３つのビットは、適切なサブチャネル選択ビット及びマイクロタイルイネーブルビットによりプログラムされる。かかる３つのビットは、メモリ集積回路が、例えば電源オン又はリセットのような初期化の間に受信するビット設定から設定／リセットされる。かかる３つのビットは、また、メモリ集積回路が進行中のメモリアクセスがない遊休状態である場合に、設定／リセットされ得る。ビット設定は、アドレス又はデータ信号ラインを介して受信され、メモリ集積回路に結合された１又はそれ以上の制御ラインによって生成されるロードストローブ信号に応答してモードレジスタにロードされ得る。マイクロタイリングがメモリ集積回路において使用可能とされるべきならば、マイクロタイルイネーブルビットＭＴＥが設定される。ＭＴＥビットがアクティブハイである場合、それはハイ論理レベルに設定される。アクティブローであるならば、ＭＴＥ＃ビットは論理ローレベルに設定される。図９Ａの例となる制御ロジックでは、メモリチャネル内に場合により４又はそれより少ないサブチャネルが存在する。ＳＣＳ０及びＳＣＳ１ビットは４つのメモリサブチャネルのうちの１つへメモリ集積回路を割り当てる。同じメモリモジュールにおける他のメモリ集積回路は、４つのメモリサブチャネルのうちの他の１つへ割り当てられ得る。
サブチャネルの夫々に対する独立アドレス情報は、ＣＡＳ周期の間、例えばアドレスラインＡ０乃至Ａ４及びＡ１０乃至Ａ１２などの既存のアドレスラインを介して利用可能とされる。この例で、アドレスラインＡ３及びＡ４が通常は使用される。従って、アドレスラインＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１、Ａ１２及びＡ１３は過剰な信号ラインである（Ａ１３はトランザクション基準において規定されるマイクロタイル・トランザクションイネーブルであっても良い。）。実際には、既存のアドレスラインにおいて信号ラインをオーバーロードとする当該方法は、追加のトレース（即ち、ワイヤ経路）の使用又は追加のピンの使用を伴わずにメモリ集積回路デバイスへ６本の追加のアドレスライン（Ａ０乃至Ａ２及びＡ１０乃至Ａ１２）を提供する。
マイクロタイルメモリ制御ロジック８１２Ａは、適切な独立サブチャネルアドレス情報がモードレジスタに記憶されたサブチャネル選択ビットに応答してアドレスラインＡ０乃至Ａ４及びＡ１０乃至Ａ１２から選択されるように、各メモリ集積回路に設けられる。サブチャネル選択ビットの設定は、マルチプレクサ９００の入力選択処理を制御するようモードレジスタ８１０Ａからマイクロタイルメモリ制御ロジック８１２Ａへと送られる。マルチプレクサ９００の出力端子は、アドレス信号ラインＡ３′及びＡ４′へ結合される。アドレス信号ラインＡ３′及びＡ４′は、メモリアレイ内のメモリセルを選択するようアドレスデコーダ（例えば、列アドレスデコーダ８０４）へ結合される。
マイクロタイル制御ロジックは、ＣＡＳ＃がアクティブローであるところの列アドレス書き込みアクセス時間（“ＣＡＳ周期”）の間、メモリアドレス信号ラインＡ３′及びＡ４′をオーバーロードとする。即ち、アドレスビットＡ０、Ａ１、Ａ２、Ａ１０、Ａ１１及びＡ１２は、通常、列アドレスがマイクロタイリングを有さないメモリ集積回路へ書き込まれている場合には使用されないアドレスビットである。Ａ３′及びＡ４′によって置換されるアドレスビットＡ３及びＡ４は、列アドレスをメモリ集積回路へ書き込むために使用されるアドレスビットである。アドレスビットは、通常、ＣＡＳ周期の間はマイクロタイリングなしで使用されず、一方、それらは、ＲＡＳ＃がアクティブローである場合に行アドレスがメモリ集積回路に書き込まれている場合（“ＲＡＳ周期”）、メモリ集積回路において行アドレスを選択するために使用される。これは、アドレス過剰と呼ばれる。Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１及びＡ１２は、図９Ａにおいて列アドレスストローブＣＡ＃の間未使用アドレスビットとして表されるが、異なる未使用アドレスビットが、マイクロタイリングをサポートするようオーバーロードアドレス信号ラインとして使用されても良い。
マイクロタイルメモリ制御ロジック８１２Ａは、示されるように共に結合された、デュアル４入力マルチプレクサ９００と、３入力ＡＮＤゲート９０３と複数の２入力ＡＮＤゲート９０４乃至９１１と、複数のインバータ９１２乃至９１８とを有する。当然、ＡＮＤゲートは、ＮＡＮＤゲートと、ＮＡＮＤゲートの出力へ結合されたインバータとの組合せによって形成されても良い。
デュアル４入力マルチプレクサ９００は、共に結合された第１の選択制御入力Ｓ０と、共に結合された第２の選択制御入力Ｓ１とを夫々有する一対の４入力１出力マルチプレクサである。第１の４入力１出力マルチプレクサは、入力１Ｉ０乃至１Ｉ３を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力１Ｙを供給する。第２の４入力１出力マルチプレクサは、入力２Ｉ０乃至２Ｉ３を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力２Ｙを供給する。Ｓ０及びＳ１が両方とも論理ロー又は０であるならば、入力１Ｉ０及び２Ｉ０は夫々の出力１Ｙ及び２Ｙにマルチプレックスされる。Ｓ０が論理ハイ又は１であり、且つ、Ｓ１が論理ロー又は０であるならば、入力１Ｉ１及び２Ｉ１は夫々の出力１Ｙ及び２Ｙにマルチプレックスされる。Ｓ０が論理ロー又は０であり、且つ、Ｓ１が論理ハイ又は１であるならば、入力１Ｉ２及び２Ｉ２は夫々の出力１Ｙ及び２Ｙにマルチプレックスされる。Ｓ０及びＳ１が両方とも論理ハイ又は１であるならば、入力１Ｉ３及び２Ｉ３は夫々の出力１Ｙ及び２Ｙにマルチプレックスされる。
デュアル４入力マルチプレクサ９００の第１の４入力１出力マルチプレクサは、その夫々の１Ｉ０乃至１Ｉ３入力でアドレスビットＡ３、Ａ０、Ａ１及びＡ２を受け取り、その１Ｙ出力でアドレス信号ラインＡ３′に駆動されるようそれらの１つを選択する。第２の４入力１出力マルチプレクサは、その夫々の２Ｉ０乃至２Ｉ３入力でアドレスビットＡ４及びＡ１０乃至Ａ１２を受け取り、その２Ｙ出力でアドレス信号ラインＡ４′に駆動されるようそれらの１つを選択する。選択制御入力Ｓ０及びＳ１は、夫々、ＡＮＤゲート９０４及び９０５の出力へ結合されている。
ＡＮＤゲート９０３は、その出力でマイクロタイルモード信号（ＭＴＭ）９０２Ａを発生させる。マイクロタイルモード信号９０２Ａはアクティブハイであり、独立アドレス信号がデュアル４入力マルチプレクサ９００に結合されるオーバーロードアドレス信号ラインにあるところの適切な時点に発生する。インバータ９１２は、ＡＮＤゲート９０３の入力に結合されるその出力でアクティブハイＣＡＳ信号へとアクティブローＣＡＳ＃信号を反転させる。ＡＮＤゲート９０３は、ＣＡＳ信号、ＭＴＥビット設定（ＭＥ）及びトランザクションイネーブル信号（ＴＥ、アドレスビットＡ１３）の論理アンドを取り、マイクロタイルモード信号９０２Ａを発生させる。即ち、マイクロタイルがＭＴＥビットによって使用可能にされ、トランザクションがＴＥ信号によって使用可能にされるならば、マイクロタイルモード信号（ＭＴＭ）９０２Ａは、ＣＡＳ＃がローになる場合に発生する。
マイクロタイルモード信号（ＭＴＭ）９０２Ａは、サブチャネル選択ビットＳＣＳ０及びＳＣＳ１をゲート制御するようＡＮＤゲート９０４及び９０５の入力に結合されている。マイクロタイルモード信号（ＭＴＭ）９０２Ａが何らかの理由でローであるならば、マルチプレクサ９００への選択制御Ｓ０及びＳ１は、ＡＮＤゲート９０４及び９０５の出力において論理ロー又は０である。Ｓ０及びＳ１が両方とも論理ロー又０であるならば、入力１Ｉ０及び２Ｉ０へ夫々結合されているアドレスビットＡ３及びＡ４は、夫々、夫々の出力１Ｙ及び２Ｙにおいてアドレス信号ラインＡ３′及びＡ４′にマルチプレックスされる。ビットＡ３及びＡ４は、夫々、単に、信号ラインＡ３′及びＡ４′に送られる。これは、マイクロタイリングが使用可能でない場合に、又は、ビットＡ３及びＡ４が、例えば行アドレッシングなど、何らかの他の理由で使用される場合に、デフォルト状態である。
マイクロタイルモード信号（ＭＴＭ）９０２Ａがアクティブハイである場合、サブチャネル選択ビットＳＣＳ０及びＳＣＳ１は、夫々、ＡＮＤゲート９０４及び９０５を夫々介することによって、マルチプレクサ９００の選択制御入力Ｓ０及びＳ１に結合される。従って、マイクロタイルモード信号（ＭＴＭ）９０２ＡがＡＮＤゲート９０３によってアクティブハイであるよう発生する場合、サブチャネル選択ビットＳＣＳ０及びＳＣＳ１は、マルチプレクサ９００の夫々の出力に対する夫々の４入力のマルチプレックスの選択を制御する。有効に、メモリＩＣが割り当てられるところのサブチャネルを示すサブチャネル選択ビットＳＣＳ０及びＳＣＳ１の設定は、マルチプレクサ９００に結合されるどのアドレスビットラインがＣＡＳ周期の間に独立アドレス信号を獲得するために使用されるかを決定する。
サブチャネル選択ビットＳＣＳ０及びＳＣＳ１の設定は、１のサブチャネルから次のサブチャネルへと変化する。４つのサブチャネルに関して、ＳＣＳ０及びＳＣＳ１のために夫々４つの異なる設定が存在する。しかし、留意すべきは、４つのサブチャネルをサポートするよう設計されるマイクロタイル制御ロジックは、サブチャネル選択ビットＳＣＳ０及びＳＣＳ１の２つの異なる設定のみを用いることによって２つのサブチャネルをサポートするよう容易に減じられ得る。ＳＣＳ０及びＳＣＳ１に対する異なる設定により、マルチプレクサ９００は、マイクロタイルモード信号が発生する場合に独立アドレス信号を獲得するよう異なるアドレス信号ラインを選択する。
マイクロタイルモード信号（ＭＴＭ）９０２Ａは、ＡＮＤゲート９０６乃至９１１に対する第１の入力部に夫々あるインバータ９１３乃至９１８に結合されている。アドレス信号Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１及びＡ１２は、夫々、ＡＮＤゲート９０６乃至９１１の第２の入力部に結合されている。マイクロタイルモード信号（ＭＴＭ）９０２Ａは、有効に、アドレス信号ライン上の信号Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１及びＡ１２を、夫々、ＡＮＤゲート９０６乃至９１１の出力Ａ０′、Ａ１′、Ａ２′、Ａ１０′、Ａ１１′及びＡ１２′でメモリ集積回路へとゲート制御する。即ち、マイクロタイルモード信号（ＭＴＭ）９０２Ａが論理ロー又０である場合に、ＡＮＤゲート９０６乃至９１１は、アドレス信号ライン上の信号Ａ０、Ａ１、Ａ２、Ａ１０、Ａ１１及びＡ１２が出力Ａ０′、Ａ１′、Ａ２′、Ａ１０′、Ａ１１′及びＡ１２′に及びアドレスデコーダへ送られることを可能にする。マイクロタイルモード信号（ＭＴＭ）９０２Ａが論理ハイ又は１である場合に、ＡＮＤゲート９０６乃至９１１は、全ての出力Ａ０′、Ａ１′、Ａ２′、Ａ１０′、Ａ１１′及びＡ１２′を論理ロー又は０へと駆動する。従って、マイクロタイルモード信号（ＭＴＭ）９０２Ａが独立アドレス情報を獲得するようアクティブハイである場合、出力Ａ０′、Ａ１′、Ａ２′、Ａ１０′、Ａ１１′及びＡ１２′は、それらが全て０へと駆動されるので、使用されない。
ここで図９Ｂを参照すると、マイクロタイリングをサポートするよう、メモリ集積回路内のマイクロタイル制御ロジック８１２Ｂへ結合されたモードレジスタ８１０Ｂが表されている。マイクロタイルメモリ制御ロジック８１２Ｂは、メモリチャネル内の２つのサブチャネルのサポート及びアクティブロー制御信号伝送の使用を除いて、マイクロタイル制御ロジック８１２Ａに幾らか類似するよう機能する。マイクロタイル制御ロジック８１２Ｂにおける回路は、マルチプレクサの選択制御入力によるアドレス信号ラインでの独立アドレス信号の選択における遅延を低減するよう形成されている。サポートすべき２つのメモリサブチャネルにより、マイクロタイル制御ロジック８１２Ｂは、受信するよう選択されるアドレス信号ラインにおいて２つの独立した組のアドレス信号を受信する。マイクロタイルメモリ制御ロジック８１２Ｂの中心は、アドレス信号ラインから独立アドレス情報を獲得するようヘックス（６）２入力マルチプレクサ９０１Ａである。マイクロタイルメモリ制御ロジック８１２Ｂにおけるヘックス２入力マルチプレクサ９０１Ａは、独立した組のアドレス信号が選択的に受信され得るところの更なる異なったアドレス信号ラインを受け取る。即ち、図６に表されるＩの独立アドレスラインの数は、より大きくなる。結果として、メモリサブチャネル内の独立にアドレス可能なメモリ空間は、より大きくなる。
マイクロタイル制御ロジック８１２Ｂは、アドレスピンＡ０乃至Ａ８及びＡ１０乃至Ａ１３を含むメモリ集積回路のアドレスピンへ結合されている。サブチャネルの夫々に対する独立アドレス情報は、ＣＡＳ周期の間、かかる既存のアドレスラインを介して利用可能にされる。マイクロタイル制御ロジック８１２Ｂは、内部アドレス信号ラインＡ３′乃至Ａ８′において独立サブチャネルアドレス信号を選択的に形成する。内部アドレス信号ラインＡ０′乃至Ａ８′及びＡ１１′乃至Ａ１３′は、アドレスバッファを介してアドレスデコーダへ結合される。アドレスバッファは、ＲＡＳ＃及びＣＡＳ＃ストローブ信号に応答して内部アドレス信号ラインＡ０′乃至Ａ８′及びＡ１１′乃至Ａ１３′並びにＡ９乃至Ａ１０においてアドレス信号をラッチして、アドレス信号をアドレスデコーダへ結合することができる。アドレスピンＡ０乃至Ａ８及びＡ１０乃至Ａ１３は、使用されないメモリ周期の間、オーバーロードアドレス信号を有しており、示されるように、ヘックス２入力マルチプレクサ９０１Ａの入力部へ結合される。アドレス信号ラインＡ３乃至Ａ８は第１の組のアドレス信号ラインであり、これを介して第１の組の独立アドレス信号は第１のメモリサブチャネルに結合され得る。アドレス信号ラインＡ０乃至Ａ２及びＡ１１乃至Ａ１３は第２の組のアドレス信号ラインであり、これを介して第２の組の独立アドレス信号は第２のメモリサブチャネルに結合され得る。第１のサブチャネル選択ビット（ＳＣＳ０）及びマイクロタイルモード信号（ＭＴＭ＃）９０２Ｂに応答して、マイクロタイル制御ロジック８１２Ｂは、概して、受信した第１のメモリサブチャネルに対する第１の組の独立アドレス信号と、第２のメモリサブチャネルに対する第２の組の独立アドレス信号との間で選択する。選択された組の独立アドレス信号は、ヘックス２入力マルチプレクサ９０１Ａの出力において供給される。かかる独立アドレス信号は、各メモリサブチャネルに結合され得るＳＡ共通アドレスビットによって形成される共通メモリ領域の組の中で独立に異なるメモリ領域をアドレス指定するようメモリ集積回路に結合される。
サブチャネルの夫々に対する独立アドレス情報は、ＣＡＳ周期の間、例えばアドレスラインＡ０乃至Ａ４及びＡ１０乃至Ａ１２のように、既存のアドレスラインを介して利用可能にされる。この例で、アドレスラインＡ３乃至Ａ８が通常は使用される。従って、アドレスラインＡ０乃至Ａ２及びＡ１０乃至Ａ１２は可能な信号ラインである（Ａ１３はトランザクション基準において規定されるマイクロタイル・トランザクションイネーブルであっても良い。）。実際には、既存のアドレスラインにおいて信号ラインをオーバーロードとする当該方法は、追加のトレース（即ち、ワイヤ経路）の使用又は追加のピンの使用を伴わずにメモリ集積回路デバイスへ６本の追加のアドレスライン（Ａ０乃至Ａ２及びＡ１０乃至Ａ１２）を提供する。
モードレジスタ８１０Ｂは、アクティブロー・マイクロタイルイネーブルビットＭＴＥ＃及びサブチャネル選択ビット０（ＳＣＳ０）の設定を記憶するよう、例えばフリップフロップ又はメモリセルのような、２つのビット記憶回路を有することができる。モードレジスタはかかる２つのビットに関するビット設定を受け取る。ビット設定は、１又はそれ以上の制御信号によって生成されるロードストローブ信号を用いてモードレジスタにロードされる。かかる２つのビットは、メモリ集積回路が、例えば電源オン又はリセットのような初期化の間に受信するビット設定から設定／リセットされる。かかる２つのビットは、また、メモリ集積回路が進行中のメモリアクセスがない遊休状態である場合に、設定／リセットされ得る。ビット設定は、アドレス又はデータ信号ラインを介して受信され、メモリ集積回路に結合された１又はそれ以上の制御ラインによって生成されるロードストローブ信号に応答してモードレジスタにロードされ得る。
モードレジスタ８１０ＢにおけるＭＴＥ＃ビット及びＳＣＳ０ビットは、適切なサブチャネル選択ビット及びマイクロタイルイネーブルビットによりプログラムされる。マイクロタイリングがメモリ集積回路において使用可能とされるべきならば、アクティブロー信号であるマイクロタイルイネーブルビットＭＴＥ＃は論理ローレベルに設定され得る。マイクロタイルイネーブルビットは、メモリサブシステムがマイクロタイリングをサポートする場合に設定される。そうでない場合、マイクロタイルイネーブルビットは、メモリ集積回路が、マイクロタイリングをサポートしないより古いシステムと下位互換性を有するように設定されない。図９Ｂの例となる制御ロジックでは、メモリチャネル内に２つの可能なサブチャネルが存在する。ＳＣＳ０ビットは、メモリチャネル内の２つのメモリサブチャネルのうちの１つへメモリ集積回路を割り当てる。同じメモリモジュールにおける他のメモリ集積回路は、残りのメモリサブチャネルへ割り当てられ得る。
マイクロタイルメモリ制御ロジック８１２Ｂは、適切な独立サブチャネルアドレス情報がモードレジスタに記憶されたサブチャネル選択ビットに応答してアドレス信号ピンから選択され得るように、各メモリ集積回路に設けられる。サブチャネル選択ビットの設定は、マルチプレクサ９０１Ａの入力選択処理を制御するようモードレジスタ８１０Ｂからマイクロタイルメモリ制御ロジック８１２Ｂへと送られる。
マイクロタイル制御ロジック８１２Ｂは、図９Ｂに表されるように共に結合された、第１のヘックス２入力マルチプレクサ９０１Ａと、第２のヘックス２入力マルチプレクサ９０１Ｂと、複数のＡＮＤゲート９０６乃至９１１と、複数のインバータ９１３乃至９１８と、３入力ＯＲゲート９２３とを有する。当然、ＯＲゲートは、ＮＯＲゲートの出力へインバータの入力を結合することによって形成されても良い。ＡＮＤゲートの周知の形状については上述したとおりである。
第１のヘックス２入力マルチプレクサ９０１Ａの出力は、第２のヘックス２入力マルチプレクサ９０１Ｂにおけるマルチプレクサの夫々の２入力のうちの第１入力部に結合されている。アドレスビット又は信号ラインＡ３、Ａ４、Ａ５、Ａ６、Ａ７及びＡ８は、第２のヘックス２入力マルチプレクサ９０１Ｂにおけるマルチプレクサの夫々の２入力のうちの第２入力部に結合されている。第２のヘックス２入力マルチプレクサ９０１Ｂの出力は、アドレス信号ラインＡ３′乃至Ａ８′へ結合されている。アドレス信号ラインＡ３′乃至Ａ８′は、アドレスデコーダ（例えば、列アドレスデコーダ８０４）へ結合され、メモリアレイ内のメモリセルを選択する。アドレスバッファは、アドレス信号ラインＡ３′乃至Ａ８′をラッチ又はレジストし、それらがアドレスデコーダによって復号化され得るようにその状態を保持する。
第１のヘックス２入力マルチプレクサ９０１Ａは、マルチプレクサ９０１Ａの出力がメモリ集積回路のサブチャネル割り当てによって直接的に制御されるように、サブチャネル選択０（ＳＣＳ０）ビットへ結合されたその選択制御Ｓ０を有する。この方法で、選択される出力は、アドレス信号の伝搬遅延を最小限とするよう適切に設定される。第２のヘックス２入力マルチプレクサ９０１Ｂは、３入力ＯＲゲート９２３の出力、即ち、アクティブロー・マイクロタイルモード（ＭＴＭ＃）９０２Ｂへ結合されたその選択制御入力Ｓ０を有する。アクティブロー・マイクロタイルモード（ＭＴＭ＃）９０２Ｂが論理ロー又は０であるならば、マイクロタイリングメモリアクセスは使用可能であり、従って、第１のヘックス２入力マルチプレクサ９０１Ａは、アドレス信号ラインＡ３′乃至Ａ８′において第２のヘックス２入力マルチプレクサ９０１Ｂの夫々の論理出力である。マイクロタイリングアクセスが使用可能でないならば、ＭＴＭ＃はハイであり、従って、マルチプレクサの夫々の２入力のうちの第２入力部は選択され、アドレス信号ラインＡ３乃至Ａ８は独立サブチャネル列アドレスラインＡ３′乃至Ａ８′に結合される。この場合に、第１のヘックス２入力マルチプレクサ９０１Ａは、夫々マイクロタイル制御ロジック８１２Ｂの周りに有効に経路を定められ、且つ、内部アドレスラインＡ３′乃至Ａ８′上に駆動されるアドレス信号Ａ３乃至Ａ８に作用しない。
ヘックス２入力マルチプレクサ９０１Ａ及び９０１Ｂは、共に結合された選択制御入力Ｓ０を有する６つの２入力１出力マルチプレクサを有する。第１の２入力１出力マルチプレクサは、入力１Ｉ０及び１Ｉ１を受け取り、選択制御入力Ｓ０に応答して出力１Ｙを供給する。第２の２入力１出力マルチプレクサは、入力２Ｉ０及び２Ｉ１を受け取り、選択制御入力Ｓ０に応答して出力２Ｙを供給する。第３の２入力１出力マルチプレクサは、入力３Ｉ０及び３Ｉ１を受け取り、選択制御入力Ｓ０に応答して出力３Ｙを供給する。第４の２入力１出力マルチプレクサは、入力４Ｉ０及び４Ｉ１を受け取り、選択制御入力Ｓ０に応答して出力４Ｙを供給する。第５の２入力１出力マルチプレクサは、入力５Ｉ０及び５Ｉ１を受け取り、選択制御入力Ｓ０に応答して出力５Ｙを供給する。第３の２入力１出力マルチプレクサは、入力６Ｉ０及び６Ｉ１を受け取り、選択制御入力Ｓ０に応答して出力６Ｙを供給する。Ｓ０が論理ロー又は０であるならば、入力１Ｉ０、２Ｉ０、３Ｉ０、４Ｉ０、５Ｉ０及び６Ｉ０は、夫々、出力１Ｙ、２Ｙ、３Ｙ、４Ｙ、５Ｙ及び６Ｙに駆動される。Ｓ０が論理ハイ又は１であるならば、入力１Ｉ１、２Ｉ１、３Ｉ１、４Ｉ１、５Ｉ１及び６Ｉ１は、夫々、出力１Ｙ、２Ｙ、３Ｙ、４Ｙ、５Ｙ及び６Ｙに駆動される。
上述されたように、３入力ＯＲゲート９２３は、その出力でアクティブロー・マイクロタイルモード（ＭＴＭ＃）信号９０２Ｂを発生させる。その入力で、３入力ＯＲゲート９２３は、マイクロタイルイネーブルビットＭＴＥ＃、列アドレスストローブＣＡＳ＃信号及びトランザクションイネーブルビットＴＥ＃（アドレスラインＡ１０）を受け取る。かかる３入力の全てがロー論理レベル又は０であるならば、マイクロタイルモード（ＭＴＭ＃）信号９０２Ｂは、オーバーロードアドレスラインから独立サブチャネルアドレス信号を選択的に受信するよう論理ロー又は０である。これは、マイクロタイリングがアクティブローレベル又は０に設定されるマイクロタイルイネーブルビットによって有効にされ、マイクロタイルトランザクションが論理ロー又は０に設定されるアドレスラインＡ１０によって有効にされ、列アドレスが論理ロー又０にストローブされるＣＡＳ＃制御信号によってメモリ集積回路にストローブされるべきことを必要とする。即ち、全てのかかる入力信号は、マイクロタイリングメモリアクセスのために制御ロジック８１２Ｂに対してアクティブローである。入力ＭＴＥ＃、ＣＡＳ＃又はＴＥ＃のいずれか１つが論理ハイは１であるならば、マイクロタイルモード（ＭＴＭ＃）信号９０２Ｂは論理ハイ又は１である。マイクロタイルモード（ＭＴＭ＃）信号９０２Ｂが論理ハイ又は１である場合、制御ロジック８１２Ｂの第２のヘックス２入力マルチプレクサ９０１Ｂは、如何なる独立サブチャネルアドレス信号情報も選択することなく、基準として内部アドレス信号ラインＡ３′乃至Ａ８′にアドレス信号Ａ３乃至Ａ８を送る。マイクロタイルアクセスを可能とするために１よりも多い信号を必要とすることは、マイクロタイルモードが誤りによってただ１つのビット信号においてエラーとならない保証を与える。
制御ロジック８１２ＢにおけるＡＮＤゲート９０６乃至９１１は、制御ロジック８１２ＡにおけるＡＮＤゲート９０６乃至９１１と同様に動作するが、異なるアドレス信号をゲート制御し、マイクロタイルモード（ＭＴＭ＃）信号９０２Ｂがアクティブロー信号である場合には、インバータ９１３乃至９１８を用いずにそのような動作をすることができる。従って、制御ロジック８１２ＢにおけるＡＮＤゲート９０６乃至９１１は、アクティブローであるマイクロタイルモード（ＭＴＭ＃）信号９０２Ｂに応答して、アドレス信号Ａ０乃至Ａ２及びＡ１１乃至Ａ１２を、夫々、内部アドレスラインＡ０′乃至Ａ２′及びＡ１１′乃至Ａ１２において０へ至らせる。
ここで図９Ｃを参照すると、モードレジスタ８１０Ｃへ結合されたアドレス変換（ｓｗｉｚｚｌｅ）ロジック９３０の回路図が表されている。図９Ｃに表されるアドレス変換ロジック９３０は、２つのメモリサブチャネルを有するメモリチャネルのために使用される。変換制御ロジックは、図９Ａ及び図９Ｂに表されるオーバーロード又はマイクロタイル制御ロジック８１２Ａ及び８１２Ｂの前又は後に付加されても良い。
手短に言えば、アドレス変換ロジック９３０は、いくらか線形なアドレッシング性能が、スクリーンリフレッシュの間望まれうるように、マイクロタイルメモリコントローラにより可能であるよう、設けられる。アドレス変換ロジック９３０は、メモリコントローラから受け取った有意なアドレスビットを選択的に並べ替え又は置換する。これを行う１つの方法は、ビット位置を交換することである。これが達成され得る他の方法は、アドレスビットを選択的に反転させることである。
アドレス変換ロジック９３０は、示されるように共に結合された、デュアル２入力マルチプレクサ９３５と、ＮＯＲゲート９３６と、排他的ＯＲ（ＸＯＲ）ゲート９３７及び９３８とを有する。デュアル２入力マルチプレクサ９３５は、共に結合され、且つ、ＮＯＲゲート９３６から出力される変換制御信号（ＳＷＺ）９３２へ結合されたそれらの選択制御入力Ｓ０を有する一対の２入力マルチプレクサを有する。アドレスビット又はピンＡ４及びＡ３は、夫々、マルチプレクサ９３５の１Ｉ０及び２Ｉ０入力へ結合され、選択制御入力Ｓ０が論理ロー又は０である場合に出力されるよう選択される。ＸＯＲゲート９３７及び９３８の出力は、夫々、マルチプレクサ９３５の１Ｉ１及び２Ｉ１へ結合され、選択制御入力Ｓ０が論理ハイ又は１である場合に出力されるよう選択される。
サブチャネル選択ビット１（ＳＣＳ１）及びサブチャネル選択ビット０（ＳＣＳ０）は、夫々、排他的ＯＲ（ＸＯＲ）ゲート９３７及び９３８の第１入力部に結合されている。アドレスビットＡ３及びＡ４は、夫々、ＸＯＲゲート９３７及び９３８の第２入力部に結合されている。ＳＣＳ１ビットが１に設定されるならば、ＸＯＲゲート９３７は、マルチプレクサ９３５の１Ｉ１に結合されたその出力部においてアドレスビットＡ３を反転させる。ＳＣＳ０が１に設定されるならば、ＸＯＲゲート９３８は、マルチプレクサ９３５の２Ｉ１に結合されたその出力部でアドレスビットＡ４を反転させる。このようにして、ＳＣＳ１及びＳＣＳ０ビットの設定は、アドレスビットラインＡ３及びＡ４におけるアドレス信号を有効に反転させることができる。
ＮＯＲゲート９３６は、デュアル２入力マルチプレクサ９３５の選択制御入力Ｓ０に結合されたその出力部で変換制御信号（ＳＷＺ）９３２を発生させる。アクティブハイ信号である変換制御信号（ＳＷＺ）９３２は、変換されたアドレスビットがデュアル２入力マルチプレクサ９３５から出力されるよう選択されるか否かを選択する。変換制御信号（ＳＷＺ）９３２が論理ハイ又は１で、デュアル２入力マルチプレクサ９３５の選択制御入力Ｓ０に結合されるならば、ＸＯＲゲート９３７及び９３８から出力される変換アドレスビットがマルチプレクサ９３５の出力において夫々のアドレスラインＡ４”及びＡ３”へと駆動される。これは、マイクロタイリングがアクティブロー・マイクロタイルイネーブルビットＭＴＥ＃によって有効にされ、ＣＡＳ＃ストローブ信号が列アドレス情報を獲得するよう論理ローであり、ＴＥ＃ビットがＮＯＲゲート９３６に入力されるマイクロタイルトランザクションを有効にするよう論理ローである場合に生ずる。しかし、変換制御信号（ＳＷＺ）９３２が論理ロー又は０で、デュアル２入力マルチプレクサ９３５の選択制御入力Ｓ０に結合されるならば、アドレスビットＡ４及びＡ３がマルチプレクサ９３５の出力において夫々のアドレスラインＡ４”及びＡ３”に送られる。これは、マイクロタイリングがアクティブロー・マイクロタイルイネーブルビットＭＴＥ＃によって有効とされない場合、又はＣＡＳ＃ストローブ信号が列アドレス情報を獲得するよう論理ローでない場合、又はＴＥ＃ビットがマイクロタイルトランザクションを有効にするよう論理ローでない場合に起こり得る。
モードレジスタ８１０Ｃは、モードレジスタ８１０Ｂと同様であるが、更なるビットの設定（ＳＣＳ１）を記憶する。モードレジスタ８１０Ｃは、アクティブロー・マイクロタイルイネーブルビットＭＴＥ＃、サブチャネル選択ビット０（ＳＣＳ０）、及びサブチャネル選択ビット１（ＳＣＳ１）の設定を記憶するよう、例えばフリップフロップ又はメモリセルのような３つのビット記憶回路を有する。モードレジスタは、３つのビットに対する設定を受け取る。ビット設定は、１又はそれ以上の制御信号によって生成されたロードストローブ信号を用いてモードレジスタにロードされる。かかる３つのビットは、メモリ集積回路が、例えば電源オン又はリセットのような初期化の間に受信するビット設定から設定／リセットされる。かかる３つのビットは、また、メモリ集積回路が進行中のメモリアクセスがない遊休状態である場合に、設定／リセットされ得る。ビット設定は、アドレス又はデータ信号ラインを介して受信され、メモリ集積回路に結合された１又はそれ以上の制御ラインによって生成されるロードストローブ信号に応答してモードレジスタにロードされ得る。
可能な限り小さくアドレス信号遅延を保つことが重要であるので、図９Ｃのアドレス変換ロジックは、内部アドレス信号ラインにおいて信号遅延を低減するよう、図９Ｂに表されるオーバーロードロジックと組み合わされ、簡単化される。
ここで図９Ｄを参照すると、メモリ集積回路においてモードレジスタ８１０Ｃへ結合された複合型変換及びマイクロタイル制御ロジック９５０が表されている。制御ロジック９５０は、図９Ｃのアドレス変換ロジック９３０を図９Ｂのオーバーロード又はマイクロタイル制御ロジック８１２Ｂに結合し、簡単化する。従って、複合型変換及びマイクロタイル制御ロジック９５０は、マイクロタイル制御ロジック８１２Ｂ及びアドレス変換ロジック９３０の別個の構成要素と同様に機能する。制御ロジック９５０における仕様の目標は、メモリ集積回路においてアドレスデコーダ及びアドレスバッファへのアドレス信号経路における時間遅延を低減することである。ヘックス２入力マルチプレクサ９０１Ａ及び９０１Ｂは、単一のヘックス３入力マルチプレクサ９６０に簡単化されている。
モードレジスタ８１０Ｃは、上述されたように、アクティブロー・マイクロタイルイネーブルビット（ＭＴＥ＃）と、ＳＣＳ０ビットと、ＳＣＳ１ビットとを有している。モードレジスタビットは、メモリ集積回路に結合された制御信号から発生するロードストローブをビット設定からロードされ得る。
制御ロジック９５０は、示されるように共に結合された、ヘックス３入力マルチプレクサ９６０と、ＡＮＤゲート９０６乃至９１１と、ＯＲゲート９２３と、ＡＮＤゲート９６９と、排他的ＮＯＲ（ＸＮＯＲ）ゲート９７４及び９７５と、インバータ９７６とを有する。代替的に、排他的ＮＯＲ（ＸＯＲ）ゲート９７４及び９７５は、反転されたＳＣＳ０及びＳＣＳ１のビット設定を有する排他的ＯＲ（ＸＯＲ）ゲートであっても良い。制御ロジック９５０は、アドレスピンＡ０乃至Ａ８及びＡ１０乃至Ａ１３へ結合され、アドレス信号を受信して、アドレス信号ラインＡ０′乃至Ａ８′において伝送される内部アドレスを生成する。アドレス信号入力Ａ１０は、マイクロタイルモードにおけるトランザクションビットＴＥ＃としての、及びアドレス入力信号としての、２つの役目を有する。
制御ロジックにおいて、アドレスピンからのアドレス信号ラインは、ヘックス３入力マルチプレクサ９６０の入力へ結合される前に、最初に、アドレス変換ロジックへ結合され得る。例えば、アドレスＡ４はＸＮＯＲゲート９７４の入力部に結合され、アドレスＡ１はＸＮＯＲゲート９７５の入力部に結合され、アドレスＡ０はインバータ９７６に結合されている。ＳＣＳ０ビットが論理ロー又は０であるならば、ＸＮＯＲゲート９７４及び９７５は、マルチプレクサ９６０の１Ｉ０及び１Ｉ１入力に夫々結合される前に、夫々のアドレス信号Ａ４及びＡ１を反転させる。ＳＣＳ０ビットが論理ハイ又は１に設定されるならば、ＸＮＯＲゲート９７４及び９７５は、反転させることなく夫々のアドレス信号Ａ４及びＡ１を送り、次いで、それらのアドレス信号は、夫々、マルチプレクサ９６０の１Ｉ０及び１Ｉ１に結合される。
ヘックス３入力マルチプレクサ９６０は、共に結合された第１の選択制御入力Ｓ０と、共に結合された第２の選択制御入力Ｓ１とを有する６つの３入力１出力マルチプレクサを有する。第１の３入力１出力マルチプレクサは入力１Ｉ０、１Ｉ１及び１Ｉ２を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力１Ｙを供給する。第２の３入力１出力マルチプレクサは入力２Ｉ０、２Ｉ１及び２Ｉ２を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力２Ｙを供給する。第３の３入力１出力マルチプレクサは入力３Ｉ０、３Ｉ１及び３Ｉ２を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力３Ｙを供給する。第４の３入力１出力マルチプレクサは入力４Ｉ０、４Ｉ１及び４Ｉ２を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力４Ｙを供給する。第５の３入力１出力マルチプレクサは入力５Ｉ０、５Ｉ１及び５Ｉ２を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力５Ｙを供給する。第６の３入力１出力マルチプレクサは入力６Ｉ０、６Ｉ１及び６Ｉ２を受け取り、選択制御入力Ｓ０及びＳ１に応答して出力６Ｙを供給する。
ヘックス３入力マルチプレクサ９６０は、３つの入力のうちのどれが夫々の出力へ結合されるべきかを選択するよう、第１の選択制御入力Ｓ０及び第２の選択制御入力Ｓ１を有する。２つの選択制御入力により４つの中から１つを選択することが可能である場合に、ヘックス３入力マルチプレクサ９６０のための真理値表についてここで記載する。選択ビットＳ０及びＳ１が両方とも０に設定されるならば、Ｉ０入力はマルチプレクサから出力されるよう選択される。Ｓ０ビットが１に設定され、Ｓ１ビットが０に設定されるならば、Ｉ１入力はマルチプレクサから出力されるよう選択される。Ｓ１ビットが１に設定されるならば、Ｉ２入力は、Ｓ０に対するビット設定に関わらずマルチプレクサから出力されるよう設定される。即ち、この最後の場合には、ヘックス３入力マルチプレクサ９６０へのＳ０入力は、Ｓ１ビットがオーバーライディングにより１に設定される場合を考慮しない。
上述されたように、ＯＲゲート９２３は、アクティブロー・マイクロモード信号（ＭＴＭ＃）９０２Ｂを発生させる。アクティブロー・マイクロタイルモード信号（ＭＴＭ＃）９０２Ｂは、マルチプレクサ９６０の第２の選択制御入力Ｓ１に結合されている。マルチプレクサ９６０への夫々のＩ２入力は、アドレスビットＡ３乃至Ａ８である。マルチプレクサ９６０への夫々のＩ１入力は、夫々、ＸＮＯＲゲート９７４からの出力、インバータ９７６からの出力、並びにアドレスビットＡ２、Ａ１１、Ａ１２及びＡ１３である。マルチプレクサ９６０への夫々のＩ０入力は、夫々、ＸＮＯＲゲート９７４からの出力、並びにアドレスビットＡ３、Ａ５、Ａ６、Ａ７及びＡ８である。
上述されたように、マイクロタイルモード信号（ＭＴＭ＃）９０２Ｂはアクティブロー信号である。しかし、マイクロタイルモード信号（ＭＴＭ＃）９０２Ｂが論理ハイ又は１であるならば、Ｉ２入力は、第１の選択制御入力Ｓ０に対するビット設定に関わらずマルチプレクサから出力されるよう選択される。即ち、Ｉ２入力（アドレスビットＡ３乃至Ａ８）は、マイクロタイルモード信号（ＭＴＭ＃）９０２Ｂがハイ又は１であるならば、マルチプレクサ９６０を介して送られて、内部アドレス信号ラインＡ３′乃至Ａ８′上に送り出されるよう選択される。
マイクロタイルモード信号（ＭＴＭ＃）９０２Ｂが、ＯＲゲート９２３への入力状態によってアクティブロー信号であるよう発生するならば、マルチプレクサの第１の選択制御入力に結合されるＳＣＳ１ビットは、その夫々のＹ出力において発生するようマルチプレクサ９６０へのＩ０入力又はＩ１入力のいずれか一方を選択する。ＳＣＳ１ビットが論理ロー又は０で、Ｓ０に結合される場合、Ｉ０入力（ＸＮＯＲゲート９７４からの出力並びに出力ビットＡ３、Ａ５、Ａ６、Ａ７及びＡ８）が、マルチプレクサ９６０から夫々の内部アドレス信号ラインＡ３′乃至Ａ８′上に出力されるよう選択される。このようにして、サブチャネル０に対する独立アドレス情報は、アドレスラインから選択され、変換され、獲得される。しかし、ＳＣＳ１ビットが論理ハイ又は１に設定され、Ｓ０に結合される場合、Ｉ１入力（ＸＮＯＲ９７５からの出力、インバータ９７６からの出力、並びにアドレスビットＡ２、Ａ１１、Ａ１２及びＡ１３）が、マルチプレクサ９６０から夫々の内部アドレス信号ラインＡ３′乃至Ａ８′上に出力されるよう選択される。このようにして、サブチャネル１に対する独立アドレス情報は、アドレスラインから選択され、変換され、獲得される。
制御ロジック９５０におけるＡＮＤゲート９０６乃至９１１は、アクティブローであるマイクロタイルモード信号（ＭＴＭ＃）９０２Ｂに応答して、同じアドレス信号Ａ０乃至Ａ２及びＡ１１乃至Ａ１２を、夫々、内部アドレスラインＡ０′乃至Ａ２′及びＡ１１′乃至Ａ１２′において０へと至らせるよう、制御ロジック８１２ＢにおけるＡＮＤゲート９０６乃至９１１と同様に機能する。更に、ＡＮＤゲート９６９は、アクティブローであるマイクロタイルモード信号（ＭＴＭ＃）９０２Ｂに応答して、アドレス信号Ａ１０を内部アドレスラインＡ１０′において０へと至らせる。
ここで図１０を参照すると、メモリ集積回路がマイクロタイルメモリ動作を提供するための方法１０００が表されている。
ブロック１００２で、メモリ集積回路は、メモリチャネルのそれらの夫々の独立メモリサブチャネルへ割り当てられる。即ち、メモリ集積回路内のモードレジスタにおける１又はそれ以上のサブチャネル選択ビットは、メモリＩＣを所定のメモリサブチャネルへ割り当てるよう設定される。
ブロック１００４で、メモリ集積回路へのマイクロタイルアクセスが有効にされる。即ち、メモリ集積回路内のモードレジスタにおけるマイクロタイルイネーブルＭＴＥビットは、モードレジスタにおいてマイクロタイルメモリアクセスを可能にするよう設定される。ＭＴＥビットがアクティブハイであるならば、それはハイ論理レベルに設定される。ＭＴＥビットがアクティブローであるならば（“ＭＴＥ＃”）、ＭＴＥ＃ビットは論理ローレベルに設定される。
ブロック１００６で、１のメモリサブチャネルでの１又はそれ以上のメモリ集積回路におけるメモリセルは、他のサブチャネルでの１又はそれ以上のメモリ集積回路におけるメモリセルとは独立してアドレス指定される。即ち、メモリ集積回路は、各メモリサブチャネルにおいて独立してメモリにアクセスするよう、それらの夫々の独立メモリサブチャネルにおいて独立してアドレス指定される。
上述されたように、サブチャネルへの独立アドレッシングは、様々な方法で提供され得る。サブチャネルへの独立アドレッシングが提供され得る１つの方法は、例えば、列アドレスが書き込まれているところのＣＡＳ周期のような、未使用メモリ周期の間に既存のアド列す信号ラインで各メモリサブチャネルにおいて独立アドレス情報を同時に獲得することによる。サブチャネルへの独立アドレッシングが提供され得る他の方法は、メモリチャネルの夫々の独立メモリサブチャネルにおいてメモリコントローラとメモリ集積回路との間に独立アドレス信号ラインの経路を定めることによる。
サブチャネルへの独立アドレッシングが提供され得る更なる他の方法は、独立したアドレスピンであるようエッジ接続の未使用ピンを再割り当てし、メモリモジュール上の夫々の独立メモリサブチャネルにおいて複数のメモリ集積回路とエッジコネクタの独立したアドレスピンとの間に独立アドレス信号ラインの経路を定めることによる。その場合に、独立アドレッシングは、更に、メモリモジュール上でエッジ接続の独立したアドレスピンへ結合するようエッジコネクタのピンとメモリコントローラとの間に独立アドレス信号ラインの経路を定めることによる。エッジ接続の未使用ピンは、エラー接続制御ピン、パリティピン、又はそれらの組合せであっても良い。
マイクロタイリングが使用可能である限り、マイクロタイルメモリアクセスは、メモリチャネルを介して各メモリサブチャネルへと生ずる。ブロック１００８で、マイクロタイリングがメモリ集積回路において依然として有効であるか否かの判断がなされる。モードレジスタにおけるＭＴＥビットの確認は、マイクロタイリングが依然として有効であるか否かを決定するよう行われる。マイクロタイリングが依然として有効であるならば、処理は、マイクロタイリングを用いるメモリ集積回路への次なるアクセスのためにブロック１００６へ戻る。マイクロタイリングがもはや有効でないならば、処理は終了し、通常の線形アドレッシングが行われ得る。
これまで、ＵＭＡメモリアーキテクチャに基づく集中画像コントローラはバンド幅を制限される傾向があった。本発明の実施形態のモデル化は、ＵＭＡメモリアーキテクチャへのマイクロタイリングの適用が２０〜４０％だけテクスチャメモリアクセスバンド幅を低減し、メモリアクセスをより効率的にすることができることを提示する。色深度のメモリアクセスバンド幅は、メモリアクセスをより効率的にするようマイクロタイリングを適用することによって、ゲームの作業負荷に関して約１０〜２０％だけ低減され得る。
マイクロタイリングメモリアーキテクチャをサポートするよう、メモリサブシステムはサブチャネルアクセスを可能にするよう改善されてきた。本発明の実施形態は、マイクロタイリングが実施可能であり、更には既存のメモリモジュールのフォームファクタ及び標準と下位互換性を有しうることを示してきた。これまで、既存のメモリモジュール（例えば、ＤＩＭＭ。）コネクタを介して更なるアドレス信号ラインを引くために利用可能な方法は存在しなかった。本発明の実施形態は、各サブチャネルに対する独立アドレス情報を既存のアドレスラインにオーバーロードすることによって、かかる問題に対する解決法を提供している。各サブチャネルへ独立アドレス情報を供給する他の方法は、下位互換性が重要でない場合に提供され得る。
特定の例となる実施形態が添付の図面において記載及び図示されてきたが、当然、かかる実施形態は本発明を説明するために提示されているのであって、本発明はこれに限定されない。また、本発明の実施形態は、様々な他の変形例が当業者になされえるので、記載及び図示されている特定の構成及び配置に限定されない。
本発明の実施形態が利用され得るところの典型的なコンピュータシステムのブロック図を表す。 本発明の実施形態が利用され得るところのクライアント−サーバシステムのブロック図を表す。 本発明の実施形態が利用され得るところの第１の処理ユニットのブロック図を表す。 本発明の実施形態が利用され得るところの第２の処理ユニットのブロック図を表す。 ４つのメモリサブチャネルを夫々有する一対のメモリチャネルへ結合されるメモリ制御ブロックのハイレベルブロック図を表す。 複数のＳ個のサブチャネルを有する一対のメモリチャネル及びキャッシュメモリへ結合されるメモリ制御ブロックにおけるメモリコントローラの詳細なブロック図を表す。 線形メモリアクセスを用いてサブチャネルを有さないメモリチャネルによるメモリアクセスに対するビデオディスプレイ上の画素のマッピングを表す図である。 マイクロタイルメモリアクセスに対応する２つのサブチャネルを有するメモリチャネルによるメモリアクセスに対するビデオディスプレイ上の画素のマッピングを表す図である。 マイクロタイルメモリアクセスに対応する４つのサブチャネルを有するメモリチャネルによるメモリアクセスに対するビデオディスプレイ上の画素のマッピングを表す図である。 ６４ビットワイドメモリチャネルによる線形６４バイトメモリアクセスを表す図である。 一対の３２ビットワイドメモリサブチャネルによる一対の３２バイトメモリアクセスの独立したサブチャネルメモリアクセスを表す図である。 ４つの１６ビットワイドメモリサブチャネルによる４つの１６バイトメモリアクセスの独立したサブチャネルメモリアクセスを表す図である。 メモリチャネルに関してアドレス信号ラインビットマップを表す。 ホストプリント回路基板上に実装されたコネクタへ結合するマルチチップメモリモジュールのブロック図を表す。 ホストプリント回路基板に組み込まれた複数のメモリチップ及びメモリコントローラのブロック図を表す。 メモリサブチャネルによるマイクロタイルメモリアクセスをサポートするメモリ集積回路のブロック図を表す。 １６ビットワイドメモリサブチャネル及び１６バイトメモリアクセスのためのモードレジスタへ結合されたアドレスオーバーロードロジックの回路図を表す。 ３２ビットワイドメモリサブチャネル及び３２バイトメモリアクセスのためのモードレジスタへ結合されたアドレスオーバーロードロジックの回路図を表す。 ３２ビットワイドメモリサブチャネル及び３２バイトメモリアクセスのための変換ロジックの回路図を表す。 ３２ビットワイドメモリサブチャネル及び３２バイトメモリアクセスのための、図９Ｂのアドレスオーバーロードロジック及び図９Ｃの変換ロジックを組み合わせた簡単化されたロジックの回路図を表す。 メモリ集積回路がマイクロタイルメモリアクセスを提供する方法のフローチャートを表す。

Claims (21)

  1. メモリアレイ内のメモリセルに選択的にアクセスするアドレスデコーダと、
    イネーブルビット及び少なくとも１つのサブチャネル選択ビットを記憶するビット記憶回路を含むモードレジスタと、
    複数のアドレス信号ライン、前記アドレスデコーダ及び前記モードレジスタへ結合され、前記イネーブルビット及び前記少なくとも１つのサブチャネル選択ビットに応答し、前記アドレス信号ラインの１又はそれ以上を選択して、前記メモリアレイへの独立したサブチャネルメモリアクセスをサポートする独立アドレス情報を獲得し、該独立アドレス情報を前記アドレスデコーダに結合する制御ロジックと
    を有するメモリ集積回路。
  2. 前記イネーブルビットはマイクロタイルイネーブルビットであり、
    前記メモリアレイへの前記独立したサブチャネルメモリアクセスはマイクロタイルメモリアクセスである、請求項１記載のメモリ集積回路。
  3. 前記制御ロジックによる前記１又はそれ以上の信号ラインの選択は、更に、列アドレスロード信号に応答する、請求項１記載のメモリ集積回路。
  4. 前記制御ロジックによる前記１又はそれ以上の信号ラインの選択は、更に、トランザクションイネーブル信号に応答する、請求項３記載のメモリ集積回路。
  5. 前記制御ロジックは、独立アドレス情報を獲得するために前記アドレス信号ラインの１つを選択するマルチプレクサを有する、請求項１記載のメモリ集積回路。
  6. 独立アドレス情報の前記獲得は列アドレスロード信号に応答する、請求項５記載のメモリ集積回路。
  7. 前記マルチプレクサは、第１の有効アドレスビットから第２の有効アドレスビットへと前記独立アドレス情報を変換する、請求項５記載のメモリ集積回路。
  8. 共通の行アドレス信号、共通の列アドレス信号、独立した列アドレス信号、又はそれらの組合せを受信する複数のアドレスピンと、
    前記複数のアドレスピンにおいて前記独立した列アドレス信号の１又はそれ以上を選択的に受信するよう、列アドレスロードストローブ信号を受信する列アドレスロードストローブピンと、
    マイクロタイルイネーブルビット及び第１のサブチャネル選択ビットを記憶するレジスタと、
    共に及び前記第１のサブチャネル選択ビットへ結合される第１の選択制御入力を夫々有し、夫々のマルチプレクサ出力として、前記独立した列アドレス信号を受信するよう前記複数のアドレスピンのサブセットへ結合される複数のマルチプレクサ入力の１つを選択し、前記第１のサブチャネル選択ビットに応答して前記夫々のマルチプレクサ出力において供給されるべき独立したサブチャネル列アドレス信号として前記独立した列アドレス信号の１又はそれ以上を選択する第１の複数のマルチプレクサと、
    前記第１の複数のマルチプレクサの夫々の出力へ結合され、前記マイクロタイルイネーブルビットに応答して前記共通の列アドレス信号及び前記独立したサブチャネル列アドレス信号に応答し、メモリアレイ内のメモリセルの列に選択的にアクセスする列アドレスデコーダと
    を有するメモリ集積回路。
  9. 前記独立したサブチャネル列アドレス信号は、複数のメモリサブチャネルの所定のメモリサブチャネルに関連する、請求項８記載のメモリ集積回路。
  10. 前記第１の複数のマルチプレクサは、更に前記マイクロタイルイネーブルビットに応答して、前記独立したサブチャネル列アドレス信号として前記独立した列アドレス信号の１又はそれ以上を選択する、請求項８記載のメモリ集積回路。
  11. 前記第１の複数のマルチプレクサは、更に前記列アドレスロードストローブ信号及びトランザクションイネーブル信号に応答して、前記独立したサブチャネル列アドレス信号として前記独立した列アドレス信号の１又はそれ以上を選択する、請求項１０記載のメモリ集積回路。
  12. 前記レジスタは、更に、第２のサブチャネル選択ビットを記憶し、
    前記第１の複数のマルチプレクサは、更に前記第２のサブチャネル選択ビットに応答して、前記独立したサブチャネル列アドレス信号として前記独立した列アドレス信号の１又はそれ以上を選択する、請求項１１記載のメモリ集積回路。
  13. 前記第１の複数のマルチプレクサは、共に及びマイクロタイルモード信号へ結合される第２の選択制御入力を夫々有する３入力１出力マルチプレクサであり、更に前記マイクロタイルモード信号に応答して、前記独立したサブチャネル列アドレス信号として前記独立した列アドレス信号の１又はそれ以上を選択する、請求項８記載のメモリ集積回路。
  14. 前記レジスタが、更に、第２のサブチャネル選択ビットを記憶する場合に、
    前記複数のアドレスピンの１又はそれ以上と、前記第１の複数のマルチプレクサとの間に結合され、前記第２のサブチャネル選択ビットに応答して前記第１の複数のマルチプレクサに結合される前記独立した列アドレス信号の１又はそれ以上を選択的に反転させる変換ロジックを更に有する、請求項１３記載のメモリ集積回路。
  15. 前記第１の複数のマルチプレクサと、前記列アドレスデコーダとの間に結合され、
    共に及びマイクロタイルモード信号へ結合される第２の選択制御入力を夫々有し、
    夫々のマルチプレクサ出力として、半分が前記第１の複数のマルチプレクサのマルチプレクサ出力へ夫々結合され、残り半分が前記複数のアドレスピンへ夫々結合される複数のマルチプレクサ入力の１つを選択し、
    アクティブである前記マイクロタイルモード信号に応答して前記夫々のマルチプレクサ出力において供給されるべき前記第１の複数のマルチプレクサのマルチプレクサ出力を選択し、且つ、非アクティブである前記マイクロタイルモード信号に応答して前記夫々のマルチプレクサ出力において供給されるべき前記共通の行アドレス信号及び共通の列アドレス信号を選択する
    第２の複数のマルチプレクサを更に有する、請求項８記載のメモリ集積回路。
  16. 少なくとも１つのメモリチャネルにおいて共に結合され、夫々が少なくとも２つのメモリサブチャネルに分けられる１又はそれ以上のメモリモジュールを有し、
    前記１又はそれ以上のメモリモジュールの夫々は、
    エッジ接続において複数のピンを有するプリント回路基板と、
    前記プリント回路基板へ結合され、第１のメモリサブチャネルへ割り当てられる第１のメモリ集積回路と、
    前記プリント回路基板へ結合され、第２のメモリサブチャネルへ割り当てられる第２のメモリ集積回路と
    を有する、システム。
  17. 前記第１のメモリ集積回路及び前記第２のメモリ集積回路におけるアドレス可能なメモリセルの組は、独立して互いからアクセス可能である、請求項１６記載のシステム。
  18. 前記１又はそれ以上のメモリモジュールの夫々は、更に、
    前記エッジ接続と、前記第１のメモリ集積回路との間に結合される前記プリント回路基板上の第１の組の独立アドレスラインと、
    前記エッジ接続と、前記第２のメモリ集積回路との間に結合される前記プリント回路基板上の第２の組の独立アドレスラインと
    を有する、請求項１７記載のシステム。
  19. 前記１又はそれ以上のメモリモジュールの夫々は、更に、
    前記プリント回路基板へ結合され、第３のメモリサブチャネルへ割り当てられる第３のメモリ集積回路と、
    前記プリント回路基板へ結合され、第４のメモリサブチャネルへ割り当てられる第４のメモリ集積回路と
    を有する、請求項１６記載のシステム。
  20. 前記第１のメモリ集積回路、前記第２のメモリ集積回路、前記第３のメモリ集積回路、及び前記第４のメモリ集積回路におけるアドレス可能なメモリセルの組は、独立して互いからアドレス可能である、請求項１９記載のシステム。
  21. 前記１又はそれ以上のメモリモジュールの夫々は、更に、
    前記エッジ接続と、前記第１のメモリ集積回路との間に結合される前記プリント回路基板上の第１の組の独立アドレスラインと、
    前記エッジ接続と、前記第２のメモリ集積回路との間に結合される前記プリント回路基板上の第２の組の独立アドレスラインと、
    前記エッジ接続と、前記第３のメモリ集積回路との間に結合される前記プリント回路基板上の第３の組の独立アドレスラインと、
    前記エッジ接続と、前記第４のメモリ集積回路との間に結合される前記プリント回路基板上の第４の組の独立アドレスラインと
    を有する、請求項２０記載のシステム。
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