JP2003338193A - 半導体メモリモジュール - Google Patents

半導体メモリモジュール

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JP2003338193A
JP2003338193A JP2002146326A JP2002146326A JP2003338193A JP 2003338193 A JP2003338193 A JP 2003338193A JP 2002146326 A JP2002146326 A JP 2002146326A JP 2002146326 A JP2002146326 A JP 2002146326A JP 2003338193 A JP2003338193 A JP 2003338193A
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memory module
semiconductor
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semiconductor memory
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JP2002146326A
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English (en)
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Yasuhiro Matsumoto
康寛 松本
Shinji Tanaka
信二 田中
Seiji Sawada
誠二 澤田
Susumu Tanida
進 谷田
Takahiko Fukiage
貴彦 吹上
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 不良であることが検出されたベアチップが半
導体メモリモジュールの機能を阻害することなく、新た
に良品チップを搭載することによりリペアすることがで
きる半導体メモリモジュールを提供する。 【解決手段】 ベアチップには、データが入出力される
データ入力出力制御用パッド７と、不良であることが検
出されたベアチップを非活性状態にする非活性制御信号
が入力される活性／非活性制御用パッド３０とが設けら
れている。非活性制御信号が活性／非活性制御用パッド
３０に入力されると、トランジスタ６１のソース電極と
ドレイン電極とが導通して、データ入力出力制御用パッ
ド７から入力される信号が、入力バッファ回路６０より
も内部にある内部回路４４に入力されないようになる。
それにより、不良であることが検出されたベアチップを
非活性状態にすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップがモ
ジュール基板上に搭載された半導体メモリモジュールに
関するものである。
【０００２】
【従来の技術】半導体記憶装置は、パーソナルコンピュ
ータ、ワークステーションなどに利用されることが多
い。また、近年のパーソナルコンピュータは、高速化、
高密度化および高機能化しているため、半導体記憶装置
はメモリ容量をさらに増大させることが必要とされてい
る。また、低コストのメモリを多量に使う市場が拡大し
ている。そのため、半導体記憶装置は、さらに一層の大
容量化および低コスト化されることが求められている。
【０００３】前述のような半導体記憶装置の中でも、単
位ビット当りのコスト面で有利であるため、パーソナル
コンピュータ等へのＤＲＡＭ（Dynamic Random Access
Memory）の使用量が増加している。ＤＲＡＭは、容量を
増加させても、ウェハ径を大口径化することにより、単
位ビット当りのコスト低減することができるため、頻繁
に使用されている。
【０００４】しかしながら、ＤＲＡＭにおいても、大容
量化にともなったテスト時間およびテストコストの増大
や、微細化加工技術の高度化に伴う開発費および高度な
設備のための費用等が非常に大きくなっており、それら
のコストを低減できるか否かが問題となっている。
【０００５】ＤＲＡＭの入出力のビット構成は、通常、
４ビット、８ビット、または、１６ビットである。した
がって、ＤＲＡＭはビット数の種類の幅が狭い。そのた
め、通常は、複数個のＤＲＡＭを１つのモジュールにし
たものが一般的に使用されている。このように、ＤＲＡ
Ｍなどの半導体記憶装置は、モジュール状態で使用され
ることが多い。
【０００６】図３１および図３２には、従来の半導体メ
モリモジュールが示されている。従来の半導体メモリモ
ジュールは、プリント配線基板の両面に部品を搭載でき
る表面実装技術に対応したＳＯＰ（Small Outline Pack
age）およびＴＳＯＰ（ThinSmall Outline Package）な
どのように、ベアチップ１０１、マウントアイランド１
０４、ボンディングワイヤ１０５、リードフレーム１１
０がモールド樹脂１０８にモールドされた単体チップ１
１７をモジュール基板１０２上に搭載した構造になって
いる。
【０００７】また、メモリチップの高性能化および高機
能化に伴い、メモリパッケージについては、小型化およ
び薄型化を基本的な開発の流れとして開発が進められて
きている。そして、メモリパッケージには、挿入方式が
採用されていたが、近年では表面実装方式が採用される
というように、パッケージの形態が大きく変化してきて
いる。
【０００８】現在では、挿入方式よりも表面実装方式が
主流となり、さらなるパッケージの小型化および軽量化
が強く求められている。現在のところ、半導体メモリモ
ジュールを使用することで設計の簡略化および信頼性の
向上ならびにコストダウンを図るようにしている。
【０００９】また、従来の半導体メモリモジュールの製
造過程では、半導体メモリモジュールを製造した後のモ
ジュールテストにおいて不良品チップが発生した場合に
その不良がなくなるまでテストおよび不良品チップの交
換を行なっている。
【００１０】
【発明が解決しようとする課題】従来の半導体メモリモ
ジュールの製造過程では、前述した不良が検出されたメ
モリチップの交換に多大な手間を要するという問題があ
る。この問題を解決する半導体メモリモジュールとし
て、ＣＯＢ（Chip On Board）化メモリモジュールが
あるが、従来のＣＯＢ化モジュールでは、ベアチップを
モールド封止した後に、不良であることが検出されたベ
アチップを新たな良品のベアチップに交換できない。そ
のため、ベアチップをモールド封止した後に、ＣＯＢ化
モジュールをリペアできないという問題がある。
【００１１】本発明は、上述の問題に鑑みてなされたも
のであり、モジュール基板に半導体チップが搭載された
後に半導体チップに不良が検出された場合にも、複数の
半導体チップのうち不良となった半導体チップ以外の半
導体チップを有効利用し、かつ、不良であることが検出
された半導体チップが半導体メモリモジュールの機能を
阻害することなく、新たに良品チップを搭載することに
よりリペアすることができる半導体メモリモジュールを
提供することである。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めには、不良であることが検出された半導体チップが動
作して、リペア用の良品チップのデータの入出力を阻害
しないようにする必要がある。そのため、不良であるこ
とが検出された半導体チップを非活性状態にしなければ
ならない。そこで、次に示す各局面の本発明の半導体メ
モリモジュールでは、半導体チップを非活性状態にする
ことができるようになっている。以下、前述の目的を達
成することが可能な本発明の各局面の半導体メモリモジ
ュールを説明する。
【００１３】本発明の第１の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第１の局面の
半導体メモリモジュールは、モジュール基板上に半導体
チップが搭載されたものである。また、半導体チップに
はデータ入出力部が電気的に接続され、データ入出力部
が半導体チップにデータを入出力する。また、本発明の
第１の局面の半導体メモリモジュールは、データ入出力
部から入力されるデータを半導体チップのデータ記憶領
域に入力させない非活性状態にすることを指示する非活
性状態信号を入力可能な非活性状態信号入力部が設けら
れている。また、半導体チップ内には、非活性状態信号
入力部から非活性状態信号が入力された場合に、非活性
状態にする活性／非活性制御用回路が設けられている。
データ入出力部、非活性状態信号入力部および活性／非
活性制御用回路を有するユニットがモジュール基板上に
複数搭載されている。複数の半導体チップは、複数のベ
アチップを含んでいる。また、複数のベアチップは、モ
ジュール基板上でモールド樹脂により一体的に被覆され
ている。また、非活性状態信号入力部は、モールド樹脂
の外部に設けられている。
【００１４】上記の構成によれば、モジュール基板に半
導体チップを搭載した後に、非活性状態信号入力部から
非活性状態信号を入力することにより、半導体チップを
非活性状態にすることができる。
【００１５】本発明の第２の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第２の局面の
半導体メモリモジュールは、モジュール基板に半導体チ
ップが搭載されている。半導体チップ内には、セルフリ
フレッシュするか否かを判別し、セルフリフレッシュす
る旨の判定がなされた場合に第１信号を出力するセルフ
リフレッシュ判定回路が設けられている。また、本発明
の第２の局面の半導体メモリモジュールは、第１信号と
は異なる第２信号を入力することが可能な信号入力部が
設けられている。さらに、半導体チップ内には、第１信
号が入力された場合および第２信号が入力された場合の
うち少なくともいずれか一方の場合に、半導体チップを
セルフリフレッシュすることを指示するセルフリフレッ
シュ信号を出力するセルフリフレッシュ信号出力回路が
設けられている。セルフリフレッシュ判定回路、信号入
力部およびセルフリフレッシュ信号出力回路を有するユ
ニットがモジュール基板上に複数搭載されている。
【００１６】上記の構成によれば、信号入力部から第２
信号を入力することにより、半導体チップをセルフリフ
レッシュすることができる。したがって、モジュール基
板に半導体チップを搭載した後に、半導体チップをセル
フリフレッシュすることができる。すなわち、モジュー
ル基板に半導体チップを搭載した後に、半導体チップを
非活性状態にすることができる。
【００１７】本発明の第２の局面の半導体メモリモジュ
ールは、半導体チップが、複数設けられていてもよい。
また、その複数の半導体チップが、複数のベアチップを
含んでいてもよい。また、その複数のベアチップがモジ
ュール基板上でモールド樹脂により一体的に被覆されて
いてもよい。また、信号入力部が、モールド樹脂の外部
に設けられていてもよい。
【００１８】本発明の第３の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第３の局面の
半導体メモリモジュールは、モジュール基板上に半導体
チップが搭載されている。半導体チップには、半導体チ
ップにデータを入出力するデータ入出力部が電気的に接
続されている。また、本発明の第３の局面の半導体メモ
リモジュールは、切断された態様かまたは切断されずに
残存する態様かにより、半導体チップを活性状態にする
かまたは非活性状態にするかを選択可能な活性／非活性
制御用ヒューズが設けられている。また、本発明の第３
の局面の半導体メモリモジュールは、半導体チップ内に
は、活性／非活性制御用ヒューズの態様に応じて、デー
タ入出力部から入力されるデータを半導体チップのデー
タ記憶領域に入力させない非活性状態にする活性／非活
性制御用回路が設けられている。データ入出力部、活性
／非活性制御用ヒューズおよび活性／非活性制御用回路
を有するユニットがモジュール基板上に複数搭載されて
いる。
【００１９】上記の構成によれば、活性／非活性制御用
ヒューズを切断するか否かにより、半導体チップを活性
状態にするかまたは非活性状態にするかを選択すること
ができる。
【００２０】本発明の第３の局面の半導体メモリモジュ
ールは、半導体チップが、複数設けられていてもよい。
また、その複数の半導体チップが、複数のベアチップを
含んでいてもよい。また、複数のベアチップが、モジュ
ール基板上でモールド樹脂により一体的に被覆されてい
てもよい。さらに、上述の活性／非活性制御用ヒューズ
が、モールド樹脂の外部に設けられていてもよい。
【００２１】本発明の第４の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第４の局面の
半導体メモリモジュールは、モジュール基板上に半導体
チップが搭載されている。また、本発明の第４の局面の
半導体メモリモジュールは、切断された態様かまたは切
断されずに残存する態様かにより、半導体チップをセル
フリフレッシュにするか否かを選択可能なセルフリフレ
ッシュ制御用ヒューズが設けられている。また、半導体
チップ内には、セルフリフレッシュするか否かを判別
し、セルフリフレッシュする旨の判定がなされた場合
に、所定の信号を出力するセルフリフレッシュ判定回路
が設けられている。また、本発明の第４の局面の半導体
メモリモジュールは、半導体チップ内には、セルフリフ
レッシュ判定回路が所定の信号を出力する場合およびセ
ルフリフレッシュ制御用ヒューズが半導体チップをセル
フリフレッシュする態様の場合のうち少なくともいずれ
か一方の場合に、半導体チップをセルフリフレッシュす
ることを指示する信号を出力するセルフリフレッシュ指
示回路が設けられている。セルフリフレッシュ制御用ヒ
ューズ、セルフリフレッシュ判定回路およびセルフリフ
レッシュ指示回路を有するユニットがモジュール基板上
に複数搭載されている。
【００２２】上記の構成によれば、活性／非活性制御用
ヒューズを切断するか否かにより、半導体チップをセル
フリフレッシュする状態にするか否かを選択することが
できる。その結果、半導体チップを活性状態にするかま
たは非活性状態にするかを選択することができる。
【００２３】本発明の第４の局面の半導体メモリモジュ
ールは、半導体チップが、複数設けられていてもよい。
また、その複数の半導体チップが、複数のベアチップを
含んでいてもよい。また、その複数のベアチップがモジ
ュール基板上でモールド樹脂により一体的に被覆されて
いてもよい。さらに、前述のセルフリフレッシュ制御用
ヒューズが、モールド樹脂の外部に設けられていてもよ
い。
【００２４】本発明の第５の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第５の局面の
半導体メモリモジュールは、モジュール基板の主表面に
半導体チップが搭載されている。また、モジュール基板
には、半導体チップの代わりに機能する良品チップを搭
載可能な良品チップ搭載領域が設けられている。また、
本発明の第５の局面の半導体メモリモジュールは、電位
が固定されている電位固定端子と電気的に接続されて、
所定の信号が入力される信号入力部が設けられている。
また、本発明の第５の局面の半導体メモリモジュール
は、信号入力部から所定の信号が入力されている場合
に、半導体チップを非活性状態にする半導体チップ内部
回路が設けられている。良品チップ搭載領域、信号入力
部および半導体チップ内部回路を有するユニットがモジ
ュール基板上に複数搭載されている。
【００２５】また、前述の電位固定端子は、良品チップ
に設けられている。また、モジュール基板には、良品チ
ップが良品チップ搭載予定領域に搭載された状態で、電
位固定端子と信号入力部とが電気的に接続されるように
電気配線が設けられている。
【００２６】上記の構成によれば、半導体チップ内部回
路を備えるため、電位固定端子と信号入力部とが電気的
に接続することにより、不良であることが検出された半
導体チップを非活性状態にすることができる。また、モ
ジュール基板は、良品チップが良品チップ搭載領域に搭
載された状態で、電位固定端子と信号入力部とが電気的
に接続される電気配線が設けられているため、半導体メ
モリモジュールをリペアするためには、良品チップを搭
載するだけでよい。したがって、半導体メモリモジュー
ルのリペアが容易になる。
【００２７】本発明の第５の局面の半導体メモリモジュ
ールは、信号入力部が、半導体チップの通常動作時には
使用されない非使用パッドであってもよい。
【００２８】本発明の第６の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第６局面の半
導体メモリモジュールは、モジュール基板上に複数の半
導体チップが搭載されている。また、その複数の半導体
チップが、共通の電源電極に電気的に接続されている。
また、複数の半導体チップのうちの２以上の半導体チッ
プそれぞれと電源電極との間には、複数の切断可能な配
線が電気的に接続されている。また、本発明の第６面の
半導体メモリモジュールは、複数の半導体チップのう
ち、特定の半導体チップが不良であることが検出された
場合に、特定の半導体チップ以外の半導体チップを用い
てデータを入出力することを可能にするデータ入出力回
路が設けられている。
【００２９】上記の構成によれば、切断可能な配線を切
断することにより、配線が電気的に接続されていた半導
体チップに電力が供給されることを停止することができ
る。そのため、不良であることが検出された半導体チッ
プと電源電極とを電気的に切離す。それにより、ベアチ
ップを非活性状態にすることが可能になる。
【００３０】本発明の第６の局面の半導体メモリモジュ
ールは、複数の半導体チップが、複数のベアチップがモ
ジュール基板上においてモールド樹脂により一体的に被
覆されたものであり、複数の切断可能な配線の一部が、
モールド樹脂の外部に設けられていてもよい。
【００３１】本発明の第６の局面の半導体メモリモジュ
ールは、複数の半導体チップが、半導体チップと電源電
極との間に切断可能な配線が電気的に接続されていない
半導体チップを含んでいてもよい。
【００３２】本発明の第６の局面の半導体メモリモジュ
ールは、複数の半導体チップが、複数の半導体チップそ
れぞれと電源電極との間それぞれに切断可能な配線が電
気的に接続されていてもよい。
【００３３】本発明の第７の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第７の局面の
半導体メモリモジュールは、モジュール基板に半導体チ
ップが搭載されている。また、モジュール基板には、半
導体チップからデータを入出力する複数のチップデータ
入出力用端子に１対１の関係で電気的に接続された複数
の基板データ入出力用端子が設けられている。また、複
数の基板データ入出力用端子と複数のチップデータ入出
力用端子との間には、複数の抵抗素子が１対１の関係で
電気的に接続されている。複数のチップデータ入出力用
端子、複数の基板データ入出力用端子および複数の抵抗
素子を有するユニットがモジュール基板上に複数搭載さ
れている。さらに、複数の抵抗素子は、第７の局面の半
導体メモリモジュールから取外すことが可能に構成され
ている。
【００３４】上記の構成によれば、半導体メモリモジュ
ールから複数の抵抗素子を取外すことにより、複数の抵
抗素子が電気的に接続されていた半導体チップにデータ
が入出力されないようにすることができる。それによ
り、半導体チップを非活性状態にすることが可能とな
る。
【００３５】本発明の第７の局面の半導体メモリモジュ
ールは、複数の抵抗素子が、一体的に取外すことが可能
に構成されていてもよい。
【００３６】本発明の第８の局面の半導体メモリモジュ
ールは、次のような構造である。本発明の第８の局面の
半導体メモリモジュールは、モジュール基板に半導体チ
ップが搭載されている。また、半導体チップには、計時
的に同一の状態変化を繰返すクロック信号が入力される
チップクロック端子が設けられている。また、モジュー
ル基板には、クロック信号が入力される基板クロック端
子が設けられている。また、チップクロック端子と基板
クロック端子との間には、第１抵抗素子が電気的に接続
されている。チップクロック端子、基板クロック端子お
よび第１抵抗素子を有するユニットがモジュール基板上
に複数設けられている。さらに、第１抵抗素子は、第８
の局面の半導体メモリモジュールから取外し可能に構成
されている。
【００３７】上記の構成によれば、半導体メモリモジュ
ールから第１抵抗素子を取外すことにより、第１抵抗素
子を介して入力されていたクロック信号が、半導体チッ
プに入力されない。それにより、不良であることが検出
された半導体チップを非活性状態にすることができる。
【００３８】本発明の第８の局面の半導体メモリモジュ
ールは、また、前述のユニットが次のような構造を有し
ていてもよい。半導体チップには、クロック信号の状態
が反転した反転クロック信号が入力されるチップ反転ク
ロック端子が設けられていてもよい。また、モジュール
基板には、反転クロック信号が入力されるチップ反転ク
ロック端子が設けられていてもよい。また、チップ反転
クロック端子と基板反転クロック端子との間には、第２
抵抗素子が電気的に接続されていてもよい。さらに、第
２抵抗素子は、第８の局面の半導体メモリモジュールか
ら取外し可能に構成されていてもよい。
【００３９】上記の構成によれば、半導体メモリモジュ
ール第２抵抗素子を取外すことにより、第２抵抗素子を
介して入力されていた反転クロック信号が半導体チップ
に入力されない。それにより、不良であることが検出さ
れた半導体チップを非活性状態にすることができる。
【００４０】本発明の第８の局面の半導体メモリモジュ
ールは、前述のユニットが次のような構造を有していて
もよい。半導体チップに、クロック信号および反転クロ
ック信号のそれぞれが半導体チップに入力されることを
許可するクロックイネーブル信号が入力されるチップク
ロックイネーブル端子が設けられていてもよい。また、
モジュール基板には、クロックイネーブル信号が入力さ
れる基板クロックイネーブル端子が設けられていてもよ
い。また、チップクロックイネーブル端子と基板クロッ
クイネーブル端子との間には、第３抵抗素子が電気的に
接続されていてもよい。さらに、第３抵抗素子は、第８
の局面の半導体メモリモジュールから取外し可能に構成
されていてもよい。
【００４１】上記の構成によれば、半導体メモリモジュ
ールから第３抵抗素子を取外すことにより、第３抵抗素
子を介して入力されていたクロックイネーブル信号が半
導体チップに入力されない。それにより、不良であるこ
とが検出された半導体チップを非活性状態にすることが
できる。
【００４２】本発明の第８の局面の半導体メモリモジュ
ールは、半導体チップが、複数設けられていてもよい。
また、その複数の半導体チップが、複数のベアチップを
含んでいてもよい。また、複数のベアチップがモジュー
ル基板上でモールド樹脂により一体的に被覆されていて
もよい。さらに、第１抵抗素子、第２抵抗素子および第
３抵抗素子が、モールド樹脂の外部に設けられていても
よい。
【００４３】本発明の第８の局面の半導体メモリモジュ
ールは、次のような構造であってもよい。本発明の第８
の半導体メモリモジュールは、半導体チップが、複数設
けられていてもよい。また、その複数の半導体チップの
うちには、不良であることが検出された不良半導体チッ
プが含まれていてもよい。また、その不良半導体チップ
に、計時的に同一の状態変化を繰返すクロック信号が入
力される不良チップクロック端子が設けられていてもよ
い。また、モジュール基板に、第１電位に固定された第
１電位固定端子が設けられていてもよい。また、第１電
位固定端子と不良チップクロック端子とが第１導電性接
続素子により電気的に接続されていてもよい。また、不
良半導体チップには、不良チップクロック端子が第１電
位に固定された場合に、不良半導体チップを、チップク
ロック信号が入力されたときの動作をしない非活性状態
にするように構成された内部回路が設けられていてもよ
い。
【００４４】上記の構成においては、不良であることが
検出された半導体チップは、第１抵抗素子が取外されて
いる。また、不良であることが検出された半導体チップ
のチップクロック端子およびチップ反転クロック端子の
電位が不安定であると、不良であることが検出されたベ
アチップ内部の回路が動作してしまうことがある。
【００４５】しかしながら、前述の本発明によれば、第
１導電性接続素子によって、第１電位固定端子と不良チ
ップクロック端子とが電気的に接続されている。その結
果、不良チップクロック端子が所定の電位に固定され
る。
【００４６】それにより、内部回路の働きにより、不良
チップクロック端子が第１電位に固定された場合に、不
良半導体チップは、チップクロック信号が入力されたと
きの動作をしない非活性状態になる。その結果、不良で
あることが検出された半導体チップが誤動作して、無駄
な電力を消費することが防止される。
【００４７】本発明の第８の局面の半導体メモリモジュ
ールは、次のような構造であってもよい。本発明の第８
の局面の半導体メモリモジュールは、モジュール基板
に、第１電位とは異なる第２電位に固定された第２電位
固定端子が設けられていてもよい。また、前述の不良半
導体チップに、クロック信号の状態が反転した反転クロ
ック信号が入力される不良反転クロック端子が設けられ
ていてもよい。また、第２電位固定端子と不良チップ反
転クロック端子とが第２導電性接続素子により電気的に
接続されていてもよい。また、不良半導体チップには、
不良チップ反転クロック端子が第２電位に固定された場
合に、不良半導体チップを、チップ反転クロック信号が
入力されたときの動作をしない非活性状態にするように
構成された内部回路が設けられていてもよい。
【００４８】上記の構成によれば、前述の不良チップク
ロック端子を第１電位に固定する場合と同様の理由によ
り、不良であることが検出された半導体チップが誤動作
して、無駄な電力を消費することが防止される。
【００４９】本発明の第８の局面の半導体メモリモジュ
ールは、また、次のような構造であってもよい。本発明
の第８の局面の半導体メモリモジュールは、不良半導体
チップに、クロック信号および反転クロック信号のそれ
ぞれが不良半導体チップに入力されることを許可するク
ロックイネーブル信号が入力される不良チップクロック
イネーブル端子が設けられていてもよい。また、本発明
の第８の局面の半導体メモリモジュールは、所定電位に
固定された所定電位固定端子と、その所定電位固定端子
と不良チップクロックイネーブル端子とを電気的に接続
する第３導電性接続素子とが設けられていてもよい。ま
た、不良半導体チップには、所定電位固定端子が所定電
位に固定された場合に、不良半導体チップを、クロック
イネーブル信号が入力されない非活性状態にするように
構成された内部回路が設けられていてもよい。
【００５０】上記の構成によれば、不良チップクロック
端子および不良チップ反転クロック端子に加えて、不良
チップクロックイネーブル端子を所定の電位固定に固定
して、不良な半導体チップを非活性状態にすることがで
きる。そのため、不良であることが検出された不良な半
導体チップが誤動作して、無駄な電力を消費することが
より確実に防止される。
【００５１】本発明の第８の局面の半導体メモリモジュ
ールは、半導体チップが、モジュール基板上に搭載され
たベアチップであってもよい。また、そのベアチップが
モジュール基板上でモールド樹脂により一体的に被覆さ
れていてもよい。さらに、第１導電性接続素子、第２導
電性接続素子および第３導電性接続素子が、モールド樹
脂の外部に設けられていてもよい。
【００５２】本発明の第８の局面の半導体メモリモジュ
ールは、第１導電性接続素子、第２導電性接続素子およ
び第３導電性素子が、第８の局面の半導体メモリモジュ
ールから一体的に取外すことが可能に構成されていても
よい。
【００５３】なお、上述の第１〜８の局面の半導体メモ
リモジュールの特徴それぞれを、必要に応じて適宜組合
せることは可能である。
【００５４】
【発明の実施の形態】（実施の形態１）以下、図１〜図
１０を用いて、モールド樹脂によりベアチップを被覆し
た後においてリペア可能な本発明の実施の形態の半導体
メモリモジュールを説明する。
【００５５】本実施の形態の半導体メモリモジュール
は、モールドされたベアチップが不良であると検出され
た場合に、そのベアチップの代わりとなるリペアチップ
がモジュール基板に搭載されることにより、リペアされ
る。
【００５６】図１には、実施の形態の半導体メモリモジ
ュールが示されている。図１に示すように、実施の形態
の半導体メモリモジュールは、複数のベアチップ１がモ
ジュールル基板２の一方の主表面に直接マウントされ、
モールド樹脂８により複数のベアチップ１が一体的にモ
ールドされている。
【００５７】また、図２に示すように、ベアチップ１に
設けられたチップパッド６とモジュール基板２に設けら
れた入力出力制御用パッド７とがボンディングワイヤ５
により接続されている。
【００５８】また、実施の形態の半導体メモリモジュー
ルは、複数のベアチップ１のうちのいずれかのベアチッ
プ１が不良であると検出された場合に、図３に示すよう
に、ベアチップ１の代わりに用いられる良品チップ３
を、複数のベアチップ１が設けられている主表面の裏側
に搭載可能な構造となっている。
【００５９】なお、本実施の形態の半導体メモリモジュ
ールでは、モジュール基板２の一方の面（表面）にベア
チップ１を搭載し、他方の面（裏面）に良品チップ３を
搭載した例を示したが、モジュール基板を大きくするこ
とができる場合には、モジュール基板の一方の面のみに
ベアチップおよび良品チップの双方を搭載し、他方の面
にはチップを搭載しないようにしてもよい。
【００６０】半導体メモリモジュール２の表面に搭載さ
れたベアチップ１とそのベアチップ１の代わりに用いら
れる裏面に搭載されたリペアチップとしての良品チップ
３とは、図３に示す共通の電気配線２０を使用すること
になる。
【００６１】そのため、良品チップ３が搭載された場合
には、その電気配線２０は、図３に示すように、モジュ
ール基板２を貫通するスルーホールを介して、表面に搭
載された複数のベアチップ１と裏面の複数のリペアチッ
プ搭載領域に搭載される良品チップ３との双方に電気的
に接続されることになる。
【００６２】本実施の形態の半導体メモリモジュールの
製造方法においては、図２に示すように、モジュール基
板２に複数のベアチップ１を搭載した後、ボンディング
ワイヤ５によりベアチップ１に設けられたチップパッド
６とモジュール基板２に設けられた入力出力制御用パッ
ド７とを電気的に接続する。
【００６３】その後、図３に示すように、複数のベアチ
ップ１を一体的にモールド樹脂８によりモールドするこ
とにより、半導体メモリモジュールを完成させる。そし
て、半導体メモリモジュールを完成させた後に、モジュ
ール基板２の裏面に必要に応じてモールドされた良品チ
ップ３をマウントできる構造になっている。
【００６４】そのため、システムテストなどの半導体メ
モリモジュールの一例のメモリモジュールを製造した後
の各種のテストにおいて、複数のベアチップ１の中に不
良のベアチップ１があることが検出された場合に、モジ
ュール基板２の裏面に良品チップ３を搭載して、ベアチ
ップ１の代替機能を良品チップ３が果たすようにするこ
とにより、半導体メモリモジュールをリペアすることが
可能となる。
【００６５】ただし、不良品であることが検出されたベ
アチップ１の機能を良品チップ３が果たすようにするに
は、不良品であることが検出されたベアチップ１の動作
を停止させる必要がある。そのため、半導体メモリモジ
ュールにおいては、ベアチップ１が機能する活性状態と
ベアチップ１が機能しない非活性状態とを選択できる構
造にすることが必要となる。
【００６６】本実施の形態の半導体メモリモジュール
は、後述する活性／非活性選択回路を用いて、モジュー
ル基板２上に搭載されたベアチップ１を活性状態から非
活性状態に制御して、不良であることが検出されたベア
チップ１の機能を良品チップ３が果たすことが可能な状
態にし得るように構成されている。
【００６７】なお、実施の形態の半導体メモリモジュー
ルは、複数のベアチップ１がモールド樹脂８によりモジ
ュール基板の主表面とともに一体的にモールドされる。
そのため、半導体メモリモジュールの実装面積を小さく
することができる。
【００６８】図４および図５には、リペア後のモジュー
ル基板の構成例が示されている。図４および図５に示す
ように、半導体メモリモジュールは、モジュール基板２
の表面にはベアチップ１（Ｄ０〜Ｄ７）が搭載され、裏
面にはリペア時に搭載される良品チップ３（Ｄ′０〜
Ｄ′７）のための良品チップ搭載予定領域が設けられて
いる。
【００６９】図６には、リペア前のベアチップ１（Ｄ０
〜Ｄ７）が搭載されたモジュール基板２の表面および裏
面のブロック図が示されている。図７には、リペア後の
リペア時に使用されるモールドされた単体の良品チップ
３（Ｄ′０〜Ｄ′７）が搭載されたモジュール基板２の
表面および裏面のブロック図が示されている。
【００７０】なお、ベアチップ１（Ｄ０〜Ｄ７）と良品
チップ３（Ｄ′０〜Ｄ′７）とは、それぞれ共通の電気
配線２０に接続されたデータ入出力端子ＤＱ０〜ＤＱ６
３を使用するものとする。なお、データ入出力端子ＤＱ
０〜ＤＱ６３は、他の回路やメモリに接続され、その他
の回路やメモリでのデータ入出力のための端子である。
【００７１】図６に示すリペア前の半導体メモリモジュ
ールの構成では、良品チップ３が搭載されていないため
問題はない。しかしながら、図７に示すリペア後の半導
体メモリモジュールの構成では、ベアチップ１（Ｄ０）
と良品チップ３（Ｄ′０）とが共通の電気配線２０に接
続されたデータ入出力端子ＤＱ０〜ＤＱ６３を使用する
ため、ベアチップ１（Ｄ０）および良品チップ３（Ｄ′
０）のいずれもが動作する状態では、ベアチップ１（Ｄ
０）および良品チップ３（Ｄ′０）それぞれの入出力信
号が衝突して不具合が生じることになる。
【００７２】そこで、本実施の形態の半導体メモリモジ
ュールでは、図８〜図１０に示す活性／非活性制御用回
路を用いて、前述の不都合を解消している。
【００７３】図８には、本実施の形態の半導体メモリモ
ジュールに搭載されているベアチップの内部および周辺
のイメージ図が示されている。
【００７４】本実施の形態の半導体メモリモジュールに
おいては、モジュール基板２上にベアチップ１が外部と
信号の入出力をするための入力出力制御用パッド７と、
ベアチップ１の活性状態と非活性状態とを切り換えるた
めの活性／非活性制御信号が入力される活性／非活性制
御用パッド３０とが設けられている。入力出力制御用パ
ッド７と活性／非活性制御用パッド３０とは、それぞれ
入力バッファ回路６０に電気的に接続されている。
【００７５】なお、活性／非活性制御用パッド３０は、
モールド樹脂８の内部に設けられていてもよいが、図９
および図１０に示すように、モールド樹脂８の外部に設
られるようにすれば、複数のベアチップ１がモールド樹
脂８により被覆された後においても、半導体メモリモジ
ュールをリペアすることができる。
【００７６】また、図９に示すように、本実施の半導体
メモリモジュールは、活性／非活性制御用回路を備えて
いる。図９に示す活性／非活性制御用回路は、ベアチッ
プ１の内部に設けられている。
【００７７】また、活性／非活性制御用回路は、前述の
活性／非活性制御信号のうち非活性制御信号が活性／非
活性制御用パッド３０から入力されると、入力バッファ
回路６０に接続されているトランジスタ６１のソース電
極とドレイン電極とが導通する。
【００７８】それにより、電源電極ＶDDから流れてきた
電流が入力バッファ回路６０内へ流れ込む。その結果、
入力バッファ回路６０の機能により、入力出力制御用パ
ッド７から流入される電流が、入力バッファ回路６０よ
りもベアチップ１の内部にある内部回路４４（図８参
照）に流れ込まないようになる。その結果、入力出力制
御用パッド７から入力される信号が、入力バッファ回路
６０よりもベアチップ１の内部側にある内部回路４４に
入力されないようになる。
【００７９】なお、入力バッファ回路６０の内部には、
トランジスタ６１のＯＮまたはＯＦＦに応じて、ＯＮま
たはＯＦＦするトランジスタが設けられており、そのト
ランジスタのＯＮまたはＯＦＦにより、内部回路４４へ
データを入力させるか否かが制御されている。
【００８０】図９には、電源端子ＶＤＤが、活性／非活
性制御用パッド３０から入力された非活性制御信号がゲ
ート電極に入力されるトランジスタ６１のソース／ドレ
イン電極に接続されている活性／非活性制御用回路を示
した。
【００８１】しかしながら、図１０に示すように、接地
端子ＧＮＤが、活性／非活性制御用パッド３０から入力
された非活性制御信号がゲート電極に入力されるトラン
ジスタ６１のソース／ドレイン電極に接続された活性／
非活性制御用回路であってもよい。
【００８２】このように構成すれば、トランジスタ６１
がＯＮすることにより、入力出力制御用パッド７から流
入する電流が、接地端子ＧＮＤへ流れ込む。その結果、
入力出力制御用パッド７から入力される信号は、入力バ
ッファ回路６０よりもベアチップ１の内部側にある内部
回路４４に入力されないようになる。
【００８３】つまり、本実施の形態の半導体メモリモジ
ュールによれば、図９および図１０に示すように、活性
／非活性制御用回路は、ベアチップ１を非活性状態に制
御する非活性制御信号が活性／非活性制御用パッド３０
から入力されれば、入力バッファ回路６０が入力出力制
御用パッド７から内部回路４４に入力される予定の信号
を、内部回路４４に入力させないように機能する。
【００８４】なお、図１０においても、入力バッファ回
路６０の内部には、トランジスタ６１のＯＮまたはＯＦ
Ｆに応じて、ＯＮまたはＯＦＦするトランジスタが設け
られており、そのトランジスタのＯＮまたはＯＦＦによ
り、内部回路４４へデータを入力させるか否かが制御さ
れている。
【００８５】上記のような図１０に示す活性／非活性制
御用回路を用いる場合も、ベアチップ１を非活性状態に
することができる。それにより、不良となったベアチッ
プ１に阻害されることなく、良品チップ３が不良となっ
たベアチップ１の代わりの機能を果たすことが可能とな
る。
【００８６】以上より、本実施の形態の半導体メモリモ
ジュールによれば、モールド樹脂によりチップをモール
ドした後にチップの不良が検出された場合にも、複数の
ベアチップのうち不良となったベアチップ以外のベアチ
ップを有効利用し、かつ、不良であることが検出された
ベアチップが半導体メモリモジュールの機能を阻害する
ことなく、新たに良品チップを搭載することによりリペ
アすることができる。
【００８７】また、本実施の形態の半導体メモリモジュ
ールは、不良となったベアチップ１には、外部からの信
号が内部回路４４に入力されないため、不良となったベ
アチップ１の内部で無駄な電力を消費することがない。
その結果、リペアされた半導体メモリモジュールは、リ
ペアされていない不良品が全くない半導体メモリモジュ
ールよりも電力消費が増加することが抑制される。
【００８８】また、本実施の形態の半導体メモリモジュ
ールのベアチップには、ＤＲＡＭを用いることとする
が、ＤＲＡＭの代わりに、ＳＤＲＡＭ（Synchronous Dy
namicRandom Access Memory）またはＤＤＲＳＤＲＡＭ
（Double Date Rate Synchronous Dynamic Random Acce
ss Memory）を用いても、ＤＲＡＭを用いた半導体メモ
リモジュールにより得られる効果と同様の効果を得るこ
とが可能である。
【００８９】なお、図９および図１０に示される回路そ
れぞれには、活性／非活性制御用パッド３０とトランジ
スタ６１との間に、入力された信号が反転された信号を
出力するインバータ回路３５が設けられている。
【００９０】（実施の形態２）本実施の形態の半導体メ
モリモジュールを図１〜図８および図１１を用いて説明
する。本実施の形態の半導体メモリモジュールは、実施
の形態１の半導体メモリモジュールの構造とほぼ同様の
構造である。しかしながら、図１１に示す活性／非活性
制御用回路を有していることが実施の形態１の半導体メ
モリモジュールと異なる。なお、図１１に示す活性／非
活性制御用回路は、図９および図１０に示す活性／非活
性制御用回路とともに設けられてもよいとともに、図９
および図１０に示す活性／非活性制御用回路の代わりに
設けられてもよい。
【００９１】図１１に示すように、本実施の形態の半導
体メモリモジュールにおいては、べベアチップ１内部の
バンクに記憶されている記憶データを自動的にリフレッ
シュするか否かを判別し、セルフリフレッシュすると判
定された場合に、セルフリフレッシュ活性化信号を出力
するセルフリフレッシュ判定回路７０が設けられてい
る。
【００９２】また、本実施の形態の半導体メモリモジュ
ールは、ベアチップ１の活性状態と非活性状態とを切り
換えるための活性／非活性制御信号が入力される活性／
非活性制御用パッド３０が設けられている。また、セル
フリフレッシュ判定回路７０の出力端子と活性／非活性
制御用パッド３０の出力端子とは、２入力ＯＲ回路８０
の２つの入力端子それぞれに電気的に接続されている。
【００９３】なお、活性／非活性制御用パッド３０は、
モールド樹脂８の内部に設けられていてもよいが、図１
１に示すように、モールド樹脂８の外部に設けられてい
れば、複数のベアチップ１がモールド樹脂８により被覆
された後においても、半導体メモリモジュールをリペア
することができる。
【００９４】本実施の形態の半導体メモリモジュールに
おいては、活性／非活制御性信号が活性／非活性制御用
パッド３０に入力された後、２入力ＯＲ回路８０の２つ
の入力端子の一方に入力される。また、セルフリフレッ
シュ判定回路から出力されてきた信号が２入力ＯＲ回路
８０の２つの入力端子の他方に入力される。
【００９５】なお、ベアチップ１を非活性状態にするこ
とを指示する非活性制御信号およびセルフリフレッシュ
活性化信号のうちいずれの信号が２入力ＯＲ回路８０の
入力端子に入力された場合も、ＯＲ回路８０の出力端子
からは、ベアチップ１の内部回路４４（図８参照）をリ
フレッシュするセルフリフレッシュ活性化信号が出力さ
れる。
【００９６】それにより、活性／非活性制御用パッド３
０にベアチップ１を非活性状態にすることを指示する信
号が入力されると、セルフリフレッシュ判定回路７０が
セルフリフレッシュ活性化信号を出力していない場合で
あっても、セルフリフレッシュ活性化信号がＯＲ回路８
０の出力端子から出力される。それにより、ベアチップ
１はセルフリフレッシュされる。その結果、ベアチップ
１は非活性状態になる。
【００９７】したがって、実施の形態１の半導体メモリ
モジュールと同様に、複数のベアチップのうち不良とな
ったベアチップ以外のベアチップを有効利用し、かつ、
不良であることが検出されたベアチップが半導体メモリ
モジュールの機能を阻害することなく、新たに良品チッ
プを搭載することによりリペアすることができる。
【００９８】その結果、半導体メモリモジュールの歩留
まりを向上させることができる。また、ＯＲ回路８０か
らセルフリフレッシュ活性化信号が出力されている間
は、ベアチップの消費電力を小さくすることができる。
【００９９】なお、一般に、セルフリフレッシュ動作に
より、ベアチップ内において、一定の電流が消費され
る。また、ＤＤＲＳＲＡＭでは、通常動作時には、ＤＬ
Ｌ回路（ディレイドロックドループ回路）が動作してい
る。そのため、セルフリフレッシュ動作時には、ＤＬＬ
回路が停止するため、ベアチップ全体としては、消費電
流が減少する。
【０１００】（実施の形態３）次に、実施の形態３の半
導体メモリモジュールを、図１〜図８、図１２〜図１４
を用いて説明する。本実施の形態の半導体メモリモジュ
ールは、実施の形態１または２の半導体メモリモジュー
ルの構造とほぼ同様の構造である。
【０１０１】しかしながら、図１２に示すベアチップの
外縁近傍に活性／非活性制御用ヒューズ５０がさらに搭
載されていること、ならびに、図１３に示す活性／非活
性制御用回路または図１４に示す活性／非活性制御用回
路がさらに設けられていることが実施の形態１または２
の半導体メモリモジュールと異なる。
【０１０２】本実施の形態の半導体メモリモジュール
は、図１２に示すように、ベアチップ１の活性状態と非
活性状態とを切り換えるための活性／非活性制御用ヒュ
ーズ５０がモジュール基板２上に搭載されている。
【０１０３】なお、活性／非活性制御用ヒューズ５０
は、モールド樹脂８の内部に設けられていてもよいが、
図１３および図１４に示すように、モールド樹脂８の外
部に設けられていれば、複数のベアチップ１がモールド
樹脂８により被覆された後においても、半導体メモリモ
ジュールをリペアすることができる。
【０１０４】本実施の形態の半導体メモリモジュール
は、不良チップの活性／非活性制御用ヒューズ５０をブ
ロー（切断）せずに残存させることにより、容易にベア
チップを非活性状態にすることができるように構成され
ている。したがって、システムテストの結果、良好であ
ると判定されたベアチップ１については、活性／非活性
制御用ヒューズ５０をブローする必要がある。
【０１０５】より具体的に説明すると、図１３に示すよ
うに、本実施の形態の半導体メモリモジュールにおいて
は、モジュール基板２上に、ベアチップ１が外部と信号
の入出力をするための入力出力制御用パッド７と、ベア
チップ１の活性状態と非活性状態とを切り換えるための
活性／非活性制御用ヒューズ５０とが設けられている。
【０１０６】電源端子ＶDD（Ｈ）は、活性／非活性制御
用ヒューズ５０およびインバータ回路３５を介して入力
バッファ回路６０に電気的に接続されているトランジス
タ６１のゲート電極に接続されている。また、活性／非
活性制御用ヒューズ５０とインバータ回路３５との間の
配線が、抵抗素子４０を介して接地端子ＧＮＤ（Ｈ）に
接続されている。
【０１０７】また、図１３に示すように、本実施の半導
体メモリモジュールの活性／非活性制御用回路には、入
力出力制御用パッド７と電気的に接続された入力バッフ
ァ回路６０が設けられている。入力バッファ回路６０に
は、トランジスタのソース／ドレイン電極が電気的に接
続されている。
【０１０８】本実施の形態の半導体メモリモジュール
は、活性／非活性制御用ヒューズ５０が切断されていな
い状態では、電源端子ＶDD（Ｈ）からの電流がトランジ
スタ６１のゲート電極に流れ込まないため、入力バッフ
ァ回路６０に接続されているトランジスタ６１のソース
電極とドレイン電極とが導通していない。
【０１０９】そのため、電源電極ＶDDから流れてきた電
流が入力バッファ回路６０内へ流れ込まない。この状態
では、入力出力制御用パッド７に入力されたデータは、
入力バッファ回路６０を介して、図８に示す入力バッフ
ァ回路６０よりも内部側にある内部回路４４に入力され
る。なお、入力バッファ回路６０の内部には、トランジ
スタ６１のＯＮまたはＯＦＦに応じて、ＯＮまたはＯＦ
Ｆするトランジスタが設けられており、そのトランジス
タのＯＮまたはＯＦＦにより、内部回路４４へデータを
入力させるか否かが制御されている。
【０１１０】一方、本実施の形態の半導体メモリモジュ
ールは、活性／非活性制御用ヒューズ５０が切断される
と、インバータ回路３５の入力端子には接地端子ＧＮＤ
（Ｈ）の電位の信号が入力される。そのため、インバー
タ回路３５の出力端子から出力された信号により、入力
バッファ回路６０に接続されているトランジスタ６１の
ソース電極とドレイン電極とが導通する。それにより、
電源電極ＶDDから流れてきた電流が入力バッファ回路６
０内へ流れ込む。
【０１１１】その結果、入力バッファ回路６０の機能に
より、入力出力制御用パッド７から入出力される電流
が、入力バッファ回路６０よりもベアチップ１の内部あ
る図８に示す内部回路４４に流れ込まないようになる。
したがって、入力出力制御用パッド７から入力される信
号が、入力バッファ回路６０よりもベアチップ１の内部
ある内部回路４４に入力されないようになる。
【０１１２】図１３には、トランジスタ６１が入力バッ
ファ回路６０と電源端子ＶDDとの間に設けられている活
性／非活性制御用回路を示した。しかしながら、図１４
に示すような他の例の活性／非活性制御用回路であって
も図１３に示す活性／非活性制御用回路により得られる
効果と同様の効果を得ることができる。
【０１１３】本実施の形態の他の例の半導体メモリモジ
ュールの活性／非活性制御用回路は、図１４に示すよう
に、トランジスタ６１が入力バッファ回路６０と接地端
子ＧＮＤとの間に設けられている。
【０１１４】また、電源端子ＶDD（Ｈ）が、トランジス
タ６１のゲート電極に、直列に接続された２つのインバ
ータ回路３５を介して電気的に接続されていている。ま
た、電源電極ＶDD（Ｈ）とインバータ回路３５の入力端
子との間には、活性／非活性制御用ヒューズ５０が設け
られている。また、活性／非活性制御用ヒューズ５０と
インバータ回路３５との間の配線が、抵抗素子４０を介
して接地端子ＧＮＤ（Ｈ）に接続されている。
【０１１５】このように構成すれば、活性／非活性制御
用ヒューズ５０が切断されていない状態では、トランジ
スタ６１のソース電極とドレイン電極とが導通する。そ
れにより、入力出力制御用パッド７から流入する電流
が、接地端子ＧＮＤへ流れ込む状態となる。その結果、
入力出力制御用パッド７から入力される信号は、入力バ
ッファ回路６０よりもベアチップ１の内部ある図８に示
す内部回路４４に入力されないようになる。なお、入力
バッファ回路６０の内部には、トランジスタ６１のＯＮ
またはＯＦＦに応じて、ＯＮまたはＯＦＦするトランジ
スタが設けられており、そのトランジスタのＯＮまたは
ＯＦＦにより、内部回路４４へデータを入力させるか否
かが制御されている。
【０１１６】一方、活性／非活性制御用ヒューズ５０が
切断された状態では、インバータ回路３５の入力端子に
は、接地端子ＧＮＤの電位の信号が入力される。それに
より、トランジスタ６１のソース電極とドレイン電極と
が導通しない。そのため、入力出力制御用パッド７から
流入する電流が、接地端子ＧＮＤへ流れ込まない。その
結果、入力出力制御用パッド７から入力される信号は、
入力バッファ回路６０よりもベアチップ１の内部ある内
部回路４４に入力されるようになる。
【０１１７】以上の本実施の形態の半導体メモリモジュ
ールによれば、活性／非活性制御用ヒューズ５０がブロ
ーされていない場合に、ベアチップ１が非活性状態にさ
れる。それにより、良品チップ３が不良であることが検
出されたベアチップ１の代替機能を果たすようにするこ
とができる。その結果、実施の形態１または２の半導体
メモリモジュールと同様に、半導体メモリモジュールの
歩留まりを向上させることができる。
【０１１８】（実施の形態４）次に、実施の形態４の半
導体メモリモジュールを、図１〜図８、図１２および図
１５を用いて説明する。本実施の形態の半導体メモリモ
ジュールは、実施の形態１または２の半導体メモリモジ
ュールの構造とほぼ同様の構造である。
【０１１９】しかしながら、図１５に示すに示す活性／
非活性制御用回路がさらに設けられていることが実施の
形態１または２の半導体メモリモジュールと異なる。
【０１２０】本実施の形態の半導体メモリモジュール
は、図１２に示すように、ベアチップ１の活性状態と非
活性状態とを切り換えるための活性／非活性制御用ヒュ
ーズ５０がモジュール基板２上に搭載されている。
【０１２１】なお、活性／非活性制御用ヒューズ５０
は、モールド樹脂８の内部に設けられていてもよいが、
図１５に示すように、モールド樹脂８の外部に設られる
ようにすれば、複数のベアチップ１がモールド樹脂８に
より被覆された後においても、半導体メモリモジュール
をリペアすることができる。
【０１２２】本実施の形態の半導体メモリモジュール
は、不良チップの活性／非活性制御用ヒューズ５０をブ
ロー（切断）せずに残存することにより、容易にベアチ
ップを非活性状態にすることができるように構成されて
いる。したがって、システムテストの結果、良好である
と判定されたベアチップ１については、活性／非活性制
御用ヒューズ５０をブローする必要がある。
【０１２３】図１５に示すように、本実施の形態の半導
体メモリモジュールにおいては、べベアチップ１内部の
記憶データを自動的にリフレッシュするか否かを判別
し、セルフリフレッシュすると判定された場合に、セル
フリフレッシュ活性化信号を出力するセルフリフレッシ
ュ判定回路７０が設けられている。セルフリフレッシュ
判定回路７０の出力端子は、２入力ＯＲ回路８０の一方
の入力端子に接続されている。
【０１２４】また、本実施の形態の半導体メモリモジュ
ールは、ベアチップ１の活性状態と非活性状態とを切り
換えるための活性／非活性制御用ヒューズ５０とが設け
られている。また、電源端子ＶDD（Ｈ）が、２入力ＯＲ
回路８０の他方の入力端子に、直列に接続された２つの
バッファ回路３６を介して電気的に接続されていてい
る。
【０１２５】また、活性／非活性制御用ヒューズ５０
は、電源電極ＶDD（Ｈ）とバッファ回路３６の入力端子
との間に接続されている。また、活性／非活性制御用ヒ
ューズ５０とバッファ回路３６との間の配線が、抵抗素
子４０を介して接地端子ＧＮＤ（Ｈ）に接続されてい
る。
【０１２６】本実施の形態の半導体メモリモジュールに
おいては、活性／非活性制御用ヒューズ５０が切断され
ていない場合、電源端子ＶDD（Ｈ）の電位の信号が、２
入力ＯＲ回路８０の一方の入力端子に入力される。その
ため、２入力ＯＲ回路８０の出力端子から内部回路４４
へセルフリフレッシュ活性化信号が出力される。
【０１２７】一方、活性／非活性制御用ヒューズ５０が
切断されている場合に、バッファ回路３６の入力端子に
は接地端子ＧＮＤ（Ｈ）の電位の信号が入力されるた
め、セルフリフレッシュ判定回路７０の出力端子からセ
ルフリフレッシュ活性化信号が出力されていなければ、
２入力ＯＲ回路８０の出力端子からセルフリフレッシュ
活性化信号は出力されない。
【０１２８】したがって、活性／非活性制御用ヒューズ
５０が切断されずに残存している場合およびセルフリフ
レッシュ判定回路７０がセルフリフレッシュする旨の判
定をした場合のうち少なくともいずれか一方の場合に、
ＯＲ回路８０の出力端子から、ベアチップ１の内部回路
４４をリフレッシュするセルフリフレッシュ活性化信号
が出力される。
【０１２９】以上の本実施の形態の半導体メモリモジュ
ールによれば、活性／非活性制御用ヒューズ５０がブロ
ーされていない場合に、ベアチップ１が非活性状態にさ
れる。それにより、良品チップ３が不良であることが検
出されたベアチップ１の代替機能を果たすようにするこ
とができる。したがって、実施の形態１〜４の半導体メ
モリモジュールにより得られる効果と同様の効果を得る
ことができる。なお、ベアチップ１が良品である場合に
は、活性／非活性制御用ヒューズ５０を切断しておく必
要がある。また、本実施の形態の半導体メモリモジュー
ルにおいては、活性／非活性制御用ヒューズが切断され
ている場合に、ベアチップ１が使用可能なる例を示した
が、活性／非活性制御用ヒューズが切断されず残存して
いる場合に、ベアチップ１が使用可能になるものであっ
てもよい。
【０１３０】（実施の形態５）本実施の形態の半導体メ
モリモジュールを図１６〜図１９を用いて説明する。
【０１３１】本実施の形態の半導体メモリモジュール
は、図６および図７に示す構造以外の構造は、実施の形
態１の半導体メモリモジュールと同様の構造である。言
いかえれば、本実施の形態の半導体メモリモジュールの
構造は、図１〜図５および図８に示す半導体メモリモジ
ュールの構造と同様の構造である。
【０１３２】なお、本実施の形態の半導体メモリモジュ
ールにおいて、ベアチップ１を非活性状態にするための
活性／非活性制御用回路は、前述の実施の形態１または
２において、図９〜図１１において示した活性／非活性
制御用回路のいずれかを使用するものとする。ただし、
活性／非活性制御用パッド３０の代わりに、本実施の形
態の半導体メモリモジュールでは、図１６に示すＱＦＣ
パッドを用いるものとする。
【０１３３】また、本実施の形態の半導体メモリモジュ
ールは、図１６に示すように、モジュール基板２を貫通
するスルーホールに電気配線２０が設けられている。こ
の電気配線２０は、ベアチップ１のＧＦＣパッドとリペ
ア用の良品チップ３の接地パッドＧＮＤ（Ｐ）とに接続
され、接地電位に電位固定されている。なお、本実施の
形態の半導体メモリモジュールでは、良品チップ３の接
地パッドＧＮＤ（Ｐ）とベアチップ１のＧＦＣパッドと
を接続したが、ＧＦＣパッドを所定の電位に固定して、
ベアチップ１を非活性状態することができるようベアチ
ップの内部回路が構成されているのであれば、電源電位
に電位固定されたリペアチップ３の電源パッドとベアチ
ップ１のＱＦＣパッドとを接続してもよい。
【０１３４】図１７には、本実施の形態の半導体メモリ
モジュールのリペア前のベアチップ１（Ｄ０〜Ｄ７）が
搭載されたモジュール基板２の表面および裏面のブロッ
ク図が示されている。図１７に示すように、ベアチップ
１（Ｄ０〜Ｄ７）には、不良品であることが検出された
ベアチップ１の入出力の制御を行なうためのＱＦＣピン
（普段使用していない端子であればＱＦＣピンだけに限
られない。）が設けられている。
【０１３５】また、図１８には、本実施の形態の半導体
メモリモジュールのリペア後のリペア時に使用されるモ
ールドされた単体の良品チップ３（Ｄ′０〜Ｄ′７）が
搭載されたモジュール基板２の表面および裏面のブロッ
ク図が示されている。図１８に示すように、良品チップ
３（Ｄ′０〜Ｄ′７）には、不良品であることが検出さ
れた良品チップ３を非活性状態にする場合に、電位固定
されるＱＦＣピンが設けられている。
【０１３６】なお、ベアチップ１（Ｄ０〜Ｄ７）と良品
チップ３（Ｄ′０〜Ｄ′７）とは、それぞれ共通の電気
配線２０に接続されたデータ入出力端子ＤＱ０〜ＤＱ６
３を使用するものとする。また、データ入出力端子ＤＱ
０〜ＤＱ６３は、他の回路やメモリに接続され、その他
の回路やメモリとベアチップ１または良品チップ３との
間でのデータ入出力のための端子である。
【０１３７】図１７に示すリペア前の半導体メモリモジ
ュールの構成では、良品チップ３が搭載されていないた
め問題はない。しかしながら、図１８に示すリペア後の
半導体メモリモジュールの構成では、ベアチップ１（Ｄ
０）と良品チップ３（Ｄ′０）とが共通の電気配線２０
に接続されたデータ入出力端子ＤＱ０〜ＤＱ６３を使用
する。
【０１３８】そのため、ベアチップ１（Ｄ０）および良
品チップ３（Ｄ′０）のいずれもが動作する状態では、
ベアチップ１（Ｄ０）および良品チップ３（Ｄ′０）そ
れぞれの入出力信号同士が衝突して不具合が生じること
になる。
【０１３９】そこで、本実施の形態の半導体メモリモジ
ュールでは、不良であることが検出されたベアチップ１
のＱＦＣピンを所定の電位に固定する。それにより、そ
のベアチップ１のデータ入出力端子からの信号の入出力
を不能にする、すなわち、ベアチップ１を非活性状態に
する。したがって、本実施の形態の半導体メモリモジュ
ールにおいては、前述の不具合が生じることが防止され
る。
【０１４０】なお、ＱＦＣピンが接続されたＱＦＣパッ
ドは、図１５に示すように、モジュール基板２を表面か
ら裏面まで貫通する電気配線２０に電気的に接続されて
いる。そのため、モールド樹脂８によりベアチップ１を
被覆した後においても、外部からＱＦＣピンを所定の電
位に固定することは可能である。
【０１４１】また、ベアチップ１およびリペアチップ３
それぞれの内部の回路構成は、ＱＦＣピンの電位が所定
の電位に固定されると、ベアチップ１のデータ入出力端
子からのデータの入出力を行なわないような回路構成と
なっている。
【０１４２】たとえば、図１７に示すように、ＱＦＣピ
ンがＯＰＥＮの場合、図１９に示すチップ制御手段１２
の働きによりベアチップ１（Ｄ０〜Ｄ７）および良品チ
ップ３（Ｄ′０〜Ｄ′７）それぞれは、図１９に示すデ
ータ入出力手段２４からデータをデータ入出力端子ＤＱ
０〜ＤＱ６３へ出力するかまたはデータ入出力端子ＤＱ
０〜ＤＱ６３から図１９に示すデータ入出力手段２４へ
データが入力される。
【０１４３】なお、チップ制御手段２４には、ＱＦＣピ
ンの電位が所定の電位に固定されると、ベアチップ１お
よびリペアチップ３それぞれのデータ入出力端子からの
データの入出力を行なわないようにするために、前述の
実施の形態１または２おいて図９〜図１１に示した活性
／非活性制御用回路が設けらている。
【０１４４】したがって、ベアチップ１およびリペアチ
ップ３それぞれのＱＦＣピンが接地電池（ＧＮＤ）に固
定されている場合、図１９に示すチップ制御手段１２の
働きにより、ベアチップ１（Ｄ０〜Ｄ７）および良品チ
ップ３（Ｄ′０〜Ｄ′７）それぞれは、図１９に示すデ
ータ入出力手段２４を用いたデータ入出力端子ＤＱから
の信号の入力またはデータ入出力端子ＤＱからの出力を
停止する。
【０１４５】したがって、不良品であることが検出され
たベアチップ１が存在していない場合、良品チップ３
（Ｄ′０〜Ｄ′７）を搭載する必要はなく、複数のベア
チップ１をモジュール基板２に直接搭載した半導体メモ
リモジュールを実現することが可能となる。
【０１４６】また、通常、不良なベアチップ１がない半
導体メモリモジュールの動作時には、ベアチップ１（Ｄ
０〜Ｄ７）において実動作時に使用していないＱＦＣピ
ンがＯＰＥＮになっており、チップ制御手段１２によ
り、ベアチップ１（Ｄ０〜Ｄ７）からデータ入出力端子
ＤＱ０〜ＤＱ６３へ信号の出力が行なわれるか、また
は、データ入出力端子ＤＱ０〜ＤＱ６３からベアチップ
１（ＤＱ）へ信号の入力が行なわれる。
【０１４７】一方、半導体メモリモジュールにおいて、
ベアチップ１（Ｄ０〜Ｄ７）の中に不良品であることが
検出されたベアチップ１がある場合、良品チップ３
（Ｄ′０〜Ｄ′７）をモジュール基板２のベアチップ１
が設けられている面の裏面に搭載して、ベアチップ１
（Ｄ０）のＱＦＣピンを接地電位（ＧＮＤ）に固定す
る。
【０１４８】それにより、不良であるベアチップ１（Ｄ
０）は、データ入出力端子ＤＱ０〜ＤＱ７への信号の出
力またはデータ入出力端子ＤＱ０〜ＤＱ７からの信号の
入力は停止する。
【０１４９】その結果、良品チップ３（Ｄ′０）は、不
良なベアチップ３のデータの入出力により阻害されるこ
となく、データをデータ入出力端子ＤＱ０〜ＤＱ７へ出
力するかまたはデータがデータ入出力端子ＤＱ０〜ＤＱ
７から入力される。したがって、不良品のベアチップ１
と良品チップ３とを交換して、半導体メモリモジュール
をリペアすることができる。
【０１５０】本実施の形態の半導体メモリモジュールに
よれば、不良ベアチップの通常動作時の使用しないピン
であるＱＦＣピンを接地電位または電源電位に固定する
ことにより、不良なベアチップを非活性状態にすること
ができる。また、良品チップ３を良品チップ搭載予定領
域に搭載した状態で、良品チップ３の接地パッド（ＧＮ
Ｄ）または電源パッドとベアチップ１のＱＦＣパッドと
が電気的に接続される位置に、モジュール基板２の表面
から裏面までを貫通する電気配線２０が設けられてい
る。したがって、良品チップ３を搭載するだけの手間
で、不良となっているベアチップ１を非活性状態にし
て、半導体メモリモジュールを完全にリペアすることが
できる。
【０１５１】上記の本実施の形態の半導体メモリモジュ
ールによれば、ベアチップモジュールをテストした後、
不良なベアチップ１の代替機能を果たす良品チップ３を
搭載することにより、正常に機能するベアチップ１を有
効利用することができる。その結果、半導体メモリモジ
ュールの歩留りを向上させることができる。
【０１５２】また、不良なベアチップ１を非活性状態に
する手段として、良品チップ３の接地パッドＧＮＤ
（Ｐ）または電源パッドを用いるため、リペアのための
専用部品が不要である。したがって、半導体メモリモジ
ュールの製造コストを抑制することができるとともに、
半導体メモリモジュールの生産効率を向上させることが
できる。
【０１５３】また、従来では使用しなかったベアチップ
１のＱＦＣパッドを所定の電位に電位固定することによ
り、不良なベアチップ１を非活性状態にするため、モジ
ュール基板２上においてベアチップ１が占有する面積を
増加させずに、半導体メモリモジュールをリペアするこ
とができる。
【０１５４】（実施の形態６）次に、図２０〜図２４を
用いて、実施の形態６の半導体メモリモジュールを説明
する。まず、本実施の形態の半導体メモリモジュールを
説明する前に、図２０に示す本実施の形態の半導体メモ
リモジュールに関連する仮想の半導体メモリモジュール
を説明する。
【０１５５】仮想の半導体メモリモジュールでは、モジ
ュール基板２上には、必要とされるベアチップ１の数に
対して、予め１個余分にベアチップ１が搭載されてい
る。すなわち、仮想の半導体メモリモジュールでは、ベ
アチップ８個分の記憶容量が必要な場合に、ベアチップ
９個がモジュール基板２上に搭載されている。
【０１５６】この仮想の半導体メモリモジュールの製造
過程では、モジュール基板２上にベアチップ１が９個搭
載された時点でベアチップが正常に機能するか否かを判
定するためのシステムテストを行なう。そのシステムテ
ストにおいて、９個のベアチップのうち１個のベアチッ
プ１が不良であることが検出されることがある。
【０１５７】その場合、リペア回路２００に書き込まれ
ているプログラムを変更することにより、余分に搭載さ
れていた１個の予備のベアチップ１が、不良であること
が検出されたベアチップ１の代替機能を果たすよう。そ
の結果、仮想の半導体メモリモジュールは、必要とされ
る記憶容量を得ることができる。
【０１５８】すなわち、リペア回路２００は、モジュー
ル基板２に搭載された複数のベアチップのデータ入出力
端子ＤＱと接続されており、複数のベアチップ１のうち
いずれのベアチップに対してデータの入出力を行なうか
を選択するためのプログラムを書きい込むことが可能に
なっている。
【０１５９】したがって、モジュール基板２に搭載され
た複数のベアチップ１に不良品が全くない場合において
は、リペア回路２００には通常のプログラムが書き込ま
れており、リペア回路２００は、予め定められた１個の
予備のベアチップ１以外の８つのベアチップ１それぞれ
との間でデータの入出力を行なう。
【０１６０】なお、図２０に示すように、８個のデータ
入出力端子ＤＱが、リペア回路２００に電気的に接続さ
れている。リペア回路２００は、８つのデータ入出力端
子ＤＱを用いて、モジュール基板２に搭載された９個の
ベアチップのうち半導体メモリモジュール完成後に使用
される８個のベアチップ１それぞれと、モジュール基板
２の外部の端子との間でのデータの入出力を行なう。
【０１６１】一方、モジュール基板２に搭載された複数
のベアチップ１に不良品があることが検出された場合に
おいては、リペア回路２００は、不良であることが検出
されたベアチップ１に接続された１本のデータ線以外の
８本のデータ線それぞれから入力されるデータを８つの
データ入出力端子ＤＱから出力することができるように
プログラムが書き換えられる。また、リペア回路２００
は、８つのデータ入出力端子ＤＱそれぞれから入力され
たデータを、不良であることが検出されたベアチップ１
以外のベアチップ１に出力するようにプログラムが書き
換えられる。
【０１６２】なお、図２０〜図２２においては、ベアチ
ップ１に接続されている８個のデータ入出力端子ＤＱお
よび８本のデータ線が１つにまとめて記載されている。
【０１６３】したがって、本実施の形態の半導体メモリ
モジュールは、プログラムが書き換えられたリペア回路
２００が、不良品であることが検出された１個のベアチ
ップ１以外の８個のベアチップ１に対してデータの入出
力を行なうことにより、９個のベアチップ１の中に不良
であることが検出されたベアチップ１が含まれていた場
合にも、必要とされる記憶容量を有する状態で、８個の
データ入出力端子ＤＱからデータを入出力する。
【０１６４】しかしながら、図２０に示す仮想の半導体
メモリモジュールにおいては、ベアチップ１が電源端子
ＶDDおよび接地端子ＧＮＤを共有している。そのため、
ベアチップ１に発生した不良がベアチップ１に供給され
る電力に関する不良であった場合、その電力に関する不
良が他のベアチップ１に悪影響を与えることが考えられ
る。たとえば、ベアチップ１の電源端子ＶDDと接地端子
ＧＮＤとが短絡してしまった場合、図２０において矢印
で示すルートに大きな電流が流れてしまう。
【０１６５】したがって、このような電力に関する不良
があった場合には、仮想の半導体メモリモジュールをリ
ペアすることができないため、仮想の半導体メモリモジ
ュールは、廃棄されることになる。すなわち、仮想の半
導体メモリモジュールは、データの入出力の不良に関し
ては、リペア回路２００の機能によりリペアすることが
できるが、図２０に矢印で示す電流が流れてしまうよう
な、ベアチップと電源電極との間の電力の供給に関する
不良に関しては対処できない。
【０１６６】そこで、図２１〜図２４に示す本実施の形
態の半導体メモリモジュールのように、ベアチップに電
力に関する不良が検出された場合に、不良のベアチップ
と電源端子とを電気的に切離すことが可能にする構造の
半導体メモリモジュールが必要となる。以下、本実施の
形態の半導体メモリモジュールを説明する。
【０１６７】図２１には、モジュール基板２の上にベア
チップ１が複数搭載された電気配線２０が接続された直
後であって、リペア前の状態の半導体メモリモジュール
が示されている。図２１に示すように、モジュール基板
２に実装された複数のベアチップ１は、それぞれチップ
抵抗素子２５を介して共通の電源端子ＶDDに接続されて
いる。なお、図２１および図２２に示す本実施の形態の
半導体メモリモジュールにおいて、リペア回路２００
は、前述の仮想の半導体メモリモジュールのリペア回路
２００と同様の機能を有している。
【０１６８】この状態の半導体メモリモジュールに対し
てシステムテストを行なう。このシステムテストにおい
て、たとえば、９個のベアチップ１のうち１個のベアチ
ップ１に不良であることが検出された場合、図２２に示
すように、不良であることが検出されたベアチップ１に
接続されているチップ抵抗素子２５を取外す。それによ
り、不良であることが検出されたベアチップ１と電源端
子ＶDDとを電気的に切離す。なお、本実施の形態の半導
体メモリモジュールにおいては、チップ抵抗素子２５を
用いたが、レーザや機械工具を用いての切断が可能な配
線であれば、取外し可能なチップ抵抗素子でなくともよ
い。
【０１６９】このようにすることにより、ベアチップ１
に電力に関する不良があることが検出された場合であっ
ても、残存する８個のベアチップ１を有効に利用して半
導体メモリモジュールをリペアすることができる。
【０１７０】また、本実施の形態の半導体メモリモジュ
ールは、ベアチップ１がモジュール基板２に搭載されて
いる。しかしながら、図２３に示すように、ベアチップ
が単体でモールド樹脂により被覆された単体チップ１１
がモジュール基板２に搭載され、単体チップ１１と電源
電極ＶDDとの間にチップ抵抗素子２５が電気的に接続さ
れる半導体メモリモジュールであっても、本実施の形態
の半導体メモリモジュールと同様の効果を得ることがで
きる。
【０１７１】なお、本実施の形態の半導体メモリモジュ
ールは、図２４に示すように、実施の形態１〜５の半導
体メモリモジュールと同様に、複数のベアチップ１がモ
ールド樹脂８によりモジュール基板２上において一体的
に被覆されるものであってもよい。
【０１７２】このときチップ抵抗素子２５は、モールド
樹脂８の外部に設けられていることが望ましい。このよ
うにすることにより、モールド樹脂８により複数のベア
チップ１が一体的に被覆された後であっても、チップ抵
抗素子２５を取外して、半導体メモリモジュールをリペ
アすることができる。
【０１７３】（実施の形態７）次に、図２５〜図３０を
用いて、実施の形態７の半導体メモリモジュールを説明
する。なお、本実施の形態の半導体メモリモジュール
は、ＳＤＲＡＭまたはＤＤＲＳＤＲＡＭに用いることが
可能である。
【０１７４】本実施の半導体メモリモジュールは、モジ
ュール基板２に、接地電位に電位固定された接地端子Ｇ
ＮＤ、電源電位に電位固定された電源端子ＶDD、計時的
に同一の状態変化を繰返すクロック信号が入力されるマ
スタクロック端子ＣＬＫ、クロック信号の状態が反転し
た反転クロック信号が入力される反転クロック端子／Ｃ
ＬＫ、クロック信号および反転クロック信号の入力を許
可するクロックイネーブル信号が入力されるクロックイ
ネーブル端子ＣＫＥ、ならびに、外部とデータの入出力
を行なうためのデータ入出力端子ＤＱ０，ＤＱ１，ＤＱ
２，ＤＱ３・・・ＤＱ６３が設けられている。
【０１７５】モジュール基板２に設けられたマスタクロ
ック端子ＣＬＫ、反転クロック端子／ＣＬＫおよびクロ
ックイネーブル端子ＣＫＥそれぞれは、対応する抵抗素
子１３を介して、対応するベアチップ１のマスタクロッ
ク端子ＣＬＫ、反転クロック端子／ＣＬＫおよびクロッ
クイネーブル端子ＣＫＥそれぞれに接続されている。
【０１７６】また、モジュール基板２に設けられたデー
タ入出力端子ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３・・・Ｄ
Ｑ６３は、抵抗素子１５を介して、モジュール基板２上
に搭載された複数のベアチップ１のデータ入出力端子Ｄ
Ｑ０，ＤＱ１，ＤＱ２，ＤＱ３・・・ＤＱ６３それぞれ
に接続されている。また、複数のベアチップ１は、モジ
ュール基板２の主表面とともに、一体的にモールド樹脂
８により被覆されている。
【０１７７】モジュール基板２に複数のベアチップ１が
搭載された後のシステムテストにおいて、図２５に示す
複数のベアチップ１のうちいずれかのベアチップ１が不
良であることが検出された場合、図２６に示すように、
不良であることが検出されたベアチップ１の代替機能を
果たす良品チップ３および抵抗素子１５をモジュール基
板２の裏面に搭載する。
【０１７８】これにより、良品チップ３のデータ入出力
端子ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３とモジュール基板
２に設けられたデータ入出力端子ＤＱ０，ＤＱ１，ＤＱ
２，ＤＱ３とが電気的に接続され、良品チップ３が不良
であることが検出されたベアチップ１の代わりにデータ
入出力端子ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３からのデー
タの入出力を行なう。
【０１７９】なお、図２６には示していないが、モジュ
ール基板２に設けられたマスタクロック端子ＣＬＫ、反
転クロック端子／ＣＬＫおよびクロックイネーブル端子
ＣＫＥそれぞれは、対応する抵抗素子を介して、対応す
る良品チップ３のマスタクロック端子ＣＬＫ、反転クロ
ック端子／ＣＬＫおよびクロックイネーブル端子ＣＫＥ
それぞれに電気的に接続されている。
【０１８０】このとき、その不良であることが検出され
たベアチップ１のデータ入出力端子ＤＱ０，ＤＱ１，Ｄ
Ｑ２，ＤＱ３が、モジュール基板２に設けられたデータ
入出力端子ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３に電気的に
接続されたままであれば、ベアチップ１が入出力するデ
ータと良品チップ３が出力するデータとの双方が、モジ
ュール基板２に設けられたデータ入出力端子ＤＱ０，Ｄ
Ｑ１，ＤＱ２，ＤＱ３において衝突してしまう。
【０１８１】そこで、図２７に示すように、不良である
ことが検出されたベアチップ１と電気的に接続された図
２９に示す抵抗素子１５を取外す。これにより、モジュ
ール基板２のデータ入出力端子ＤＱ０〜３から不良であ
ることが検出されたベアチップ１のデータが入出力され
なくなる。
【０１８２】その結果、システムテストにより不良であ
るが検出されたベアチップ１をモジュール基板２から取
外すことなく、良品チップ３と不良であることが検出さ
れたベアチップ１との双方が、モジュール基板２のデー
タ入出力端子ＤＱに電気的に接続されることに起因して
生じる、データ入出力端子ＤＱでの２つのチップのデー
タの衝突を防止することができる。
【０１８３】なお、抵抗素子１５は、図２９に示すよう
に、４つの抵抗器が、データ入出力端子ＤＱ０〜ＤＱ３
それぞれに１対１の関係で接続されている。本実施の形
態の４つの抵抗器はそれぞれは独立して取外し可能にな
っているが、４つの抵抗器を一体的に取外すことが可能
なユニットにしておくことが望ましい。このように、４
つの抵抗器をユニットにしておけば、半導体メモリモジ
ュールのリペアの時間を短縮することができるととも
に、半導体メモリモジュールを容易にリペアすることが
できる。
【０１８４】また、図２７に示すように、図２８に示す
不良であることが検出されたベアチップ１と電気的に接
続された抵抗素子１３を取外す。これにより、不良であ
ることが検出されたベアチップ１にはクロック信号およ
び反転したクロック信号が入力されなくなる。そのた
め、不良であることが検出されたベアチップ１にマスタ
クロック端子ＣＬＫおよび反転クロック端子／ＣＬＫそ
れぞれから信号が入力されることに起因する不要な電力
消費を削減することが可能となる。
【０１８５】なお、抵抗素子１３は、図２８に示すよう
に、３つの抵抗器が、マスタクロック端子ＣＬＫ、反転
クロック端子／ＣＬＫおよびクロックイネーブル端子Ｃ
ＫＥそれぞれに１対１の関係で接続されている。また、
本実施の形態の３つの抵抗器それぞれは独立して取外し
可能になっているが、３つの抵抗器を一体的に取外すこ
とが可能なユニットにしておくことが望ましい。このよ
うに、３つの抵抗器をユニットにしておけば、半導体メ
モリモジュールのリペアの時間を短縮することができる
とともに、半導体メモリモジュールをリペアすることが
できる。
【０１８６】さらに、リペア後のモジュール基板２に
は、モジュール基板２の電源端子ＶDDとベアチップ１の
マスタクロック端子ＣＬＫ、ならびに、モジュール基板
２の接地端子ＧＮＤとベアチップ１に設けられた反転ク
ロック端子／ＣＬＫおよびクロックイネーブル端子ＣＫ
Ｅそれぞれとを電気的に接続するために、図３０に示す
導電性接続素子１４が搭載されることが望ましい。
【０１８７】これにより、不良であることが検出された
ベアチップ１は、マスタクロック端子ＣＬＫは接地電位
に電位固定され、反転クロック端子／ＣＬＫおよびクロ
ックイネーブル端子ＣＫＥそれぞれは電源電位に電位固
定される。それにより、ベアチップ１が誤動作しなくな
り、不必要な電力が消費されることが防止されている。
なお、導電性接続素子は、電気配線であれば、ワイヤ、
アルミ配線、銅線のいずれであってもよい。
【０１８８】より具体的に説明すると、本実施の形態の
半導体メモリモジュールは、次のような特徴を有してい
る。
【０１８９】ＳＤＲＡＭ等の半導体メモリモジュール
は、べアチップ１の内部に設けらた内部回路が、たとえ
ば、図８に示すように、マスタクロック端子ＣＬＫにク
ロック信号が入力され、かつ、反転マスタクロック端子
／ＣＬＫに反転クロック信号が入力されてはじめて動作
するように構成されている回路である。
【０１９０】言いかえれば、べアチップ１の内部に設け
らた内部回路は、マスタクロック端子ＣＬＫおよび反転
マスタクロック端子／ＣＬＫそれぞれにクロック信号お
よび反転クロック信号それぞれが入力されなければ、動
作しない回路である。その結果、マスタクロック端子Ｃ
ＬＫおよび反転マスタクロック端子／ＣＬＫそれぞれに
クロック信号および反転クロック信号それぞれが入力さ
れなければ、ベアチップ１は非活性状態になる。
【０１９１】したがって、マスタクロック端子ＣＬＫ、
反転クロック端子／ＣＬＫおよび反転マスタクロック端
子／ＣＬＫそれぞれを、内部回路が動作しないように、
電気固定しておけば、不良であることが検出されたベア
チップ１が誤動作することが防止される。
【０１９２】なお、導電性接続素子１４は、図３０に示
すように、３つの電気配線素子からなる。この３つの電
気配線素子は、マスタクロック端子ＣＬＫ、反転クロッ
ク端子／ＣＬＫおよびクロックイネーブル端子ＣＫＥそ
れぞれに１対１の関係で接続されている。また、本実施
の形態の半導体メモリモジュールにおいては、この３つ
の電気配線素子それぞれが独立して取外し可能になって
いる。しかしながら、３つの電気配線を一体的に取外す
ことが可能なユニットにしておくことが望ましい。この
ように、３つの電気配線をユニットにしておけば、半導
体メモリモジュールのリペアの時間を短縮することがで
きるとともに、半導体メモリモジュールを容易にリペア
することができる。
【０１９３】また、本実施の形態の半導体メモリモジュ
ールは、図２５および図２７に示すように、抵抗素子１
３，１５および導電性接続素子１４それぞれが、モール
ド樹脂８の外部に設けられている。そのため、モールド
樹脂８により複数のベアチップ１を一体的に被覆した後
においても、半導体メモリモジュールをリペアすること
ができる。
【０１９４】なお、本実施の形態の半導体メモリモジュ
ールにおいては、モジュール基板２上に搭載される半導
体チップとしてベアチップを用いたが、モジュール基板
２に搭載される半導体チップが単体で樹脂によりモール
ドされた単体チップであっても、本実施の形態の半導体
メモリモジュールにより得られる効果と同様の効果を得
ることができる。
【０１９５】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【０１９６】
【発明の効果】本発明の半導体メモリモジュールによれ
ば、モールド樹脂によりチップをモールドした後にチッ
プの不良が検出された場合にも、複数のベアチップのう
ち不良となったベアチップ以外のベアチップを有効利用
し、かつ、不良であることが検出されたベアチップが半
導体メモリモジュールの機能を阻害することなく、新た
に良品チップを搭載することによりリペアすることがで
きる。
【図面の簡単な説明】
【図１】 実施の形態１の半導体メモリモジュールにお
いて、モジュール基板に搭載された複数のベアチップが
一体的にモールド樹脂によりモールドされた状態を示す
図である。
【図２】 実施の形態１のモジュール基板に搭載された
ベアチップを説明するための図である。
【図３】 実施の形態１のモジュール基板に搭載された
ベアチップおよびリペアチップの断面構造を説明するた
めの図である。
【図４】 実施の形態１のモジュール基板に搭載された
ベアチップの一部が不良品となったことを説明するため
の図である。
【図５】 実施の形態１のモジュール基板の裏面に搭載
された良品チップを使用して半導体メモリモジュールを
リペアすることを説明するための図である。
【図６】 実施の形態１のリペア前のモジュール基板の
構成を説明するための図である。
【図７】 実施の形態１のリペア後のモジュール基板の
構成を説明するための図である。
【図８】 実施の形態１の半導体メモリモジュールのベ
アチップの内部回路を説明するための図である。
【図９】 実施の形態１の半導体メモリモジュールの活
性／非活性制御用回路を説明するための図である。
【図１０】 実施の形態１の半導体メモリモジュールの
他の例の活性／非活性制御用回路を説明するための図で
ある。
【図１１】 実施の形態２の半導体メモリモジュールの
活性／非活性制御用回路を説明するための図である。
【図１２】 実施の形態３の半導体メモリモジュールの
活性／非活性制御用ヒューズを説明するための図であ
る。
【図１３】 実施の形態３の半導体メモリモジュールの
活性／非活性制御用ヒューズを説明するための図であ
る。
【図１４】 実施の形態３の他の例の半導体メモリモジ
ュールの活性／非活性制御用ヒューズを説明するための
図である。
【図１５】 実施の形態４の半導体メモリモジュールの
活性／非活性制御用回路ヒューズを説明するための図で
ある。
【図１６】 実施の形態５の半導体メモリモジュールの
ベアチップのＱＦＣパッドと良品チップの接地パッドと
の位置関係を説明するための図である。
【図１７】 実施の形態５の半導体メモリモジュールの
リペア前の構成を説明するための図である。
【図１８】 実施の形態５の半導体メモリモジュールの
リペア後の構成を説明するための図である。
【図１９】 実施の形態５の半導体メモリモジュールの
ベアチップの内部回路を説明するための図である。
【図２０】 実施の形態６の仮想の半導体メモリモジュ
ールを説明するための図である。
【図２１】 実施の形態６のリペア前の半導体メモリモ
ジュールを説明するための図である。
【図２２】 実施の形態６のリペア後の半導体メモリモ
ジュールを説明するための図である。
【図２３】 実施の形態６の半導体メモリモジュールに
単体チップを用いた状態を説明するための図である。
【図２４】 実施の形態６の半導体メモリモジュールに
ベアチップを用いた状態を説明するための図である。
【図２５】 実施の形態７のリペア前の半導体メモリモ
ジュールを説明するための図である。
【図２６】 実施の形態７の半導体メモリモジュールに
おいて、モジュール基板の裏面に搭載された良品チップ
を説明するための図である。
【図２７】 実施の形態７のリペア後の半導体メモリモ
ジュールを説明するための図である。
【図２８】 実施の形態７の半導体メモリモジュールの
抵抗素子を説明するための図である。
【図２９】 実施の形態７の半導体メモリモジュールの
抵抗素子を説明するための図である。
【図３０】 実施の形態７の半導体メモリモジュールの
導電性接続素子を説明するための図である。
【図３１】 従来の半導体メモリモジュールを説明する
ための図である。
【図３２】 従来の半導体メモリモジュールを説明する
ための図である。
【符号の説明】
１ ベアチップ、２ モジュール基板、３ 良品チッ
プ、４ マウントアイランド、５ ボンディングワイ
ヤ、６ チップパッド、７ 入力出力制御用パッド、８
モールド樹脂、１１ 単体チップ、１２ チップ制御
手段、１４ 導電性接続素子、１３，１５ 抵抗素子、
２０ 電気配線、２４ データ入出力手段、２５ チッ
プ抵抗、３０ 活性／非活性制御用パッド、３５ イン
バータ回路、３５ バッファ回路、５０ 活性／非活性
制御用ヒューズ、６０ 入力バッファ回路、６１ トラ
ンジスタ、７０ セルフリフレッシュ判定回路、８０
ＯＲ回路、２００ リペア回路、ＣＫＥ クロックイネ
ーブル端子、ＣＬＫ マスタクロック端子、／ＣＬＫ
反転クロック端子、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３・
・・ＤＱ６３ データ入出力端子、ＧＮＤ，ＧＮＤ
（Ｈ），ＧＮＤ（Ｐ） 接地端子、ＶDD，ＶDD（Ｈ）
電源端子。
フロントページの続き (72)発明者 澤田 誠二 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 谷田 進 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 吹上 貴彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5L106 AA01 CC04 CC13 CC16 CC26 CC31 FF04 FF05 GG05 5M024 AA91 BB29 FF30 HH09 HH10 LL16 MM11 PP01 PP02 PP03 PP05 PP10

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに電気的に接続され、該半
    導体チップにデータを入出力するデータ入出力部と、 該データ入出力部から入力されるデータを前記半導体チ
    ップのデータ記憶領域に入力させない非活性状態にする
    ことを指示する非活性状態信号を入力可能な非活性状態
    信号入力部と、 前記半導体チップ内に設けられ、前記非活性状態信号入
    力部から前記非活性状態信号が入力された場合に、前記
    非活性状態にする活性／非活性制御用回路とを有するユ
    ニットがモジュール基板上に複数搭載された半導体メモ
    リモジュールであって、 複数の前記半導体チップは、複数のベアチップを含み、 該複数のベアチップは、前記モジュール基板上でモール
    ド樹脂により一体的に被覆され、 前記非活性状態信号入力部は、前記モールド樹脂の外部
    に設けられた、半導体メモリモジュール。
  2. 【請求項２】 半導体チップ内に設けられ、セルフリフ
    レッシュするか否かを判別し、セルフリフレッシュする
    旨の判定がなされた場合に第１信号を出力するセルフリ
    フレッシュ判定回路と、 前記第１信号とは異なる第２信号を入力することが可能
    な信号入力部と、 前記半導体チップ内に設けられ、前記第１信号が入力さ
    れた場合および前記第２信号が入力された場合のうち少
    なくともいずれか一方の場合に、該半導体チップをセル
    フリフレッシュすることを指示するセルフリフレッシュ
    信号を出力するセルフリフレッシュ信号出力回路とを有
    するユニットがモジュール基板上に複数搭載された、半
    導体メモリモジュール。
  3. 【請求項３】 複数の前記半導体チップは、複数のベア
    チップを含み、 該複数のベアチップは前記モジュール基板上でモールド
    樹脂により一体的に被覆され、 前記信号入力部は、前記モールド樹脂の外部に設けられ
    た、請求項２に記載の半導体メモリモジュール。
  4. 【請求項４】 半導体チップに電気的に接続され、該半
    導体チップにデータを入出力するデータ入出力部と、 切断された態様かまたは切断されずに残存する態様かに
    より、前記半導体チップを活性状態にするかまたは非活
    性状態にするかを選択可能な活性／非活性制御用ヒュー
    ズと、 前記半導体チップ内に設けられ、前記活性／非活性制御
    用ヒューズの態様に応じて、前記データ入出力部から入
    力されるデータを前記半導体チップのデータ記憶領域に
    入力させない非活性状態にする活性／非活性制御用回路
    とを有するユニットがモジュール基板上に複数搭載され
    た、半導体メモリモジュール。
  5. 【請求項５】 複数の前記半導体チップは、複数のベア
    チップを含み、 該複数のベアチップは前記モジュール基板上でモールド
    樹脂により一体的に被覆され、 前記活性／非活性制御用ヒューズは、前記モールド樹脂
    の外部に設けられた、請求項４に記載の半導体メモリモ
    ジュール。
  6. 【請求項６】 切断された態様かまたは切断されずに残
    存する態様かにより、前記半導体チップをセルフリフレ
    ッシュにするか否かを選択可能なセルフリフレッシュ制
    御用ヒューズと、 半導体チップ内に設けられ、セルフリフレッシュするか
    否かを判別し、セルフリフレッシュする旨の判定がなさ
    れた場合に、所定の信号を出力するセルフリフレッシュ
    判定回路と、 前記半導体チップ内に設けられ、前記セルフリフレッシ
    ュ判定回路が前記所定の信号を出力する場合および前記
    セルフリフレッシュ制御用ヒューズが前記半導体チップ
    をセルフリフレッシュする態様の場合のうち少なくとも
    いずれか一方の場合に、前記半導体チップをセルフリフ
    レッシュすることを指示する信号を出力するセルフリフ
    レッシュ指示回路を有するユニットがモジュール基板上
    に複数搭載された、半導体メモリモジュール。
  7. 【請求項７】 複数の前記半導体チップは、複数のベア
    チップを含み、 該複数のベアチップは前記モジュール基板上でモールド
    樹脂により一体的に被覆され、 前記セルフリフレッシュ制御用ヒューズは、前記モール
    ド樹脂の外部に設けられた、請求項６に記載の半導体メ
    モリモジュール。
  8. 【請求項８】 モジュール基板に設けられ、該モジュー
    ル基板に搭載された半導体チップの代わりに機能する良
    品チップを搭載可能な良品チップ搭載領域と、 電位が固定されている電位固定端子と電気的に接続され
    て、所定の信号が入力される信号入力部と、 該信号入力部から所定の信号が入力されている場合に、
    前記半導体チップを非活性状態にする半導体チップ内部
    回路とを有するユニットがモジュール基板上に複数搭載
    された半導体メモリモジュールであって、 前記電位固定端子は、前記良品チップに設けられ、 前記モジュール基板は、前記良品チップが前記良品チッ
    プ搭載予定領域に搭載された状態で、前記電位固定端子
    と前記信号入力部とが電気的に接続されるように電気配
    線が設けられている、半導体メモリモジュール。
  9. 【請求項９】 前記信号入力部は、前記半導体チップの
    通常動作時には使用されない非使用パッドである、請求
    項８に記載の半導体メモリモジュール。
  10. 【請求項１０】 モジュール基板と、 該モジュール基板上に搭載された複数の半導体チップ
    と、 該複数の半導体チップが、電気的に接続された共通の電
    源電極と、 前記複数の半導体チップのうちの２以上の半導体チップ
    それぞれと前記電源電極との間に電気的に接続された複
    数の切断可能な配線と、 前記複数の半導体チップのうち、特定の半導体チップが
    不良であることが検出された場合に、該特定の半導体チ
    ップ以外の半導体チップを用いてデータを入出力するこ
    とを可能にするデータ入出力回路とを備えた、半導体メ
    モリモジュール。
  11. 【請求項１１】 前記複数の半導体チップは、複数のベ
    アチップが前記モジュール基板上においてモールド樹脂
    により一体的に被覆されたものであり、 前記複数の切断可能な配線の一部は、前記モールド樹脂
    の外部に設けられた、請求項１０に記載の半導体メモリ
    モジュール。
  12. 【請求項１２】 前記複数の半導体チップは、前記半導
    体チップと前記電源電極との間に前記切断可能な配線が
    電気的に接続されていない半導体チップを含む、請求項
    １０または１１に記載の半導体メモリモジュール。
  13. 【請求項１３】 前記複数の半導体チップは、該複数の
    半導体チップそれぞれと前記電源電極との間それぞれに
    前記切断可能な配線が電気的に接続されている、請求項
    １０または１１に記載の半導体メモリモジュール。
  14. 【請求項１４】 モジュール基板に設けられ、モジュー
    ル基板に搭載された半導体チップからデータを入出力す
    る複数のチップデータ入出力用端子と１対１の関係で電
    気的に接続された複数の基板データ入出力用端子と、 該複数の基板データ入出力用端子と前記複数のチップデ
    ータ入出力用端子との間に１対１の関係で電気的に接続
    された複数の抵抗素子とを有するユニットが複数モジュ
    ール基板上に搭載された半導体メモリモジュールであっ
    て、 該複数の抵抗素子は、取外すことが可能に構成された、
    半導体メモリモジュール。
  15. 【請求項１５】 前記複数の抵抗素子は、一体的に取外
    すことが可能に構成された、請求項１４に記載の半導体
    メモリモジュール。
  16. 【請求項１６】 モジュール基板に搭載された半導体チ
    ップに設けられ、計時的に同一の状態変化を繰返すクロ
    ック信号が入力されるチップクロック端子と、 前記モジュール基板に設けられ、前記クロック信号が入
    力される基板クロック端子と、 前記チップクロック端子と前記基板クロック端子との間
    に電気的に接続された第１抵抗素子とを有するユニット
    が複数モジュール基板上に設けられた半導体メモリモジ
    ュールであって、 前記第１抵抗素子が取外し可能に構成された、半導体メ
    モリモジュール。
  17. 【請求項１７】 前記ユニットは、 前記半導体チップに設けられ、クロック信号の状態が反
    転した反転クロック信号が入力されるチップ反転クロッ
    ク端子と、 前記モジュール基板に設けられ、前記反転クロック信号
    が入力されるチップ反転クロック端子と、 前記チップ反転クロック端子と前記基板反転クロック端
    子との間に電気的に接続された第２抵抗素子とを有し、 該第２抵抗素子が取外し可能に構成された、請求項１６
    に記載の半導体メモリモジュール。
  18. 【請求項１８】 前記ユニットは、 前記半導体チップに設けられ、前記クロック信号および
    前記反転クロック信号のそれぞれが前記半導体チップに
    入力されることを許可するクロックイネーブル信号が入
    力されるチップクロックイネーブル端子と、 前記モジュール基板に設けられ、前記クロックイネーブ
    ル信号が入力される基板クロックイネーブル端子と、 前記チップクロックイネーブル端子と前記基板クロック
    イネーブル端子との間に電気的に接続された第３抵抗素
    子とを有し、 該第３抵抗素子が取外し可能に構成された、請求項１７
    に記載の半導体メモリモジュール。
  19. 【請求項１９】 複数の前記半導体チップは、複数のベ
    アチップを含み、 該複数のベアチップを前記モジュール基板上で一体的に
    被覆するモールド樹脂を備え、 前記第１抵抗素子、前記第２抵抗素子および前記第３抵
    抗素子は、前記モールド樹脂の外部に設けられている、
    請求項１８に記載の半導体メモリモジュール。
  20. 【請求項２０】 複数の前記半導体チップは、不良であ
    ることが検出された不良半導体チップが含まれ、 前記ユニットが、 該不良半導体チップに設けられ、計時的に同一の状態変
    化を繰返すクロック信号が入力される不良チップクロッ
    ク端子と、 前記モジュール基板に設けられ、第１電位に固定された
    第１電位固定端子と、 該第１電位固定端子と前記不良チップクロック端子とを
    電気的に接続する第１導電性接続素子と、 前記不良半導体チップに設けられ、前記不良チップクロ
    ック端子が前記第１電位に固定された場合に、前記不良
    半導体チップを、前記チップクロック信号が入力された
    ときの動作をしない非活性状態にするように構成された
    内部回路とを有している第１の場合、 前記ユニットが、 前記モジュール基板に設けられ、前記第１電位とは異な
    る第２電位に固定された第２電位固定端子と、 前記不良半導体チップに設けられ、前記クロック信号の
    状態が反転した反転クロック信号が入力される不良反転
    クロック端子と、 前記第２電位固定端子と前記不良チップ反転クロック端
    子とを電気的に接続する第２導電性接続素子と、 前記不良半導体チップに設けられ、前記不良チップ反転
    クロック端子が前記第２電位に固定された場合に、前記
    不良半導体チップが前記チップ反転クロック信号が入力
    されたときの動作をしない非活性状態になるように構成
    された内部回路を有している第２の場合、および、 前記不良半導体チップに設けられ、前記クロック信号お
    よび前記反転クロック信号のそれぞれが前記不良半導体
    チップに入力されることを許可するクロックイネーブル
    信号が入力される不良チップクロックイネーブル端子
    と、 所定電位に固定された所定電位固定端子と、 該所定電位固定端子と前記不良チップクロックイネーブ
    ル端子とを電気的に接続する第３導電性接続素子と、 前記不良半導体チップに設けられ、前記所定電位固定端
    子が所定電位に固定された場合に、前記不良半導体チッ
    プを、前記クロックイネーブル信号が入力されない非活
    性状態にするように構成された内部回路とを有している
    第３の場合のうち少なくともいずれか一の場合である、
    請求項１７〜１９のいずれかに記載の半導体メモリモジ
    ュール。
  21. 【請求項２１】 前記第１の場合、前記第２の場合、お
    よび、前記第３の場合を兼ね備える場合において、 前記半導体チップは、前記モジュール基板上に搭載され
    たベアチップであり、 該ベアチップが前記モジュール基板上でモールド樹脂に
    より一体的に被覆され、 前記第１導電性接続素子、前記第２導電性接続素子およ
    び前記第３導電性接続素子が、前記モールド樹脂の外部
    に設けられた、請求項２０に記載の半導体メモリモジュ
    ール。
  22. 【請求項２２】 前記第１の場合、前記第２の場合、お
    よび、前記第３の場合を兼ね備える場合において、 前記第１導電性接続素子、前記第２導電性接続素子およ
    び前記第３導電性素子が、一体的に取外すことが可能に
    構成された、請求項２０の半導体メモリモジュール。
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