CN1929026A

CN1929026A - 微型碎片存储器接口

Info

Publication number: CN1929026A
Application number: CNA2006101363205A
Authority: CN
Inventors: P·麦克威廉姆斯; J·阿基雅玛; D·加贝尔
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-06-30
Filing date: 2006-06-30
Publication date: 2007-03-14
Anticipated expiration: 2026-06-30
Also published as: CN101213532A; TW200710662A; CN102637451A; KR20080014903A; EP2006775A2; US20110225390A1; JP2008544428A; EP2006858A3; EP2006775B1; ATE511144T1; TWI360751B; EP2006858B1; EP2006858A2; JP4795434B2; CN1929026B; US8200883B2; KR101054640B1; US8032688B2; EP1896964A2; EP2006775A3

Abstract

在本发明的一个实施例中，提供了存储器集成电路，包括在存储器阵列中有选择地访问存储单元的地址解码器；存储启动位和至少一个子信道选择位的模式寄存器；以及控制逻辑。控制逻辑被连接到多个地址信号线、地址解码器和模式寄存器。响应启动位和至少一个子信道选择位，控制逻辑选择一个或多个地址信号线，来获取独立的地址信息，以支持独立的子信道存储器访问到存储器阵列中。控制逻辑连接独立的地址信息到地址解码器中。

Description

微型碎片存储器接口

领域

本发明的实施例通常涉及存储器结构，特别是涉及存储控制器和系统存储器之间的存储器信道。

背景信息

在具有均匀的或统一的存储器存取的存储器结构中，有时被称为统一的存储器结构(UMA)，处理器和图形控制器共享系统存储器以降低消耗。典型的，可以优化UMA存储器结构，以处理从该处理器到该系统存储器里的存储器请求(读/写访问)。该典型的UMA存储器结构兼顾了由图形控制器产生的存储器请求。现在，图形性能变得更重要，以支持三维(3D)和更高的分辨率。

在典型UMA存储器结构中，高速缓冲存储器使用固定的六十四(64)个字节高速缓存行，来支持由该处理器产生的存储器请求和由该图形控制器产生的存储器请求。UMA存储器结构中的典型存储控制器具有一个或两个存储器信道。每个存储器信道与每个存储组件共享地址总线中的所有地址行，以执行读取或写入访问。典型的存储器信道中的数据总线是典型的六十四(64)位宽的，以便同时从存储器访问用于给定的地址的连续数据的八(8)字节。根据使用的存储器的类型和存储器尺寸并以不同的方式给存储器组件发送数据总线的位数。发送

同时，处理器典型的使用从存储器读取的连续数据的所有64位，而图形控制器典型地就不是这样。当图形控制器在UMA存储器结构中产生存储器请求时，该连续数据的大部分可以被放弃。由此，在典型的UMA存储器结构中由图形控制器发布的存储器请求所用的存储器信道的带宽是无效的。

附图的简要描述

从下面的详细描述中，本发明的实施例的特征会变得明显，其中：

图1A示出了其中可以利用本发明的实施例的典型的计算机系统的框图。

图1B示出了其中可以利用本发明的实施例的客户-服务器系统的框图。

图2A示出了其中可以利用本发明的实施例的第一处理单元的框图。

图2B示出了其中可以利用本发明的实施例的第二处理单元的框图。

图3A示出了与一对存储器信道连接的存储器控制块的高级别的框图，其中每一个信道包括四个存储器子信道。

图3B示出了与高速缓存存储器和一对存储器信道连接的存储器控制块中的存储控制器的详细的框图，其中每个信道包括多个S子信道。

图4A是示出了在视频显示器上的像素的映射到通过存储器信道的存储器访问，而不需要使用线性存取器访问的子信道的框图。

图4B是示出了在视频显示器上的像素的映射到通过存储器信道的存储器访问，且需要支持微型碎片存储器访问的两个子信道的框图。

图4C是示出了在视频显示器上的像素的映射到通过存储器信道的存储器访问，且需要支持微型碎片存储器访问的四个子信道的框图。

图5A是示出了通过六十四位宽的存储器信道的线性六十四字节存取器的框图。

图5B是示出了通过一对三十二位宽的存储器子信道的一对三十二个字节存取器的独立子信道存取器访问的框图。

图5C是示出了通过四十六位宽的存储器子信道的四个十六字节存取器访问的独立子信道存取器访问的框图。

图6是示出了用于存储器信道的地址信号线位图。

图7A示出了与在主机印刷电路板上安装的连接器连接的多芯片存储组件的框图。

图7B示出了嵌入在主机印刷电路板上的多个存储器芯片和存储器控制器的框图。

图8示出了存储器集成电路的框图，以支持在存储器子信道上的微型碎片存取器访问。

图9A示出了与用于十六位宽的存储器子信道和十六字节的存取器连接的模式寄存器连接的地址过载逻辑的原理图。

图9B示出了与用于三十二位宽的存储器子信道和三十二字节的存取器连接的模式寄存器连接的地址过载逻辑的原理图。

图9C示出用于三十二位宽的存储器子信道和三十二字节存储器存取的调配逻辑的原理图。

图9D示出了结合图9B的地址过载逻辑的简化的逻辑，以及用于三十二位宽的存储器子信道和三十二字节存储器访问的图9C的调配逻辑的原理图。

图10示出了用于存储器集成电路的方法的流程图，以提供微型碎片存储器访问。

附图中相同的参考标记和指定表示提供类似功能的相同元件。

详细说明

在本发明的实施例的以下详细说明中，提出了许多特定的细节，以提供对本发明的完全理解。然而，很明显的是，对于发明领域普通技术人员来说，没有这些具体的细节说明，本发明的实施例也是可以实现的。在其他方面没有详细描述公知的方法、程序、组件和电路，以免使本发明实施例不清楚明确。

集成图形计算机系统的存储器效率由于超高速缓冲存储器线而被典型地限制。通常用于图形的理想存储器访问大小是四或六字节数据，因为图形处理器每次在一个或几个的象素或图素上操作。然而，UMA存储器结构优选为64字节超高速缓冲存储器线，以优化处理器存储器效率。在64字节超高速缓冲存储器线中，平均起来，通过图形控制器的存储器请求产生了从存储器中获取的且不由图形控制器使用的大量数据。未使用的数据可以被称为过量存取。

包括微型碎片的本发明实施例减少了图形控制器的存储器请求的过量存取，同时保留了具有集成图形控制器的UMA存储器结构中的处理器的超高速缓冲存储器线的需求。通常，微型碎片包括新的存储器结构和新的存储器控制器结构。当描述了新的存储器控制器结构时，这种应用集中在支持微型碎片的新的存储器结构上。为了支持微型碎片存储器结构，新的存储器子系统提供了在存储器信道中的独立的子信道存储器访问。这些到存储器的独立的子信道存储器访问可以被称为微型碎片或微型碎片的存储器访问，且通常被称为微型碎片。

简单地说，微型碎片启动了由较小的请求组成的存储器请求，用于存储器的不连续部分或大部分。该微型碎片存储器结构允许读写存储器读取基于请求者需求的各种尺寸和结构。为了正确地标识更小的分块，通过微型碎片存储控制器而提供附加地址信息到系统存储器里。例如，在本发明的一个实施例中，六十四位宽的存储器信道(物理位宽)可以被分成四个十六位宽的子信道。在这种实施方式中，一个六十四字节的存储器访问(存储器信道的逻辑字节宽度)由四个不连续的十六字节分块组成(假定存储器事务是8个传送的脉冲)。每个子信道都使用某种唯一的地址信息。图3A是四个十六位子信道的典型实施方式，每一个具有某种唯一地址信息。微型碎片存储器结构的其他实施方式可以改变每个子信道的尺寸以及提供给每个子信道的独立地址线的数量。

发送用于向存储器阵列的每个子信道提供附加独立地址信息的几种方法包括：通过从该存储控制器向该存储器集成设备发送新的专用线来提供附加地址线，或再定位存储组件中发送的没用的纠错码(ECC)信号线作为附加地址线。该独立的附加地址信息也可以由过载先存的地址信号线提供，在非使用的典型期间，例如在存储周期期间，当列地址被写到存储器集成电路里时。在此情况下，微型碎片的支持可以在存储组件中实施，并且仍然对先存的存储组件实施方式提供向后兼容性。这些方法可以单独地使用，或与本发明的实施例组合，以提供关于所希望的大量的地址线的附加地址信息，包括任何附加地址线。

在本发明的一个实施例中，给附加地址信号线在存储器集成电路的母板上发送，以支持微型碎片和微型碎片存储器访问。新的地址信号线是从母板上的存储控制器发送到存储器集成电路装置的专用地址线。仍然在本发明的另一个实施例中，附加地址信号线在该母板上发送到新连接器，并且具有新引线分配(引脚分配)的新存储组件被插入该新连接器。

在本发明的另一个实施例中，地址信号过载可以用于转移附加地址以支持微型碎片。典型的动态随机存取存储器(DRAM)集成电路在该地址信号线上接收行址，当该行地址选通(RAS#)控制信号表示为低时。当列地址选通(CAS#)控制信号表示为低时，在少量的地址信号线上，由DRAM集成电路接收列地址。同时通过所有先存的地址信号线发送了行地址，时常有较少的列地址通过相同的地址信号线发送。即，使用较少的先存的地址信号线，以传送列地址信号。由此，当该CAS#控制信号表示为低时，通过没用的地址信号线，附加地址信号可以被传送到DRAM集成电路。以这个方式，任何或仅仅一些附加地址信号线需要发送，以支持用于微型碎片的附加寻址能力。

在本发明的另一个实施例中，没用的纠错编码或奇偶信号线可以被用来转移附加地址，以支持微型碎片。在一些存储组件中，纠错编码(ECC)可以由具有ECC集成电路监视器数据位来支持，同时辅助存储器来存储该ECC数据。然而，具有ECC的存储组件典型地仅仅在更高端的系统中使用，例如服务器，由于它们更加昂贵。在桌面或用户计算机中，其中计算机的数量更多，ECC典型地被支持，由于它是附加的花费。在这些情况下，存储组件的一些引线取消了ECC，或者典型地没有使用奇偶性。在无需ECC的存储组件中，没用的ECC或奇偶引线可以被用来转移附加地址，以支持微型碎片。存储组件的其他没用的未连接(NC)引线也可以用来提供附加独立地址信号线，以支持微型碎片。

仍然在本发明的另一个实施例中，附加的独立地址信令可以通过结合由未用引线提供的附加地址信号线以及在列地址传送期间过载的数据信号而获得。

在标准的存储器信道中，例如基于双倍数据率(DDR)DRAM技术的存储器信道，存储器信道的逻辑宽度可以被认为是M字节宽。在数据的字节中具有八位。存储器信道的逻辑宽度有些是涉及在存储组件上的数据传送的脉冲长度的。即，通过使用来自基址的连续地址增量，M字节数据可以连续不断地由形成脉冲的数据传送来被访问。典型的，要被访问(读或写)的字节块的基址是信道的逻辑宽度的整数倍。存储器信道的物理宽度是在存储控制器和存储组件之间的数据总线的位宽。典型的最小脉冲串长度可以是具有起始字节顺序的八个存储周期，其可以由地址线的最低有效位而被设置。以六十四位的典型物理宽度，八个存储周期访问存储器信道中数据的六十四字节。由此，存储器信道的典型逻辑宽度是数据的六十四字节。

如前所述，存储器信道的逻辑宽度是字节的数量，其可以连续不断地以基址转移，并且存储器信道的物理的宽度是存储控制器和存储组件之间的数据总线位宽度(“W_DB”)。微型碎片存储系统均匀地将存储器信道的逻辑宽度和物理宽度划分为具有更小的逻辑字节宽度和更小的物理位宽度的子信道。

存储器的微型碎片将存储器信道的物理宽度(W_DB位)以及存储器信道的逻辑宽度(M字节)分离为S子信道(W_SC)。每个子信道都具有W_SC＝W_DB/S位的物理宽度以及N＝M/S字节的逻辑宽度。由此，数据的N字节可以在每个子信道中在W_SC位数据线上转移，用于数据传送的每个脉冲。存储器信道可以具有在存储器中访问的存储器位置T_ML的总数。每个子信道都访问存储器信道总计存储器位置的一个子集(T_SML)，其中T_SML＝T_ML/S。

在微型碎片存储器下中，每个子信道都可以在相互独立的存储器信道上访问数据的更小间隔尺寸。为了使他们完全独立，分离的地址信号线可以从该存储控制器发送到每个子信道。为了避免发送太多的分离的地址信号线，一些地址信号线可以通过该子信道而被共享，以便存储器位置可以从一组通用地址中独立选择。由此，送给每个子信道的地址具有一些独立的地址位(“I”)，其值可能不同于送给另一些子信道的地址的相应位。由此，传送在每个子信道上的数据表示数据的连续块时，每个子信道上的数据块不需要一定是从连续地址范围中形成。

本发明的实施例可以在不同系统下使用，例如图1A-1B中示出的那些。现在参考图1A，示出了在可以利用本发明的实施例的典型的计算机系统100的框图。计算机系统100包括第一处理单元101；输入/输出装置(I/O)102，例如键盘、调制解调器、打印机、外部存储设备等等；以及监视装置(M)103，例如CRT或图形显示器。该监视装置(M)103可以提供计算机信息，通过一种人可以理解的格式，例如视觉的或听觉的格式。该系统100可以是除了计算机系统以外的一些不同的电子系统。

现在参考图1B，示出了其中可以利用本发明的实施例的用户服务器系统100B。用户服务器系统100B包括与网络112连接的一个或多个用户110A-110M，以及与网络112连接的服务器114。用户110A-110M通过网络112而与服务器114通信，以发送或接收信息，且获取访问任何数据库和/或可以在该服务器上需要的应用软件。用户110A-110M和服务器114可以是典型计算机系统100A的实例。服务器114具有包括存储器的处理单元，同时可以进一步包括一个或多个磁盘驱动器存储设备。服务器114可以用于存储区网络(SAN)中，例如作为连接了存储(NAS)装置的网络，以及具有磁盘的阵列。到服务器114的数据存取可以在网络112上与多重用户110A-110C共享。

现在参考图2A，示出了其中可以利用本发明的实施例的第一处理单元101A的框图。该处理单元101A可以包括如所示的一起连接的处理器电路201、存储器控制块202、外部超高速缓冲存储器203E、一个或多个存储器信道204A-204N、图形控制器206和输入/输出控制器207。处理器电路201、存储器控制块202、超高速缓冲存储器存储器203E、图形控制器206以及处理单元101A的输入/输出控制器207中的二个或以上元件的组合可以被一起集成到单一的集成电路中。例如，存储器控制块202、图形控制器206和输入/输出控制器207可以被一起被集成为集成电路210。作为另一个例子，处理器电路201、存储器控制块202、超高速缓冲存储器203E、图形控制器206和输入/输出控制器207可以被一起被集成为集成电路210′。作为另一个例子，具有存储控制器的存储器控制块202可以被集成到处理器电路201中。示出连接在处理器电路201和存储器控制块202之间的作为集成电路210′的一部分的外部超高速缓冲存储器存储器203E时，它可以是分离的电路。时常，超高速缓冲存储器203E保留到集成电路210′的外部，因为这可以更有效地单独制造大存储容量。

处理器电路201可以包括一个或多个执行单元，或不止一个处理器(也被称为核心处理器)，例如处理器A-N的201A-201N，作为多处理器集成电路。处理器电路201的每个处理器都可以有不止一级的芯片级或内部超高速缓冲存储器203I，或共享相同的内部超高速缓冲存储器。其它级别的超高速缓冲存储器可以是处理器201的外部，并且与存储控制器相接口，例如外部超高速缓冲存储器203E。处理器电路201也可以有芯片级或内部随机存取存储器(RAM)，以及芯片级或内部只读存储器(ROM)，如微型机所具有的。处理器201，其一个或多个执行单元以及在超高速缓冲存储器当中的一个或多个级别可以通过具有一个或多个存储器信道204A-204N的存储器控制块202来读或写数据(包括指令)。

连接到或者连接在一个或多个存储器信道204A-204N和处理器201以及图形控制器206之间的存储器控制块202，可以任意具有自己的内部超高速缓冲存储器203M，或者其可以是另一级超高速缓冲存储器的外部。存储器控制块202包括一个或多个微型碎片存储控制器MCA-MCN 208A-208N，分别用于一个或多个存储器信道204A-204N中的每一个。

一个或多个存储器信道204A-204N的每一个都包括一个或多个存储组件MM1-MMn。每个存储组件都包括一个或多个存储器集成电路或装置。一个或多个存储器集成电路或装置可以是各种类型的存储器集成电路，包括动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路或非易失性随机存取存储器(NVRAM)电路。然而，在本发明的该优选实施例中，一个或多个存储器集成电路是动态随机存取存储器(DRAM)电路。

一个或多个存储器信道204A-204N中的每一个都包括两个或多个存储子信道。图2A中，四个存储器子信道205A-205D被包括在每个存储器信道204A-204N中。同时参考图2B，在每个存储器信道204A-204N中包括二个存储器子信道205A′-205B′。同时在每个存储器信道中示出了二个和四个存储器子信道，可以理解的是，存储器信道的其他区分可以包括偶数或奇数个的子信道。这是一种特别的情况，随着存储器信道的逻辑宽度或脉冲串长度增加。

在每个存储器信道204A-204N中的一个或多个存储组件MM1-MMN可以被配置以支持微型碎片。可以由存储器控制块使用一种算法，以确定该一个或多个存储组件是否支持微型碎片。包括在该一个或多个存储组件上的该一个或多个存储电路或装置可以被配置以支持微型碎片。该一个或多个存储电路可以是微型碎片启动(MTE)和分配，以支持特定的存储器子信道。该一个或多个存储电路可以包括附加引线或模式寄存器中的附加位，以被微型碎片启动，且分配到特定的存储器子信道。在由该存储电路提供附加引线的情况中，外部跳跃引线、跳线或微型开关(例如，DIP开关)可以被用于配置微型碎片支持。在存储电路中提供模式寄存器的情况中，每个子信道里的数据总线的独立部分可以常用于适当加载选通脉冲来装载模式寄存器。

该I/O控制器207可以被连接到存储器控制块202，以写数据到一个或多个存储器信道204A-204N里，因此这是可以通过处理器201来存取的。处理单元101A可以进一步包括无线网接口电路(WNIC)213、有线网络接口电路或插板(NIC)214、通用串行总线(USB)和/或火线(FW)串行接口215和/或连接到I/O控制器207的磁盘驱动216。无线网接口电路(WNIC)213提供无线电连接到底座无线单元，例如通过无线电本地网、wifi(IEEE 802.11)、蓝牙或其他的无线电连接。该无线电网内互连(WNIC)213包括要通过无线电波连接到底座无线单元或其他移动无线单元的天线。NIC214提供了以太网有线局域网连接。该USB/FW串行接口215考虑到了系统的扩展，以包括其他I/O外围设备。磁盘驱动器216是公知的，且提供处理器201的可再读存储器。磁盘存储设备216可以是一个或多个的软盘、压缩磁盘、DVD磁盘、硬盘、可再写光盘、闪存存储器或其他的非易失性存储设备。

图形控制器206可以与该存储器控制块202连接，以读和写数据到一个或多个存储器信道204A-204N里。处理器201可以写数据到一个或多个存储器信道204A-204N里，以便其通过图形控制器206被存取，且在图形显示器或视频装置上是可显示的。图形显示器217可以与该图形控制器206连接。视频接口218可以与该图形控制器206连接。该视频接口218可以是模拟和/或数字视频接口。

在处理单元101A中，处理器201、I/O控制器207和图形控制器206可以通过在存储器控制块202中的存储控制器来访问一个或多个存储器信道204A-204N中的数据。存储器控制块中的存储控制器接口到各自的存储器信道204A-240N，以在系统存储器和处理器201、I/O控制器207和图形控制器206之间读和写数据。分别将微型碎片存储控制器208A-208N接口到存储器信道204A-204N时，可以存在地址总线的地址信号线220、数据总线的数据信号线222以及作为存储器接口的一部分的控制和同步信号线224。与I/O个控制器207连接的输入设备，例如磁盘存储设备216，也可以读和写信息到系统存储器里。

通常，数据总线的数据信号线222被分配到该S子信道中。在图2B中，其中S为四，数据总线的数据信号线222被分配到四个子信道中，如子信道数据线222A、222B、222C和222D示出的，并且连接到各个子信道205A、205B、205C和205D。例如，六十四位总线被分成四组的十六位数据线。在本发明的一个实施例中，某些地址信号线220可以共享到子信道里，同时其他地址信号线从一个子信道到下一个是独立的。在本发明的另一个实施例中，地址信号线220可以完全独立到每个子信道里。在下面进一步描述该地址信号线。

现在参考图2B，示出了其中可以利用本发明的实施例的第二处理单元101B的框图。该第二处理单元101B与该第一处理单元101A类似，其中可以包括处理器电路201、存储器控制块202、外部超高速缓冲存储器203E、一个或多个存储器信道204A-204N、图形控制器206和输入/输出控制器207，如所示的被连接在一起。为了简单，对于类似编号的元件，参考了图2A的描述，其不在这里重复描述了。然而，如所示的，在第二处理单元101B中，一个或多个存储器信道204A-204N中的每一个均被划分到两个子信道205A′和205B′中。即，子信道S的数量是二个。通过子信道数据线222A和222B且与各自的子信道205A′和205B′连接，如示出的，数据总线的数据信号线222被分成到两个子信道中。例如，六十四位总线可以被分成两组的三十二位数据线。在本发明的一个实施例中，某些地址信号线220可以共享到每一个子信道里，同时其它地址信号线从一个子信道到下一个是独立的。在本发明的另一个实施例中，地址信号线220可以完全独立到每个子信道里。

现在参考图3A，示出了两个存储器信道的框图。图3A示出了一种组合图形以及存储控制器300，也被称为主机300，被连接到存储器信道0 304A和存储器信道1304B。存储器信道0 304A和存储器信道1 304B每一个都被分成四个子信道305A、305B、305C和305D。每个存储器信道都具有独立的微型碎片存储控制器，以支持存储器信道的子信道。每个存储器信道都具有独立的数据总线。例如，假定用于存储器信道的每个数据总线为64位总的数据位宽度，每个子信道都与数据总线的16位独立组连接。子信道305A与数据位D15-D0连接，子信道305B与数据位D31-D16连接，子信道305C与D47-D32连接，并且子信道305D与数据位D63-D48连接，如图3A所示。

如先前讨论的，在本发明的一个实施例中，一些地址信号线可以共享到每一个子信道里，同时其它地址信号线从一个子信道到下一个是独立的。例如，地址信号线310(标明了Axx-A10、BA2-BA0)对所有子信道305A-305D共享。即，每一个该地址信号线310可以被散开并且连接到每个子信道里。相对地，地址信号线311A(标明A9-A6的第一设置)独立连接到子信道305A里。地址信号线311B(标明A9-A6的第二设置)独立连接到子信道305B里。地址信号线311C(标明了A9-A6的第三设置)独立连接到子信道305C里。地址信号线311D(标明了A9-A6的第四设置)独立连接到子信道305D里。

理想地，提供了足够独立的地址线，以满足被分配的存储器页尺寸的间隔尺寸之内的满寻址能力。通过软件管理图形存储空间，页尺寸被典型地设置。例如，在隔行扫描存储器子系统的双信道超高速缓冲存储器中，可以考虑4千字节(KB)的页尺寸分配。2KB页被映射到每个存储器信道。在这种情况下，五个地址线可以被用于在存储器的每个物理页中寻址三十二个64B的超高速缓冲存储器线。由此，十五个附加的独立地址线可以理想的是四个十六位子信道的实施方式。这些已经示出了，地址信号线311B-D分别标明了标明为A10-A6的地址线的第二、第三和第四设置，原始的地址信号线311A的第一设置被标明为地址线A10-A6的第一设置。如果较少的附加独立地址线是可用的，减少了通过每个子信道可寻址的独立地址空间。如果更独立的地址线可用于每个子信道，则增加了通过每个子信道可寻址的独立地址空间。为了实施两个三十二位子信道，理想的是有五个附加的独立地址线。

如图3A示出的，在本发明的一个实施例中，额外的地址信号线可以在存储控制器和子信道之间发送，以提供独立的地址信号线。在本发明的另一个实施例中，地址信号可以在先存的地址线上过载。还是在本发明的另一个实施例中，可以使用发送额外地址信号线和地址信号的过载的组合来支持微型碎片。还是在本发明的另一个实施例中，每个子信道都可以带有独立地址的完整组，而无需共享的地址线310，如图3A中示出的。然而，通过避免发送独立地址信号线，使用共享的地址信号线310保存了印刷电路板区域。

立即参考图6，使用共享且独立的地址位，示出了用于存储器信道的地址信号线位图。即，图6是地址位图，其示出了在物理地址中的地址位的解释。I个独立地址位(IAB)的设置被提供到每个子信道，以支持微型碎片。零或更多SA共享的地址位(SAB)的设置可以被提供给所有该子信道。Q子信道选择位(SSB)的设置被用在存储器对子信道的请求的分配中。P子信道数据地址位(SDAB)的设置被用来在DRAM存储器之内寻址每个超高速缓冲存储器线中的字节。P个SDAB位的设置典型的是地址信号线映射的该最低有效位。Q个SSB位和P个SDAB位的设置实际上没有在存储控制器和子信道存储器之间发送，可以理解的是，被访问的数据块的基址是该脉冲尺寸的整数倍。即，P个SDAB位可以由存储器集成电路内部产生，例如通过DRAM装置，依据双倍数据率(DDR)存储器规范。同时图6示出了被选择以共享的某些地址位和独立的地址位，其它地址位可以取而代之被分配。即，将在P子信道数据地址(SDAB)位上的地址位划分为SA共享地址(SAB)位和I独立地址(LAB)位，一般是任意的。

现在参考图4A-4C，使用碎片地址空间，示出了三角形理想化的像素映射再现。图4A示出了在碎片地址空间中的三角形401的光栅化，使用其中逻辑信道宽度是64字节的非-微型碎片存储系统。图4B-4C示出了在碎片地址空间中的三角形401的光栅化，使用微型碎片存储系统。三角形401的光栅化的单元是片段402。片段402可以表示像素或图素。碎片地址空间的逻辑二维数据阵列被组织为一组子阵列，以使子数组之内的数据在地址空间的连续范围中存储，且由此高度定位在存储器中。逻辑上二维的数据阵列，即线性地编址，不具有如此的子阵列；取而代之，例如片段402的数据被线性编址，在行上从左至右，接着到下一行，从顶部到底部。由此，垂直邻近的片段402可以较远于存储器。

与图4A相比，图4B-4C示出了微型碎片存储器如何访问提供更小的存储器请求的优点。图4A-4C的每一个都显示了用于不同存储器请求尺寸的三角形401的光栅化。

在图4A中，单一存储器请求包括表现为16片段的数据。单独的正方形402的每一个都表示片段，典型的每片段数据的三十二位或四字节。图4A-4C示出了片段的20×20阵列。如图4A中示出的，片段的4×4阵列是区间404，且表示六十四字节存储器请求。在图4C中示出了子区间424，作为片段的2×2阵列或十六字节存储器请求。在图4B中示出了双倍子区间414，且其是32字节存储器请求，定向为片段的2×4阵列。

图4A-4C之间的差别在理论上示出了随该字节存储器请求尺寸的减少引起的过度存取的减少。在图4A-4C中的每一个中，三角形401需要访问相同数量的片段。然而，存储器访问典型地传送不止一个片段的数据，以便可以包括表示在三角形401之内的片段408和在三角形401外的片段406的数据。表示在三角形401外的片段406的数据被过度存取了，导致存储器带宽的低效使用。

在图4A中，64字节存储器访问传送区间404的数据、4×4块片段。例如，区间404A是第一个64字节存储器访问。区间404B是第二个64字节存储器访问。例如，考虑三角形401大致上包括了五十七个像素以再现。对于64字节存储器访问的情况，需要十个存储器访问，以访问三角形内的65片段。附加95片段的数据被访问，但是可以不用。

在图4B中，32字节存储器访问传送双倍子区间的数据，2×4块片段或二分之一的64字节存储器访问。例如，双倍子区间414A是第一个32字节存储器访问。双倍子区间414B是第二个32字节存储器访问。对于32字节存储器访问的情况，需要十三个存储器访问，以访问三角形内的65片段。附加47片段的数据被访问，但是可以不用。

在图4C中，16字节存储器访问传送子区间的数据，2×2块片段的或四分之一的64字节存储器访问。区间424A是第一个16字节存储器访问。区间424B是第二个16字节存储器访问。区间424C是第三个16字节存储器访问。区间424D是第四个16字节存储器访问。对于16字节存储器访问的情况，需要二十二个存储器访问，以访问三角形内的65片段。附加13片段的数据被访问，但是可以不用。

考虑另一个例子，在每个图4A、4B和4C中，显示器三角形401需要六十五个像素或片段(260个字节)来显示。在图4A中，大约访问存储器的十个区间，包括数据的一百六十个像素或六百四十个字节，以再现三角形401。在图4B中，大约访问数据的十三个双倍子区间，包括数据的一百零十二个像素或四百四十八个字节，以再现三角形401。在图4C中，大约访问数据的二十二个子区间，包括数据的八十八片段或三百五十二个字节，以再现三角形401。由此与图4A相比，通过实施具有在每个存储器信道之内的子信道的微型碎片寻址，减少了图4B和4C中过量存取的像素或片段406。

如前所述，图4B-4C示出了在碎片地址空间中的三角形401的光栅化，使用包括存储器子信道的微型碎片存储系统。在图4B中，64字节宽的存储器信道可以由二个32字节宽的存储器子信道组成。在此情况下，微型碎片存储器访问结合二个不连续的32字节访问到单一的64字节访问中，每一个在用于64字节总尺寸的两个子信道上。三角形的光栅化产生了访问双倍子区间414的请求。例如，微型碎片存储控制器可以将对访问双倍子区间414C和414D的请求结合到单一微型碎片存储器访问中。作为另一个例子，该存储控制器可以将访问双倍子区间414E和414F的请求结合到单一微型碎片存储器请求中。请求访问双倍子区间的其它组合可以形成到单一微型碎片存储器请求或访问中。在本发明的一个或多个实施例中，结合的子信道访问具有在SA共享地址位中的共享地址位模式。

在图4C中，64字节宽存储器信道可以由四个16字节宽的存储器子信道组成。在此情况下，微型碎片存储器访问将四个不连续的16字节访问结合到单一的64字节访问中，每一个在用于64字节总尺寸的四个子信道上。三角形的光栅化产生了访问子区间424的请求。例如，该微型碎片存储控制器可以将访问子区间424E、424F、424G和424H的请求结合到单一微型碎片存储器访问中。请求访问双倍子区间的其它组合可以形成到单一微型碎片存储器请求或访问中。在本发明的一个或多个实施例中，结合的子信道存储器访问具有用于四个存储器子信道的每一个的SA共享地址位中的共享地址位模式。

在理想情况中，假定所有微型碎片存储器请求都可以由该微型碎片事务收集器所利用，以建立没有未用子信道的64B存储器事务处理。即，微型碎片的有效性取决于事务收集器326A、326B的能力，以构造完全保留的存储器事务处理。

现在参考图3B，示出了多信道存储器子系统，包括与系统存储器信道和一个或多个超高速缓冲存储器存储器203连接的微型碎片存储器控制块300。在存储器控制块300中，多信道存储器子系统将用于每个存储器信道的微型碎片的存储控制器包括到系统存储器中。

在图3B中，提供了两个存储器信道304A和304B。由此，为各个存储器信道304A和304B提供了两个微型碎片存储控制器321A和321B。每个存储器信道304A、304B都可以由S子信道305A-305S组成。每个子信道305逻辑上都是N字节宽和B位宽。每个存储器信道304逻辑上都是M＝N*S字节宽。

在存储器控制块300和超高速缓冲存储器203之间的是写入数据路径301和读取数据路径302，可以包括指令路径或地址路径，在其上可以产生读取和写入请求。在读取事务情况中，通过读取数据路径302，N字节从存储器控制块300返回到超高速缓冲存储器203。在写入事务情况中，通过写入数据路径301，N字节写入请求从超高速缓冲存储器203提供到存储器控制块300。N字节读取或写入请求在超高速缓冲存储器203和存储器控制块300之间产生时，请求被描述为2×2碎片的阵列，以表示像素或图素的2×2阵列，例如可以使用四个子信道。

存储器控制块300包括信道分配320、第一存储控制器321A和第二存储控制器321B。存储器控制块300也与存储器信道0 304A和存储器信道1 304B连接。存储器信道0 304A包括“S”子信道305A-305S。同样地，存储器信道1 304B包括“S”子信道305A-305S。共享地址线310从每个存储控制器322连接到每个子信道305A-305S中。独立地址线311A-311S连接到各个子信道305A-305S中。每个数据总线子信道部分312A-312S被连接到各个存储器子信道305A-305S中。

每个存储控制器321A和321B分别包括子信道分配322A-322B、再排序缓冲324A-324B和事务收集器326A-326B。

请求数据N字节的存储器，信道的逻辑宽度，被连接到信道分配320中。信道分配器分配存储器请求存储器信道0 304A或存储器信道1 304B中，取决于包括存储器信道的可变性的情况。在由信道分配器分配存储器信道之后，N字节请求被连接到各个存储控制器321A或321B中，以及到子信道分配器322A或322B中。

子信道分配器322A和322B分配N字节请求到子信道305A-305S中的一个。立即参考图6，等同子信道分配，S，可以由下面的处理限定：(1)请求地址，“A”以P SDAB位而右移，结果产生了新的整数值

(其中

)。(2)用于子信道分配的值“s”是的最不有效的Q SSB位(例如，

)。

每个微型碎片存储控制器321A-321B分别具有再排序缓冲324A-324B。该再排序缓冲器再排序了存储器请求到子信道中，从而增加了在每个存储器信道中的带宽效率。读取或写入位于地址“A”的数据的N字节块的请求进入存储控制器322A或把322B，被分配到子信道，以及被放置在再排序缓冲器中。再排序缓冲器可以被实施为用于每个子信道的再排序队列。再排序缓冲器的其它实施方式也是可能的。

该事务收集器326A、326B通过选择S读请求形成了存储器读事务，用于每个子信道，从再排序缓冲器中，以便所有S请求都具有相同的共享地址位。通过选择S写请求，形成了存储器写入事务，用于每个子信道，从再排序缓冲器中，以便所有S请求都具有相同的共享地址位。例如，事务收集器326A、326B可以从四个16字节请求中收集存储器信道中的64字节事务到每个子信道。

当试图形成事务时，微型碎片控制器中的事务收集器也许不能找到请求的并行设置，用于每个子信道，以便SA共享地址位对于所有子信道是相同的。在这样的情况中，没有数据可以被传输在子信道上，由于没找到请求，或者如果在子信道上传送了数据，该数据可以被放弃。

现在参考图5A-5C，示出了用于每个存储器信道500A-500C的典型的字节顺序。在图5A中，存储器信道500A具有64字节的传送大小，标号为0到63。64字节的逻辑宽度可以被存储器信道的64位物理宽度访问。

在图5B中，存储器信道500B可以被分成两个存储器子信道505A和505B，其中每个传送二分之一的64字节传送，以便每个子信道都传送32字节。对于存储器子信道505A，存储器字节是访问数值从0到31，从图5A的那个再排序。对于存储器子信道505B，该字节是访问数值从32到63，从图5A的那个再排序。

在图5C中，存储器信道500C可以被分成四个存储器子信道515A、5158、515C和515D，其中每个传送四分之一的64字节传送，以便每个子信道都传送16字节。存储器子信道515A访问数值从0到15的存储器字节，从图5A的那个再排序。存储器子信道515B访问存储器字节16到31，从图5A的那个再排序。存储器子信道515C访问字节数值32-47，从图第5A的那个再排序。存储器子信道515D访问字节数值48-63，从图5A的那个再排序。以这种方式，64字节传送被平均地分布，通过每个存储器子信道，同时字节数值被再排序和分配。

现在参考图6，在本发明的其它实施例中，该字节可以有区别地被再排序。

如前所述，为了支持微型碎片存储器访问，可以利用SA共享地址位，同I独立地址位一起，同时利用Q子信道选择位和P子信道数据地址位，以寻址通过超高速缓冲存储器线访问的物理字节。对于64字节超高速缓冲存储器线，Q子信道选择位和P子信道数据地址位的总和是6。

在图6中，我们将P子信道数据地址位表示为A0-A8。在图6中，Q子信道选择位被标明有A10，A8和其中更多的。在图6中，I独立地址位被标明为A9、A10、A16、A18、A24和其中更多的。在图6中，SA共享地址位被标明为A11、A15、A17、A19、A20、A25、A26和Ax，例如。其中可以利用附加共享的地址位。

对于I独立地址位，在相互的地址偏移之内的子信道地址是独立的。为了使子信道相互完全独立，可以使用从存储控制器到每个子信道的指令和地址的完全复制，但是会明显地增加存储控制器引线数目，用于输入/输出驱动器的硅区域，以及在主机印刷电路板或母板上需要的有线发送区域。可替代的，本发明的实施例通过所有子信道共享子信道地址位的一个或多个部分，且允许其余的部分，I，以独立于每个子信道，如图6所描述的。I独立地址位的明智的选择因此可以提供增加的带宽效率，平衡复制I地址信号消耗到每个子信道。

如前所述，该I独立地址位可以通过不同方式获得，包括发送附加地址到每个存储器子信道线和/或使用地址过载。

现在参考图第7A，示出了存储组件(MM)710，即存储组件MM1-MMn的典型例子。例如，存储组件710可以是任何类型，例如SIMM或DIMM。存储组件710包括与印刷电路板751连接的存储器集成电路芯片(“存储设备”)752。印刷电路板751包括边缘连接器或边缘连接754，其与主机印刷电路板762的边缘连接器760连接。

在本发明的一个实施例中，为了支持存储器的微型碎片，通过使用印刷电路板751的边缘连接754的引脚分配的未用的或未连接的引线，可以向存储器集成电路752独立地提供附加地址信号线。边缘连接754的这些未用或未连接的引线可以被用于发送附加独立地址信号线到存储器集成电路752。在被安装到母板762的相应的边缘连接器760中建立了相同的未用引线。附加独立地址信号线763通过母板762发送到先存的连接器，从存储器控制块中的存储控制器，以供给附加独立地址信息。可以发先存储组件的边缘连接754的引脚分配的未用的或未连接的引线的多个不同种类。

例如，奇偶或纠错码(ECC)功能可以具有保留为边缘连接754的引脚分配的一部分的引线。为了降低消费者对存储组件的花费，奇偶和ECC函数常脱离存储组件，使得常常没有使用保留的信号线和引线。即，奇偶/ECC信号线可以被发送到母板的所有边缘连接器里，但是仅仅当ECC启动存储组件(例如，双直接存储组件(DIMMs))被安装其中时使用。该存储组件的先存的ECC线/引线被再定位为独立地址信号线，并且用来在非-ECC存储组件中实施微型碎片。然而在使用微型碎片的ECC线/引线时，ECC和微型碎片功能不能在存储组件上同时启动。这个解决方案在不典型的需要(或要求)启动奇偶/ECC的环境中可以工作得很好。

作为另一个例子，边缘连接754的引脚分配中保留的可选的低态有效数据信号线经常是没有使用的，由于它们对于提供的活动高电平信号线是冗余的。作为另一个例子，在存储组件中的边缘连接754的引脚分配中保留的可选测试引线经常没有使用，由于可能没有使用测试模式。

无论如何，这些未用引线被再定位为独立地址信号引线755A-755D，且独立地址信号线763在主机印刷电路板762上发送，且独立地址信号线756A-756D在存储组件710的PCB 751上发送到存储器集成电路752。

在某些情况中，存储组件710可以进一步包括支持集成电路750，例如缓冲器集成电路(“缓冲器”)或纠错控制(ECC)集成电路。然而如前所述，如果ECC不在存储组件710上，为ECC保留的和未使用的边缘连接754的引线可以被用作独立地址线到存储器子信道中，以支持微型碎片。

为了支持存储器子信道的微型碎片和独立寻址，存储器模型710上的存储器集成电路752可以被划分和分配到不同存储器子信道，例如四个存储器子信道205A、205B、205C和205D，如图7A示出的。存储器集成电路752的I/O数据典型的是4、8或16位宽。对于存储器信道的六十四位和每个存储器子信道的十六位的物理宽度，四个十六位宽存储器集成电路752分别被一对一地分配到四个存储器子信道205A、205B、205C和205D。八个八位宽存储器集成电路752分别一次分配二个到四个存储器子信道205A、205B、205C和205D，以提供存储器信道的六十四位和每个存储器子信道的十六位的物理位宽。十六个四位宽存储器集成电路752分别一次分配四个到四个存储器子信道205A、205B、205C和205D，以提供存储器信道的六十四位和每个存储器子信道的十六位的物理位宽。

在两个存储器子信道情况中，四个十六位宽存储器集成电路752可以分别一次分配二个到两个存储器子信道，对于存储器信道的六十四位和每个存储器子信道的三十二位的物理宽度。八个八位宽存储器集成电路752分别一次分配四个到两个存储器子信道，对于存储器信道的六十四位和每个存储器子信道的三十二位的物理宽度。十六个四位宽存储器集成电路752分别一次分配八个到两个存储器子信道，对于存储器信道的六十四位和每个存储器子信道的三十二位的物理宽度。

通过使用存储组件的边缘连接754的未用引线和标准边缘连接器760，存储组件710可以与先存的存储器子系统向后兼容。在本发明的另一个实施例中，提供增加的独立地址信号线给新边缘连接754和新边缘连接器760，以支持微型碎片存储器。然而在本发明的这个实施例中，具体地设计了存储组件和边缘连接器，以支持存储器的微型碎片，且不与先存的系统向后兼容。在本发明的另一个实施例中，存储器集成电路被焊接到木板，而无需使用存储组件710或边缘连接器760。

现在参考图7B，在主机印刷电路板762中嵌入存储器集成电路752，通过沿着具有微型碎片存储控制器208A-208N的存储器控制块202直接被焊接，以及其它部件，其中某些已经被描述了，并在图2A-2B中描述了。在该主机印刷电路板762的有线发送区域的消耗中，独立地址信号线766A-776D可以在存储器控制块202中的微型碎片存储控制器208A-208N和存储器集成电路752之间发送。这些独立地址信号线766A-776D不通过在不同的存储器子信道205A-205D中的存储器集成电路752而被共享。然而，独立地址信号线可以在相同的存储器子信道中的一个或多个存储器集成电路752中间共享。

例如考虑图3A，其中在每个存储器信道中发现四个独立存储器子信道。附加独立的四个地址线可以提供在每子信道中，以独立访问每个子信道中的存贮区域。地址线311A-311D(标明为A9-A6)在每个子信道之内是独立的。假定已经存在一组四个地址线，被发送的附加地址的总量是三乘四或十二个独立地址信号线。当存储器被焊接到在母板上时，可以很好地发送附加信号线。可替换地，通过母板而发送附加信号线到存储组件可以用于来增加独立地址信令，当不完全利用先存的边缘连接器的引脚分配和存储组件时。然而，如果完全使用了该先存的连接器的引脚分配，则没有用于附加线的空间，且这个发送附加信号线的方法不容易可行，特别是如果希望后向兼容时。

现在参考图8，示出了存储器集成电路800的框图。该存储器集成电路800可以包括在存储组件MM1-MMn中，作为一个或多个存储设备752。如所示的，该存储器集成电路800包括连接在一起的存储器阵列801、行地址译码器802、位线预充电/逻辑803、列解码器804、传感放大阵列和写驱动器块806、控制器808、地址缓冲器811及微型碎片控制逻辑812。该微型碎片控制逻辑812也可以被称为过载逻辑(OL)。

该控制器808包括具有多个位的模式寄存器810，其可以被设置/初始化以控制存储器集成电路800的通用功能。该模式寄存器包括位存储电路以存储该位。模式寄存器810的位可以通过应用与加载选通脉冲一致且设置在地址线820或数据线821上的适当位而被设置。当该存储器空闲时，该加载选通脉冲可以由切换一个或多个的控制线822而产生，其被连接到存储器集成电路的控制器808中。该控制器808接收一个或多个的控制线822。一个或多个控制线822可以包括行地址选通RAS#、列地址选通CAS#、写入允许WE#、芯片选择CS#、存储体选择BA0、BA1、BA2，或其它的标准存储器集成控制输入。

更具体地，模式寄存器810常用于配置用于微型碎片存储器访问的集成电路800。如以下会进一步描述的，模式寄存器810的一个位是微型碎片启动位。该微型碎片启动位可以是活动高电平，且被称为MTE位。可替换地，该微型碎片启动位可以是低态有效，且被称为MTE#。不论哪一种情况，该微型碎片启动位通常可以被称为微型碎片启动位或MTE位。微型碎片启动位通过缺省值而被复位，以便当装置被初始加电或复位时，该微型碎片是不启动的。这允许存储组件710和存储器集成电路800向后兼容，当插入不支持微型碎片的系统时。模式寄存器810进一步具有一个或多个子信道选择(SCS)位，以表示该存储器子信道，其中集成的存储器被分配和可寻址。MTE位和一个或多个SCS位被连接到微型碎片控制逻辑812中。

微型碎片控制逻辑812被连接到多个地址信号线820，以便通过地址缓冲器811而连接地址与列地址译码器804和/或行地址译码器802。地址缓冲器811可以锁存内部地址信号线上的地址信号，以保持它们用于地址译码器。控制逻辑812也与控制器的该模式寄存器连接，以接收微型碎片启动位和至少一个子信道选择位，以支持微型碎片存储器访问到存储器阵列801中。响应该微型碎片启动位和至少一个子信道选择位，控制逻辑812选择一个或多个的地址信号线，通过其捕获用于预定的子信道的独立地址信息，以把其分配。即，仅仅地址信号线的子集可以被分配到预定的子信道。控制逻辑812选择这个地址信号线的子集，以提取独立地址信息。其它地址信号线可以用于其它子信道，或某些可以共享地址信号线到每个子信道中。控制逻辑812连接独立地址信息到列地址译码器804中和/或行地址译码器802中。根据控制逻辑的一个或多个地址信号线的选择可以进一步对列地址加载信号(CAS#)和事务允许信号作出响应。

附加控制逻辑可以被增加到微型碎片控制逻辑812中和周围，以进一步调配用于一个有效位的独立地址信息到另一个有效位的位置。当微型碎片启动时，这提供了某些线性的寻址方式，例如对于屏幕刷新。

传感放大阵列和写驱动器块806连接到数据输入/输出(I/O)总线，且可以从控制器808接收控制信号，以从存储器阵列读数据或写数据到存储器阵列801中。通过数据输入/输出(I/O)总线821，传感放大阵列和写驱动器块806接收被写到存储器阵列801的数据和已经从存储器阵列801读取的驱动数据输出。数据输出输入/输出(I/O)总线821包括存储器集成电路800的双向数据线，其典型的是4、8或16位宽。

存储器阵列801由可以组织成行和列的存储单元组成。存储单元典型的是动态随机存取存储器(DRAM)单元，但是可以任意的是静态类型的随机存取存储器(SRAM)单元或非易失性可编程(NVRAM)类型的可再写存储单元。

行地址译码器802接收地址线上的行址，且产生字线(WL)之一的信号，以寻址在存储器阵列801中的存储单元的行。列解码器804也接收地址线上的列地址，且选择哪个存储单元之内的列是要被访问的。列解码器804基本上选择位线到要访问的存储器单元中。在读访问中，列解码器804起多路复用器的作用。在写访问中，列解码器804起多路分解器的作用。列地址译码器804有选择地在存储器阵列801中访问存储单元的列，响应共享的列地址信号，且如果设置了模式寄存器中的微型碎片启动位，列地址译码器804在存储器阵列801中有选择地访问存储单元的列，进一步响应独立子信道列地址信号。

传感放大阵列和写驱动器块406可以包括读出放大器来确定在读取操作期间是否已经在访问的存储单元中存储了逻辑1或逻辑0。读取操作期间，编址的存储单元尝试驱使在存储器阵列的选择位线上的逻辑1或逻辑0。读出放大器检测是否已经由编址的存储单元驱动了在读取操作期间的存储器阵列的选择位线上的逻辑1或逻辑0。该传感放大阵列和写驱动器块406可以进一步包括写驱动器，以驱使逻辑1或逻辑0，在存储器阵列的选择位线上，及到编址的存储单元中，在写操作期间。

预充电/刷新块803连接存储器阵列801中的位线。该预充电/刷新块803可以在寻址存储单元之前就预处理位线，在读或写操作期间。预充电/刷新块803也可以刷新在存储器阵列801的存储单元中存储的数据，在非活动期间。

在特定存储周期中，不使用在存储器集成电路800中的某些先存信号线，且为了其它的目的，可以在此时被再定位。例如，在CAS(列地址选通脉冲)周期期间，并非所有地址线被使用。在CAS周期期间，这些未用的地址信号线可以被再定位，以通信附加地址信息到存储组件(例如，DIMMs)和其中的存储器集成电路装置。在CAS周期期间，存储器控制块202中的存储控制器208通过这些未用的地址信号线，发送附加地址信息。具有附加的微型碎片控制逻辑电路812和模式寄存器810中的位的存储器集成电路800在预先未用的地址信号线上识别并解码这些在CAS周期期间未用的过载信号。

现在参考图9A，示出了与存储器集成电路中的模式寄存器810A连接的支持微型碎片的典型微型碎片存储器控制逻辑812A。微型碎片存储器控制逻辑812A的典型实施方式解码过载的地址信号线，其具有在未用存储周期期间提供的附加地址信息，例如CAS周期。微型碎片存储器控制逻辑812A的原理图假定提供了四个子信道，其中每一个具有十六字节的逻辑宽度，以支持微型碎片。

集中到微型碎片存储器控制逻辑812A的是双数的四个输入多路复用器900，以捕获独立地址信息。微型碎片存储器控制逻辑812A的双数的四个输入多路复用器900有选择地输出共享的列地址信号或独立子信道列地址信号，在复用的输出(A3′和A4′)上。双数的四个输入多路复用器的输出(A3′和A4′)连接列地址译码器的输入。独立子信道列地址信号是一个或多个独立列地址信号，其已经被选择为由各个存储器子信道接收。

微型碎片控制逻辑812A从存储器集成电路的地址引线来接收地址线。微型碎片控制逻辑812A提供地址缓冲器的地址，以分发到行地址译码器和列地址译码器。存储器集成电路的某些地址引线接收共享的行址信号、共享的列地址信号、独立列地址信号或者其组合。例如，地址引线A5-A9和A13传送微型碎片控制逻辑812A，且可以接收共享的行地址信号和/或共享的列地址信号到每一个该存储器子信道中。如果微型碎片被启动，地址引线A0-A4和A10-A12被连接到双四个输入多路复用器900中，且可以接收共享的行址信号和独立列地址信号。如果微型碎片没有被启动，则连接到双四个输入多路复用器900的引线A3和A4可以接收共享的行地址信号和/或共享的列地址信号。列地址加载选通脉冲引线CAS#被连接到控制逻辑812A，以接收列地址加载选通脉冲信号，且有选择地接收适当的一个或多个在地址引线上分配给特定子信道的独立列地址信号，用于在存储器集成电路中捕获。列地址加载选通脉冲信号也可以被用来接收和捕获适当的地址引线的共享的列地址信号关闭。

模式寄存器810A可以包括三位存储电路，例如双稳多谐振荡器或存储单元，以存储微型碎片允许(MTE)位、子信道选择位0(SCS0)位和子信道选择位1(SCS1)位的设置。模式寄存器810A的这三位被编程以适当的子信道选择位和微型碎片启动位。这三位从位设置而被设置/复位，其存储器集成电路在初始化期间接收，例如加电或复位。这三位可以被设置/复位，当存储器集成电路空闲而期间没有存储器访问时。位设置可以通过地址或数据信号线而被接收，且被加载到模式寄存器中，响应由连接到存储器集成电路中的一个或多个控制线输入产生的加载选通脉冲信号。如果在存储器集成电路中要启动微型碎片，则微型碎片启动位MTE被设置。由于MTE位是活动高电平，其被设置成高逻辑电平。如果低态有效，则MTE#位被设置成逻辑低电平。在图9A的典型控制逻辑中，在存储器信道中有四个或更少的子信道。该SCS0和SCS1位分配存储器集成电路到四个存储器子信道之一。相同的存储组件上的其它存储器集成电路可以被分配到四个存储器子信道的另外一个。

在CAS周期期间，对于每个子信道的独立地址信息在先存的地址线上是可用的，例如地址线A0-A4和A10-A12。在这个例子中，一般使用地址线A3和A4。由此，地址线A0、A1、A2、A10、A11、A12和A13是过载信号线(A13可以是在事务基础上的微型碎片事务启动指定)。在已有地址线上的过载信号线的这个方法实际上提供六个附加地址线(A0-A2和A10-A12)到存储器集成电路装置，而无需使用附加追踪(即，有线发送)或使用附加引线。

响应在模式寄存器中存储的子信道选择位，在每个存储器集成电路中提供微型碎片存储器控制逻辑812A，以便从地址线A0-A4和A10-A12选择恰当的独立子信道地址信息。子信道选择位的设置从模式寄存器810A发送到微型碎片存储器控制逻辑812A，以控制多路复用器900的输入选择处理。多路复用器900的输出端子连接到地址信号线A3′和A4′。地址信号线A3′和A4′与地址译码器连接(例如，列地址译码器804)，以在该存储器阵列中选择存储单元。

微型碎片控制逻辑可以过载存储器地址信号线A3′和A4′，在该列地址写存取时间期间，当CAS#是低态有效时(“CAS周期”)。即，地址位A0、A1、A2、A10、A11和A12通常都是未用的地址位，当列地址被写到存储器集成电路而无需微型碎片时。地址位A3和A4，被A3′和A4′替换，用于将列地址写到存储器集成电路的地址位。在CAS周期期间，通常不用地址位而无需微型碎片时，其可以用来选择在存储器集成电路中的行址，当该行址被写到存储器集成电路中，RAS#是低态有效时(“RAS周期”)时。其在这里被称为地址过载。A0、A1、A2、A10、A11和A12被示出为未用地址位时，在图9A中的列地址选通CAS#期间，不同的未用地址位可以被用作过载地址信号线，以支持微型碎片。

微型碎片存储器控制逻辑812A包括所示一起连接的双四个输入多路复用器900、三个输入AND门903、多个两输入AND门904-911和多个反相器912-918。很好理解的是，AND门可以由NAND门和连接到NAND门的输出的反相器的组合而形成。

双四个输入多路复用器900是一对四到一的多路复用器，每一个都具有一起连接的第一选择控制输入S0和一起连接的第二选择控制输入S1。第一个四到一的多路复用器接收输入1I0-1I3，且提供输出1Y，响应选择控制输入S0和S1。第二个四到一的多路复用器接收输入2I0-2I3，且提供输出2Y，响应选择控制输入S0和S1。如果S0和S1都是逻辑低或零，则输入1I0和2I0在各自输出1Y和2Y上复用。如果S0是逻辑高或一，且S1是逻辑低或零，则输入1I1和2I1在各自输出1Y和2Y上复用。如果S0是逻辑低或零，且S1是逻辑高或一，则输入1I2和2I2在各自输出1Y和2Y上复用。如果S0和S1都是逻辑高或一，则输入1I3和2I3在各自输出1Y和2Y上复用。

双四输入多路复用器900的第一个四输入多路复用器在其各个1I0-1I3的输入上接收地址位A3、A0、A1和A2，且在其1Y输出，选择它们在地址信号线A3′上被驱动的一个。第二个四输入多路复用器在其各个2I0-2I3的输入上接收地址位A4和A10-A12，且在其2Y输出上，选择它们在地址信号线A4′上被驱动的一个。选择控制输入S0和S1分别与AND门904-905的输出连接。

AND门903在它的输出产生微型碎片模式信号(MTM)902A。微型碎片模式信号902A是活动高电平，并在该适当时间产生，当独立地址信号是在连接到双四输入多路复用器900中的过载的地址信号线上时。反相器912在其输出端转变低态有效CAS#信号到活动高电平CAS信号中，其被连接到AND门903的输入。AND门903逻辑上与CAS信号，MTE位设置(ME)，以及事务允许信号(TE，地址位A13)相加，以产生微型碎片模式信号902A。即，如果微型碎片由MTE位启动，且事务由TE信号启动，当CAS#变低时，产生微型碎片模式信号(MTM)902A。

微型碎片模式信号(MTM)902A被连接到AND门904和905的输入中，到子信道选择位SCS0和SCS1。无论如何，如果微型碎片模式信号(MTM)902A为低，则在AND门904和905的输出上，进入多路复用器900的选择控制S0和S1是逻辑低或零。对于S0和S1都是逻辑低或零，分别连接到输入1I0和2I0的地址位A3和A4分别在地址信号线A3′和A4′复用，在其各自输出1Y和2Y。位A3和A4仅仅分别通过信号线A3′和A4′。这是缺省的条件，如果不启动微型碎片，或者如果位A3和A4被用作其它目的，例如行寻址。

当微型碎片模式信号(MTM)902A是活动高电平时，分别通过AND门904和905，子信道选择位SCS0和SCS1被分别连接到多路复用器900的选择控制输入S0和S1中。由此，当通过AND门903该微型碎片模式信号(MTM)902A被产生为活动高电平时，子信道选择位SCS0和SCS1控制多路复用各个四个输入到多路复用器900的各个输出的选择。有效地，该子信道选择位SCS0和SCS1的设置，表示可以分配存储器IC的子信道，确定了连接到多路复用器900中的地址位线中哪个被用来在CAS周期期间捕获独立地址信号。

子信道选择位SCS0和SCS1的设置从一个子信道到下一个是不同的。对于四个子信道，有分别用于SCS0和SCS1的四个不同设置。然而要注意，被设计以支持四个子信道的微型碎片控制逻辑可以很容易被减少，以支持两个子信道，通过使用子信道选择位SCS0和SCS1的仅仅二个不同的设置。对于SCS0和SCS1的不同设置，当产生微型碎片模式信号时，复用器900选择不同地址信号线以捕获独立地址信号。

微型碎片模式信号(MTM)902A也被分别地连接到在第一输入到AND门906-911中的反相器913-918。该地址信号A0、A1、A2、A10、A11和A12被分别连接到AND门906-911的第二个输入中。微型碎片模式信号(MTM)902A有效地开启在存储器集成电路中的地址线A0、A1、A2、A10、A11和A12上的信号，分别在AND门906-911的输出A0′、A1′、A2′、A10′、A11′和A12′。即，当微型碎片模式信号(MTM)902A是逻辑低或零时，AND门906-911允许在地址线A0、A1、A2、A10、A11和A12上的信号，以通过在输出A0′、A1′、A2′、A10′、A11′和A12′上，以及到地址解码器。当微型碎片模式信号(MTM)902A是逻辑高或一时，AND门906-911驱动所有输出A0′、A1′、A2′、A10′、A11′和A12′为逻辑低或零。由此当微型碎片模式信号(MTM)902A是活动高电平以捕获独立地址信息时，输出A0′、A1′、A2′、A10′、A11′和A12′不被使用，因为它们全部被驱动为零。

现在参考图9B，示出了为了支持在存储器集成电路中连接到微型碎片控制逻辑812B的微型碎片模式寄存器810B。微型碎片控制逻辑812B功能上有时与微型碎片控制逻辑812A类似，但是，可用作低态有效控制信令的和支持在存储器信道中的两个子信道。已经形成了在微型碎片控制逻辑812B中的电路，以减少通过多路复用器的选择控制输入的地址信号线上的独立地址信号的选择的延迟。有了两个存储器子信道的支持，微型碎片控制逻辑812B接收地址信号线上的地址信号的两个独立设置，从中选择要接收的。集中微型碎片存储器控制逻辑812B是十六进制的二个输入多路复用器901A，以从地址信号线捕获独立地址信息。在微型碎片控制逻辑812B中的十六进制的二个输入多路复用器901A接收更多且是不同的地址信号线，在其上地址信号的独立设置可以有选择地被接收。即，图6中示出的I独立地址位的数量是更大的。结果，在存储器子信道中的独立可寻址的存储空间是更大的。

微型碎片控制逻辑812B被连接到存储器集成电路的地址引线，包括地址引线A0-A8和A10-A13。在CAS周期期间，通过这些先存的地址线，每个子信道的独立地址信息是可用的。微型碎片控制逻辑在内部地址信号线A3′-A8′上有选择地形成独立子信道地址信号。该内部地址信号线A0′-A8′和A11′-A13′通过地址缓冲器被连接到地址译码器。响应RAS#和CAS#选通脉冲信号，该地址缓冲器可以锁存在内部地址信号线A0′-A8′和A11′-A13′和A9-10上的地址信号，然后连接地址信号到地址解码器。如所示，在未用存储周期期间，地址引线A0-A8和A10-A13具有过载地址信号，并被连接到十六进制的二个输入多路复用器901A的输入。地址信号线A3-A8是地址信号线的第一个设置，在其上独立地址信号的第一个设置可以被连接到第一个存储器子信道中。地址信号线A0-A2和A11-A13是地址信号线的第二设置，在其上独立地址信号的第二个设置可以被连接到第二存储器子信道中。响应第一子信道选择位(SCS0)和微型碎片模式信号(MTM#)902B，微型碎片控制逻辑812B通常选择接收第一存储器子信道的独立地址信号的第一设置，或者第二存储器子信道的独立地址信号的第二设置。独立地址信号的选择设置被提供在十六进制的二个输入多路复用器901A的输出。这些独立地址信号被连接到存储器集成电路中，以独立地寻址不同的存储器位置，在由SA共享的地址位形成的一组通用存储器位置中，其可以被连接到每个存储器子信道中。

在CAS周期期间，对于每个子信道的独立地址信息在先存的地址线上是可用的，例如地址线A0-A4和A10-A12。在这个例子中，一般使用地址线A3-A8。由此，地址线A0-A2和A10-A12是过载信号线(A13可以是在事务基础上指定的微型碎片事务启动)。在已有地址线上的过载信号线的这个方法实际上提供六个附加地址线(A0-A2和A10-A12)到存储器集成电路装置，而无需使用附加追踪(即，有线路由)或使用附加引线。

模式寄存器810B可以包括两位存储电路，例如双稳多谐振荡器或存储单元，以存储低态有效微型碎片启动位MTE#和子信道选择位0(SCS0)的设置。模式寄存器接收用于这两位的位设置。位设置可以被加载到模式寄存器中，使用由一个或多个控制信号产生的加载选通脉冲信号。这三位从位设置而被设置/复位，其存储器集成电路在初始化期间接收，例如加电或复位。这三位可以被设置/复位，当存储器集成电路空闲而期间没有存储器访问时。位设置可以通过地址或数据信号线而被接收，且被加载到模式寄存器中，响应由连接到存储器集成电路中的一个或多个控制线输入产生的加载选通脉冲信号。

在模式寄存器810A中的MTE#位和SCS0位被编程为适当的子信道选择位和微型碎片启动位。如果在存储器集成电路中启动了微型碎片，该微型碎片启动位(MTE#)，低态有效信号，可以设置成逻辑低电平。当存储器子系统支持微型碎片时，则微型碎片启动位被设置。否则，微型碎片启动位不被设置，以便存储器集成电路向后兼容不支持微型碎片的更老的系统。在图9B的典型控制逻辑中，存储器信道中有二个可能的子信道。SCS0位分配存储器集成电路到存储器信道中的两个存储器子信道之一。相同的存储组件上的其它存储器集成电路可以被分配到另一个存储器子信道。

响应存储的子信道选择位(S)，在每个存储器集成电路中提供了微型碎片存储器控制逻辑812B，以便恰当的独立子信道地址信息可以从地址信号引线中被选择。子信道选择位的设置从模式寄存器发送到微型碎片存储器控制逻辑，以控制复用器901A的输入选择处理。

微型碎片控制逻辑812B包括一起连接的第一个十六进制二输入多路复用器901A、第二个十六进制二输入多路复用器901B、多个AND门906-911、多个反相器913-918和三输入OR门923，如图9B中示出的。很好理解的是，OR门可以通过连接反相器的输入到与NOR门的输出而形成。前面已经提供了已知的AND门的形成。

第一个十六进制二输入多路复用器901A的输出被连接到第二个十六进制二输入多路复用器901B中的每个多路复用器的两个输入的第一个中。地址位或信号线A3、A4、A5、A6、A7和A8被连接到在第二个十六进制二输入多路复用器901B中的每个复用器的二个输入的第二个中。第二个十六进制二输入多路复用器901B的输出端子被连接到地址信号线A3′-A8′。地址信号线A3′-A8′与地址译码器连接(例如，列地址译码器804)，以在该存储器阵列中选择存储单元。地址缓冲器可以锁存或寄存该址信号线A3′-A8′以保持状态，以便它们可以通过地址译码器而被解码。

第一个十六进制二输入多路复用器901A具有连接到子信道选择零(SCS0)位的选择控制S0，以便复用器901A的输出直接由存储器集成电路的子信道分配控制。以这个方式，选择的输出可以很好地被固定，以减少地址信号的传播延迟。第二个十六进制二输入多路复用器901B具有连接到三输入OR门923的输出的选择控制输入S0，低态有效微型碎片模式(MTE#)信号902B。如果低态有效微型碎片模式(MTM#)信号902B是逻辑低或零，则微型碎片存储器访问被启动，以便第一个十六进制二输入多路复用器901A的输出是在地址信号线A3′-A8′上的第二个十六进制二输入多路复用器901B的各自的逻辑输出。如果微型碎片访问不启动，则MTM#是高的，以便可以选择在第二个十六进制二输入多路复用器901B中的每个复用器的两个输入的第二个，以及地址信号线A3-A8被连接到独立子信道列地址线A3′-A8′。在此情况下，第一个十六进制二输入多路复用器901A对地址信号A3-A8没有影响，其有效地在微型碎片控制逻辑812B周围发送，且分别驱动在内部地址线A3′-A8′上。

十六进制的二输入多路复用器901A-901B是具有一起连接的选择控制输入S0的六个二到一复用器。第一个的二到一复用器接收输入1I0和1I1，并提供输出1Y，响应选择控制输入S0。第二个二到一复用器接收输入2I0和2I1并提供输出2Y，响应选择控制输入S0。第三个二到一复用器接收输入3I0和3I1并提供输出3Y，响应选择控制输入S0。第四个二到一复用器接收输入4I0和4I1和提供输出4Y，响应选择控制输入S0。第五个二到一复用器接收输入5I0和5I1和提供输出5Y，响应选择控制输入S0。第六个二到一复用器接收输入6I0和6I1和提供输出6Y，响应选择控制输入S0。如果S0是逻辑低或零，则输入1I0、2I0、3I0、4I0、5I0和6I0被分别驱动在该输出1Y、2Y、3Y、4Y、5Y和6Y上。如果S0是逻辑高或一，输入1I1、2I1、3I1、4I1、5I1和6I1被分别驱动在输出1Y、2Y、3Y、4Y、5Y和6Y。

如前所述，三输入OR门923在其输出上产生了低态有效微型碎片模式(MTM#)信号902B。在其输入上，三输入OR门923接收微型碎片启动位MTE#、列地址选通CAS#信号和事务启动位TE#(地址线A10)。如果所有这些三输入都是低逻辑电平或零，则该微型碎片模式(MTM#)信号902B是逻辑低或零，以从过载的地址线来有选择地接收独立子信道地址信号。这就要求由微型碎片启动位而启动的微型碎片被设置成其有效低电平或零；由地址线A10启动的微型碎片事务被设置成逻辑低或零；以及列地址被存储到存储器集成电路中，通过被选通为逻辑低或零的CAS#控制信号。即，所有这些输入信号都是低态有效的在用于微型碎片存储器访问的控制逻辑812B中。如果输入MTE#、CAS#或TE#的任何之一是逻辑高或一，则微型碎片模式(MTM#)信号902B是逻辑高或一。微型碎片模式(MTM#)信号902B是逻辑高或一，控制逻辑812B上的第二个十六进制二输入多路复用器901B像平常一样通过了在内部地址线A3′-A8′上的地址信号A3-A8，而无需选择任何独立子信道地址信号信息。需要不止一个信号来允许微型碎片访问提供了保证不会输入微型碎片模式，通过在仅仅一位信号中的错误。

由于微型碎片模式(MTM#)信号902B是低态有效信号，在控制逻辑812B中的AND门906-911操作与控制逻辑812A中的AND门906-911相似，但是产生不同地址信号，且可以做而无需反相器913-918。由此，在控制逻辑812B中的AND门906-911使地址信号A0-A2和A11-A12在内部地址线A0′-A2′和A11′-A12′上分别为零，响应低态有效的微型碎片模式(MTM#)信号902B。

现在参考图9C，地址调配逻辑930的原理图被示出连接到模式寄存器810C。图9C中示出的地址调配逻辑930是用于具有两个存储器子信道的存储器信道。调配控制逻辑可以被附加在图9A和9B中示出的过载或微型碎片控制逻辑812A或812B之前或之后。

简要地，提供了地址调配逻辑930，以便微型碎片存储控制器可以具有某些线性寻址能力，例如在屏幕刷新期间所希望的。地址调配逻辑930有选择地再排序或使变换从存储控制器接收的地址位的有效位置。进行这种操作的一种方式是交换位的位置。另一个可以完成的方法是有选择地转换地址位。

地址调配逻辑930包括如所示一起连接的双二输入多路复用器935、NOR门936和OR(XOR)门937-938。双二个输入多路复用器935包括选择控制输入S0连接在一起的一对两输入多路复用器，以及从NOR门936输出的调配控制信号(SWZ)932。地址位或引线A4和A3分别与连接到多路复用器935的1I0和2I0输入并被选择为输出，当选择控制输入S0是逻辑低或零时。XOR门937-938的输出分别被连接到复用器935的1I1和2I1输入并被选择为输出，当选择控制输入S0是逻辑高或一时。

该子信道选择位一(SCS1)和子信道选择位零(SCS0)被分别连接到专有OR(XOR)门937-938的第一个输入中。地址线A3和A4被分别连接到XOR门937和938的第二个输入中。如果SCS1位被设置成一，XOR门937在其输出转换地址位A3，其被连接到复用器935的1I1中。如果SCS0位被设置成一，XOR门933在其输出转换地址位A4，其被连接到多路复用器935的2I1中。以这个方式，SCS1和SCS0位的设置可以有效地转换在地址位线A3和A4上的地址信号。

NOR门936在其输出产生调配控制信号(SWZ)932，其被连接到双二个输入多路复用器935的选择控制输入S0中。调配控制信号(SWZ)932、高态有效信号，选择调配地址位是否从双二个输入多路复用器935中被输出。如果调配控制信号(SWZ)932是逻辑高或一，且被连接到双二个输入多路复用器935的选择控制输入S0中，那么选择XOR门937和938中的调配地址位输出，以驱动多路复用器935输出上的各自的地址线A4″和A3″。这是可以发生的，如果通过低态有效启动启动位MTE#启动了微型碎片，CAS#选通脉冲信号是逻辑低的以捕获列地址信息，且TE#位是逻辑低的以允许被输入到NOR门936中的微型碎片事务。然而，如果连接到双二个输入多路复用器935的选择控制输入S0中的调配控制信号(SWZ)932是逻辑低或零，则地址位A4和A3通过在各个地址线A″和A3″上，在复用器935的输出，而无需调配。这是可以发生的，如果微型碎片没有被低态有效微型碎片启动位MTE#启动，或如果CAS#选通脉冲信号不是逻辑低的以捕获列地址信息，或如果TE#位不是逻辑低的以允许微型文件事务。

模式寄存器810C与模式寄存器810B类似，但是存储了附加位(SCS1)的设置。模式寄存器810C包括三位存储电路，例如双稳多谐振荡器或存储单元以存储该低态有效微型碎片启动位MTE#、子信道选择位零(SCS0)和子信道选择位一(SCS1)的设置。模式寄存器接收用于这两位的位设置。位设置可以被加载到模式寄存器中，使用由一个或多个控制信号产生的加载选通脉冲信号。这三位从位设置而被设置/复位，其存储器集成电路在初始化期间接收，例如加电或复位。当存储器集成电路空闲而期间没有存储器访问时，这三位可以被设置/复位。响应由连接到存储器集成电路中的一个或多个控制线输入产生的加载选通脉冲信号，位设置可以通过地址或数据信号线而被接收，且被加载到模式寄存器中。

由于尽可能小的保持地址信号延迟是很重要的，图9B的地址调配逻辑可以与图9C中示出的过载逻辑连接，并被简化以减少内部地址信号线上的信号延迟。

现在参考图9D，示出了连接到存储器集成电路中的模式寄存器810C的组合调配和微型碎片控制逻辑950。控制逻辑950结合并简化了图9C中的地址调配逻辑930，用图9B中的过载或微型碎片控制逻辑812B。由此，该组合调配和微型碎片控制逻辑950功能上与微型碎片控制逻辑812B和地址调配逻辑930的分离部件类似。在控制逻辑950中简化的目标是减少在地址信号中的延时，到存储器集成电路中的地址译码器和地址缓冲器。一对的十六进制的两个输入多路复用器901A和901B已经被简化到单一的十六进制三输入多路复用器960。

模式寄存器810C已经在前面描述了，包括低态有效微型碎片启动位(MTE#)、SCS0位和SCS1位。模式寄存器位可以从位设置加载，具有从连接到存储器集成电路中的控制信号产生的加载选通脉冲。

控制逻辑950包括如所示一起连接的十六进制的三输入多路复用器960、AND门906-910、OR门923、AND门969、专有NOR(XNOR)门974-975，和反相器976。专有NOR(XNOR)门974-975可以替换地是专有OR(XOR)门，SCS0和SCS1的位设置被转换。控制逻辑950被连接到地址引线A0-A8和A10-A13，以接收地址信号并产生内部地址信号，在地址信号线A0′-A8′和A10′-A13′。地址信号输入A10完成双重用途为在微型碎片模式中的事务启动位TE#，以及作为地址输入信号。

在控制逻辑中，地址引线的地址信号线首先可以被连接到地址调配逻辑中，在被连接到十六进制的三输入多路复用器960的输入中。例如，地址A4被连接到XNOR门974的输入中，地址A1被连接到XNOR门975中，以及地址A0被连接到反相器976中。如果SCS0位被设置成逻辑低或零，XNOR门974-975转换各个地址信号A4和A1，在分别被连接到复用器960的1I0和1I1输入中。如果SCS0位被设置成逻辑高或一，XNOR门974-975通过各个地址信号A4和A1，而无需转换，其接着被分别连接到复用器960的1I0和1I1输入中。

十六进制的三输入多路复用器960具有六个三到一的复用器，其具有一起连接的第一个选择控制输入S0和一起连接的第二个选择控制输入S1。第一个三到一的复用器接收输入1I0、1I1和1I2并提供输出1Y，响应选择控制输入S0和S1。第二个三到一的复用器接收输入2I0、2I1和2I2并提供输出2Y，响应选择控制输入S0和S1。第三个三到一的复用器接收输入3I0、3I1和3I2并提供输出3Y，响应选择控制输入S0和S1。第四个三到一的复用器接收输入4I0、4I1和4I2并提供输出4Y，响应选择控制输入S0和S1。第五个三到一的复用器接收输入5I0、5I1和5I2并提供输出5Y，响应选择控制输入S0和S1。第六个三到一的复用器接收输入6I0、6I1和6I2并提供输出6Y，响应选择控制输入S0和S1。

十六进制三输入多路复用器960具有第一个选择控制输入S0和第二个选择控制输入S1，以选择三个输入中的哪个被连接到各自的输出。由于可能是两个选择控制输入以选择四个中的一个，现在将会描述用于十六进制3输入的多路复用器的真值表。如果两个选择位S0和S1都被置零，则从复用器选择I0输入为输出。如果S0位被设置成1，并且S1位被置零，则从复用器选择I1输入为输出。如果S1位被设置成1，则从复用器选择I2输入为输出，而不管S0的位设置。即，在这个最后的情况中，不关心到十六进制的三输入多路复用器中的S0输入，当S1位被设置成一时，由于其是免除(over-riding)的。

如前所述，OR门923产生低态有效微型碎片模式信号(MTM#)902B。低态有效微型碎片模式信号(MTM#)902B被连接到多路复用器960的第二个选择控制输入S1中。到多路复用器960中的各个I2输入是地址位A3-A8。到复用器960中的各个I1输入分别是从XNOR门975的输出、反相器976的输出和地址位A2、A11、A12和A13。到多路复用器960中的各个I0输入分别是从XNOR门974的输出和地址位A3、A5、A6、A7和A8。

如前所述，微型碎片模式信号(MTM#)902B是低态有效信号。然而，如果微型碎片模式信号(MTM#)902B是逻辑高或一，则从多路复用器选择I2输入为输出，而不管用于第一个选择控制输入S0的位设置。即，I2输入(地址位A3-A8)被选择以通过多路复用器960，并在内部地址信号线A3′-A8′上驱动出，如果微型碎片模式信号(MTM#)902B是高的或一。

如果通过到OR门923的输入条件，生成微型碎片模式信号(MTM#)902B为低态有效信号，连接到复用器的第一选择控制输入中的SCS1位选择I0或I1输入到复用器960中，以产生在其各个Y输出上。如果SCS1位被设置成逻辑低或零，并且被连接到S0，则I0输入(XNOR门974的输出，和地址位A3、A5、A6、A7和A8)被选择为多路复用器960的输出，在各个内部地址信号线A3′-A8′上。在这种方式中，用于子信道零的独立地址信息可以被选择断开地址线、被调配和被获取。然而，如果SCS1位被设置成逻辑高或一并且被连接到S0，I1输入(XNOR门975的输出，反相器976的输出和地址位A2、A11、A12和A13)被选择为多路复用器960的输出，在各个内部地址信号线A3′-A8′上。在这种方式中，用于子信道零的独立地址信息可以被选择断开地址线、被调配和被获取。

控制逻辑930中的AND门906-911在功能上与在控制逻辑812B中的AND门906-911相似，分别选通在地址信号线A0′-A2′和A11′-A12′上的相同的地址信号A0-A2和A11-A12为零，响应型碎片模式(MTM#)信号902B是低态有效的。另外，AND门969选通在内部地址线A10′上的地址信号A10为零，响应微型碎片模式(MTM#)信号902B是低态有效的。

现在参考图10，示出存储器集成电路的方法1000，以提供微型碎片存储器操作。

在块1002，存储器集成电路被分配到存储器信道的各个独立存储器子信道。即，在存储器集成电路中的模式寄存器中的一个或多个子信道选择位被设置以分配存储器IC到预定的存储器子信道。

在块1004，启动了到存储器集成电路中的微型碎片存储器访问。即，在该存储器集成电路中的模式寄存器中的微型碎片允许MTE位被设置以允许在其中的微型碎片存储器访问。由于MTE位是活动高电平，其被设置成高逻辑电平。如果，MTE位是低态有效的(″MTE#″)则MTE#位被设置成逻辑低电平。

在块1006，在一个存储器子信道中的一个或多个存储器集成电路的存储单元被独立地寻址在另一个子信道中的一个或多个存储器集成电路中的存储单元。即，存储器集成电路被独立地在其各个独立存储器子信道中寻址，以独立访问在每个存储器子信道中的存储器。

如前所述，可以通过不同方法提供到子信道中的独立寻址。可以提供一种到子信道中的独立寻址的方式是通过同时捕获在每个各个存储器子信道中的独立地址信息，在未用存储周期期间的先存地址信号线上，例如在其中列地址被写入的CAS周期期间。另一个可以提供到子信道中的独立寻址的方法是通过在存储控制器和存储器集成电路之间发送独立地址信号线，在存储器信道的各个独立存储器子信道中。

还有另一个可以提供到子信道中的独立寻址的方法是通过再分配边缘连接的未用引线为独立的地址引线，并且发送在边缘连接器的独立地址引线和多个存储器集成电路之间的独立地址信号线，在存储组件上的各个独立存储器子信道中。在这种情况中，独立寻址可以进一步被提供，通过发送在存储器控制器和边缘连接器的引线之间的独立地址信号线，以连接在存储组件上的边缘连接的独立地址引线，边缘连接的未用引线可以是纠错控制引线、奇偶引线或其组合。

只要启动了微型碎片，微型碎片存储器访问可以发生在到每个存储器子信道中的存储器信道上。在块1008，判定微型碎片是否仍然在存储器集成电路中启动。模式寄存器中的MTE位的检查可以确定微型碎片是否仍然被启动。如果微型碎片仍然被启动，则处理跳回块1006，以准备利用微型碎片而在存储器集成电路中的下一个访问。如果微型碎片不再启动，则处理结束，且开始正常的线性寻址。

先前地，基于UMA存储器结构的集成的图形控制器容易是有限带宽的。本发明实施例的模型提出了应用微型碎片到UMA存储器结构可以使纹理存储器访问带宽减少20-40％，以使存储器访问更有效。通过运用微型碎片，用于游戏工作量的颜色和深度存储器访问带宽可以减少大约10-20％，以使存储器访问更有效。

为了支持微型碎片存储器结构，已经改进了存储器子系统，以允许子信道访问。已经示出了本发明的实施例，可以实施微型碎片，并且仍然向后兼容先存的存储组件波形因数和标准。先前地，没有可用的方法以发送附加地址信号线，在先存的存储组件(e.g，DIMM)连接器上。本发明的实施例提供了其解决办法，通过过载用于每个子信道的有独立地址信息的先存的地址。如果后向兼容性是不重要的，则可以提供其它的方法，以供给独立地址信息给每个子信道。

已经描述了某些典型的实施例，并在相应的附图中示出了，可以理解的是，在广义的发明中，这样的实施例仅仅是说明性的，而不是限制性的，并且本发明的该实施例并不局限于示出和描述的特定结构和配置，因为对于本领域的那些普通技术人员，可以进行各种其它的修改。

Claims

1、一种存储器集成电路，包括：

地址解码器，在存储器阵列中有选择地访问存储单元；

模式寄存器，包括位存储电路，存储启动位和至少一个子信道选择位；以及

连接到多个地址信号线、地址解码器和模式寄存器的控制逻辑，响应启动位和至少一个子信道选择位，所述控制逻辑选择一个或多个地址信号线，以获取独立的地址信息，来支持到存储器阵列中的独立子信道存储器访问，该控制逻辑将独立地址信息连接到地址解码器中。

2、权利要求1的存储器集成电路，其中：

启动位是微型碎片启动位，以及

到存储器阵列中的独立子信道存储器访问是微型碎片存储器访问。

3、权利要求1的存储器集成电路，其中：

控制逻辑对一个或多个地址信号线的选择还响应于列地址加载信号。

4、权利要求3的存储器集成电路，其中：

控制逻辑对一个或多个地址信号线的选择还响应于事务启动信号。

5、权利要求1的存储器集成电路，其中：

控制逻辑包括多路复用器，以选择地址信号线中的一个，其中，通过所述的信号线来获取独立地址信息。

6、权利要求5的存储器集成电路，其中：

对独立地址信息的获取是响应于列地址加载信号的。

7、权利要求5的存储器集成电路，其中：

多路复用器进一步将独立的地址信息从第一有效地址位调配到第二有效地址位。

8、一种存储器集成电路，包括：

多个地址引线，用于接收共享的行地址信号、共享的列地址信号、独立的列地址信号或其组合；

列地址加载选通脉冲引线，用于接收列地址加载选通脉冲信号，以在所述多个地址引线上有选择地接收一个或多个独立的列地址信号；

寄存器，用于存储微型碎片启动位和第一子信道选择位；

第一多个多路复用器，每一个都具有连接在一起的第一选择控制输入，所述第一选择控制输入还连接到第一子信道选择位，以选择多个多路复用器输入之一作为各自的多路复用器输出，多个多路复用器输入连接到多个地址引线的子集，以接收独立的列地址，第一多个多路复用器响应第一子信道选择位而选择一个或多个独立列地址信号，作为提供在各自的多路复用器输出上的独立的子信道列地址信号；以及

连接到所述第一多个多路复用器的各自的输出的列地址解码器，所述列地址解码器响应共享的列地址信号和响应微型碎片启动位的独立的子信道列地址信号而有选择地访问存储器阵列中的存储单元的列。

9、权利要求8的存储器集成电路，其中：

独立的子信道列地址信号与多个存储器子信道的预定存储器子信道相关。

10、权利要求8的存储器集成电路，其中：

第一多个多路复用器进一步响应微型碎片启动位而选择一个或多个独立的列地址信号，作为独立的子信道列地址信号。

11、权利要求10的存储器集成电路，其中：

第一多个多路复用器进一步响应列地址加载选通脉冲信号和事务启动信号而选择一个或多个独立的列地址信号，作为独立的子信道列地址信号。

12、权利要求11的存储器集成电路，其中：

寄存器进一步存储第二子信道选择位，以及

第一多个多路复用器进一步响应第二子信道选择位选择一个或多个独立的列地址信号，作为独立的子信道列地址信号。

13、权利要求8的存储器集成电路，其中：

第一多个多路复用器是三到一的多路复用器，每个都具有连接在一起，并连接到微型碎片模式信号的第二选择控制输入，第一多个多路复用器进一步响应微型碎片模式信号而选择一个或多个独立的列地址信号，作为独立的子信道列地址信号。

14、权利要求13的存储器集成电路，还包括：

进一步存储第二子信道选择位的寄存器，所述存储器集成电路进一步包括：

连接在一个或多个地址引线和第一多个多路复用器之间的调配逻辑，调配逻辑响应第二子信道选择位而有选择地转化连接在第一多个多路复用器中的一个或多个独立的列地址信号。

15、权利要求8的存储器集成电路，其中：

连接在第一多个多路复用器和列地址解码器之间的第二多个多路复用器，第二多个多路复用器的每个多路复用器都具有连接在一起，并连接到微型碎片模式信号的第二选择控制输入，多个多路复用器输入，作为各自的多路复用器输出，第二多个多路复用器的多个多路复用器输入的第一半分别连接到第一多个多路复用器的多路复用器输出，而第二多个多路复用器的多个多路复用器输入的第二半分别连接到多个地址引线，第二多个多路复用器响应被激活的微型碎片模式信号而选择提供在各个多路复用器输出上的第一多个多路复用器的多路复用器输出，并响应不启动的微型碎片模式信号而选择提供在各自的多路复用器输出上的共享行地址信号和共享列地址信号。

16、一种系统，包括：

在至少一个存储器信道中连接在一起的一个或多个存储器模块，所述一个或多个存储器模块的每一个都被划分为至少两个存储器子信道，所述一个或多个存储器模块的每一个包括：

在边缘连接中具有多个引线的印刷电路板，

连接到印刷电路板的第一存储器集成电路，第一存储器集成电路被分配到第一存储器子信道，以及

连接到印刷电路板的第二存储器集成电路，第二存储器集成电路被分配到第二存储器子信道。

17、权利要求16的系统，其中：

一组在第一存储器集成电路中和在第二存储器集成电路中的可寻址存储单元相互是独立可寻址的。

18、权利要求17的系统，其中：

一个或多个存储器模块的每个都进一步包括：

在连接在边缘连接和第一存储器集成电路之间的印刷电路板上的第一组独立的地址线，以及

在连接在边缘连接和第二存储器集成电路之间的印刷电路板上的第二组独立的地址线。

19、权利要求16的系统，其中：

所述一个或多个存储器模块的每个都进一步包括：

连接到印刷电路板的第三存储器集成电路，所述第三存储器集成电路被分配到第三存储器子信道，以及

连接到印刷电路板的第四存储器集成电路，所述第四存储器集成电路被分配到第四存储器子信道。

20、权利要求19的系统，其中：

在所述第一存储器集成电路、第二存储器集成电路、第三存储器集成电路和第四存储器集成电路中的一组可寻址存储器单元相互是独立可寻址的。

21、权利要求20的系统，其中：

所述一个或多个存储器模块的每一个进一步包括：

在连接在边缘连接和第一存储器集成电路之间的印刷电路板上的第一组独立地址线，

在连接在边缘连接和第二存储器集成电路之间的印刷电路板上的第二组独立地址线，

在连接在边缘连接和第三存储器集成电路之间的印刷电路板上的第三组独立地址线，

在连接在边缘连接和第四存储器集成电路之间的印刷电路板上的第四组独立地址线。