JP6373487B2 - 方法、プログラム、装置、メモリデバイス、電子デバイス、およびコンピュータ可読記録媒体 - Google Patents

Description

本発明の実施形態は概して、メモリデバイスに関し、より具体的には、異なるデータバス帯域幅を有するメモリサブシステムに対する共通メモリデバイスの実装に関する。

［著作権の通知／許可］ 本特許文献の開示は、部分的に著作権保護の対象となる材料を含み得る。著作権所有者は、特許商標庁の特許包袋若しくは記録の表示通り、特許文献若しくは特許開示が何人により複製されようと異議を申し立てないが、それ以外の場合、全ての著作権は、どのようなものであっても留保する。著作権の通知「Ｃｏｐｙｒｉｇｈｔ（ｃ）２０１４，Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ，Ａｌｌ Ｒｉｇｈｔｓ Ｒｅｓｅｒｖｅｄ」は、以下の説明、本明細書の添付図面における全てのデータに、並びに以下に説明される任意のソフトウェアに適用される。

コンピューティングデバイスは、プロセッサに対してデータ及びコードを格納し、その動作を実行すべく、メモリデバイスを用いる。異なるコンテキストにおいて従来用いられる、異なるタイプのメモリデバイスがある。例えば、サーバデバイスは、チャネルごとに増加したメモリ容量を可能とするメモリデバイスを用いる傾向にある。従って、より狭いインタフェースを有するメモリデバイスが、サーバに選択される傾向にある。しかしながら、そのようなメモリデバイスは、より多くの電力を消費する傾向にあり、そのような構成を、例えば、モバイルの実装において望ましくないものとする。モバイルの実装のための電力に集中しているにもかかわらず、モバイルデバイスは、より有能なものになり続け、より大きなメモリ容量を有するメモリデバイスへの要求が高まっている。

低電力メモリデバイスは、特に、電力管理に集中している。低電力メモリデバイスは従来、より広いデータバスインタフェース（例えば、ｘ３２デバイスは、３２ビット幅のデータバスインタフェースを指す）で設計され、チャネルごとのデータの記憶容量を限定するが、より電力効率的な設計に用いられ得る。メモリデバイスの様々な使用は、様々な実装に対するメモリデバイスを作成するメモリデバイス製造業者に課題をもたらし得る。同じ容量を有するが、異なる実装を目的とするデバイスは、異なる実装を可能にすべく、２つの異なるメモリダイを形成することを前に要求してきた。異なる実装に対して互いにわずかに変更したものである、非常に良く似たデバイスを形成することは、設計を増加し得、コストがかかり得、並びに生産及び在庫の課題をもたらし得る。

以下の説明は、本発明の実施形態の実装の例として与えられる説明を有する、図面の説明を含む。図面は、限定としてではなく、例として理解されるべきである。本明細書で用いられるように、１又は複数の「実施形態」への言及は、発明の少なくとも１つの実装に含まれる特定の特徴、構造、及び／又は特性を説明するものとして理解されるべきである。従って、本明細書に現れる「一実施形態において」、若しくは「代替的な実施形態において」等の文言は、本発明の様々な実施形態及び実施態様を説明しており、必ずしも全てが同じ実施形態について言及しているとは限らない。しかしながら、それらはまた、必ずしも互いに排他的なものではない。

異なる帯域幅のシステムデータバスとインタフェースするように構成され得る、メモリデバイスを有するシステムの実施形態のブロック図である。

異なる帯域幅のシステムデータバスとインタフェースし得る、メモリデバイスの実施形態のブロック図である。

ニブルモードの実装において、システムデータバスとインタフェースするメモリデバイスの実施形態のブロック図である。

バイトモードの実装において、システムデータバスとインタフェースするメモリデバイスの実施形態のブロック図である。

バイトモードの実装において、システムデータバスとインタフェースすることを容易にすべく、内部のルーティングを有するメモリデバイスの実施形態のブロック図である。

バイトモードの実装において、システムデータバスとインタフェースすることを容易にすべく、内部ルーティング及び多重化を有するメモリデバイスの実施形態のブロック図である。

異なる帯域幅のバスに対してデータを交換すべく、メモリコントローラとメモリデバイスとの間のインタフェースを行うためのプロセスの実施形態のフロー図である。

異なる帯域幅のデータバスにインタフェースする共通のダイが実装され得る、コンピューティングシステムの実施形態のブロック図である。

異なる帯域幅のデータバスにインタフェースする共通のダイが実装され得る、モバイルデバイスの実施形態のブロック図である。

いくつかの詳細及び実施態様の説明は、以下に続く。これらは、以下で説明される複数の実施形態のうちのいくつか又は全てを示し得る図面の説明を含み、並びに、本明細書に提示される発明の概念の他の潜在的な実施形態又は実施態様を説明する。

本明細書で説明されるように、メモリデバイスは、全帯域幅の実装、及び狭帯域幅の実装の両方をサポートする。メモリデバイス、及びメモリコントローラは、システムデータバス上においてインタフェースする。全帯域幅、及び狭帯域幅のシステムバスの実装の両方をサポートするメモリデバイスは、同一のメモリデバイスが、より大きい又はより小さい帯域幅を提供するシステムデータバスを有する異なる構成に用いられることを可能とする。狭帯域幅の実装をサポートすべく、メモリデバイス、及びメモリコントローラは、転送期間のバースト長分、システムデータバス上においてデータを転送し得る。転送は、全ての転送期間上の実際のデータではあるが、全帯域幅の実装において転送されるビットより少ないビットを含む。より小さい帯域幅の実装は、メモリデバイスの内部の転送容量を最大化する必要のある、より少ない帯域幅を有する。例えば、読み取り又は書き込み上でＮデータビットをサポートするメモリデバイスに対して、メモリデバイス及びメモリコントローラは、全帯域幅の実装においてＮデータビットを、又は部分的若しくは低帯域幅の実装においてＮ／２データビットを交換し得る。メモリデバイスにより用いられる帯域幅の量を制限するモードを提供することは、チャネルごとのメモリデバイスの数が増加し得、全体のシステム容量を増すことを意味する。個別の全帯域幅及び部分的帯域幅モードを提供することは、異なる実装に対して共通のメモリデバイスを用いることを可能とする。本明細書において用いられるように、Ｎビット又はＮ／２ビットの転送、又は他の指定への言及は、特段指摘がない限り、データビットの転送を指すものとして理解される。従って、読み取り又は書き込みについてＮビットをサポートするデバイスは、データバス上においてＮビットのデータを転送し、コマンド又は制御情報又はメタデータに対して他のビットを交換し得る。

メモリデバイスの前の実装は、それぞれ異なるメモリの実装に対して別個のデバイス、又は別個の集積回路（Ｉ／Ｃ）ダイを有する。従って、ｘ１６の実装に対してパッケージされたメモリは、ｘ３２の実装において用いるのにパッケージされる同一容量のメモリとは異なるダイを含む。ｘ１６は、１６ビット幅のデータＩ／Ｏ（入／出力）インタフェースを有するデバイスを指し、ｘ３２は、３２ビット幅のデータＩ／Ｏインタフェースを有するデバイスを指すことが理解されよう。ｘ１６、ｘ３２、又は他としてのデバイスの指定は、データバス帯域幅を指し、異なるコネクタ又はバス上において同一のサイクル上で、他のビットのデータを交換すべくデバイスを限定しないことが理解されよう。他の共通のメモリデバイスの構成は、ｘ８及びｘ４デバイスを含む。本明細書で説明されるように、メモリダイは、複数の異なる実装（例えば、ｘ１６及びｘ３２の実装）に対するサポートを含み得る。従って、共通のメモリダイは、異なる実装に対して用いられ得る。共通のメモリダイは、異なる実装に対してパッケージされ得、及び／又は、異なる帯域幅のデータバスとインタフェースするシステムオンチップ（ＳＯＣ）デザイン又はマルチチップパッケージデザインにおいて用いられ得る。

低電力（ＬＰ）メモリデバイスは従来、モバイルデバイスにおいて用いられ、（携帯電話のような）小容量のものが消費者の期待を満たしていた。しかしながら、ＬＰメモリデバイスの低電力への集中は、（ラップトップ及びタブレットのような）高容量の期待を有するコンピューティングデバイスに対するメモリへの関心を高めた。ＬＰメモリは従来、ｘ３２デバイスとして利用可能で、容量を限定する。従って、ＬＰメモリの容量を増やすことは従来、メモリデバイスをより深くスタックすることにより可能とされるのみで、それにより、負荷を増し、高速メモリアクセスに悪影響を及ぼす。一実施形態において、狭帯域幅バス又は広帯域幅バスとのインタフェースを可能とするメモリダイは、ｘ１６メモリデバイスの実装、又はｘ３２メモリデバイスの実装のいずれかに用いられ得る。従って、ＬＰメモリダイは、ｘ１６の実装をサポートし得るが、ｘ３２実装をなおサポートしている。ｘ１６の実装を提供することは、システムレベルで同じ数のデータピンを用いることにより容量を２倍にし得、同時にランクごとのデバイスの数を２倍にする。メモリのランクは、共に並列に連動される複数のデバイスを指し、それらがメモリアクセスオペレーション上で共に選択及びアクセスされることが理解されよう。本明細書において説明される技術は、ＬＰメモリにおける実装に限定されないことが理解されよう。

メモリデバイスの言及は、異なるメモリタイプに適用し得る。メモリデバイスは概して、揮発性メモリの技術を指す。揮発性メモリは、電力がデバイスに遮断される場合、その状態（及び従って、そこに格納されるデータ）が不定になるメモリである。ダイナミック揮発性メモリは、状態を維持すべく、デバイスに格納されるデータを更新することを要求する。ダイナミック揮発性メモリの一例は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又は同期ＤＲＡＭ（ＳＤＲＡＭ）のようないくつかの変形を含む。本明細書で説明されるようなメモリサブシステムは、多数のメモリ技術と互換性を有し得る。そのようなものとしては、ＤＤＲ３（デュアルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（電子機器技術評議会）によるオリジナルリリース、現在はリリース２１）、ＤＤＲ４（ＤＤＲバージョン４、初期の仕様はＪＥＤＥＣによって２０１２年９月に公開された）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９−３Ｂ、２０１３年８月、ＪＥＤＥＣによる）、ＬＰＤＤＲ４（ＬＯＷ ＰＯＷＥＲ ＤＡＴＡ ＲＡＴＥ（ＬＰＤＤＲ）バージョン４、ＪＥＳＤ２０９−４、当初はＪＥＤＥＣによって２０１４年８月に公開された）、ＷＩＯ２（Ｗｉｄｅ Ｉ／Ｏ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９−２、当初はＪＥＤＥＣによって２０１４年８月に公開された）及び／又はその他のもの、並びにそのような仕様の派生物又は拡張物に基づく技術等が挙げられる。

図１は、異なる帯域幅のシステムデータバスとインタフェースするように構成され得る、メモリデバイスを有するシステムの実施形態のブロック図である。システム１００は、コンピューティングデバイスにおけるメモリサブシステムの要素を含む。ホスト１１０は、オペレーティングシステム（ＯＳ）及びアプリケーションを実行するホストコンピューティングプラットフォームを表す。ＯＳ及びアプリケーションは、メモリアクセスをもたらす動作を実行する。ホスト１１０は、単一、又はマルチコアプロセッサとなり得る、プロセッサ又は処理ユニットを含む。システム１００は、ＳＯＣとして実装され得、又はスタンドアロンコンポーネントで実装され得る。

メモリコントローラ１１２は、プロセッサによる動作の実行に応答して、メモリアクセスコマンドを生成する制御ロジックを表す。一実施形態において、システム１００は、複数のメモリコントローラを含む。一実施形態において、システム１００は、チャネルごとに１又は複数のメモリコントローラを含み、チャネルは多数のメモリデバイスにアクセスすべく結合する。各チャネルは、メモリへの独立したアクセスパスである。一実施形態において、メモリコントローラ１１２は、同一のダイ又はパッケージ空間上でホストプロセッサとして実装されるロジックのような、ホスト１１０の一部である。

メモリコントローラ１１２は、システムバス１３０に結合する、Ｉ／Ｏインタフェースロジック１１４を含む。システムバス１３０は、帯域幅を有するデータバスを有する。システム１００のデザイン、及び／又は実装に基づき、システムバス１３０は、メモリデバイスごとに多少の帯域幅を有し得る。例えば、システムバス１３０は、固定のサイズからなり得るが、ｘ３２、又はｘ１６インタフェースのいずれかを有するメモリデバイスを用い得る。メモリデバイスのインタフェースサイズは、どれだけのメモリデバイスがシステム１００において同時に用いられ得るかについての制御要因である。

メモリデバイス１２０は、システム１００に対するメモリリソースを表す。各メモリデバイス１２０は、デバイスの実装により決定される帯域幅（例えば、ｘ１６であるか否か、又はいくつかの他のインタフェース帯域幅を有するか否か）を有するＩ／Ｏインタフェースロジック１２４を含む。Ｉ／Ｏインタフェースロジック１２４及び１１４は、ピン、コネクタ、信号ライン、及び／又はデバイスに接続する他のハードウェアを含み得る。システムバス１３０は、メモリコントローラ１１２をメモリデバイス１２０に結合する複数の信号ラインとして実装され得る。システムバス１３０は、少なくとも、コマンド及びアドレス（Ｃ／Ａ）部分、及びデータ部分を含む。Ｃ／Ａ部分は、「Ｃ／Ａバス」と称され得、データ部分も同様に、「データバス」と称され得る。

メモリデバイス１２０はそれぞれ、複数のメモリアレイ１２２を含む。メモリアレイ１２２は、メモリデバイス１２０がデータビットを格納するロジックを表す。一実施形態において、メモリデバイス１２０は、内部のデータバスを有すると言われ得る。内部のデータバスは、単一の読み取りプリフェッチにおいて生成される多数のビットを指し、又は、書き込みコマンドに対して書き込まれ得る。内部のデータバスの帯域幅は、メモリアレイの数、及びメモリアレイのデザインに依存する。システム１００において具体的に示さないが、各メモリデバイス１２０はまた、何のデータを送信し、そのデータを送信するのにバス１３０の信号ラインをどのように駆動するかを決定するロジック、並びに、実行のためコマンド及びアドレスをメモリアレイ１２２にデコード及びルーティングするロジックを送信及び受信することを含む。

メモリデバイス１２０はそれぞれ、モードロジック１２６を含む。モードロジック１２６は、モードレジスタ、又は構成設定を格納するメモリデバイス内の他の機構を指し得る。一実施形態において、特定のメモリデバイスに対する実装は、モードロジック１２６内に設定される。モードロジック１２６における設定に基づき、メモリデバイス１２０は、メモリアクセストランザクションの転送期間ごとのデータ量を制限するような方法で動作し得る。メモリアクセストランザクションは、メモリデバイスにコマンドを送信するメモリコントローラの動作を指し、メモリデバイスは、コマンドにおける要求を満たす。例えば、書き込みトランザクションは、書き込みコマンドをメモリデバイス１２０に送信するメモリコントローラ１１２を含み、メモリデバイス１２０は、それから、データをコマンドにおいて要求された位置に格納する。同様に、読み取りトランザクションは、読み取りコマンドをメモリデバイス１２０に送信するメモリコントローラ１１２を含み、メモリデバイス１２０は、データにアクセスして、データバス上においてそれをメモリコントローラ１１２に戻す。メモリアクセストランザクションは通常、完了するのに複数のサイクルを要する。例えば、読み取り及び書き込みは、バースト長により制御され得、システムバス１３０上においてデータを送／受信又は入／出力する多数の連続する転送期間を示す。転送期間は、１又はそれより少ない又はそれより多くのクロックサイクルの期間であって、システムバス１３０の信号ライン上において信号を送信するものである。システム１００のために、モードロジック１２６はまた、バースト長及び転送タイミングを示すロジックを表し得、それはＩ／Ｏインタフェースモードを示すのに用いられるロジックとは異なるロジックであり得る。

説明のために、Ｉ／Ｏインタフェースモード（例えば、ｘ１６モード）は、転送帯域幅を決定し得る。転送帯域幅は、各メモリデバイス１３０へ、又は各メモリデバイス１３０からシステムバス１３０上に転送されるデータ量を指す。一実施形態において、転送帯域幅は、各転送期間で考慮され得、従って、各転送期間でメモリコントローラとデータを交換するのに用いられるＩ／Ｏコネクタ又はピンの数を指す。一実施形態において、転送帯域幅は、メモリアクセストランザクションに対して転送される総データ量を指し得、バースト長を乗じるＩ／Ｏコネクタの数、又は、メモリアクセストランザクションを完了する転送期間の総数である。一実施形態において、メモリデバイス１２０は、制限された帯域幅インタフェースをサポートし、そこでは、メモリアクセストランザクションに対するシステムバス１３０上における交換は、メモリデバイスの内部のデータバスのビットの数の半分のみである。より詳細な例が、図２から図５に関して提供される。

一実施形態において、メモリデバイス１２０は、読み取りに対してプリフェッチされたものより少ないビットを送信し、書き込みのために書き込まれ得るものより少ない位置に書き込む処理により、制限された帯域幅の交換を提供すると見なされ得る。読み取りトランザクションに対して、メモリデバイスは、「内部バーストチョップ」動作を実行すると見なされ得る。バーストチョップは、メモリデバイスに、ＢＬの限られた転送期間の数のみデータを転送させる機構として理解される。例えば、通常８のＢＬに対して、バーストチョップモードは、転送期間の４つの期間上のみでデータの転送をもたらし得、他の４つの転送期間で、メモリデバイスをアイドルとする（データを転送しない）。しかしながら、システム構成は、ＢＬの終わりまでメモリデバイスにアクセスすることを防ぐので、従来のバーストチョップはなお、他の４つの転送期間に対して、メモリデバイスへのアクセスを防ぐ。従って、メモリデバイスは、アイドルとなるが、利用不可能である。

本明細書で言及される「内部バーストチョップ」は、ＢＬの全ての転送期間上のデータを転送するメモリデバイスを含むが（全体の時間に対して、システム構成により利用不可能である）、ＢＬ上においてそのデータビットの全てを転送するものではない。従って、読み取り上で、メモリデバイスは全てのプリフェッチされたデータを選択的に送信しないが、いくつかの（例えば、半分）のプリフェッチされたデータをドロップする。説明される内部バーストチョップは、メモリデバイスが転送期間の半分の間アイドルではない点で従来のバーストチョップと異なり、それにより実装の効率性を上げ得ることが理解されるだろう。

一実施形態において、モード１２６は、メモリデバイス１２０とメモリコントローラ１１２との間のインタフェースに対する、バースト長についての情報を含む。例えば、モード１２６は、２つの異なるバースト長（例えば、ＢＬ１６又はＢＬ３２）のうちの１つを指定するモードレジスタを含み得る。一実施形態において、動作の異なるモードのそれぞれは、異なるバースト長のそれぞれと動作し得る。

一実施形態において、ＤＤＲ ＤＲＡＭチップは、チャネルごとに２５６ビットをプリフェッチする。一実施形態において、ＤＲＡＭチップは、３２のバースト長と、１６のバースト長との２つのバースト長オプションを有し、ｘ３２オプションと、ｘ１６オプションとの２つの異なるＩ／Ｏインタフェースオプションを有する。一実施形態において、共通ダイの実装は、ｘ３２実装において、チャネルごと及びダイごとに１６ＤＱピンを、ｘ１６実装において、チャネルごと及びダイごとに８ＤＱピンを可能とする。両方の実装に関して、ＤＲＡＭチップは、チャネルごとに２５６ビットの内部読み取りプリフェッチを生成する。ｘ３２実装において、ＤＲＡＭチップは、ＢＬ１６を用いて、１６ＤＱピン上において２５６ビット（１６ＢＬ実装において、１６ＤＱピン×１６転送期間）を転送し得る。そのような実施形態において、システムは、それぞれ２５６ビットの２つの内部プリフェッチをもたらすＢＬ３２要求を生成し得る。ｘ１６モードにおいて、同一のダイは、３２転送期間上において、全ての２５６ビット（８ＤＱ×３２ＢＬ）を転送し得る。一実施形態において、外部データ転送は、コアサイクル時間の２倍長く要するので、システムは、ＤＲＡＭチップのコア周波数を遅らせ得る。従って、コアの周波数は、電力を保存すべく、半分にカットされ得る。そのようなオプションは、ランクにおけるデバイスの数を、２（１６ビット幅のランク）に限定し得る。そのようなオプションはまた、システムにおいてより多くのホストコントローラを要求し得る。

別のオプションは、１６のバースト長を用いる。そのようなオプションは、ランク（３２ビット幅のランク）において４デバイスを用いることを可能とする。そのようなオプションにおいて、メモリデバイスは、プリフェッチされたデータ（内部バーストチョップ）のいくつかをドロップする。一実施形態において、読み取りコマンドの信号（例えば、ＣＡ５）は、メモリデバイスが上位又は下位１２８ビットのデータを送信するか否かを選択し得る。上位１２８ビットは、メモリアレイの１つのグループからプリフェッチされ、下位１２８ビットは、メモリアレイの別のグループからプリフェッチされる。書き込みに関して、メモリコントローラは、１２８ビットのデータを書き込み、読み取りと同様に、そのビットが上位のビットにマッピングされるか下位のビットにマッピングされるかを制御信号で示し得る。従って、メモリコントローラは、どのメモリアレイが、書き込みされた１２８ビットのデータを格納するのかを決定し得る。

図２は、異なる帯域幅のシステムデータバスとインタフェースし得る、メモリデバイスの実施形態のブロック図である。メモリデバイス２００は、システム１００のメモリデバイス１２０の一例となり得る。一実施形態において、メモリデバイス２００は、示されるものより、より多くの要素を含む。より具体的には、メモリデバイス２００は、単一のＩ／Ｏチャネルを図示し、各チャネルが、Ｎビット（例えば、２５６ビット）を内部でルーティングする。一実施形態において、メモリデバイス２００は、２つの別個のチャネルを含み得、それぞれがＮビットを内部でルーティングすることが可能である。

メモリデバイス２００は、Ｍ個のメモリアレイ２１２を含む。Ｍ個のメモリアレイ２１２は、グループ２１０の一部である。メモリアレイ２１２は、多数の異なるやり方のいずれかにおいて複数のグループに構成され得る。一実施形態において、グループ２１０は、Ｎデータビットまで読み取り又は書き込みが可能な多数のメモリアレイを含む。一実施形態において、グループ２１０は、Ｎ／２データビットまで読み取り又は書き込みが可能な多数のメモリアレイを含む。バス２２０は、メモリデバイス２００内の内部バスを表す。バス２２０は、Ｎビットの利用可能な帯域幅を有する。一実施形態において、Ｎビットの利用可能な帯域幅は、全てのＭ個のメモリアレイ２１２からのビットを表す。

ロジック２２２は、メモリデバイス２００内の信号ライン、ロジック回路、及び／又は、他の要素を表し、メモリデバイス２００が、２つの別個のＩ／Ｏ出力位置に向けて、バス２２０のＮビットをルーティングすることを可能とする。一実施形態において、ロジック２２２は、メモリアレイ２１２へのインタフェースを含み、どのメモリアレイ、及びアレイ内のどの位置が、各メモリアクセストランザクションに対して読み取り又は書き込みされるかを選択し得る。従って、メモリアレイ内の特定の位置は、各トランザクションに対する読み取り、及び／又は、書き込みのために選択され得る。一実施形態において、ロジック２２２は、特定のメモリアクセストランザクションに対して一方のパス、又は他方のパスを終了し得る。例えば、読み取りトランザクション上で、メモリデバイス２００は、Ｎビットをプリフェッチし得、Ｎ／２ビットは、送信されることなくドロップされ得る。一実施形態において、ロジック２２２は、書き込みトランザクションに対して一方のパス、又は他方のパスを無効にする。

ロジック２３２及び２３４は、メモリデバイスに対してデータＩ／Ｏコネクタ又はピンとインタフェースするメモリデバイス２００内の信号ライン、ロジック回路、及び／又は、他の要素を表す。具体的には、ロジック２３２は、メモリアレイ２１２をＤＱ Ｉ／Ｏ２５２と選択的にインタフェースし、ロジック２３４は、メモリアレイ２１２をＤＱ Ｉ／Ｏ２５４と選択的にインタフェースする。指定のＤＱ Ｉ／Ｏは、データバスインタフェースを指す。ロジックエレメントは、Ｉ／Ｏをメモリアレイに選択的にインタフェースし、ロジックエレメントは、選択されたメモリアレイ２１２にルーティング又は書き込みされるＩ／Ｏコネクタで受信されるデータビットを選択し得る。ロジックエレメントは、Ｉ／Ｏをメモリアレイに選択的にインタフェースし、ロジックエレメントは、ＤＱ Ｉ／Ｏ２５２、及び／又はＤＱ Ｉ／Ｏ２５４からルーティング及び送信されるメモリアレイ２１２から受信されるデータビットを選択し得る。

一実施形態において、ＤＱ Ｉ／Ｏ２５２及びＤＱ Ｉ／Ｏ２５４は、コマンド／アドレス（Ｃ／Ａ） Ｉ／Ｏコネクタ又はピン２４０をストラドルする。データＩ／Ｏコネクタは、Ｃ／Ａ Ｉ／Ｏコネクタをストラドルし、データＩ／Ｏコネクタは、全てダイ又はパッケージに物理的に隣接しているとは限らないが、Ｃ／Ａ Ｉ／Ｏコネクタ２４０により物理的に離される２つのグループのデータＩ／Ｏコネクタがある。そのような構成は、デコードロジック（具体的には示されない）が、データＩ／Ｏコネクタ（２５２、２５４）からメモリアレイ２１２まで信号ラインに対して、メモリデバイス２００内に「中心に」位置されることを可能とする。

データＩ／Ｏコネクタ２５２及び２５４は、システムデータバス２５０の信号ラインとインタフェースする。バス２５０は、Ｎ／２ビットの帯域幅を有すると示され、一方でバス２２０は、Ｎビットの帯域幅を有することが観察される。従って、バス２５０は、バス２２０の利用可能な合計の内部の帯域幅と比べて、メモリデバイス２００とインタフェースするための低帯域幅を有する。バス２５０は、複数の他のメモリデバイス、及び／又は、他のメモリデバイスチャネル（例えば、メモリデバイス２００が、個別のグループのメモリアレイを有する別のチャネルを含む場合）に接続し得ることが理解されよう。従って、異なるメモリデバイスに個別に接続すべくバス２５０の信号ラインが離された場合、バス２５０は実際に、バス２２０と比べて高帯域幅を有し得る。しかしながら、メモリデバイス２００とインタフェースする目的で、メモリデバイス２００とインタフェースするバス２５０の信号ラインの数が、バス２２０が転送期間のバースト長内で転送可能であるものと比べて低帯域幅を有する場合、バス２５０は低帯域幅を有すると見なされる。

更に、バス２５０は、データＩ／Ｏ２５２及びデータＩ／Ｏ２５４のそれぞれとインタフェースするよう図示された、同じビット数であるＮ／２ビットの帯域幅を有していると示されていることが観察される。メモリデバイス２００をバス２５０とインタフェースするよう提供され得る、任意の多数の異なる構成がある。一実施形態において、特定のトランザクションに対して、メモリデバイス２００及び関連付けられたメモリコントローラ（具体的に示されない）との間で交換される（読み取り又は書き込みのいずれか）全てのＮ／２ビットは、Ｉ／Ｏ２５２又はＩ／Ｏ２５４のいずれかを介して交換され、一方で、他方のＩ／Ｏは、トランザクションのための任意のビットを交換しない。従って、Ｉ／Ｏ２５２及びＩ／Ｏ２５４は、同一のＮ／２信号ラインに接続し得、ロジック（例えば、ロジック２３２、２３４、２２２、及び／又は、他のロジック）は、どのＩ／Ｏを特定のメモリアクセストランザクションに用いるかを選択し得る。

一実施形態において、Ｉ／Ｏ２５２及びＩ／Ｏ２５４の両方は、Ｎ／４個のＩ／Ｏコネクタをそれぞれバス２５０とインタフェースすべく提供する。従って、バス２５０は、Ｉ／Ｏ２５２及びＩ／Ｏ２５４間で離される。内部で、Ｉ／Ｏ２５２からロジック２３２に、及び／又は、Ｉ／Ｏ２５４からロジック２３４にルーティングされるＮ／２の可能なデータビットは、示されるように、Ｎ／２ビットの代わりに、Ｎ／４ビットとなり得る。一実施形態において、ロジック２３４は、Ｎ／４ビットを選択し得、それらを、Ｉ／Ｏ２５２にルーティングし得、Ｉ／Ｏ２５４を迂回し得る。従って、Ｉ／Ｏ２５２は、全てのＮ／２個のＩ／Ｏインタフェースを提供するが、Ｎ／４ビットはロジック２３２を介してルーティングされ、Ｎ／４ビットはロジック２３４を介してルーティングされる。同様に、ロジック２３２は、Ｎ／４ビットを選択し得、Ｉ／Ｏ２５２を迂回して、Ｉ／Ｏ２５４にルーティングすることが理解されよう。従って、一実施形態において、ロジック２３２、及び／又はロジック２３４は、異なるメモリアレイ間の信号ラインを、同一のＩ／Ｏコネクタに選択的にルーティングする多重化ロジックを含み得る。

一実施形態において、メモリデバイス２００は、全てのＭ個のメモリアレイ又はコアからデータビットにアクセスすることにより、読み取りのためのＮビットを常に生成する。メモリデバイス２００は、ＮビットのうちＮ／２を選択し、任意の他のプリフェッチされたビットをドロップすることにより、バス２５０上においてＮ／２ビットを交換し得る。一実施形態において、メモリデバイス２００は、Ｍ／２個のメモリアレイ２１２の２つの異なるグループからＮ／４ビットを選択する（及び、メモリアレイの２つのグループのそれぞれからアクセスされた他のＮ／４ビットをドロップする）ことにより、バス２５０上においてＮ／２ビットを交換し得る。一実施形態において、メモリデバイス２００は、Ｍ／２個のメモリアレイ２１２の一方のグループからＮ／２ビットを選択し、Ｍ／２個のメモリアレイ２１２の他方のグループからアクセスされたＮ／２ビットをドロップすることにより、バス２５０上においてＮ／２ビットを交換し得る。

同様に、メモリデバイス２００は、データビットを全てのＭ個のメモリアレイ又はコア２１２に書き込むことにより、Ｎビットを書き込むことが可能である。一実施形態において、メモリデバイス２００は、書き込むべきＭ／２個のメモリアレイを選択し、他のＭ／２個のメモリアレイには書き込まないことにより、Ｎビットの代わりに、Ｎ／２ビットを書き込む。一実施形態において、メモリデバイス２００は、Ｎ／４ビットを、Ｍ／２個のメモリアレイ２１２の１つの選択されたグループに書き込み、Ｎ／４ビットを、Ｍ／２個のメモリアレイ２１２の別の選択されたグループに書き込む。そのような場合、メモリアレイにおけるロジックは、何ビットを書き込むかを決定し得、及び／又は、どのメモリアレイを書き込み、及びどのメモリが特定のメモリアクセストランザクション上に書き込まれないかを選択し得る。従って、読み取り及び書き込みに対して、メモリデバイス２００は、一方の共通のＤＱ Ｉ／Ｏ、又は他方の共通のＤＱ Ｉ／Ｏ（２５２、２５４）で、Ｎ／２ビットを交換し得、又は、両方のＤＱ Ｉ／ＯからＮ／４ビットを交換し得る。メモリデバイス２００は、書き込む又は読み取るＭ個のメモリアレイの異なるグループを選択し得、Ｎ／２ビットを１つのグループ又は別（及び、選択されないグループには１つもない）に、又はＮ／４ビットをそれぞれ両方のグループにルーティングし得る。

一実施形態において、Ｃ／Ａ Ｉ／Ｏ２４０により離されるＤＱ Ｉ／Ｏ２５２及びＤＱ Ｉ／Ｏ２５４を有するメモリデバイス２００の構成は、「コア」からＮビットを提供し、メモリアレイを参照し、ビットをコアから、「上部」及び「下部」のニブル、又は合計のＩ／Ｏの部分にルーティングするものとして言及され得る。「上部」及び「下部」へのそのような参照は、どのＩ／Ｏコネクタが、物理的パッケージの空間的な向きではなく、ＭＳＢ（最上位ビット）及びＬＳＢ（最下位ビット）としてメモリデバイス２００に指定されるか参照することで理解されるであろう。メモリアレイ又はメモリコアをどのように分割するか、及び、どのようにアレイをＩ／Ｏにルーティングするか、及びどのＩ／Ｏを物理的にどのパッケージ上に位置するか、設計上の選択である。当業者により理解されるであろう任意の多数の構成がある。

図３は、ニブルモードの実装において、システムデータバスとインタフェースするメモリデバイスの実施形態のブロック図である。メモリデバイス３００は、図２のメモリデバイス２００に従って、メモリデバイスの一例となり得る。一実施形態において、メモリデバイス３００は、１６コア又はメモリアレイを有するｘ３２ダイである。１６コアは、それぞれ８コア（３０２、３０４）の２つのグループとして構成され得、８コアの各グループは、それぞれ４コア（３０２−０及び３０２−１、３０４−０及び３０４−１）の２つのグループと更に見なされ得る。従って、一実施形態において、メモリデバイス３００は、ｘ１６の２つのチャネル（Ａ及びＢ）として構成されるｘ３２ダイである。

示されるように、内部のプリフェッチは、チャネルごとに、２５６ビットを生成する。従って、各読み取り／書き込みトランザクションは、通常動作においてデータ転送の２５６ビットをもたらす。メモリデバイスが完全な２５６ビット未満のデータを転送する動作モードに対して、メモリデバイス３００は、ニブルモードで動作すると言われ得る。一実施形態において、メモリデバイス３００は、１２８ビットのデータを各Ｉ／Ｏインタフェース、ＤＱ＿Ａニブル０、及びＤＱ＿Ａニブル１に内部でルーティングする。一実施形態において、メモリデバイス３００は、ＢＬ１６のバースト長上で動作する。一実施形態において、メモリデバイス３００は、ＢＬ３２のバースト長の動作をサポートし、読み取りに対する内部トランザクションごとにプリフェッチされた２５６ビットのデータを有する２つの内部トランザクションをもたらす。ＢＬ３２における書き込みは、動作の低帯域幅モードにおいて、それぞれ１２８ビットの２つの内部の書き込みトランザクションをもたらす。

ニブル０は、メモリデバイス３００、及び関連付けられたメモリコントローラのＩ／Ｏに対するＬＳＢニブルであると見なす。ＢＬ１６において、低帯域幅モードに対する動作は、ＤＱ＿Ａニブル０及びＤＱ＿Ａニブル１が両方とも４ビット幅（１２８ビット／１６ＢＬ＝８ビット／転送期間、又は、転送期間ごとのニブルごとの４ビット）であることを示す。Ｃ／Ａバスごとに離されるＩ／Ｏを２つの別個のニブルに離すことは、ＬＳＢ及びＭＳＢニブル信号ライン間のタイミング相をもたらし得ることが理解されるだろう。従って、ニブルモードは、上位（上）及び下位（下部）ニブルに対する個別のストローブ又はクロック信号を要求し得る。従って、ニブルモードは、メモリデバイス３００外部の追加のクロック又はストローブ信号を要求し得、信号をパッケージ及びコントローラ（システム）レベルに上げる。

一実施形態において、ニブルモードにおいて、メモリデバイス３００は、何のデータを送信し、何のデータを読み取りトランザクションにドロップするかを選択すべく、各チャネルにロジックを含む。書き込みトランザクション上で、ロジックは、何のコア（３０２−０、及び／又は３０２−１）が書き込みデータを受信するか選択し得る。メモリデバイス３００は、データを、バースト長の各転送期間における関連付けられたメモリコントローラと交換し、合計の交換は、メモリコア（３０２）のグループの内部容量（２５６ビット）より少ないビット（１２８ビット）である。メモリコア３０２、及びチャネルＡについて参照するが、メモリデバイス３００は、メモリコア３０４、及びチャネルＢにおいて同一の動作をサポートし得ることが理解されよう。

図４は、バイトモードの実装において、システムデータバスとインタフェースするメモリデバイスの実施形態のブロック図である。メモリデバイス４００は、図２のメモリデバイス２００に従って、メモリデバイスの一例となり得る。一実施形態において、メモリデバイス４００は、１６コア、又はメモリアレイを有するｘ３２ダイである。図３のメモリデバイス３００と同様、メモリデバイス４００の１６コアは、それぞれ８コア（４０２、４０４）の２つのグループとして構成され得、８コアの各グループは、それぞれ４コア（４０２−０及び４０２−１、４０４−０及び４０４−１）の２つのグループとして更に見なされ得る。従って、一実施形態において、メモリデバイス４００は、ｘ１６の２つのチャネル（Ａ及びＢ）として構成されるｘ３２ダイである。

示されるように、内部のプリフェッチは、チャネルごとに２５６ビットを生成する。従って、各読み取り／書き込みトランザクションは、通常動作においてデータ転送の２５６ビットをもたらす。メモリデバイスが完全な２５６ビット未満のデータを転送する動作モードに対して、メモリデバイス４００は、バイトモードで動作すると言われ得る。一実施形態において、メモリデバイス４００は、１２８ビットのデータを、チャネルごとの１つの共通のＩ／Ｏインタフェース、ＤＱ＿Ａバイト０、及びＤＱ＿Ａバイト１に内部でルーティングする。一実施形態において、メモリデバイス４００は、ＢＬ１６のバースト長上で動作する。一実施形態において、メモリデバイス３００は、ＢＬ３２のバースト長の動作をサポートし、読み取りのための内部トランザクションごとにプリフェッチされた２５６ビットのデータを有する２つの内部トランザクションをもたらす。ＢＬ３２における書き込みは、動作の低帯域幅モードにおいて、それぞれ１２８ビットの２つの内部の書き込みトランザクションをもたらす。

ＤＱ＿Ａバイト０は、メモリデバイス４００、及び関連付けられたメモリコントローラのＩ／Ｏに対するＬＳＢバイトであると見なす。別のバイトインタフェースがメモリデバイスに示されるが、アクティブではないと列挙される。一実施形態において、バイトモードにおいて、メモリデバイス４００は、２つの可能なハードウェアインタフェースセグメントのうちの選択された１つの上において１２８データビットを交換する。ＢＬ１６において、低帯域幅モードに対する動作は、ＤＱ＿Ａバイト０が８ビット幅（１２８ビット／１６ＢＬ＝８ビット／転送期間）であることを示す。単一バスのインタフェース上のみのデータを送信することにより、全体のデータが、単一ストローブ又はクロック信号と共に転送され得る。メモリデバイス４００は、アクティブではないと分類されるＤＱ＿Ａバイト１上のデータを出力するように構成され得ることが理解されよう。

一実施形態において、バイトモードにおいて、メモリデバイス４００は、全てのＭ個のコア４０２を、ＤＱ＿Ａバイト０と（又は、実装に応じて、バイト１と）インタフェースすべく、各チャネルにロジックを含む。従って、コア４０２−０及び４０２−１の両方は、共通のＩ／Ｏコネクタを介して、関連付けられたメモリコントローラとインタフェースし得る。メモリデバイス４００内でロジックにより選択されるように、読み取りトランザクション上でプリフェッチされた追加の１２８ビットは用いられない。同様に、メモリデバイス４００内のロジックは、書き込みトランザクションにおいて受信されたその１２８データビットを、どのコア４０２が書き込むのかを選択する。メモリコア４０２、及びチャネルＡについて参照するが、メモリデバイス４００は、メモリコア４０４、及びチャネルＢにおいて同一の動作をサポートし得ることが理解されよう。

一実施形態において、メモリデバイス４００は、バイト０又はバイト１が、関連付けられたメモリコントローラと共にＩ／Ｏに用いられるか否かのダイナミックな選択を可能とするロジックを含む。従って、一実施形態において、ＤＱ＿Ａバイト０、及びＤＱ＿Ａバイト１に対するコネクタは、合わせて拘束又は多重化され得る。メモリデバイス４００内のロジックは、Ｉ／Ｏに用いる一方のバイト又は他方のバイトの選択を可能とし得る。一実施形態において、選択は、デバイスの動作に固定されている。一実施形態において、選択は、レジスタの設定（例えば、モードレジスタ）により制御される。一実施形態において、メモリアクセスコマンド内の信号は、どのバイトを用いるかを決定し得る。

図５は、バイトモードの実装において、システムデータバスとインタフェースすることを容易にすべく、内部のルーティングを有するメモリデバイスの実施形態のブロック図である。メモリデバイス５００は、図２のメモリデバイス２００の一例となり得る。一実施形態において、メモリデバイス５００は、図４のメモリデバイス４００の一例となり得る。メモリデバイス４００は、ＤＱ＿Ａバイト０に内部でルーティングされる１２８ビット、及び用いられない１２８ビットを単純化したものを図示する。メモリデバイス５００は、コア５０２−０のグループからの６４ビット、及びコア５０２−１のグループからの６４ビットを内部でルーティングする。各それぞれのグループからの他方の６４ビットは、用いられないことが理解されよう。

より具体的には、コア５０２−０は、読み取り上で１２８ビットを生成し、コア５０２−１はまた、読み取り上で１２８ビットを生成する。一実施形態において、コア５０２−１からの１２８ビットは、ＤＱ＿Ａバイト１にルーティングされ、コア５０２−０からの１２８ビットは、ＤＱ＿Ａバイト０にルーティングされる。一実施形態において、メモリデバイス５００内のロジックは、コア５０２−１から６４ビットを選択し、それらをＤＱ＿Ａバイト１からＤＱ＿Ａバイト０へと内部でルーティングし、他方の６４ビットを送信しない。一実施形態において、ロジックは、読み取りトランザクションに応じて、６４ビットの任意のグループの選択を可能とする。一実施形態において、メモリデバイス５００におけるロジックは、コア５０２−０から６４ビットを選択し、それらの６４ビットを、ＤＱ＿Ａバイト０から送信し、一方で他方の６４ビットを用いない。従って、一実施形態において、ＤＱ＿Ａバイト０は、読み取りトランザクションに対して１２８ビットを、そのうち６４ビットはコア５０２−０から、６４ビットはコア５０２−１から送信する。同一のパスは、着信する１２８ビットの６４をＤＱ＿Ａバイト０から、ＤＱ＿Ａバイト１に、それからコア５０２−１に内部でルーティングすべく、書き込みに用いられ得る。同一のロジック及び動作は、コア５０４、及びＩ／Ｏ ＤＱ＿Ｂバイト０且つＤＱ＿Ｂバイト１について、チャネルＢにおいて同様の動作を可能にし得ることが理解されよう。一実施形態において、経路はまた、システム構成及び動作に応じて、１２８ビットのＤＱ＿Ａバイト１、ＤＱ＿Ｂバイト１へのルーティングを可能にし得る。

メモリデバイス５００のルーティングを実装する追加のロジックが、内部のルーティングにロジックの遅延を生じ得ることが理解されよう。内部のルーティングは実際、メモリデバイス５００をメモリコントローラに結合する外部のデータ交換よりも遅いクロックで実行され得る。内部のルーティングは、多重化要素、及び／又は、特定のＩ／Ｏコネクタをメモリデバイス５００内の内部の信号ラインにどのようにルーティングするかを選択する、他のロジックエレメント含み得る。明示的には示されないが、図６でより明示的に示めされるものと同様、Ｉ／Ｏインタフェースは、マルチプレクサ、又は、同一のＩ／Ｏコネクタに結合された複数のパス間で選択する同等のロジックを含み得ることが理解されよう。従って、一実施形態において、システム５００は、内部でルーティングし、どの内部ビットが、どのＩ／Ｏコネクタ上において交換され得るかを選択する追加のロジックを含む。

図４及び図５のメモリデバイス４００及び５００のｘ３２ダイのｘ１６構成は、それぞれ、図３のメモリデバイス３００のｘ３２ダイのｘ１６構成よりも、ＤＲＡＭでより多くの変更を必要とし得ることが理解されよう。しかしながら、メモリデバイス３００の実装は、ＤＲＡＭの外部のシステムレベルで、追加のクロック信号を必要とし得る。従って、メモリデバイス４００及び５００の実装は、個々のメモリダイ内でロジックを増大させながら、より簡易なシステムのアプローチの利点を提供し得る。

図６は、バイトモードの実装において、システムデータバスとインタフェースすることを容易にすべく、内部ルーティング及び多重化を有するメモリデバイスの実施形態のブロック図である。メモリデバイス６００は、図２のメモリデバイス２００の一例となり得る。一実施形態において、メモリデバイス６００は、図４のメモリデバイス４００の一例となり得る。メモリデバイス４００は、ＤＱ＿Ａバイト０に内部でルーティングされる１２８ビット、及び用いられない１２８ビットを単純化したものを図示する。メモリデバイス６００は、コア６０２−０のグループからの１２８ビット、及びコア６０２−１のグループからの１２８ビットを内部でルーティングする。他方のグループからの他の１２８ビットは、用いられないことが理解されよう。

より具体的には、コア６０２−０は、読み取り上で１２８ビットを生成し、コア６０２−１はまた、読み取り上で１２８ビットを生成する。一実施形態において、コア６０２−１からの１２８ビットは、ＤＱ＿Ａバイト１にルーティングされ、コア６０２−０からの１２８ビットは、ＤＱ＿Ａバイト０にルーティングされる。一実施形態において、メモリデバイス６００内のロジックは、コア６０２−１から１２８ビットを選択し、それらをＤＱ＿Ａバイト１からＤＱ＿Ａバイト０へと内部でルーティングする。一実施形態において、ＤＱ＿Ａバイト０でのＩ／Ｏロジックは、多重化ロジック６１０−Ａを含み、それは、コア６０２−０からの１２８ビット、又はコア６０２−１からの１２８ビットから選択し得る任意のロジック、又は切り替え回路を表す。従って、２つの物理的バンク又はグループのそれぞれは、１２８ビットのデータを提供し得、それぞれが１つのロジック的バンクとして動作する。各グループは、１Ｋのページサイズを有し、２Ｋの有効なページサイズを与える。読み取りトランザクションに対して、一実施形態において、ＤＱ＿Ａバイト０は、１２８を送信し、それらのビットは、コアの一方のグループ、又は他方のいずれかから選択されたものである。同一のパスは、コア６０２−１を用いる場合、着信する１２８ビットのデータをＤＱ＿Ａバイト１に内部でルーティングすべく、書き込みに用いられ得る。同一のロジック及び動作は、コア６０４、Ｉ／Ｏ ＤＱ＿Ｂバイト０、及びＤＱ＿Ｂバイト１について、チャネルＢにおいて同様の動作を可能にし得ることが理解されよう。また、ＤＱ バイト０及びＤＱ バイト１の役割が逆になり得ることが理解されよう。

図７は、異なる帯域幅のバスに対してデータを交換すべく、メモリコントローラとメモリデバイスとの間のインタフェースを行うためのプロセスの実施形態のフロー図である。より具体的には、処理７００は、共通のメモリダイが、ｘ３２及びｘ１６モードのような、２つの異なるシステムバス帯域幅モードのうちの１つにおいて、メモリコントローラとインタフェースすることを可能にする。メモリコントローラ及びメモリデバイスを有するメモリサブシステムを含むコンピューティングシステムはまた、コンピューティングシステムの動作を実行するプロセッササブシステムを含む。７０２で、プロセッササブシステムは、ホストプロセッサ、及び／又は、メモリアクセスをもたらす動作を実行する様々な他のプロセッサ回路を含む。コンピューティングシステムは、ラップトップ又はタブレットのようなスタンドアロンシステムになり得、又はより大きなシステムの一部となり得る。

７０４で、メモリコントローラは、メモリアクセスを実現する１又は複数のメモリアクセスコマンドを生成する。一実施形態において、メモリコントローラは、ホストの一部である。７０６で、メモリデバイスは、メモリコントローラからメモリアクセスコマンドを受信及びデコードする。コマンドが、メモリデバイスを対象としているか否か、及び対象とされたメモリデバイスであることを仮定して、コマンドに応答して何の動作を実行するかを決定すべく、メモリデバイスは、メモリアクセスコマンドをデコードする。

７０８で、一実施形態において、メモリデバイスは、全帯域幅モード／構成、又は部分的帯域幅モード／構成で動作すべきかを決定する。一実施形態において、メモリデバイスは、モードレジスタ又は他の構成ロジックにアクセスすることにより、全帯域幅モード又は部分的帯域幅モードを決定する。７１０で、動作のモードが全帯域幅である場合（ＹＥＳの分岐）、７１２で、メモリデバイスは、転送期間上の完全な内部の帯域幅を交換する。全帯域幅は、メモリデバイスが１つのメモリアクセストランザクションにおいてメモリコアへ書き込み、又はメモリコアから読み取り可能である、データ量であると理解される。従って、読み取りトランザクション上で、メモリデバイスは、メモリコアからプリフェッチされた完全なデータ量を送信する。書き込みトランザクション上で、メモリデバイスは、メモリコントローラからデータの全帯域幅を受信し、データの全帯域幅をメモリコアにルーティングする。

７１０で、動作のモードが部分的帯域幅である場合（ＮＯの分岐）、７１４で、メモリデバイスは、転送期間中に全帯域幅の一部のみを交換し、各転送期間上のいくつかのデータを転送する。一実施形態において、メモリデバイスは、転送のためのバースト長を決定する。一実施形態において、メモリデバイスは、全帯域幅の転送、並びに部分的帯域幅の転送に対してバースト長を決定し得、より長いバースト長は、２つの連続する内部のメモリアクセスオペレーションをもたらし得る。部分的帯域幅の交換において、異なるバースト長のオプションは、どのようにデータを転送するのかを決定すべく、異なる幅のＩ／Ｏインタフェースで用いられ得る。

メモリデバイスは、データをメモリコントローラと交換すべく、メモリアクセストランザクションを実行する。７１８で、メモリアクセストランザクションが読み取りである場合（読み取りの分岐）、７２０で、メモリデバイスは、Ｎデータビットをメモリアレイ、又はコアからプリフェッチする。メモリデバイスは、Ｎデータビットを生成すべく、チャネルにおける全てのメモリアレイにアクセスし得る。７２２で、メモリデバイスは、データビットを、メモリデバイスを、システムデータバスを介してメモリコントローラに結合するハードウェアのＩ／Ｏインタフェースに内部でルーティングする。内部のルーティングは、本明細書で説明される実施形態のいずれかに従ってなされ得、メモリデバイスが、Ｎ／２ビットを、Ｉ／Ｏコネクタの共通のグループにルーティングし、及び／又は、Ｎ／４ビットを、Ｉ／Ｏコネクタの２つのグループのそれぞれにルーティングすることを可能とする。従って、７２４で、メモリデバイスは、システムデータバス上においてＮ／２データビットを送信し、全体の決定されたバースト長にわたり、Ｎ／２ＢＬビットを各転送期間中に転送する。

７１８で、メモリアクセストランザクションが書き込みである場合（書き込みの分岐）、７２６で、メモリデバイスは、システムデータバス上においてＮ／２データビットを受信し、全てのバースト長にわたり、各転送期間上でＮ／２ＢＬビットを受信する。７２８で、メモリデバイスは、Ｎ／２データビットを選択されたメモリアレイに内部でルーティングする。内部のルーティングは、本明細書で説明される実施形態のいずれかに従ってなされ得、メモリデバイスが、Ｉ／Ｏコネクタの共通のグループから、メモリアレイの任意の組み合わせまで、Ｎ／２ビットとして、Ｎ／２ビットをルーティングし、及び／又は、Ｉ／Ｏコネクタの２つのグループのそれぞれから、メモリアレイの任意の組み合わせまで、Ｎ／４ビットをルーティングすることを可能とする。

図８は、異なる帯域幅のデータバスにインタフェースする共通のダイが実装され得る、コンピューティングシステムの実施形態のブロック図である。システム８００は、本明細書で説明される任意の実施形態の何れかに従ってコンピューティングデバイスを表し、それはラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーム若しくはエンタテイメント制御システム、スキャナ、コピー機、プリンタ、ルーティング若しくは切り替えデバイス、又は他の電子デバイスであり得る。システム８００はプロセッサ８２０を含み、プロセッサ８２０は、システム８００の命令の処理、動作管理、及び実行を提供する。プロセッサ８２０は、システム８００のための処理を提供すべく、任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、処理コア、又は他の処理ハードウェアを含み得る。プロセッサ８２０は、システム８００の動作全体を制御し、１又は複数のプログラマブルな汎用又は特定用途マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルなコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）等、又は、そのようなデバイスの組み合わせであり得る。又は、それらを含み得る。

メモリサブシステム８３０は、システム８００のメインメモリを表し、プロセッサ８２０によって実行されるコード、又はルーチンを実行する際に用いられるデータ値の一時的なストレージを提供する。メモリサブシステム８３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１又は複数の様々なランダムアクセスメモリ（ＲＡＭ）、又は他のメモリデバイスのような１又は複数のメモリデバイス、若しくは、そのようなデバイスの組み合わせを含み得る。メモリサブシステム８３０は、特に、システム８００において命令を実行するためのソフトウェアプラットフォームを提供すべく、オペレーティングシステム（ＯＳ）８３６を格納し、ホストとなる。更に、その他の命令８３８が、メモリサブシステム８３０に格納され、及び、メモリサブシステム８３０から実行され、システム８００のロジック及び処理を提供する。ＯＳ８３６及び命令８３８は、プロセッサ８２０によって実行される。メモリサブシステム８３０は、データ、命令、プログラム、又は他のアイテムを格納するメモリデバイス８３２を含む。一実施形態において、メモリサブシステムは、メモリデバイス８３２へのコマンドを生成して発するためのメモリコントローラである、メモリコントローラ８３４を含む。メモリコントローラ８３４は、プロセッサ８２０の物理的な一部分であり得ることが理解されよう。

プロセッサ８２０及びメモリサブシステム８３０は、バス／バスシステム８１０に結合される。バス８１０は、適切なブリッジ、アダプタ、及び／又はコントローラによって接続された、任意の１又は複数の個別の物理的なバス、通信ライン／インタフェース、及び／又はポイントツーポイント接続を表す抽象化である。従って、バス８１０は、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポート、又は業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、又は、電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般には"ファイヤワイヤ"と称される）のうちの１又は複数を含み得る。バス８１０の複数のバスはまた、ネットワークインタフェース８５０における複数のインタフェースに対応し得る。

システム８００はまた、１又は複数の入／出力（Ｉ／Ｏ）インタフェース８４０、ネットワークインタフェース８５０、１又は複数の内蔵大容量ストレージデバイス８６０、及び、バス８１０に結合された周辺機器インタフェース８７０を含む。Ｉ／Ｏインタフェース８４０は、１又は複数のインタフェースコンポーネント（例えば、ビデオ、オーディオ、及び／又は、英数字インタフェース）を含み得る。ユーザは、これらを通じて、システム８００とやり取りする。一実施形態において、Ｉ／Ｏインタフェース８４０は、ユーザに対する出力を提供する高精細（ＨＤ）ディスプレイを含み得る。高精細は、およそ１００ＰＰＩ（ピクセルごとのインチ）以上の画素密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０ｐ）、ｒｅｔｉｎａディスプレイ、４Ｋ（超高精細又はＵＨＤ）、又は他のようなフォーマットを含み得る。高精細はまた、画素ディスプレイと同等な視覚的品質を有する投影型ディスプレイ（例えば、ヘッドマウントディスプレイ）を指し得る。ネットワークインタフェース８５０は、１又は複数のネットワーク上においてリモートデバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する能力を、システム８００に対して提供する。ネットワークインタフェース８５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、若しくは、他の有線又は無線規格に準拠したインタフェース、若しくはプロプライエタリインタフェースを含み得る。

ストレージ８６０は、１又は複数の磁気ディスク、ソリッドステート、又は光学ベースのディスク、若しくはそれらの組み合わせのような、大量のデータを不揮発性の態様で格納するための任意の従来の媒体であり得、又はそれらを含み得る。ストレージ８６０は、コード又は命令及びデータ８６２を、永続的な状態で保持する（すなわち、システム８００への電力の遮断にもかかわらず値が保持される）。メモリ８３０は、プロセッサ８２０に命令を提供するための実行又は動作メモリであるが、ストレージ８６０は、一般的に「メモリ」であると見なされ得る。ストレージ８６０が不揮発性である一方で、メモリ８３０は、揮発性メモリ（すなわち、システム８００への電力が遮断されると、データの値又は状態が不定となる）を含み得る。

周辺機器インタフェース８７０は、具体的には上述されていない任意のハードウェアインタフェースを含み得る。周辺機器とは、一般的に、システム８００に対して従属的に接続するデバイスを指す。従属的な接続とは、システム８００がソフトウェア及び／又はハードウェアのプラットフォームを提供する接続であり、このプラットフォームでオペレーションを実行し、このプラットフォームを用いてユーザがやり取りする。

一実施形態において、システム８００は、システムが、オペレーションの全帯域幅又は部分的帯域幅モードにおいてメモリ８３２を動作することを可能とする、モードコントロール８８０を含む。従って、システム８００は、メモリサブシステム８３０において、メモリ８３２によりサポートされる複数の異なる帯域幅システムデータバスのうちの１つを含み得る。同一のメモリチップは、メモリデバイスの全内部の帯域幅を交換し得るメモリサブシステムデータバスを有する、又は、メモリデバイスを有する、部分的な内部の帯域幅のデータ量のみを交換し得るメモリサブシステムデータバスを有するシステム８００において用いられ得る。モードコントロール８８０は、メモリ８３２が何のオペレーションモードを用いるかという設定を提供する構成ロジックを表し得、及び、メモリが、メモリのハードウェアのＩ／Ｏコネクタ、及びメモリアレイ又はメモリコア（明示的には示されない）の間でインタフェースすべく、適切な内部のルーティングを選択することを可能とする、メモリ８３２内部へのロジックを表し得る。

図９は、異なる帯域幅のデータバスにインタフェースする共通のダイが実装され得る、モバイルデバイスの実施形態のブロック図である。デバイス９００が、コンピューティングタブレット、携帯電話又はスマートフォン、無線可能な電子書籍リーダ、ウェアラブルコンピューティングデバイス、又は他のモバイルデバイスのようなモバイルコンピューティングデバイスを表す。複数のコンポーネントのうちのいくつかが一般的にに示され、そのようなデバイスの全てのコンポーネントがデバイス９００中に示されるわけではないことが理解されよう。

デバイス９００は、デバイス９００の主要な処理動作を実行するプロセッサ９１０を含む。プロセッサ９１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他の処理手段のような、１又は複数の物理的デバイスを含み得る。プロセッサ９１０によって実行される複数の処理動作は、アプリケーション、及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。これらの処理動作は、人間であるユーザ又は他のデバイスとのＩ／Ｏ（入／出力）に関連する動作、電力管理に関連する動作、及び／又は、デバイス９００を別のデバイスに接続することに関連する動作を含む。処理動作はまた、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関連する動作を含み得る。

一実施形態において、デバイス９００は、コンピューティングデバイスに対してオーディオ機能を提供することに関連付けられたハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）のコンポーネントを表す、オーディオサブシステム９２０を含む。オーディオ機能は、スピーカ及び／又はヘッドフォン出力、並びにマイク入力を含み得る。そのような機能のためのデバイスが、デバイス９００に統合され、又は、デバイス９００に接続され得る。一実施形態において、プロセッサ９１０によって受信され、処理されるオーディオコマンドを提供することによって、ユーザはデバイス９００とやり取りする。

ディスプレイサブシステム９３０は、ユーザがこのコンピューティングデバイスとやり取りするための視覚的及び／又は触覚ディスプレイを提供する、ハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）のコンポーネントを表す。ディスプレイサブシステム９３０は、ユーザに対してディスプレイを提供するために用いられる特定のスクリーン又はハードウェアデバイスを含む、ディスプレイインタフェース９３２を含む。一実施形態において、ディスプレイインタフェース９３２は、ディスプレイに関連した少なくともいくつかの処理を実行すべく、プロセッサ９１０から独立したロジックを含む。一実施形態において、ディスプレイサブシステム９３０は、ユーザに対する出力及び入力の両方を提供するタッチスクリーンデバイスを含む。一実施形態において、ディスプレイサブシステム９３０は、ユーザに対する出力を提供する高精細（ＨＤ）ディスプレイを含む。高精細は、およそ１００ＰＰＩ（ピクセルごとのインチ）以上の画素密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０ｐ）、ｒｅｔｉｎａディスプレイ、４Ｋ（超高精細又はＵＨＤ）、又は他のようなフォーマットを含み得る。

Ｉ／Ｏコントローラ９４０は、ユーザとのやり取りに関連したハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０及び／又はディスプレイサブシステム９３０の一部であるハードウェアを管理するように動作し得る。更に、Ｉ／Ｏコントローラ９４０は、ユーザがそれを通じてシステムとやり取りし得るようにするための、デバイス９００に接続する追加のデバイスのための接続ポイントを示す。例えば、デバイス９００に取り付けられ得るデバイスは、マイクデバイス、スピーカ又はステレオシステム、ビデオシステム、又は他のディスプレイデバイス、キーボード又はキーパッドデバイス、若しくは、カードリーダ又はその他のデバイスのような特定のアプリケーションと共に用いるための他のＩ／Ｏデバイスを含み得る。

上述されたように、Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０、及び／又はディスプレイサブシステム９３０とやり取りし得る。例えば、マイク又は他のオーディオデバイスを通じた入力は、デバイス９００の１又は複数のアプリケーション又は機能に対する入力又はコマンドを提供し得る。更に、ディスプレイ出力に代わり、又はディスプレイ出力に加えて、オーディオ出力が提供され得る。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、このディスプレイデバイスはまた、Ｉ／Ｏコントローラ９４０によって少なくとも部分的に管理され得る入力デバイスとしても動作する。デバイス９００には、Ｉ／Ｏコントローラ９４０によって管理されるＩ／Ｏ機能を提供する追加のボタン又はスイッチもまた存在し得る。

一実施形態において、Ｉ／Ｏコントローラ９４０は、加速度計、カメラ、光センサ又は他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、又は、デバイス９００に含まれ得る他のハードウェアのような、デバイスを管理する。この入力は、直接的なユーザのやり取りの一部分であり得ると共に、（ノイズのフィルタリング、輝度検出のためにディスプレイを調整すること、カメラにフラッシュを適用すること、又は他の機能のような）その動作に影響を及ぼす環境入力をシステムへ提供することであり得る。一実施形態において、デバイス９００は、バッテリ電力使用量、バッテリの充電、及び省電力動作に関連した機能を管理する、電力管理９５０を含む。

メモリサブシステム９６０は、デバイス９００に情報を格納するためのメモリデバイス９６２を含む。メモリサブシステム９６０は、不揮発性（メモリデバイスへの電力が遮断された場合にも状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が遮断された場合には状態が不定である）の、メモリデバイスを含み得る。メモリ９６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータ、並びに、システム９００のアプリケーション及び機能の実行に関連したシステムデータ（長期間であろうと一時的であろうと）を格納し得る。一実施形態において、メモリサブシステム９６０は、（システム９００の制御の一部ともまた見なされ得、プロセッサ９１０の一部と潜在的に見なされ得る）メモリコントローラ９６４を含む。メモリコントローラ９６４は、メモリデバイス９６２へのコマンドを生成及び発するスケジューラを含む。

接続９７０は、ハードウェアデバイス（例えば、無線及び／又は有線コネクタ及び通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含むことで、デバイス９００は外部デバイスと通信することが可能である。この外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント又は基地局のような別個のデバイス、並びに、ヘッドセット、プリンタ、又は他の複数のデバイスのような周辺機器であり得る。

接続９７０は、複数の異なるタイプの接続を含み得る。一般化すべく、デバイス９００は、セルラ接続９７２及び無線接続９７４を伴うものとして示されている。セルラ接続９７２は、一般的に、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）又はその変形規格又は派生規格、ＣＤＭＡ（符号分割多重アクセス）又はその変形規格又は派生規格、ＴＤＭ（時分割多重）又はその変形規格又は派生規格、ＬＴＥ（ロングタームエボリューション、また「４Ｇ」とも称される）、又は他のセルラサービス規格を介して提供されるもののような、無線キャリアによって提供されるセルラネットワーク接続を指す。無線接続９７４は、セルラ方式ではない無線接続を指し、（Ｂｌｕｅｔｏｏｔｈ（登録商標）のような）パーソナルエリアネットワーク、（ＷｉＦｉ（登録商標）のような）ローカルエリアネットワーク、及び／又は、（ＷｉＭａｘ（登録商標）のような）ワイドエリアネットワーク、又はその他の無線通信を含み得る。無線通信とは、非固体の媒体を介した、変調された電波放射の使用によるデータの転送を指す。有線通信は、固体の通信媒体を介して生じる。

周辺接続９８０は、ハードウェアインタフェース及びコネクタ、並びに、周辺接続を形成するソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス９００は、他のコンピューティングデバイスに対する周辺デバイスであり得る（「出」（ｔｏ）９８２）と共に、自身に接続された周辺デバイスを有し得る（「入」（ｆｒｏｍ）９８４）ものの両方であることが理解されよう。デバイス９００は一般に、デバイス９００上でコンテンツを管理（例えば、ダウンロード及び／又はアップロード、変更、同期）すること等のために、他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。更に、ドッキングコネクタは、例えば、オーディオビジュアル又は他のシステムへと出力されるコンテンツをデバイス９００が制御することを可能にするいくつかの周辺機器に、デバイス９００が接続することを可能にし得る。

プロプライエタリドッキングコネクタ又は他のプロプライエタリ接続ハードウェアに加えて、デバイス９００は、一般的な又は規格に準拠したコネクタを介して、周辺接続９８０を形成し得る。一般的なタイプのものとして、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインタフェースのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、又は他のタイプを含み得る。

一実施形態において、システム９００は、システムが、オペレーションの全帯域幅又は部分的帯域幅モードにおいてメモリ９６２を動作することを可能とする、モードコントロール９６６を含む。従って、システム９００は、メモリサブシステム９６０において、メモリ９６２によりサポートされる複数の異なる帯域幅システムデータバスのうちの１つを含み得る。同一のメモリチップは、メモリデバイスの全内部の帯域幅を交換し得るメモリサブシステムデータバスを有する、又は、メモリデバイスを有する、部分的な内部の帯域幅のデータ量のみを交換し得るメモリサブシステムデータバスを有するシステム９００において用いらされ得る。モードコントロール９６６は、メモリ９６２が何のオペレーションモードを用いするかという設定を提供する構成ロジックを表し得、及び、メモリが、メモリのハードウェアのＩ／Ｏコネクタ、及びメモリアレイ又はメモリコア（明示的には示されない）の間でインタフェースすべく、適切な内部のルーティングを選択することを可能とする、メモリ９６２内部へのロジックを表し得る。

一態様において、メモリサブシステムにおいてインタフェースするための方法は、複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、メモリアクセスコマンドは、メモリデバイスとメモリコントローラとの間のシステムデータバス上においてデータの交換を含む段階と、メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中にシステムデータバス上においてデータを転送する段階であって、システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、利用可能な帯域幅は、アレイのグル―プにおいて全てのメモリアレイからのデータを含み、転送帯域幅は、グループにおけるメモリアレイのサブセットのみからのデータを含む段階とを含む。

一実施形態において、メモリアクセスコマンドを受信する段階は、メモリ読み取りコマンドを受信する段階を含み、転送する段階は、内部のデータバス上のＭ個のメモリアレイから、Ｎビットのデータにアクセスする段階と、転送期間中にシステムデータバス上においてＮ／２ビットのアクセスされたデータを送信する段階とを更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信する段階は、メモリアレイのＭ／２個のみからデータを送信する段階を更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信する段階は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングする段階と、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループに内部でルーティングする段階とを更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信する段階は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏ（入／出力）コネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない段階を更に含む。一実施形態において、メモリアクセスコマンドを受信する段階は、メモリ書き込みコマンドを受信する段階を含み、メモリデバイスは、Ｍ個のメモリアレイを含み、利用可能な帯域幅は、Ｎビットであって、転送帯域幅は、Ｎ／２ビットであって、転送する段階は、転送期間中にシステムデータバス上においてＮ／２ビットのデータを受信する段階と、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする段階とを更に含む。一実施形態において、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする段階は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングする段階を更に含む。一実施形態において、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする段階は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない段階を更に含む。一実施形態において、システムデータバス上においてデータを転送する段階は、複数の転送モードのうちの１つに従って実行され、第１のモードに従って、データを転送する段階は、バースト長の全ての転送期間中に転送帯域幅のデータ量を転送する段階を含み、第２のモードに従って、データを転送する段階は、バースト長の全ての転送期間中にシステムデータバス上において利用可能な帯域幅のデータ量を転送する段階を含む。一実施形態において、バースト長を設定する段階を更に備え、システムデータバス上においてデータを転送する段階は、バースト長の設定に基づいて、転送帯域幅を変更する段階を含む。

一態様において、メモリサブシステムにインタフェースするメモリデバイスは、複数のメモリアレイであって、それぞれがデータを格納するメモリストレージ要素を含むメモリアレイと、システムデータバス上においてメモリコントローラに結合するハードウェアのＩ／Ｏ（入／出力）コネクタと、複数のメモリアレイを、Ｉ／Ｏコネクタに結合する内部のメモリバスと、メモリアクセスコマンドを、メモリコントローラから受信し、メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中にシステムデータバス上においてデータを転送することであって、システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックであって、メモリアクセスコマンドは、システムデータバス上においてデータの交換を含み、転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであり、利用可能な帯域幅は、アレイのグループにおいて全てのメモリアレイからのデータを含み、転送帯域幅は、グループにおけるメモリのサブセットのみからのデータを含むロジックとを含む。

一実施形態において、ロジックは、メモリ読み取りコマンドを受信し、転送することは、内部のデータバス上でＭ個のメモリアレイからＮビットのデータにアクセスし、転送期間中にシステムデータバス上においてＮ／２ビットのアクセスされたデータを送信するロジックを更に含む。一実施形態において、ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングし、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏコネクタの共通のグループに内部でルーティングする。一実施形態において、ロジックは、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏコネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない。一実施形態において、ロジックは、メモリアレイのＭ／２個のみからデータを送信する。一実施形態において、ロジックは、メモリ書き込みコマンドを受信し、メモリデバイスは、Ｍ個のメモリアレイを含み、利用可能な帯域幅は、Ｎビットであって、転送帯域幅は、Ｎ／２ビットであって、転送することは、転送期間中にシステムデータバス上においてＮ／２ビットのデータを受信し、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングするロジックを更に含む。一実施形態において、ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏコネクタの共通のグループから、Ｍ／２個のメモリアレイの別のグループに内部でルーティングする。一実施形態において、ロジックは、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない。一実施形態において、ロジックは、複数の転送モードのうちの１つに従って、システムデータバス上においてデータを転送し、第１のモードに従って、ロジックは、バースト長の全ての転送期間中に転送帯域幅のデータ量を転送し、第２のモードに従って、ロジックは、バースト長の全ての転送期間中にシステムデータバス上において利用可能な帯域幅のデータ量を転送する。一実施形態において、バースト長を設定するロジックを更に備え、システムデータバス上においてデータを転送することは、バースト長の設定に基づいて、転送帯域幅を変更することを含む。

一態様において、メモリサブシステムを有する電子デバイスは、メモリコントローラと、メモリコントローラとインタフェースするメモリデバイスと、メモリデバイスからアクセスされたデータに基づいてディスプレイを生成すべく結合されたタッチスクリーンディスプレイとを含み、メモリデバイスは、複数のメモリアレイであって、それぞれがデータを格納するメモリストレージ要素を含むメモリアレイと、システムデータバス上においてメモリコントローラに結合するハードウェアのＩ／Ｏ（入／出力）コネクタと、複数のメモリアレイを、Ｉ／Ｏコネクタに結合する内部のメモリバスと、メモリアクセスコマンドを、メモリコントローラから受信し、メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中にシステムデータバス上においてデータを転送し、システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックであって、メモリアクセスコマンドは、システムデータバス上においてデータの交換を含み、転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、利用可能な帯域幅は、アレイのグループにおいて全てのメモリアレイからのデータを含み、転送帯域幅は、グループにおけるメモリアレイのサブセットのみからのデータを含むロジックとを含む。

一実施形態において、ロジックは、メモリ読み取りコマンドを受信し、転送することは、内部のデータバス上のＭ個のメモリアレイからＮビットのデータにアクセスし、転送期間中にシステムデータバス上においてＮ／２ビットのアクセスされたデータを送信するロジックを更に含む。一実施形態において、ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングし、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏコネクタの共通のグループに内部でルーティングする。一実施形態において、ロジックは、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏコネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない。一実施形態において、ロジックは、データをメモリアレイのＭ／２個のみから送信する。一実施形態において、ロジックは、メモリ書き込みコマンドを受信し、メモリデバイスは、Ｍ個のメモリアレイを含み、利用可能な帯域幅は、Ｎビットであって、転送帯域幅は、Ｎ／２ビットであって、転送する段階は、転送期間中にシステムデータバス上においてＮ／２ビットのデータを受信し、Ｎ／２ビットのデータをＭ／２個のメモリアレイにルーティングするロジックを更に含む。一実施形態において、ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｍ／４ビットのデータを、Ｎ／２個のＩ／Ｏコネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングする。一実施形態において、ロジックは、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない。一実施形態において、ロジックは、複数の転送モードのうちの１つ従って、システムデータバス上にデータを転送し、第１のモードに従って、ロジックは、バースト長の全ての転送期間中に転送帯域幅のデータ量を転送し、第２のモードに従って、ロジックは、バースト長の全ての転送期間中にシステムデータバス上において利用可能な帯域幅のデータ量を転送する。一実施形態において、バースト長を設定するロジックを更に備え、システムデータバス上においてデータを転送することは、バースト長の設定に基づいて転送帯域幅を変更することを含む。

一態様において、実行される時にメモリサブシステムにおいてインタフェースするための動作を実行する格納された内容を有するコンピュータ可読記憶媒体を備える製造物品は、複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信することと、メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中にシステムデータバス上においてデータを転送することであって、システムデータバス上において転送帯域幅のデータ量を転送することとを含み、メモリアクセスコマンドは、メモリデバイスとメモリコントローラとの間のシステムデータバス上においてデータの交換を含み、転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、利用可能な帯域幅は、アレイのグループにおいて全てのメモリアレイからのデータを含み、転送帯域幅は、グループにおけるメモリアレイのサブセットのみからのデータを含む。

一実施形態において、メモリアクセスコマンドを受信するための内容は、メモリ読み取りコマンドを受信するための内容を含み、転送するための内容は、内部のデータバス上のＭ個のメモリアレイからＮビットのデータにアクセスし、転送期間中にシステムデータバス上においてＮ／２ビットのアクセスされたデータを送信するための内容を更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信するための内容は、メモリアレイのＭ／２個のみからデータを送信するための内容を更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信するための内容は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングするためのコンテンツと、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループに内部でルーティングするための内容を更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信するための内容は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏ（入／出力）コネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しないための内容を更に含む。一実施形態において、メモリアクセスコマンドを受信するための内容は、メモリ書き込みコマンドを受信するための内容を含み、メモリデバイスは、Ｍ個のメモリアレイを含み、利用可能な帯域幅は、Ｎビットであって、転送帯域幅は、Ｎ／２ビットであって、転送するための内容は、転送期間中にシステムデータバス上においてＮ／２ビットのデータを受信し、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングするための内容を更に含む。一実施形態において、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングするための内容は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングするための内容と、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングするための内容とを更に含む。一実施形態において、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングするための内容は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしないための内容を更に含む。一実施形態において、システムデータバス上においてデータを転送するための内容は、複数の転送モードのうちの１つに従って実行され、第１のモードに従って、データを転送するための内容は、バースト長の全ての転送期間中に転送帯域幅のデータ量を転送するための内容を含み、第２のモードに従って、データを転送するための内容は、バースト長の全ての転送期間中にシステムデータバス上において利用可能な帯域幅のデータ量を転送するための内容を含む。一実施形態において、バースト長を設定するための内容を更に備え、システムデータバス上においてデータを転送するための内容は、バースト長の設定に基づいて、転送帯域幅を変更するための内容を含む。

一態様において、メモリサブシステムにおいてインタフェースするための装置は、複数のメモリアレイを有するメモリデバイスで、メモリコントローラからメモリアクセスコマンドを受信するための手段と、メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中にシステムデータバス上においてデータを転送するための手段であって、システムデータバス上において転送帯域幅のデータ量を転送するための手段を含む手段とを備え、メモリアクセスコマンドは、メモリデバイスとメモリコントローラとの間のシステムデータバス上においてデータの交換を含み、転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、利用可能な帯域幅は、アレイのグループにおいて全てのメモリアレイからのデータを含み、転送帯域幅は、グループにおけるメモリアレイのサブセットのみからのデータを含む。

一実施形態において、メモリアクセスコマンドを受信するための手段は、メモリ読み取りコマンドを受信するための手段を含み、転送するための手段は、Ｎビットのデータを、内部のデータバス上でＭ個のメモリアレイからＮビットのデータにアクセスし、転送期間中にシステムデータバス上においてＮ／２ビットのアクセスされたデータを送信するための手段を更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信するための手段は、メモリアレイのＭ／２個のみからデータを送信するための手段を更に含む。一実施形態において、システムデータバス上においてＮ／２ビットのデータを送信するための手段は、Ｎ／４ビットのデータをＭ／２個のメモリアレイの１つのグループから内部でルーティングするための手段と、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループに内部でルーティングするための手段とを更に含む。一実施形態において、システムデータバスの上においてＮ／２ビットのデータを送信するための手段は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏ（入／出力）コネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグル―プから送信しないための手段を更に含む。一実施形態において、メモリアクセスコマンドを受信するための手段は、メモリ書き込みコマンドを受信するための手段を含み、メモリデバイスは、Ｍ個のメモリアレイを含み、利用可能な帯域幅は、Ｎビットであって、転送帯域幅は、Ｎ／２ビットであって、転送するための手段は、転送期間中にシステムデータバス上においてＮ／２ビットのデータを受信し、Ｎ／２ビットのデータをＭ／２個のメモリアレイにルーティングするための手段を更に含む。一実施形態において、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングするための手段は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングするための手段と、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングするための手段とを更に含む。一実施形態において、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングするための手段は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしないための手段を更に含む。一実施形態において、システムデータバス上においてデータを転送するための手段は、複数の転送モードのうちの１つに従って実行され、第１のモードに従って、データを転送するための手段は、バースト長の全ての転送期間中に転送帯域幅のデータ量を転送するための手段を含み、第２のモードに従って、データを転送するための手段は、バースト長の全ての転送期間中にシステムデータバス上において利用可能な帯域幅のデータ量を転送するための手段を含む。一実施形態において、バースト長を設定するための手段を更に備え、システムデータバス上においてデータを転送するための手段は、バースト長の設定に基づいて転送帯域幅を変更するための手段を含む。

本明細書において示されるフロー図は、様々な処理動作のシーケンスの例を提供する。フロー図は、ソフトウェア、及び／又はファームウェアルーチンにより実行される動作、並びにハードウェアロジックにより実行される動作のような物理的動作を示し得る。一実施形態において、フロー図は、ハードウェア及び／又はソフトウェアで実装され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。特定のシーケンスまたは順序について示しているが、別途明記されない限り、動作の順序は、修正され得る。従って、示されている実施形態は、例としてのみ理解されるべきであり、このプロセスは、異なる順序で実行され得、いくつかの動作は並列に実行され得る。更に、様々な実施形態において、１又は複数の動作が省略され得る。従って、あらゆる実施形態において、全ての動作が必要なわけではない。他のプロセスフローが可能である。

様々な動作または機能が本明細書で説明された程度において、それらは、ソフトウェアコード、複数の命令、構成、及び／又はデータとして説明、又は定義され得る。そのコンテンツは、直接的実行可能物（「オブジェクト」又は「実行可能な」形式）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）であり得る。本明細書に説明される実施形態のソフトウェアコンテンツは、そのコンテンツが格納された製造物品を介して提供され得る。又は、通信インタフェースを介してデータを送信するための通信インタフェースを動作させる方法を介して提供され得る。機械可読記憶媒体は、説明される機能又は動作を機械に実行させ得、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリデバイス、等）のように、機械（例えば、コンピューティングデバイス、電子システム、等）によってアクセス可能な形式で情報を格納する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ、等のように、別のデバイスと通信するための、ハードワイヤード、無線、光、等の媒体の任意のものにインタフェースする任意の機構を含む。通信インタフェースは、構成パラメータを提供することにより、及び／又は、ソフトウェアコンテンツを記述したデータ信号を提供するための通信インタフェースを準備する信号を送信することにより構成され得る。通信インタフェースは、通信インタフェースに送信される１又は複数のコマンド又は信号を介してアクセスされ得る。

本明細書で説明される様々なコンポーネントは、説明された動作又は機能を実行するための手段であり得る。本明細書で説明された各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。これらのコンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、特定用途ハードウェア（例えば、アプリケーション特定のハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）、等）、組み込みコントローラ、ハードワイヤード回路、等として実装され得る。

本明細書に説明されているものに加えて、開示されている本発明の実施形態および実施態様に対し、これらの範囲から逸脱することなく、様々な変更がなされ得る。従って、本明細書における例示および例は、限定的な意味ではなく、例示的な意味に解釈されるべきである。本発明の範囲は、以下の請求項のみを参照して評価されるべきである。
本実施形態の例を下記の各項目として示す。
［項目１］
メモリサブシステムにおいてインタフェースするための方法であって、
複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、前記メモリアクセスコマンドは、前記メモリデバイスと前記メモリコントローラとの間のシステムデータバス上においてデータの交換を含む段階と、
前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送する段階であって、前記システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、前記転送帯域幅は、前記メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグル―プにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む段階と
を備える方法。
［項目２］
前記メモリアクセスコマンドを受信する段階は、メモリ読み取りコマンドを受信する段階を含み、前記転送する段階は、
前記内部のデータバス上のＭ個の複数のメモリアレイから、Ｎビットのデータにアクセスする段階と、
前記複数の転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する段階とを更に含む、項目１に記載の方法。
［項目３］
前記システムデータバス上においてＮ／２ビットのデータを送信する段階は、前記複数のメモリアレイのＭ／２個のみからデータを送信する段階を更に含む、項目２に記載の方法。
［項目４］
前記システムデータバス上においてＮ／２ビットのデータを送信する段階は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングする段階と、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループに内部でルーティングする段階とを更に含む、項目２に記載の方法。
［項目５］
前記システムデータバス上においてＮ／２ビットのデータを送信する段階は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏ（入／出力）コネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない段階を更に含む、項目２に記載の方法。
［項目６］
前記メモリアクセスコマンドを受信する段階は、メモリ書き込みコマンドを受信する段階を含み、前記メモリデバイスは、Ｍ個のメモリアレイを含み、前記利用可能な帯域幅は、Ｎビットであって、前記転送帯域幅は、Ｎ／２ビットであって、前記転送する段階は、
前記複数の転送期間中に前記システムデータバス上においてＮ／２ビットのデータを受信する段階と、
前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする段階とを更に含む、項目１から５のいずれか一項に記載の方法。
［項目７］
前記Ｎ／２ビットのデータを、前記Ｍ／２個のメモリアレイにルーティングする段階は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングする段階を更に含む、項目６に記載の方法。
［項目８］
前記Ｎ／２ビットのデータを、前記Ｍ／２個のメモリアレイにルーティングする段階は、前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意の複数のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない段階を更に含む、項目６に記載の方法。
［項目９］
前記システムデータバス上において前記データを転送する段階は、複数の転送モードのうちの１つに従って実行され、第１のモードに従って、前記データを転送する段階は、前記バースト長の全ての転送期間中に前記転送帯域幅のデータ量を転送する段階を含み、第２のモードに従って、前記データを転送する段階は、前記バースト長の全ての転送期間中に前記システムデータバス上において前記利用可能な帯域幅のデータ量を転送する段階を含む、項目１から８のいずれか一項に記載の方法。
［項目１０］
前記バースト長を設定する段階を更に備え、前記システムデータバス上において前記データを転送する段階は、前記バースト長の設定に基づいて、前記転送帯域幅を変更する段階を含む、項目１から９のいずれか一項に記載の方法。
［項目１１］
実行される時に、項目１から１０のいずれか一項に記載の、メモリサブシステムにおいてインタフェースするための方法を実行する格納された内容を有するコンピュータ可読記憶媒体を備える、製造物品。
［項目１２］
項目１から１０のいずれか一項に記載の方法を実行する複数の動作を実行するための手段を備える、メモリサブシステムにおいてインタフェースするための装置。
［項目１３］
複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む前記複数のメモリアレイと、
システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
メモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送することであって、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
を備え、
前記メモリアクセスコマンドは、前記システムデータバス上においてデータの交換を含み、前記転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであり、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む、メモリサブシステムにインタフェースするメモリデバイス。
［項目１４］
前記ロジックは、メモリ読み取りコマンドを受信し、前記転送することは、
前記内部のデータバス上でＭ個のメモリアレイからＮビットのデータにアクセスし、
前記複数の転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する前記ロジックを更に含む、項目１３に記載のメモリデバイス。
［項目１５］
前記ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングし、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏコネクタの共通のグループに内部でルーティングする、項目１４に記載のメモリデバイス。
［項目１６］
前記ロジックは、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏコネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない、項目１４に記載のメモリデバイス。
［項目１７］
前記ロジックは、前記複数のメモリアレイのＭ／２個のみからデータを送信する、項目１４に記載のメモリデバイス。
［項目１８］
前記ロジックは、メモリ書き込みコマンドを受信し、前記メモリデバイスは、Ｍ個のメモリアレイを含み、前記利用可能な帯域幅は、Ｎビットであって、前記転送帯域幅は、Ｎ／２ビットであって、前記転送することは、
前記複数の転送期間中に前記システムデータバス上においてＮ／２ビットのデータを受信し、
前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする前記ロジックを更に含む、項目１３から１７のいずれか一項に記載のメモリデバイス。
［項目１９］
前記ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏコネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングする、項目１３から１８のいずれか一項に記載のメモリデバイス。
［項目２０］
前記ロジックは、前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意の複数のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない、項目１８に記載のメモリデバイス。
［項目２１］
前記ロジックは、複数の転送モードのうちの１つに従って、前記システムデータバス上に前記データを転送し、第１のモードに従って、前記ロジックは、前記バースト長の全ての転送期間中に前記転送帯域幅のデータ量を転送し、第２のモードに従って、前記ロジックは、前記バースト長の全ての転送期間中に前記システムデータバス上において前記利用可能な帯域幅のデータ量を転送する、項目１３から２０のいずれか一項に記載のメモリデバイス。
［項目２２］
前記バースト長を設定するロジックを更に備え、前記システムデータバス上において前記データを転送することは、前記バースト長の設定に基づいて、前記転送帯域幅を変更することを含む、項目１３から２１のいずれか一項に記載のメモリデバイス。
［項目２３］
メモリコントローラと、
前記メモリコントローラとインタフェースするメモリデバイスと、
前記複数のメモリデバイスからアクセスされたデータに基づいてディスプレイを生成すべく結合されたタッチスクリーンディスプレイと
を備え、
前記メモリデバイスは、
複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む、複数のメモリアレイと、
システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
メモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送し、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
を含み、
前記メモリアクセスコマンドは、前記システムデータバス上におけるデータの交換を含み、前記転送帯域幅は、前記メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む、メモリサブシステムを有する電子デバイス。

Claims (24)

1. メモリサブシステムにおいてインタフェースするための方法であって、
   複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、前記メモリアクセスコマンドは、前記メモリデバイスと前記メモリコントローラとの間のシステムデータバス上においてデータの交換を含み、前記メモリアクセスコマンドを受信する段階は、メモリ読み取りコマンドを受信する段階を含む、段階と、
   前記メモリデバイスの内部のデータバス上の複数のメモリアレイからのＮビットのデータにアクセスして、前記Ｎビットのデータをプリフェッチする段階と、
   前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送する段階であって、前記システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、前記転送帯域幅は、前記メモリデバイスの前記内部のデータバスの利用可能な帯域幅のＮビットのデータのうちのサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む段階と
   を備え、
   前記方法は、前記プリフェッチしたＮビットのデータのうち、前記転送されるサブセットのデータ以外のデータをドロップする段階を備える
   方法。
2. メモリサブシステムにおいてインタフェースするための方法であって、
   複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、前記メモリアクセスコマンドは、前記メモリデバイスと前記メモリコントローラとの間のシステムデータバス上においてデータの交換を含む段階と、
   前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送する段階であって、前記システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、前記転送帯域幅は、前記メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む段階と
   を備え、
   前記メモリアクセスコマンドを受信する段階は、メモリ読み取りコマンドを受信する段階を含み、前記転送する段階は、
   前記内部のデータバス上のM個の複数のメモリアレイから、Nビットのデータにアクセスする段階と、
   複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する段階とを更に含み、
   前記システムデータバス上においてＮ／２ビットのデータを送信する段階は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングする段階と、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループに内部でルーティングする段階とを更に含む、
   方法。
3. メモリサブシステムにおいてインタフェースするための方法であって、
   複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、前記メモリアクセスコマンドは、前記メモリデバイスと前記メモリコントローラとの間のシステムデータバス上においてデータの交換を含む段階と、
   前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送する段階であって、前記システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、前記転送帯域幅は、前記メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む段階と
   を備え、
   前記メモリアクセスコマンドを受信する段階は、メモリ読み取りコマンドを受信する段階を含み、前記転送する段階は、
   前記内部のデータバス上のM個の複数のメモリアレイから、Nビットのデータにアクセスする段階と、
   複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する段階とを更に含み、
   前記システムデータバス上においてＮ／２ビットのデータを送信する段階は、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏ（入／出力）コネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない段階を更に含む、
   方法。
4. メモリサブシステムにおいてインタフェースするための方法であって、
   複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、前記メモリアクセスコマンドは、前記メモリデバイスと前記メモリコントローラとの間のシステムデータバス上においてデータの交換を含む段階と、
   前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送する段階であって、前記システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、前記転送帯域幅は、前記メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む段階と
   を備え、
   前記メモリアクセスコマンドを受信する段階は、メモリ書き込みコマンドを受信する段階を含み、前記メモリデバイスは、M個のメモリアレイを含み、前記利用可能な帯域幅は、Ｎビットであって、前記転送帯域幅は、Ｎ／２ビットであって、前記転送する段階は、
   複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのデータを受信する段階と、
   前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする段階とを更に含み、
   前記Ｎ／２ビットのデータを、前記Ｍ／２個のメモリアレイにルーティングする段階は、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏ（入／出力）コネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングする段階を更に含む、
   方法。
5. 前記内部のデータバス上のM個の複数のメモリアレイから、Nビットのデータにアクセスする段階と、
   複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する段階とを含む、請求項１に記載の方法。
6. 前記システムデータバス上においてＮ／２ビットのデータを送信する段階は、前記複数のメモリアレイのＭ／２個のみからデータを送信する段階を更に含む、請求項５に記載の方法。
7. メモリサブシステムにおいてインタフェースするための方法であって、
   複数のメモリアレイを有するメモリデバイスで、メモリアクセスコマンドをメモリコントローラから受信する段階であって、前記メモリアクセスコマンドは、前記メモリデバイスと前記メモリコントローラとの間のシステムデータバス上においてデータの交換を含み、前記メモリアクセスコマンドを受信する段階は、メモリ読み取りコマンドを受信する段階を含む、段階と、
   前記メモリデバイスの内部のデータバス上の複数のメモリアレイからのＮビットのデータにアクセスする段階と、
   前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送する段階であって、前記システムデータバス上において転送帯域幅のデータ量を転送する段階を含み、前記転送帯域幅は、前記メモリデバイスの前記内部のデータバスの利用可能な帯域幅のＮビットのデータのうちのサブセットのみであって、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含む段階と
   を備え、
   前記メモリアクセスコマンドを受信する段階は、メモリ書き込みコマンドを受信する段階を含み、前記メモリデバイスは、M個のメモリアレイを含み、前記利用可能な帯域幅は、Ｎビットであって、前記転送帯域幅は、Ｎ／２ビットであって、前記転送する段階は、
   複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのデータを受信する段階と、
   前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする段階とを更に含む、方法。
8. 前記Ｎ／２ビットのデータを、前記Ｍ／２個のメモリアレイにルーティングする段階は、前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意の複数のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない段階を更に含む、請求項７に記載の方法。
9. 前記システムデータバス上において前記データを転送する段階は、複数の転送モードのうちの１つに従って実行され、第１のモードに従って、前記データを転送する段階は、前記バースト長の全ての転送期間中に前記転送帯域幅のデータ量を転送する段階を含み、第２のモードに従って、前記データを転送する段階は、前記バースト長の全ての転送期間中に前記システムデータバス上において前記利用可能な帯域幅のデータ量を転送する段階を含む、請求項１から８のいずれか一項に記載の方法。
10. 前記バースト長を設定する段階を更に備え、前記システムデータバス上において前記データを転送する段階は、前記バースト長の設定に基づいて、前記転送帯域幅を変更する段階を含む、請求項１から９のいずれか一項に記載の方法。
11. 請求項１から１０のいずれか一項に記載の、メモリサブシステムにおいてインタフェースするための方法をコンピュータに実行させるプログラム。
12. 請求項１から１０のいずれか一項に記載の方法を実行する複数の動作を実行するための手段を備える、メモリサブシステムにおいてインタフェースするための装置。
13. メモリサブシステムにおいてインタフェースするメモリデバイスであって、
    複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む前記複数のメモリアレイと、
    システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
    前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
    メモリ読み取りコマンドを含むメモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリデバイスの内部のデータバス上で複数のメモリアレイからのＮビットのデータにアクセスして、前記Ｎビットのデータをプリフェッチし、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送することであって、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
    を備え、
    前記メモリアクセスコマンドは、前記システムデータバス上においてデータの交換を含み、前記転送帯域幅は、前記メモリデバイスの前記内部のデータバスの利用可能な帯域幅のＮビットのデータのうちのサブセットのみであり、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含み、
    前記プリフェッチしたＮビットのデータのうち、前記転送されるサブセットのデータ以外のデータはドロップされる
    メモリデバイス。
14. メモリサブシステムにおいてインタフェースするメモリデバイスであって、
    複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む前記複数のメモリアレイと、
    システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
    前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
    メモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送することであって、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
    を備え、
    前記メモリアクセスコマンドは、前記システムデータバス上においてデータの交換を含み、前記転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであり、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含み、
    前記ロジックは、メモリ読み取りコマンドを受信し、前記転送することは、
    前記内部のデータバス上でM個のメモリアレイからＮビットのデータにアクセスし、
    複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する前記ロジックを更に含み、
    前記ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループから内部でルーティングし、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの別のグループからＮ／２個のＩ／Ｏコネクタの共通のグループに内部でルーティングする、
    メモリデバイス。
15. メモリサブシステムにおいてインタフェースするメモリデバイスであって、
    複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む前記複数のメモリアレイと、
    システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
    前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
    メモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送することであって、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
    を備え、
    前記メモリアクセスコマンドは、前記システムデータバス上においてデータの交換を含み、前記転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであり、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含み、
    前記ロジックは、メモリ読み取りコマンドを受信し、前記転送することは、
    前記内部のデータバス上でM個のメモリアレイからＮビットのデータにアクセスし、
    複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する前記ロジックを更に含み、
    前記ロジックは、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループからＮ／２個のＩ／Ｏコネクタのグループに内部でルーティングし、Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの別のグループから送信しない、
    メモリデバイス。
16. メモリサブシステムにおいてインタフェースするメモリデバイスであって、
    複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む前記複数のメモリアレイと、
    システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
    前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
    メモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送することであって、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
    を備え、
    前記メモリアクセスコマンドは、前記システムデータバス上においてデータの交換を含み、前記転送帯域幅は、メモリデバイスの内部のデータバスの利用可能な帯域幅のサブセットのみであり、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含み、
    前記ロジックは、Ｎ／４ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、Ｎ／４ビットのデータを、Ｎ／２個のＩ／Ｏコネクタの共通のグループからＭ／２個のメモリアレイの別のグループに内部でルーティングする、
    メモリデバイス。
17. 前記内部のデータバス上でM個のメモリアレイからＮビットのデータにアクセスし、
    複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのアクセスされたデータを送信する前記ロジックを含む、請求項１３に記載のメモリデバイス。
18. 前記ロジックは、前記複数のメモリアレイのＭ／２個のみからデータを送信する、請求項１７に記載のメモリデバイス。
19. メモリサブシステムにおいてインタフェースするメモリデバイスであって、
    複数のメモリアレイであって、それぞれがデータを格納する複数のメモリストレージ要素を含む前記複数のメモリアレイと、
    システムデータバス上においてメモリコントローラに結合する複数のハードウェアのＩ／Ｏ（入／出力）コネクタと、
    前記複数のメモリアレイを、前記複数のＩ／Ｏコネクタに結合する内部のメモリバスと、
    メモリ読み取りコマンドを含むメモリアクセスコマンドを、前記メモリコントローラから受信し、前記メモリデバイスの内部のデータバス上で複数のメモリアレイからのＮビットのデータにアクセスし、前記メモリアクセスコマンドと関連付けられたバースト長の全ての転送期間中に前記システムデータバス上においてデータを転送することであって、前記システムデータバス上において転送帯域幅のデータ量を転送することを含むロジックと
    を備え、
    前記メモリアクセスコマンドは、前記システムデータバス上においてデータの交換を含み、前記転送帯域幅は、前記メモリデバイスの前記内部のデータバスの利用可能な帯域幅のＮビットのデータのうちのサブセットのみであり、前記利用可能な帯域幅は、複数のアレイのグループにおいて全てのメモリアレイからのデータを含み、前記転送帯域幅は、前記グループにおける複数のメモリアレイのサブセットのみからのデータを含み、
    前記ロジックは、メモリ書き込みコマンドを受信し、前記メモリデバイスは、M個のメモリアレイを含み、前記利用可能な帯域幅は、Ｎビットであって、前記転送帯域幅は、Ｎ／２ビットであって、前記転送することは、
    複数の前記転送期間中に前記システムデータバス上においてＮ／２ビットのデータを受信し、
    前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイにルーティングする前記ロジックを更に含む、メモリデバイス。
20. 前記ロジックは、前記Ｎ／２ビットのデータを、Ｍ／２個のメモリアレイの１つのグループに内部でルーティングし、任意の複数のビットのデータを、Ｍ／２個のメモリアレイの別のグループにルーティングしない、請求項１９に記載のメモリデバイス。
21. 前記ロジックは、複数の転送モードのうちの１つに従って、前記システムデータバス上に前記データを転送し、第１のモードに従って、前記ロジックは、前記バースト長の全ての転送期間中に前記転送帯域幅のデータ量を転送し、第２のモードに従って、前記ロジックは、前記バースト長の全ての転送期間中に前記システムデータバス上において前記利用可能な帯域幅のデータ量を転送する、請求項１３から２０のいずれか一項に記載のメモリデバイス。
22. 前記バースト長を設定するロジックを更に備え、前記システムデータバス上において前記データを転送することは、前記バースト長の設定に基づいて、前記転送帯域幅を変更することを含む、請求項１３から２１のいずれか一項に記載のメモリデバイス。
23. メモリサブシステムを有する電子デバイスであって、
    メモリコントローラと、
    前記メモリコントローラとインタフェースする、請求項１３から２１のいずれか一項に記載のメモリデバイスと、
    複数の前記メモリデバイスからアクセスされたデータに基づいてディスプレイを生成すべく結合されたタッチスクリーンディスプレイと
    を備える、
    電子デバイス。
24. 請求項１１に記載のプログラムを格納したコンピュータ可読記録媒体。

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