TWI546672B

TWI546672B - 用於低電力記憶體裝置之通用晶粒實作技術

Info

Publication number: TWI546672B
Application number: TW104127738A
Authority: TW
Inventors: 庫吉特Ｓ貝恩斯; 那達夫邦尼; 克里斯多夫Ｅ寇克斯; 詹姆斯Ａ麥克卡爾
Original assignee: 英特爾公司
Priority date: 2014-09-26
Filing date: 2015-08-25
Publication date: 2016-08-21
Also published as: JP6373487B2; CN106575274A; EP3198457A4; TW201626242A; JP2017532637A; KR102256441B1; EP3198457B1; KR20170033390A; EP3198457A1; WO2016048618A1; US20160092383A1

Description

用於低電力記憶體裝置之通用晶粒實作技術

發明領域

本發明之實施例大體而言係關於記憶體裝置，且更特定而言係關於用於具有不同資料匯流排頻寬之記憶體子系統之通用記憶體裝置實作。

發明背景

計算裝置使用記憶體裝置來儲存資料及碼以供處理器執行該處理器之操作。存在傳統上使用於不同情境中的不同類型之記憶體裝置。例如，伺服器裝置傾向於使用允許每通道增加之記憶體容量的記憶體裝置。因此，具有較窄介面的記憶體裝置傾向於經選擇來用於伺服器。然而，此類記憶體裝置傾向於消耗更多電力，從而使此類組態在例如行動實作中不太合意。儘管集中於用於行動實作之電力，但行動裝置繼續變得更有能力的，且日益需要具有較大記憶體容量的記憶體裝置。

低電力記憶體裝置尤其已集中於電力管理。低電力記憶體裝置在傳統上已以較寬資料匯流排介面(例如，x32裝置，涉及32位元寬的資料匯流排介面)設計，此狀況限制每通道資料儲存容量，但可用於更電力有效的設計中。記憶體裝置之不同用途可對於製作用於各種實作之記憶體裝置的記憶體裝置製造商產生問題。具有相同容量但意欲用於不同實作的裝置先前已需要製作兩個不同記憶體晶粒以允許不同實作。製作用於不同實作之彼此具有輕微變化的極其類似裝置可增加設計成本及建立成本，並且導致生產及存貨問題。

依據本發明之一實施例，係特地提出一種用於在一記憶體子系統中介接之方法，該方法包含：在具有多個記憶體陣列的一記憶體裝置處自記憶體控制器接收一記憶體存取命令，其中該記憶體存取命令包括在該記憶體裝置與該記憶體控制器之間經由一系統資料匯流排的一資料交換；以及在與該記憶體存取命令相關聯的一叢發長度之全部傳送期期間經由該系統資料匯流排傳送資料，包括經由該系統資料匯流排傳送一傳送頻寬量之資料，其中該傳送頻寬為該記憶體裝置之一內部資料匯流排之一可用頻寬之僅一子集，其中該可用頻寬包括來自陣列之一群組中之所有記憶體陣列的資料，且該傳送頻寬包括來自該群組中之記憶體陣列之僅一子集的資料。

100、800‧‧‧系統

110‧‧‧主機

112、834、964‧‧‧記憶體控制器

114、124‧‧‧I/O介面邏輯

120、200、300、400、500、600、832‧‧‧記憶體裝置

122、212‧‧‧記憶體陣列

126‧‧‧模式邏輯/模式

130‧‧‧系統匯流排

210‧‧‧群組

220‧‧‧匯流排

222、232、234‧‧‧邏輯

240‧‧‧命令/位址(C/A)I/O連接器或插腳

250‧‧‧系統資料匯流排/匯流排

252、254‧‧‧DQ I/O/資料I/O連接器/資料I/O

302-0、302-1、304-0、304-1、402-0、402-1、404-0、404-1、502-0、502-1、602-0、602-1、604-0、604-1‧‧‧磁心

610-A、610-B‧‧‧多工邏輯

700‧‧‧過程

702~728‧‧‧方塊

810‧‧‧匯流排/匯流排系統

820、910‧‧‧處理器

830‧‧‧記憶體子系統/記憶體

836‧‧‧作業系統(OS)

838‧‧‧指令

840‧‧‧輸入/輸出(I/O)介面

850‧‧‧網路介面

860‧‧‧內部大容量儲存裝置

862‧‧‧碼或指令及資料

870‧‧‧周邊介面

880、966‧‧‧模式控制

900‧‧‧裝置

920‧‧‧音訊子系統

930‧‧‧顯示子系統

932‧‧‧顯示介面

940‧‧‧I/O控制器

950‧‧‧電力管理

960‧‧‧記憶體子系統

962‧‧‧記憶體裝置/記憶體

970‧‧‧連接性

972‧‧‧蜂巢式連接性

974‧‧‧無線連接性

980‧‧‧周邊連接

982、984‧‧‧周邊裝置

以下描述包括對具有藉由本發明之實施例之實作之實例的方式給出之圖解的諸圖之論述。應藉由實例之方式而非藉由限制之方式理解圖式。如本文所使用，對一或多個「實施例」之涉及將被理解為描述包括於本發明之至少一實作中的特定特徵、結構及/或特性。因此，諸如出現在本文中的「在一實施例中」或「在一替代實施例中」的片語描述本發明之各種實施例及實作，且未必全部涉及相同實施例。然而，該等片語亦未必為互相排斥的。

圖1為具有記憶體裝置的系統之一實施例的方塊圖，該記憶體裝置可經組配以與不同頻寬之系統資料匯流排介接。

圖2為記憶體裝置之一實施例的方塊圖，該記憶體裝置可與不同頻寬之系統資料匯流排介接。

圖3為在半拜模式(nibble mode)實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。

圖4為在位元組模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。

圖5為具有內部路由以促進在位元組模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。

圖6為具有內部路由及多工以促進在位元組模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。

圖7為用於在記憶體控制器與記憶體裝置之間介接以交換用於不同頻寬之匯流排之資料的過程之一實施例的流程圖。

圖8為計算系統之一實施例的方塊圖，介接至不同頻寬之資料匯流排的通用晶粒可實行於該計算系統中。

圖9為行動裝置之一實施例的方塊圖，介接至不同頻寬之資料匯流排的通用晶粒可實行於該行動裝置中。

以下為某些細節及實作之描述，包括諸圖之描述，該等圖可描繪以下所描述之實施例中之一些或全部，並且論述本文呈現之發明性概念之其他潛在實施例或實作。

較佳實施例之詳細說明

如本文所描述，記憶體裝置支援全部頻寬實作及較窄頻寬實作兩者。記憶體裝置及記憶體控制器經由系統資料匯流排介接。支援全部頻寬系統匯流排實作及較窄頻寬系統匯流排實作兩者的記憶體裝置允許相同記憶體裝置使用於具有提供較大或較小頻寬的系統資料匯流排之不同組態中。為支援較窄頻寬實作，記憶體裝置及記憶體控制器可經由系統資料匯流排傳送資料持續傳送期之叢發長度，其中傳送包括全部傳送期上的實際資料但相較於在全部頻寬實作中所傳送的較少位元。較小頻寬實作將具有需要來最大化記憶體裝置之內部傳送容量的較少頻寬。例如，對於在讀取或寫入上支援N個資料位元的記憶體裝置，記憶體裝置及記憶體控制器可在全部頻寬實作中交換N個資料位元或在一部分或較低頻寬實作中交換N/2個資料位元。提供限制由記憶體裝置使用的頻寬之量的模式意味，可增加每通道記憶體裝置之數目，從而增加整個系統容量。提供獨立的全部頻寬模式及部分頻寬模式允許通用記憶體裝置對於不同實作之使用。如本文所使用，對N個位元或N/2個位元或其他指定之傳送之涉及將被理解為涉及資料位元之傳送，除非另外指出。因此，在讀取或寫入上支援N個位元的裝置將經由資料匯流排傳送資料之N個位元，且可交換用於命令或控制資訊或元資料之其他位元。

記憶體裝置之先前實作將具有用於每一不同記憶體實作之獨立的裝置或獨立的積體電路(I/C)晶粒。因此，針對x16實作封裝的記憶體將包括與經封裝來使用於x32實作中的相同容量之記憶體相比的不同晶粒。將理解，x16涉及具有16位元寬的資料I/O(輸入/輸出)介面之裝置，且x32涉及具有32位元寬的資料I/O介面之裝置。將理解，將裝置指定為x16、x32或其他裝置涉及資料匯流排頻寬，且不使裝置限於經由不同連接器或匯流排在相同週期上交換其他位元之資料。其他通用記憶體裝置組態包括x8裝置及x4裝置。如本文所描述，記憶體晶粒可包括對不同實作 (例如，x16實作及x32實作)之支援。因此，可將通用記憶體晶粒使用於不同實作。通用記憶體晶粒可針對不同實作加以封裝，且/或使用於將與不同頻寬之資料匯流排介接的系統單晶片(SOC)設計或多晶片封裝設計中。

低電力(LP)記憶體裝置傳統上已使用於較低容量已滿足消費者期望的行動裝置(諸如行動電話)中。然而，LP記憶體裝置集中於較低電力已增加對用於對較高容量抱有期望的計算裝置(諸如膝上型電腦及平板電腦)之記憶體的興趣。LP記憶體傳統上已可利用作x32裝置，此舉限制容量。因此，增加LP記憶體之容量在傳統上僅藉由使記憶體裝置堆疊得較深為可能的，此增加負荷且負面地影響較高速度記憶體存取。在一實施例中，允許與較窄或較寬頻寬匯流排介接的記憶體晶粒可用於x16記憶體裝置實作或x32記憶體裝置實作。因此，LP記憶體晶粒可支援x16實作，同時亦支援x32實作。提供x16實作可藉由在使每階級裝置之數目加倍時於系統層次處使用相同數目之插腳來使容量加倍。將理解，記憶體之階級涉及平行地成組在一起的多個裝置，該等多個裝置在記憶體存取操作上一起經選擇且存取。將理解，本文所描述之技術不限於LP記憶體中之實作。

對記憶體裝置之涉及可適用於不同記憶體類型。記憶體裝置通常涉及依電性記憶體技術。依電性記憶體為在至裝置的電力中斷的情況下狀態(及因此儲存於記憶體上的資料)不確定的記憶體。動態依電性記憶體需要再新儲存於裝置上的資料以維持狀態。動態依電性記憶體之一實例包括DRAM(動態隨機存取記憶體)或諸如同步DRAM(SDRAM)的一些變體。如本文所描述之記憶體子系統可與若干記憶體技術相容，該等記憶體技術諸如DDR3(雙重資料速率版本3，2007年6月27日由JEDEC(電子裝置工程設計聯合委員會)進行的原始發佈、當前發佈21)、DDR4(DDR版本4，由JEDEC在2012年9月公佈的初始規範)、LPDDR3(低電力DDR版本3，JESD209-3B，JEDEC 2013年8月)、LPDDR4(低電力雙重資料速率(LPDDR)版本4，JESD209-4，最初由JEDEC在2014年8月公佈)、WIO2(寬I/O 2(WideIO2)，JESD229-2，最初由JEDEC在2014年8月公佈)及/或其他技術，以及基於此類規範之衍生物或延伸的技術。

圖1為具有記憶體裝置的系統之一實施例的方塊圖，該記憶體裝置可經組配以與不同頻寬之系統資料匯流排介接。系統100包括計算裝置中的記憶體子系統之元件。主機110表示執行作業系統(OS)及應用程式的主機計算平臺。OS及應用程式執行導致記憶體存取的操作。主機110包括處理器或處理單元，該處理器或處理單元可為單個處理器或多核心處理器。系統100可經實行為SOC，或以獨立組件實行。

記憶體控制器112表示回應於藉由處理器進行的操作之執行而產生記憶體存取命令的控制邏輯。在一實施例中，系統100包括多個記憶體控制器。在一實施例中，系統100包括每通道一或多個記憶體控制器，其中通道經耦接以存取若干記憶體裝置。每一通道為至記憶體的獨立存取路徑。在一實施例中，記憶體控制器112為主機110之部分，諸如實行於相同晶粒或封裝空間上作為主機處理器的邏輯。

記憶體控制器112包括I/O介面邏輯114以耦接至系統匯流排130。系統匯流排130具有帶有頻寬的資料匯流排。基於系統100之設計及/或實作，系統匯流排130可具有每記憶體裝置更多或更少頻寬。例如，系統匯流排130可具有固定大小但使用具有x32介面或x16介面的記憶體裝置。記憶體裝置之介面大小為可在系統100中並行地使用多少記憶體裝置的控制因素。

記憶體裝置120表示用於系統100之記憶體資源。每一記憶體裝置120包括I/O介面邏輯124，該I/O介面邏輯具有由裝置之實作決定的頻寬(例如，該I/O介面邏輯為x16或具有一些其他介面頻寬)。I/O介面邏輯124及114可包括插腳、連接器、信號線及/或其他硬體以連接裝置。系統匯流排130可經實行為將記憶體控制器112耦接至記憶體裝置120的多個信號線。系統匯流排130包括至少一命令及位址(C/A)部分及一資料部分。C/A部分可被稱為「C/A匯流排」，且資料部分可類似地被稱為「資料匯流排」。

記憶體裝置120各自包括多個記憶體陣列122。記憶體陣列122表示記憶體裝置120儲存資料位元的邏輯。在一實施例中，記憶體裝置120可被認為具有內部資料匯流排，該內部資料匯流排涉及在單個讀取預取中產生或可經撰寫以用於寫入指令的若干位元。內部資料匯流排之頻寬將取決於記憶體陣列之數目及記憶體陣列之設計。雖然在系統100中未具體展示，但每一記憶體裝置120亦包括用以決定發送何資料及如何驅動匯流排130之信號線來發送資料的發送及接收邏輯，以及用以解碼命令及位址且將命令及位址路由到記憶體陣列122以用於執行的邏輯。

記憶體裝置120各自包括模式邏輯126。模式邏輯126可涉及儲存組態設定的模式暫存器或記憶體裝置內之其他機構。在一實施例中，在模式邏輯126內設定用於特定記憶體裝置之實作。基於模式邏輯126中之設定，記憶體裝置120可以限制每記憶體存取交易之傳送期之資料量的方式操作。記憶體存取交易涉及記憶體控制器將命令發送至記憶體裝置之操作，及記憶體裝置滿足命令中之請求之操作。例如，寫入交易包括記憶體控制器112將寫入命令發送至記憶體裝置120，該記憶體裝置隨後將資料儲存於命令中所請求的位置處。類似地，讀取交易包括記憶體控制器112將讀取命令發送至記憶體裝置120，該記憶體裝置存取資料且經由資料匯流排將該資料返回至記憶體控制器112。記憶體存取交易通常採用多個週期來完成。例如，讀取及寫入可藉由叢發長度控制，該叢發長度指示用以經由系統匯流排130發送/接收或輸入/輸出資料的連序傳送期之數目。傳送期為用以經由系統匯流排130之信號線發送信號的一或較少或較多時鐘週期之時期。出於系統100之目的，模式邏輯126亦可表示指示叢發長度及傳送計時的邏輯，該邏輯可為與用來指示I/O介面模式的邏輯相比的不同邏輯。

出於描述之目的，I/O介面模式(例如，x16模式)可決定傳送頻寬。傳送頻寬涉及經由系統匯流排130傳送至每一記憶體裝置130或自該每一記憶體裝置傳送的資料之量。在一實施例中，傳送頻寬可針對每一傳送期加以考慮，且將因此涉及用來針對每一傳送期與記憶體控制器交換資料的I/O連接器或插腳之數目。在一實施例中，傳送頻寬可涉及將要針對記憶體存取交易傳送的資料之總量，該總量為I/O連接器之數目乘以叢發長度或用以完成記憶體存取交易的傳送期之總數。在一實施例中，記憶體裝置120支援有限頻寬介面，其中針對記憶體存取交易經由系統匯流排130進行的交換僅為記憶體裝置之內部資料匯流排之位元之數目的一半。相關於圖2至圖5提供更詳細實例。

在一實施例中，記憶體裝置120可被視為藉由發送相較於針對讀取所預取的較少位元及寫入至相較於可針對寫入經寫入至的較少位置之過程來提供有限頻寬交換。對於讀取交易，記憶體裝置可被視為進行「內部叢發中斷」操作。叢發中斷經理解為使記憶體裝置僅針對BL之有限數目之傳送期傳送資料的機構。例如，對於8個傳送期之正常BL，叢發中斷模式可導致資料在傳送期中僅4個上傳送，從而使記憶體裝置對於其他4個傳送期為閒置(不傳送資料)。然而，傳統叢發中斷將亦對於其他4個傳送期防止對記憶體裝置之存取，因為系統組態防止存取記憶體裝置直至BL結束為止。因此，記憶體裝置將為閒置但不可利用的。

本文所涉及的「內部叢發中斷」包括記憶體裝置在BL之所有傳送期上傳送資料(對於整個時間，該記憶體裝置將不可由系統組態利用)，但並不經由BL傳送該記憶體裝置之資料位元中之全部。因此，在讀取上，記憶體裝置選擇性地不發送所有預取資料，但漏掉預取資料中之一些(例如，一半)。將理解，所描述之內部叢發中斷不同於傳統叢發中斷，因為記憶體裝置對於傳送期之一半並不閒置，此可提高實作之效率。

在一實施例中，模式126包括關於用於記憶體裝置120與記憶體控制器112之間的介面之叢發長度的資訊。例如，模式126可包括指定兩個不同叢發長度(例如，BL16或BL32)之一的模式暫存器。在一實施例中，操作之不同模式中每一者可與不同叢發長度中每一者一起操作。

在一實施例中，DDR DRAM晶片預取每通道256個位元。在一實施例中，DRAM晶片具有兩個叢發長度選項，亦即32之叢發長度及16之叢發長度，及兩個不同I/O介面選項，亦即x32選項及x16選項。在一實施例中，通用晶粒實作在x32實作中允許每晶粒每通道16個DQ插腳，且在x16實作中允許每晶粒每通道8個DQ插腳。對於兩個實作，DRAM晶片產生每通道256個位元之內部讀取預取。在x32實作中，DRAM晶片可使用BL16經由16個DQ插腳傳送256個位元(16DQ插腳*16BL實作中之16個傳送期)。在此實施例中，系統可產生BL32請求，該BL32請求導致各自256個位元的兩個內部預取。在x16模式中，相同晶粒可在32傳送期期間傳送所有256個位元(8DQ * 32BL)。在一實施例中，系統可減緩DRAM晶片之磁心頻率，因為外部資料傳送採用磁心循環時間兩倍長的時間。因此，磁心頻率可減少一半以節省電力。此選項可使階級(16位元寬的階級)中的裝置之數目限於兩個。此選項亦可需要系統中之更多主機控制器。

另一選項使用16之叢發長度。此選項允許在階級(32位元寬的階級)中使用四個裝置。在此選項中，記憶體裝置漏掉預取資料中之一些(內部叢發中斷)。在一實施例中，讀取命令之信號(例如，CA5)可選擇記憶體裝置發送資料之較高128個位元或較低128個位元。較高128個位元係自記憶體陣列之一群組預取，且較低128個位元係自記憶體陣列之另一群組預取。對於寫入，記憶體控制器寫入資料之128個位元，且可以控制信號指示位元將對映至較高位元或較低位元，類似於讀取。因此，記憶體控制器可決定哪些記憶體陣列儲存寫入的資料之128個位元。

圖2為記憶體裝置之一實施例的方塊圖，該記憶體裝置可與不同頻寬之系統資料匯流排介接。記憶體裝置200可為系統100之記憶體裝置120之一實例。在一實施例中，記憶體裝置200包括相較於所例示之該等元件的更多元件。更具體而言，記憶體裝置200例示單個I/O通道，其中每一通道在內部路由N個位元(例如，256個位元)。在一實施例中，記憶體裝置200可包括兩個獨立的通道，每一通道能夠在內部路由N個位元。

記憶體裝置200包括M個記憶體陣列212。M個記憶體陣列212為群組210之部分。記憶體陣列212可以若干不同方式中任一者成群組地加以組織。在一實施例中，群組210包括可讀取或寫入多達N個資料位元的若干記憶體陣列。在一實施例中，群組210包括可讀取或寫入多達N/2個資料位元的若干記憶體陣列。匯流排220表示記憶體裝置200內之內部匯流排。匯流排220具有N個位元之可用頻寬。在一實施例中，N個位元之可用頻寬表示來自所有M個記憶體陣列212之位元。

邏輯222表示允許記憶體裝置200朝向兩個獨立的I/O輸出位置路由匯流排220之N個位元的信號線、邏輯電路及/或記憶體裝置200內之其他元件。在一實施例中，邏輯222包括至記憶體陣列212的介面，且可選擇將針對每一記憶體存取交易讀取或寫入哪些記憶體陣列及陣列內之位置。因此，記憶體陣列內之特定位置可經選擇以用於針對每一交易讀取及/或用於寫入。在一實施例中，邏輯222可針對特定記憶體存取交易終止一路徑或另一路徑。例如，在讀取交易上，記憶體裝置200可預取N個位元，且N/2個位元可經漏掉而未發送。在一實施例中，邏輯222針對寫入交易禁止一路徑或另一路徑。

邏輯232及234表示與用於記憶體裝置之資料I/O連接器或插腳介接的信號線、邏輯電路及/或記憶體裝置200內之其他元件。具體而言，邏輯232選擇性地將記憶體陣列212與DQ I/O 252介接，且邏輯234選擇性地將記憶體陣列212與DQ I/O 254介接。指定DQ I/O涉及資料匯流排介面。邏輯元件選擇性地將I/O與記憶體陣列介接，因為邏輯元件可選擇在I/O連接器處接收的資料位元以經路由到且寫入至選定的記憶體陣列212。邏輯元件選擇性地將I/O與記憶體陣列介接，因為邏輯元件可選擇自記憶體陣列212接收的資料位元以經自DQ I/O 252及/或DQ I/O 254路由且發送。

在一實施例中，DQ I/O 252及DQ I/O 254跨越命令/位址(C/A)I/O連接器或插腳240。資料I/O連接器跨越C/A I/O連接器，因為資料I/O連接器在晶粒或封裝上實體上一點也不鄰接，但存在藉由C/A I/O連接器240實體上分離的資料I/O連接器之兩個群組。此組態將允許解碼邏輯(未具體展示)相對於自資料I/O連接器(252、254)至記憶體陣列212的信號線在記憶體裝置200內位於「中央」。

資料I/O連接器252及254與系統資料匯流排250之信號線介接。將觀察到，匯流排250經指示為具有N/2個位元之頻寬，而匯流排220具有N個位元之頻寬。因此，相較於匯流排220之總可利用的內部頻寬，匯流排250具有用於與記憶體裝置200介接之較低頻寬。將理解，匯流排250可連接至多個其他記憶體裝置及/或其他記憶體裝置通道(例如，在記憶體裝置200包括具有記憶體陣列之獨立群組的另一通道的情況下)。因此，若匯流排250之信號線經分離以單獨地連接至不同記憶體裝置，則匯流排250可實際上具有相較於匯流排220的較高頻寬。然而，出於與記憶體裝置200介接之目的，當介接記憶體裝置200的匯流排250之信號線之數目具有相較於匯流排220能夠在傳送期之叢發長度內傳送的較低頻寬時，匯流排250被視為具有較低頻寬。

另外，將觀察到，匯流排250經指示為具有N/2個位元之頻寬，此為與例示來介接至資料I/O 252及資料I/O 254中每一者的位元之相同數目。存在可經提供以將記憶體裝置200與匯流排250介接的若干不同組態中任一者。在一實施例中，對於特定交易，在記憶體裝置200與相關聯記憶體控制器(未具體展示)之間交換(讀取或寫入)的所有N/2個位元係經由I/O 252或I/O 254交換，而其他I/O不交換用於交易之任何位元。因此，I/O 252及I/O 254可連接至相同N/2個信號線，且邏輯(例如，邏輯232、234、222及/或其他邏輯)可選擇哪一個I/O來使用於特定記憶體存取交易。

在一實施例中，I/O 252及I/O 254兩者提供各自用以與匯流排250介接的N/4個I/O連接器。因此，匯流排250在I/O 252及I/O 254之間分離。內部地，將要自I/O 252路由到邏輯232及/或自I/O 254路由到邏輯234的N/2個可能的資料位元可為N/4個位元而非N/2個位元，如所示。在一實施例中，邏輯234可選擇N/4個位元且將該等位元路由到I/O 252且繞過I/O 254。因此，I/O 252將提供所有N/2個I/O介面，但其中N/4個位元藉由邏輯232路由，且N/4個位元藉由邏輯234路由。將理解，類似地，邏輯232可選擇N/4個位元以路由到I/O 254，繞過I/O 252。因此，在一實施例中，邏輯232及/或邏輯234可包括多工邏輯以選擇性地將不同記憶體陣列之間的信號線路由到相同I/O連接器。

在一實施例中，記憶體裝置200始終藉由自所有M個記憶體陣列或磁心存取資料位元來對於讀取產生N個位元。記憶體裝置200可藉由選擇N個位元中之N/2個，及漏掉任何其他預取位元來經由匯流排250交換N/2個位元。在一實施例中，記憶體裝置200可藉由自M/2個記憶體陣列212之兩個不同群組選擇N/4個位元(及漏碼自記憶體陣列之兩個群組中每一者存取的其他N/4個位元)來經由匯流排250交換N/2個位元。在一實施例中，記憶體裝置200可藉由自M/2個記憶體陣列212之一群組選擇N/2個位元及漏碼自M/2個記憶體陣列212之另一群組存取的N/2個位元來經由匯流排250交換N/2個位元。

類似地，記憶體裝置200能夠藉由將資料位元寫入至所有M個記憶體陣列或磁心212來寫入N個位元。在一實施例中，記憶體裝置200藉由選擇M/2個記憶體陣列來寫入及不寫入至其他M/2個記憶體陣列來寫入N/2個位元而非N個位元。在一實施例中，記憶體裝置200將N/4個位元寫入至M/2個記憶體陣列212之一選定群組，且將N/4個位元寫入至M/2個記憶體陣列212之另一選定群組。在此狀況下，記憶體陣列中之邏輯可決定何位元來寫入，且/或選擇哪些記憶體陣列來寫入及在特定記憶體存取交易上哪一個記憶體可未經寫入。因此，對於讀取及寫入，記憶體裝置200可在一通用DQ I/O或另一通用DQ I/O(252、254)處交換N/2個位元，或自兩個DQ I/O交換N/4個位元。記憶體裝置200可選擇M個記憶體陣列之不同群組來寫入或讀取，且可將N/2個位元路由到一群組或另一群組(且不將位元路由到未選定的群組)，或將每一N/4個位元路由到兩個群組。

在一實施例中，具有藉由C/A I/O 240分離的DQ I/O 252及DQ I/O 254的記憶體裝置200之組態可被稱為自「磁心」提供N個位元，引用記憶體陣列及將位元自磁心路由到總I/O之「頂部」及「底部」半拜或部分。對「頂部」及「底部」之此參考將被理解為參考哪些I/O連接器對於記憶體裝置200經指定為MSB(最高有效位元)及LSB(最低有效位元)，而非實體封裝之空間定向。如何分裂記憶體陣列或記憶體磁心，及如何將陣列路由到I/O，以及哪一個I/O實體定位於封裝上的何處為設計選擇。存在熟習此項技術者將理解的若干組態中任一者。

圖3為在半拜模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。記憶體裝置300可為根據圖2之記憶體裝置200的記憶體裝置之一實例。在一實施例中，記憶體裝置300為具有16個磁心或記憶體陣列的x32晶粒。16個磁心可經組織為各自8個磁心(302、304)的兩個群組，其中8個磁心之每一群組可進一步被視為各自4個磁心(302-0及302-1，及304-0及304-1)的兩個群組。因此，在一實施例中，記憶體裝置300為經組織為x16之兩個通道(A及B)的x32晶粒。

如所例示，內部預取產生每通道256個位元。因此，每一讀取/寫入交易在正常操作中導致資料傳送之256 個位元。對於記憶體裝置傳送少於資料之全部256個位元的操作模式，記憶體裝置300可被視為在半拜模式中操作。在一實施例中，記憶體裝置300在內部將資料之128個位元路由到每一I/O介面，亦即DQ_A半拜0及DQ_A半拜1。在一實施例中，記憶體裝置300在BL16之叢發長度上操作。在一實施例中，記憶體裝置300支援BL32之叢發長度操作，該叢發長度操作導致兩個內部交易，其中對於讀取每內部交易預取資料之256個位元。BL32中之寫入將導致128個位元之兩個內部寫入交易，每一內部寫入交易處於較低頻寬操作模式中。

考慮到半拜0為用於記憶體裝置300與相關聯記憶體控制器之間的I/O之LSB半拜。在BL16中，用於較低頻寬模式之操作將指示DQ_A半拜0及DQ_A半拜1兩者為4個位元寬(128個位元/16 BL=8個位元/傳送期，或每傳送期每半拜4個位元)。將理解，將I/O分離成藉由C/A匯流排分離的兩個獨立半拜可在LSB半拜信號線及MSB半拜信號線之間導致計時階段。因此，半拜模式可需要用於較高(頂部)半拜及較低(底部)半拜之獨立選通或時鐘信號。因而，半拜模式可需要在記憶體裝置300外部的額外時鐘或選通信號，從而增加在封裝及控制器(系統)層次處的信號。

在一實施例中，在半拜模式中，記憶體裝置300在每一通道中包括邏輯以在讀取交易上選擇何資料來發送及何資料來漏掉。在寫入交易上，邏輯可選擇何磁心(302-0及/或302-1)將接收寫入資料。記憶體裝置300在叢發長度之每一傳送期中與相關聯記憶體控制器交換資料，總交換量為相較於記憶體磁心(302)之群組之內部容量(256個位元)的較少位元(128個位元)。當參考記憶體磁心302及通道A時，將理解記憶體裝置300可在記憶體磁心304及通道B中支援相同操作。

圖4為在位元組模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。記憶體裝置400可為根據圖2之記憶體裝置200的記憶體裝置之一實例。在一實施例中，記憶體裝置400為具有16個磁心或記憶體陣列的x32晶粒。類似於圖3之記憶體裝置300，記憶體裝置400之16個磁心可經組織為各自8個磁心(402、404)的兩個群組，其中8個磁心之每一群組可進一步被視為各自4個磁心(402-0及402-1，及404-0及404-1)的兩個群組。因此，在一實施例中，記憶體裝置400為經組織為x16之兩個通道(A及B)的x32晶粒。

如所例示，內部預取產生每通道256個位元。因此，每一讀取/寫入交易在正常操作中導致資料傳送之256個位元。對於記憶體裝置傳送少於資料之全部256個位元的操作模式，記憶體裝置400可被視為在位元組模式中操作。在一實施例中，記憶體裝置400在內部將資料之128個位元路由到每通道一通用I/O介面，亦即DQ_A位元組0及DQ_A位元組1。在一實施例中，記憶體裝置400在BL16之叢發長度上操作。在一實施例中，記憶體裝置300支援BL32之叢發長度操作，該叢發長度操作導致兩個內部交易，其中對於讀取每內部交易預取資料之256個位元。BL32中之寫入將導致128個位元之兩個內部寫入交易，每一內部寫入交易處於較低頻寬操作模式中。

考慮到DQ_A位元組0為用於記憶體裝置400與相關聯記憶體控制器之間的I/O之LSB位元組。另一位元組介面例示於記憶體裝置中，但表列為不活動。在一實施例中，在位元組模式中，記憶體裝置400經由兩個可能的硬體介面分段中之選定的一者交換128個資料位元。在BL16中，用於較低頻寬模式之操作將指示DQ_A位元組0為8個位元寬(128個位元/16 BL=8個位元/傳送期)。藉由僅在單個匯流排介面上發送資料，可以單個頻閃觀測器或時鐘信號傳送整個資料。將理解記憶體裝置400可經組配來在DQ_A位元組1上輸出資料，該DQ_A位元組1標記為不活動。

在一實施例中，在位元組模式中，記憶體裝置400在每一通道中包括邏輯以將全部M個磁心402與DQ_A位元組0(或與位元組1，取決於實作)介接。因此，兩個磁心402-0及402-1可經由通用I/O連接器與相關聯記憶體控制器介接。在讀取交易上預取的額外128個位元未使用，如由記憶體裝置400內之邏輯選擇。類似地，記憶體裝置400內之邏輯選擇哪些磁心402來寫入在寫入交易中接收的128個資料位元。當參考記憶體磁心402及通道A時，將理解記憶體裝置400可在記憶體磁心404及通道B中支援相同操作。

在一實施例中，記憶體裝置400包括用以允許將位元組0或位元組1與相關聯記憶體控制器一起用於I/O之動態選擇的邏輯。因此，在一實施例中，用於DQ_A位元組0及DQ_A位元組1之連接器可經捆綁在一起或一起多工傳輸。記憶體裝置400內之邏輯可允許一位元組或另一位元組之選擇以供I/O使用。在一實施例中，選擇對於裝置之操作為固定的。在一實施例中，選擇藉由暫存器設定(例如，模式暫存器)控制。在一實施例中，記憶體存取命令內之信號可決定使用哪個位元組。

圖5為具有內部路由以促進在位元組模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。記憶體裝置500可為圖2之記憶體裝置200之一實例。在一實施例中，記憶體裝置500可為圖4之記憶體裝置400之一實例。記憶體裝置400例示128個位元在內部路由到DQ_A位元組0且128個位元未使用的簡化。記憶體裝置500地內部路由來自磁心502-0之群組的64個位元及來自磁心502-1之群組的64個位元。來自每一個別群組的其他64個位元將理解為未使用。

更具體而言，磁心502-0在讀取上產生128個位元，且磁心502-1在讀取上亦產生128個位元。在一實施例中，來自磁心502-1的128個位元經路由到DQ_A位元組1，且來自磁心502-0的128個位元經路由到DQ_A位元組0。在一實施例中，記憶體裝置500內之邏輯選擇來自磁心502-1的64個位元且在內部將該等位元自DQ_A位元組1路由到DQ_A位元組0，且不發送其他64個位元。在一實施例中，邏輯允許64個位元之任何群組之選擇，取決於讀取交易。在一實施例中，記憶體裝置500中之邏輯選擇來自磁心502-0的64個位元且發送來自DQ_A位元組0的該等64個位元，而不使用其他64個位元。因此，在一實施例中，DQ_A位元組0傳輸用於讀取交易之128個位元，其中來自磁心502-0的64個位元及來自磁心502-1的64個位元。相同路徑可用於寫入，以在內部將輸入128個位元中之64個自DQ_A位元組0路由到DQ_A位元組1，且隨後路由到磁心502-1。將理解，關於磁心504及I/O DQ_B位元組0及DQ_B位元組1，相同邏輯及操作可允許通道B中之類似行為。在一實施例中，路徑亦可允許128個位元至DQ_A位元組1及DQ_B位元組1之路由，取決於系統組態及操作。

將理解，用以實行記憶體裝置500之路由的額外邏輯可在內部路由中引入邏輯延遲。內部路由可實際上在相較於外部資料交換的較慢時鐘處進行，該外部資料交換將記憶體裝置500耦接至記憶體控制器。內部路由可包括多工元件及/或其他邏輯元件以選擇如何將某些I/O連接器路由到記憶體裝置500內之內部信號線。雖然未明確展示，但將理解I/O介面可包括多工器或可比較邏輯以在耦接至相同I/O連接器的多個路徑之間選擇，類似於圖6中更明確地展示的內容。因此，在一實施例中，系統500包括額外邏輯以在內部路由且選擇哪些內部位元可經由哪些I/O連接器交換。

將理解，圖4及圖5之記憶體裝置400及500之x32晶粒之x16組態在DRAM處分別可需要相較於圖3之記憶體裝置300之x32晶粒之x16組態的更多變化。然而，記憶體裝置300之實作可在DRAM外部的系統階層處需要額外時鐘信號。因此，記憶體裝置400及500之實作可提供較簡單系統方法，同時增加個別記憶體晶粒內之邏輯的效益。

圖6為具有內部路由及多工以促進在位元組模式實作中與系統資料匯流排介接的記憶體裝置之一實施例的方塊圖。記憶體裝置600可為圖2之記憶體裝置200之一實例。在一實施例中，記憶體裝置600可為圖4之記憶體裝置400之一實例。記憶體裝置400例示128個位元在內部路由到DQ_A位元組0且128個位元未使用的簡化。記憶體裝置600在內部路由來自磁心602-0之群組的128個位元或來自磁心602-1之群組的128個位元。來自其他群組的其他128個位元將理解為未使用。

更具體而言，磁心602-0在讀取上產生128個位元，且磁心602-1亦在讀取上產生128個位元。在一實施例中，來自磁心602-1的128個位元經路由到DQ_A位元組1，且來自磁心602-0的128個位元經路由到DQ_A位元組0。在一實施例中，記憶體裝置600內之邏輯在內部將來自磁心602-1的128個位元自DQ_A位元組1路由到DQ_A位元組0。在一實施例中，在DQ_A位元組0處的I/O邏輯包括多工邏輯610-A，該多工邏輯表示可在來自磁心602-0的128個位元或來自磁心602-1的128個位元之間選擇的任何邏輯或開關電路。因此，兩個實體組或群組中每一者可提供資料之128個位元，各自作為一邏輯組操作。每一群組具有1K之頁面大小，該頁面大小給出2K之有效頁面大小。對於讀取交易，在一實施例中，DQ_A位元組0傳輸128個，其中位元係選自磁心之一群組或另一群組。相同路徑可用於寫入，以在使用磁心602-1時，在內部將輸入資料之128個位元路由到DQ_A位元組1。將理解，關於磁心604及I/O DQ_B位元組0及DQ_B位元組1，相同邏輯及操作可允許通道B中之相似行為。將亦理解，可顛倒DQ位元組0及DQ位元組1之角色。

圖7為用於在記憶體控制器與記憶體裝置之間介接以交換用於不同頻寬之匯流排之資料的過程之一實施例的流程圖。更具體而言，過程700允許通用記憶體晶粒在諸如x32模式及x16模式的兩個不同系統匯流排頻寬模式中一者中與記憶體控制器介接。包括含有記憶體控制器及記憶體裝置的記憶體子系統的計算系統亦包括處理器子系統，該處理器子系統執行計算系統之操作。處理器子系統可包括主機處理器及/或執行各種其他處理器電路，該主機處理器及/或各種其他處理器電路執行導致記憶體存取的操作，702。計算系統可為諸如膝上型電腦或平板電腦的獨立系統，或可為較大系統之一部分。

記憶體控制器產生一或多個記憶體存取命令以實現記憶體存取，704。在一實施例中，記憶體控制器為主機之部分。記憶體裝置接收且解碼來自記憶體控制器的記憶體存取命令，706。記憶體裝置解碼記憶體存取命令以決定命令是否以記憶體裝置為目標，及回應於該命令而執行何操作，假定該記憶體裝置為目標記憶體裝置。

在一實施例中，記憶體裝置決定該記憶體裝置是否應在全部頻寬模式/組態或部分頻寬模式/組態中操作，708。在一實施例中，記憶體裝置藉由存取模式暫存器或其他組態邏輯來決定全部頻寬模式或部分頻寬模式。若操作模式為全部頻寬，710是分支，則記憶體裝置在傳送期上交換全部內部頻寬，712。全部頻寬將理解為記憶體裝置能夠在一記憶體存取交易中寫入至記憶體磁心或自記憶體磁心讀取的資料之量。因此，在讀取交易上，記憶體裝置發送自記憶體磁心預取的全部量之資料。在寫入交易上，記憶體裝置接收來自記憶體控制器的全部頻寬資料，且將全部頻寬資料路由到記憶體磁心。

若操作模式為部分頻寬，710否分支，則記憶體裝置在傳送期期間僅交換全部頻寬之部分，在每一傳送期上傳送一些資料，714。在一實施例中，記憶體裝置決定用於傳送之叢發長度。在一實施例中，記憶體裝置可決定用於全部頻寬傳送以及部分頻寬傳送之叢發長度，其中較長叢發長度可導致兩個連序內部記憶體存取操作。在部分頻寬交換中，不同叢發長度選項可與不同寬度之I/O介面一起用來決定如何傳送資料。

記憶體裝置執行記憶體存取交易以與記憶體控制器交換資料。若記憶體存取交易為讀取，718讀取分支，則記憶體裝置自記憶體陣列或磁心預取N個資料位元，720。記憶體裝置可在一通道中存取所有記憶體陣列以產生N個資料位元。記憶體裝置在內部將資料位元路由到硬體 I/O介面，該硬體I/O介面經由系統資料匯流排將記憶體裝置耦接至記憶體控制器，722。內部路由可係根據本文所描述之任何實施例，從而允許記憶體裝置將N/2個位元路由到I/O連接器之通用組，且/或將N/4個位元路由到I/O連接器之兩個群組中每一者。因此，記憶體裝置經由系統資料匯流排發送N/2個資料位元，從而在用於整個所決定叢發長度之每一傳送期期間傳送N/2BL個位元，724。

若記憶體存取交易為寫入，718寫入分支，則記憶體裝置經由系統資料匯流排接收N/2個資料位元，從而在用於整個叢發長度之每一傳送期上接收N/2BL個位元，726。記憶體裝置在內部將N/2個資料位元路由到選定的記憶體陣列，728。內部路由可係根據本文所描述之任何實施例，從而允許記憶體裝置將如來自I/O連接器之通用群組的N/2個位元之N/2個位元路由到記憶體陣列之任何組合，且/或將來自I/O連接器之兩個群組中每一者的N/4個位元路由到記憶體陣列之任何組合。

圖8為計算系統之一實施例的方塊圖，介接至不同頻寬之資料匯流排的通用晶粒可實行於該計算系統中。系統800表示根據本文所描述之任何實施例之計算裝置，且可為膝上型電腦、桌上型電腦、伺服器、遊戲或娛樂控制系統、掃描器、複製機、印表機、路由或開關裝置，或其他電子裝置。系統800包括處理器820，該處理器為系統800提供處理、操作管理及指令之執行。處理器820可包括任何類型之微處理器、中央處理單元(CPU)、處理核心或其他處理硬體以為系統800提供處理。處理器820控制系統800之整體操作，且可為或包括一或多個可規劃通用或專用微處理器、數位信號處理器(DSP)、可規劃控制器、特定應用積體電路(ASIC)、可規劃邏輯裝置(PLD)或此類裝置之組合。

記憶體子系統830表示系統800之主記憶體，且為將要由處理器820執行的碼或將要在執行常式中使用的資料值提供暫時儲存。記憶體子系統830可包括一或多個記憶體裝置，諸如唯讀記憶體(ROM)、快閃記憶體、一或多個各類之隨機存取記憶體(RAM)或其他記憶體裝置，或此類裝置之組合。記憶體子系統830尤其儲存且代管作業系統(OS)836以為系統800中之指令之執行提供軟體平臺。另外，其他指令838經儲存且自記憶體子系統830執行以提供系統800之邏輯及處理。OS 836及指令838藉由處理器820執行。記憶體子系統830包括該記憶體子系統儲存資料、指令、程式或其他項目的記憶體裝置832。在一實施例中，記憶體子系統包括記憶體控制器834，該記憶體控制器為用以產生命令且將命令發佈至記憶體裝置832的記憶體控制器。將理解，記憶體控制器834可為處理器820之實體部分。

處理器820及記憶體子系統830耦接至匯流排/匯流排系統810。匯流排810為表示藉由適當橋接器、配接器及/或控制器連接的任何一或多個獨立實體匯流排、通訊線/介面及/或點對點連接的抽象化。因此，匯流排810可包括例如系統匯流排、周邊組件互連(PCI)匯流排、超傳送或工業標準架構(ISA)匯流排、小電腦系統介面(SCSI)匯流排、通用串列匯流排(USB)或電機電子工程師學會(IEEE)標準1394匯流排(通常被稱為「火線」)中一或多者。匯流排810之匯流排亦可對應於網路介面850中之介面。

系統800亦包括耦接至匯流排810的一或多個輸入/輸出(I/O)介面840、網路介面850、一或多個內部大容量儲存裝置860及周邊介面870。I/O介面840可包括使用者藉以與系統800交互的一或多個介面組件(例如，視訊、音訊及/或文數字介接)。在一實施例中，I/O介面840可包括向使用者提供輸出的高清晰度(HD)顯示器。高清晰度可涉及具有近似100PPI(每吋像素數)或更大之像素密度的顯示器，且可包括諸如全HD(例如，1080p)、視網膜顯示器、4K(超高清晰度或UHD)或其他的格式。高清晰度亦可涉及投影式顯示器(例如，頭戴式顯示器)，該等投影式顯示器具有可與像素顯示器比較的視覺品質。網路介面850為系統800提供經由一或多個網路與遠端裝置(例如，伺服器、其他計算裝置)通訊的能力。網路介面850可包括乙太網路配接器、無線互連組件、USB(通用串列匯流排)或其他以有線或無線標準為基礎的介面或專屬介面。

儲存器860可為或包括用於以非依電性方式儲存大量資料的任何習知媒體，諸如一或多個以磁性、固態或光學為基礎的碟片或組合。儲存器860以永久狀態保存碼或指令及資料862(亦即，儘管至系統800的電力中斷亦保持值)。雖然記憶體830為用以將指令提供至處理器820的執行或操作記憶體，但儲存器860可屬類地被視為「記憶體」。鑒於儲存器860為非依電性的，記憶體830可包括依電性記憶體(亦即，若至系統800的電力中斷，則資料之值或狀態為不確定的)。

周邊介面870可包括以上未具體提及之任何硬體介面。周邊裝置通常涉及相依地連接至系統800的裝置。相依連接為系統800提供軟體及/或硬體平臺所在的連接，操作在該軟體及/或硬體平臺上執行，且使用者與該軟體及/或硬體平臺交互。

在一實施例中，系統800包括模式控制880，該模式控制允許系統在全部頻寬或部分頻寬操作模式中操作記憶體832。因此，系統800在記憶體子系統830中可包括由記憶體832支援的多個不同頻寬系統資料匯流排中一者。相同記憶體晶片可在系統800中與可交換記憶體裝置之全部內部頻寬的記憶體子系統資料匯流排一起使用，或與可與記憶體裝置交換資料之僅部分內部頻寬量的記憶體子系統資料匯流排一起使用。模式控制880可表示為記憶體832將使用何操作模式提供設定的組態邏輯，且可表示在記憶體832內部的邏輯，該邏輯允許記憶體選擇適當內部路由以在記憶體之硬體I/O連接器與記憶體陣列或記憶體磁心(未明確展示)之間介接。

圖9為行動裝置之一實施例的方塊圖，介接至不同頻寬之資料匯流排的通用晶粒可實行於該行動裝置中。裝置900表示行動計算裝置，諸如計算平板電腦、行動電話或智慧型電話、無線允許電子閱讀機、可穿戴式計算裝置或其他行動裝置。將理解，大體上展示組件中之某些，且在裝置900中未展示此裝置之所有組件。

裝置900包括處理器910，該處理器進行裝置900之主要處理操作。處理器910可包括一或多個實體裝置，諸如微處理器、應用處理器、微控制器、可規劃邏輯裝置或其他處理構件。藉由處理器910進行處理操作包括操作平臺或作業系統之執行，應用程式及/或裝置功能在該操作平臺或作業系統上執行。處理操作包括與以人類使用者或以其他裝置的I/O(輸入/輸出)有關的操作、與電力管理有關的操作及/或與將裝置900連接至另一裝置有關的操作。處理操作亦可包括與音訊I/O及/或顯示器I/O有關的操作。

在一實施例中，裝置900包括音訊子系統920，該音訊子系統表示硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動器、編解碼器)組件，該等硬體及軟體組件與提供音訊功能給計算裝置相關聯。音訊功能可包括揚聲器及/或頭戴耳機輸出，以及麥克風輸入。用於此類功能之裝置可整合至裝置900中，或連接至裝置900。在一實施例中，使用者藉由提供音訊命令來與裝置900互動，該等音訊指令由處理器910接收且處理。

顯示子系統930表示硬體(例如，顯示器裝置)及軟體(例如，驅動器)組件，該等硬體及軟體組件為使用者提供視覺及/或觸覺顯示器以與計算裝置互動。顯示子系統930包括顯示介面932，該顯示介面包括用來提供顯示給使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面932 包括與處理器910分離的邏輯，以進行與顯示器有關的至少一些處理。在一實施例中，顯示子系統930包括觸控螢幕裝置，該觸控螢幕裝置提供輸出及輸入兩者給使用者。在一實施例中，顯示子系統930包括向使用者提供輸出的高清晰度(HD)顯示器。高清晰度可涉及具有近似100PPI(每吋像素數)或更大之像素密度的顯示器，且可包括諸如全HD(例如，1080p)、視網膜顯示器、4K(超高清晰度或UHD)或其他的格式。

I/O控制器940表示有關於與使用者互動之硬體裝置及軟體組件。I/O控制器940可操作以管理硬體，該硬體為音訊子系統920及/或顯示子系統930之部分。另外，I/O控制器940例示用於連接至裝置900的額外裝置之連接點，使用者可經由該裝置與系統互動。例如，可附接至裝置900的裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於與特定應用程式一起使用的其他I/O裝置，諸如讀卡器或其他裝置。

如以上所提及，I/O控制器940可與音訊子系統920及/或顯示子系統930互動。例如，經由麥克風或其他音訊裝置的輸入可為裝置900之一或多個應用程式或功能提供輸入或命令。另外，可提供音訊輸出而非顯示輸出，或除顯示輸出之外可提供音訊輸出。在另一實例中，若顯示子系統包括觸控螢幕，則顯示裝置亦充當輸入裝置，該輸入裝置可至少部分由I/O控制器940管理。在裝置900上亦可存在額外按鈕或開關以提供由I/O控制器940管理的I/O功能。

在一實施例中，I/O控制器940管理裝置，該等裝置諸如加速計、攝影機、光感測器或其他環境感測器、回轉儀、全球定位系統(GPS)或可包括於裝置900中的其他硬體。輸入可為直接使用者互動之部分，並且將環境輸入提供至系統以影響該系統之操作(諸如針對雜訊濾波、調整用於亮度偵測之顯示器、施加用於攝影機之閃光或其他特徵)。在一實施例中，裝置900包括電力管理950，該電力管理管理電池功率使用、電池之充電及與電力節省操作有關的特徵。

記憶體子系統960包括用於儲存裝置900中之資訊的記憶體裝置962。記憶體子系統960可包括非依電性(狀態在至記憶體裝置的電力中斷的情況下不改變)及/或依電性(狀態在至記憶體裝置的電力中斷的情況下不確定)記憶體裝置。記憶體960可儲存應用資料、使用者資料、音樂、相片、文件或其他資料，以及與系統900之應用程式及功能之執行有關的系統資料(長期資料或暫時資料)。在一實施例中，記憶體子系統960包括記憶體控制器964(該記憶體控制器亦可被視為系統900之控制之部分，且可潛在地被視為處理器910之部分)。記憶體控制器964包括用以產生命令且將命令發佈至記憶體裝置962的排程器。

連接性970包括硬體裝置(例如，無線及/或有線連接器及通訊硬體)及軟體組件(例如，驅動器、協定堆疊)以允許裝置900與外部裝置通訊。外部裝置可為獨立裝置，諸如其他計算裝置、無線存取點或基地台，以及周邊設備，諸如耳機、印表機或其他裝置。

連接性970可包括多個不同類型之連接性。為概括，裝置900經例示為具有蜂巢式連接性972及無線連接性974。蜂巢式連接性972通常涉及藉由無線載波提供的蜂巢式網路連接性，諸如經由GSM(全球行動通訊系統)或變化或衍生物、CDMA(分碼多重存取)或變化或衍生物、TDM(分時多工)或變化或衍生物、LTE(長期演進──亦被稱為「4G」)或其他蜂巢式服務標準提供的連接性。無線連接性974涉及並非蜂巢式的無線連接性，且可包括個人區域網路(諸如藍牙)、區域網路(諸如WiFi)及/或廣域網路(諸如WiMax)或其他無線通訊。無線通訊涉及藉由經由非固體媒體的調變電磁輻射之使用進行的資料之傳送。有線通信經由固體通訊媒體發生。

周邊連接980包括硬體介面及連接器，以及軟體組件(例如，驅動器、協定堆疊)以進行周邊連接。將理解，裝置900可為至其他計算裝置的周邊裝置(「至」982)，並且具有連接至該裝置的周邊裝置(「來自」984)。裝置900通常具有「對接」連接器以連接至其他計算裝置，以用於諸如管理(例如，下載及/或上載、改變、同步化)裝置900上之內容的目的。另外，對接連接器可允許裝置900連接至某些周邊設備，該等周邊設備允許裝置900控制輸出至例如視聽或其他系統的內容。

除專屬對接連接器或其他專屬連接硬體之外，裝置900經由以通用或標準為基礎的連接器進行周邊連接980。通用類型可包括通用串列匯流排(USB)連接器(該通用串列匯流排連接器可包括若干不同硬體介面中任一者)、包括迷你顯示埠(MDP)的顯示埠、高清晰度多媒體介面(HDMI)、火線或其他類型。

在一實施例中，系統900包括模式控制966，該模式控制允許系統在全部頻寬或部分頻寬操作模式中操作記憶體962。因此，系統900在記憶體子系統960中可包括由記憶體962支援的多個不同頻寬系統資料匯流排中一者。相同記憶體晶片可在系統900中與可交換記憶體裝置之全部內部頻寬的記憶體子系統資料匯流排一起使用，或與可與記憶體裝置交換資料之僅部分內部頻寬量的記憶體子系統資料匯流排一起使用。模式控制966可表示為記憶體962將使用何操作模式提供設定的組態邏輯，且可表示在記憶體962內部的邏輯，該邏輯允許記憶體選擇適當內部路由以在記憶體之硬體I/O連接器與記憶體陣列或記憶體磁心(未明確展示)之間介接。

在一態樣中，一種用於在記憶體子系統中介接之方法包括：在具有多個記憶體陣列的記憶體裝置處自記憶體控制器接收記憶體存取命令，其中記憶體存取命令包括在記憶體裝置與記憶體控制器之間經由系統資料匯流排的資料交換；以及在與記憶體存取命令相關聯的叢發長度之全部傳送期期間經由系統資料匯流排傳送資料，包括經由系統資料匯流排傳送傳送頻寬量之資料，其中傳送頻寬為記憶體裝置之內部資料匯流排之可用頻寬之僅一子集，其中可用頻寬包括來自陣列之群組中之所有記憶體陣列的資料，且傳送頻寬包括來自群組中之記憶體陣列之僅一子集的資料。

在一實施例中，接收記憶體存取命令包含接收記憶體讀取命令，其中傳送進一步包含：在內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在傳送期期間經由系統資料匯流排發送存取資料之N/2個位元。在一實施例中，經由系統資料匯流排發送資料之N/2個位元進一步包含發送來自記憶體陣列中之僅M/2個的資料。在一實施例中，經由系統資料匯流排發送資料之N/2個位元進一步包含在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元及在內部將來自M/2個記憶體陣列之另一群組的資料之N/4個位元路由到N/2個I/O(輸入/輸出)連接器之通用群組。在一實施例中，經由系統資料匯流排發送資料之N/2個位元進一步包含在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O(輸入/輸出)連接器之群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。在一實施例中，接收記憶體存取命令包含接收記憶體寫入命令，其中記憶體裝置包括M個記憶體陣列，且可用頻寬為N個位元並且傳送頻寬為N/2個位元，其中傳送進一步包含：在傳送期期間經由系統資料匯流排接收資料之N/2個位元；以及將資料之N/2個位元路由到M/2個記憶體陣列。在一實施例中，將資料之N/2個位元路由到 M/2個記憶體陣列進一步包含在內部路由來自M/2個記憶體陣列一群組的資料之N/4個位元及在內部將資料之N/4個位元自N/2個I/O(輸入/輸出)連接器之通常群組路由到M/2個記憶體陣列之另一群組。在一實施例中，將資料之N/2個位元路由到M/2個記憶體陣列進一步包含在內部將資料之N/2個位元路由到M/2個記憶體陣列之一群組，且不將資料之任何位元路由到M/2個記憶體陣列之另一群組。在一實施例中，經由系統資料匯流排傳送資料係根據多個傳送模式中一者來進行，其中根據第一模式傳送資料包含在叢發長度之全部傳送期期間傳送傳送頻寬量之資料，且其中根據第二模式傳送資料包含在叢發長度之全部傳送期期間經由系統資料匯流排傳送可用頻寬量之資料。在一實施例中，進一步包含設定叢發長度，其中經由系統資料匯流排傳送資料包括基於叢發長度設定來改變傳送頻寬。

在一態樣中，一種用以在記憶體子系統中介接之記憶體裝置包括：多個記憶體陣列，各自包括記憶體儲存元件以儲存資料；硬體I/O(輸入/輸出)連接器，其用以經由系統資料匯流排耦接至記憶體控制器；內部記憶體匯流排，其用以將多個記憶體陣列耦接至I/O連接器；以及邏輯，其用以自記憶體控制器接收記憶體存取命令，其中記憶體存取命令包括經由該系統資料匯流排的資料交換；且在與記憶體存取命令相關聯的叢發長度之全部傳送期期間經由系統資料匯流排傳送資料，包括經由系統資料匯流排傳送傳送頻寬量之資料，其中傳送頻寬為記憶體裝置之內部資料匯流排之可用頻寬之僅一子集，其中可用頻寬包括來自陣列之一群組中之所有記憶體陣列的資料，且傳送頻寬包括來自該群組中之記憶體陣列之僅一子集的資料。

在一實施例中，邏輯用以接收記憶體讀取命令，其中傳送進一步包含進行以下操作的邏輯：在內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在傳送期期間經由系統資料匯流排發送存取資料之N/2個位元。在一實施例中，邏輯用以在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元及在內部將來自M/2個記憶體陣列之另一群組的資料之N/4個位元路由到N/2個I/O連接器之通用群組。在一實施例中，邏輯用以在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O連接器之群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。在一實施例中，邏輯用以發送來自記憶體陣列中之僅M/2個的資料。在一實施例中，邏輯用以接收記憶體寫入命令，其中記憶體裝置包括M個記憶體陣列，且可用頻寬為N個位元並且傳送頻寬為N/2個位元，其中傳送進一步包含用以進行以下操作的邏輯：在傳送期期間經由系統資料匯流排接收資料之N/2個位元；以及將資料之N/2個位元路由到M/2個記憶體陣列。在一實施例中，邏輯用以在內部將資料之N/4個位元路由到M/2個記憶體陣列之一群組及在內部將資料之N/4個位元自N/2個I/O連接器之通用群組路由到M/2個記憶體陣列之另一群組。在一實施例中，邏輯用以在內部將資料之N/2個位元路由到 M/2個記憶體陣列之一群組，且不將資料之任何位元路由到M/2個記憶體陣列之另一群組。在一實施例中，邏輯用以根據多個傳送模式中一者來經由系統資料匯流排傳送資料，其中根據第一模式，邏輯用以在叢發長度之全部傳送期期間傳送傳送頻寬量之資料，且根據第二模式，邏輯用以在叢發長度之全部傳送期期間經由系統資料匯流排傳送可用頻寬量之資料。在一實施例中，進一步包含用以設定叢發長度的邏輯，其中經由系統資料匯流排傳送資料包括邏輯基於叢發長度設定來改變傳送頻寬。

在一態樣中，一種具有記憶體子系統的電子裝置包括：記憶體控制器；記憶體裝置，其用以與記憶體控制器介接，該記憶體裝置包括：多個記憶體陣列，各自包括記憶體儲存元件以儲存資料；硬體I/O(輸入/輸出)連接器，其用以經由系統資料匯流排耦接至記憶體控制器；內部記憶體匯流排，其用以將多個記憶體陣列耦接至I/O連接器；以及邏輯，其用以自記憶體控制器接收記憶體存取命令，其中記憶體存取命令包括經由系統資料匯流排的資料交換；且在與記憶體存取命令相關聯的叢發長度之全部傳送期期間經由系統資料匯流排傳送資料，包括經由系統資料匯流排傳送傳送頻寬量之資料，其中傳送頻寬為記憶體裝置之內部資料匯流排之可用頻寬之僅一子集，其中可用頻寬包括來自陣列之一群組中之所有記憶體陣列的資料，且傳送頻寬包括來自該群組中之記憶體陣列之僅一子集的資料；以及觸控螢幕顯示器，其經耦接以基於自記憶體裝置存取的資料來產生顯示。

在一實施例中，邏輯用以接收記憶體讀取命令，其中傳送進一步包含用以進行以下操作的邏輯：在內部資料匯流排存取來自M個記憶體陣列的資料之N個位元；以及在傳送期期間經由系統資料匯流排發送存取資料之N/2個位元。在一實施例中，邏輯用以在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元及在內部將來自M/2個記憶體陣列之另一群組的資料之N/4個位元路由到N/2個I/O連接器之通用群組。在一實施例中，邏輯用以在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O連接器之群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。在一實施例中，邏輯用以發送來自記憶體陣列中之僅M/2個的資料。在一實施例中，邏輯用以接收記憶體寫入命令，其中記憶體裝置包括M個記憶體陣列，且可用頻寬為N個位元並且傳送頻寬為N/2個位元，其中傳送進一步包含用以進行以下操作的邏輯：在傳送期期間經由系統資料匯流排接收資料之N/2個位元；以及將資料之N/2個位元路由到M/2個記憶體陣列。在一實施例中，邏輯用以在內部將資料之N/4個位元路由到M/2個記憶體陣列之一群組及在內部將資料之N/4個位元自N/2個I/O連接器之通用群組路由到M/2個記憶體陣列之另一群組。在一實施例中，邏輯用以在內部將資料之N/2個位元路由到M/2個記憶體陣列之一群組，且不將資料之任何位元路由到M/2個記憶體陣列之另一群組。在一實施例中，邏輯用以根據多個傳送模式中一者來經由系統資料匯流排傳送資料，其中根據第一模式，邏輯用以在叢發長度之全部傳送期期間傳送傳送頻寬量之資料，且根據第二模式，邏輯用以在叢發長度之全部傳送期期間經由系統資料匯流排傳送可用頻寬量之資料。在一實施例中，進一步包含用以設定叢發長度的邏輯，其中經由系統資料匯流排傳送資料包括邏輯基於叢發長度設定來改變傳送頻寬。

在一態樣中，一種製品包含電腦可讀儲存媒體，該電腦可讀儲存媒體上儲存有內容，該內容在經執行時進行用於在記憶體子系統中介接的操作，該等操作包括：在具有多個記憶體陣列的記憶體裝置處自記憶體控制器接收記憶體存取命令，其中記憶體存取命令包括在記憶體裝置與記憶體控制器之間經由系統資料匯流排的資料交換；以及在與記憶體存取命令相關聯的叢發長度之全部傳送期期間經由系統資料匯流排傳送資料，包括經由系統資料匯流排傳送傳送頻寬量之資料，其中傳送頻寬為記憶體裝置之內部資料匯流排之可用頻寬之僅一子集，其中可用頻寬包括來自陣列之群組中之所有記憶體陣列的資料，且傳送頻寬包括來自群組中之記憶體陣列之僅一子集的資料。

在一實施例中，用於接收記憶體存取命令之內容包含用於接收記憶體讀取命令之內容，其中用於傳送之內容進一步包含用於進行以下操作之內容：在內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在傳送期期間經由系統資料匯流排發送存取資料之N/2個位元。在一實施例中，用於經由系統資料匯流排發送資料之N/2個位元之內容進一步包含用於發送來自記憶體陣列中之僅M/2個的資料之內容。在一實施例中，用於經由系統資料匯流排發送資料之N/2個位元之內容進一步包含用於在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元之內容及用於在內部將來自M/2個記憶體陣列之另一群組的資料之N/4個位元路由到N/2個I/O(輸入/輸出)連接器之通用群組之內容。在一實施例中，用於經由系統資料匯流排發送資料之N/2個位元之內容進一步包含用於進行以下操作之內容：在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O(輸入/輸出)連接器之一群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。在一實施例中，用於接收記憶體存取命令之內容包含用於接收記憶體寫入命令之內容，其中記憶體裝置包括M個記憶體陣列，且可用頻寬為N個位元並且傳送頻寬為N/2個位元，其中用於傳送之內容進一步包含用於進行以下操作之內容：在傳送期期間經由系統資料匯流排接收資料之N/2個位元；以及將資料之N/2個位元路由到M/2個記憶體陣列。在一實施例中，用於將資料之N/2個位元路由到M/2個記憶體陣列之內容進一步包含用於在內部將資料之N/4個位元路由到M/2個記憶體陣列之一群組之內容及用於在內部將資料之N/4個位元自N/2個I/O(輸入/輸出)連接器之通用群組路由到M/2個記憶體陣列之另一群組之內容。在一實施例中，用於將資料之N/2個位元路由到M/2個記憶體陣列之內容進一步包含用於進行以下操作之內容：在內部將資料之N/2個位元路由到M/2個記憶體陣列之一群組，且不將資料之任何位元路由到M/2個記憶體陣列之另一群組。在一實施例中，用於經由系統資料匯流排傳送資料之內容係根據多個傳送模式中一者來進行，其中根據第一模式，用於傳送資料之內容包含用於在叢發長度之全部傳送期期間傳送傳送頻寬量之資料之內容，且其中根據第二模式，用於傳送資料之內容包含用於在叢發長度之全部傳送期期間經由系統資料匯流排傳送可用頻寬量之資料之內容。在一實施例中，進一步包含用於設定叢發長度之內容，其中用於經由系統資料匯流排傳送資料之內容包括用於基於叢發長度設定來改變傳送頻寬之內容。

在一態樣中，一種用於在記憶體子系統中介接之設備包含：接收構件，其用於在具有多個記憶體陣列的記憶體裝置處自記憶體控制器接收記憶體存取命令，其中記憶體存取命令包括在記憶體裝置與記憶體控制器之間經由系統資料匯流排的資料交換；以及以及傳送構件，其用於在與記憶體存取命令相關聯的叢發長度之全部傳送期期間經由系統資料匯流排傳送資料，包括用於經由系統資料匯流排傳送傳送頻寬量之資料之構件，其中傳送頻寬為記憶體裝置之內部資料匯流排之可用頻寬之僅一子集，其中可用頻寬包括來自陣列之群組中之所有記憶體陣列的資料，且傳送頻寬包括來自群組中之記憶體陣列之僅一子集的資料。

在一實施例中，用於接收記憶體存取命令之構件包含用於接收記憶體讀取命令之構件，其中用於傳送之構件進一步包含用於進行以下操作之構件：在內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在傳送期期間經由系統資料匯流排發送存取資料之N/2個位元。在一實施例中，用於經由系統資料匯流排發送資料之N/2個位元之構件進一步包含用於發送來自記憶體陣列中之僅M/2個的資料之構件。在一實施例中，用於經由系統資料匯流排發送資料之N/2個位元之構件進一步包含用於在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元之構件及用於在內部將來自M/2個記憶體陣列之另一群組的資料之N/4個位元路由到N/2個I/O(輸入/輸出)連接器之通用群組之構件。在一實施例中，用於經由系統資料匯流排發送資料之N/2個位元之構件進一步包含用於進行以下操作之構件：在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O(輸入/輸出)連接器之一群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。在一實施例中，用於接收記憶體存取命令之構件包含用於接收記憶體寫入命令之構件，其中記憶體裝置包括M個記憶體陣列，且可用頻寬為N個位元並且傳送頻寬為N/2個位元，其中用於傳送之構件進一步包含用於進行以下操作之構件：在傳送期期間經由系統資料匯流排接收資料之N/2個位元；以及將資料之N/2個位元路由到M/2個記憶體陣列。在一實施例中，用於將資料之N/2個位元路由到 M/2個記憶體陣列之構件進一步包含用於在內部將資料之N/4個位元路由到M/2個記憶體陣列之一群組之構件及用於在內部將資料之N/4個位元自N/2個I/O(輸入/輸出)連接器之通用群組路由到M/2個記憶體陣列之另一群組之構件。在一實施例中，用於將資料之N/2個位元路由到M/2個記憶體陣列之構件進一步包含用於進行以下操作之構件：在內部將資料之N/2個位元路由到M/2個記憶體陣列之一群組，且不將資料之任何位元路由到M/2個記憶體陣列之另一群組。在一實施例中，用於經由系統資料匯流排傳送資料之構件係根據多個傳送模式中一者來進行，其中根據第一模式，用於傳送資料之構件包含用於在叢發長度之全部傳送期期間傳送傳送頻寬量之資料之構件，且其中根據第二模式，用於傳送資料之構件包含用於在叢發長度之全部傳送期期間經由系統資料匯流排傳送可用頻寬量之資料之構件。在一實施例中，進一步包含用於設定叢發長度之構件，其中用於經由系統資料匯流排傳送資料之構件包括用於基於叢發長度設定來改變傳送頻寬之構件。

如本文所例示之流程圖提供各種過程動作之順序之實例。流程圖可指示將要藉由軟體及/或韌體常式執行的操作，以及實體操作，諸如藉由硬體邏輯執行的操作。在一實施例中，流程圖可例示有限狀態機器(FSM)之狀態，該有限狀態機器可實行於硬體及/或軟體中。雖然以特定順序或次序展示，但除非另有指定，否則可修改操作之次序。因此，所例示實施例應僅作為一實例來理解，且可以不同次序進行過程，且可平行地進行一些動作。另外，在各種實施例中可省略一或多個動作；因此，並非所有動作在每一實施例中皆需要。其他過程流程係可能的。

在本文描述各種操作或功能之程度上，該等操作或功能可經描述或定義為軟體碼、指令、組態及/或資料。內容可為可直接執行的(「物件」或「可執行」形式)、原始碼或差分碼(「差量」或「修補」碼)。本文所描述之實施例之軟體內容可經由儲存有內容的製品或經由操作通訊介面以經由該通訊介面發送資料之方法來提供。機器可讀儲存媒體可使機器進行所描述之功能或操作，且包括儲存呈可藉由機器(例如，計算裝置、電子系統等)存取之形式之資訊的任何機構，諸如可記錄/非可記錄媒體(例如，唯讀記憶體(ROM)、隨機存取記憶體(RAM)、磁性碟片儲存媒體、光學儲存媒體、快閃記憶體裝置等)。通訊介面包括介接至硬連線(hardwired)媒體、無線媒體、光學媒體等中任一者以通訊至另一裝置的任何機構，諸如記憶體匯流排介面、處理器匯流排介面、網際網路連接、碟片控制器等。通訊介面可藉由提供組態參數及/或發送信號以準備通訊介面以便提供描述軟體內容的資料信號來組配。通訊介面可經由發送至通訊介面的一或多個命令或信號存取。

本文所描述之各種組件可為用於進行所描述之操作或功能之構件。本文所描述之每一組件包括軟體、硬體或此等軟體、硬體之組合。組件可經實行為軟體模組、硬體模組、專用硬體(例如，應用程式特定的硬體、特定應用積體電路(ASIC)、數位信號處理器(DSP)等)、嵌入式控制器、硬連線電路等。

除了本文描述的以外，可在不脫離所揭示的實施例及本發明之實作之範疇的情況下對該等實施例及本發明之實作進行各種修改。因此，本文之例示及實例應理解為例示性的，並且不具有限制性意義。本發明範圍應僅參考以下申請專利範圍來量測。

100‧‧‧系統

110‧‧‧主機

112‧‧‧記憶體控制器

114、124‧‧‧I/O介面邏輯

120‧‧‧記憶體裝置

122‧‧‧記憶體陣列

126‧‧‧模式邏輯/模式

130‧‧‧系統匯流排

Claims

一種用於在一記憶體子系統中介接之方法，包含：在具有多個記憶體陣列的一記憶體裝置自記憶體控制器接收一記憶體存取命令，其中該記憶體存取命令包括在該記憶體裝置與該記憶體控制器之間經由一系統資料匯流排的一資料交換；以及在與該記憶體存取命令相關聯的一叢發長度之全部傳送期期間經由該系統資料匯流排傳送資料，包括經由該系統資料匯流排傳送一傳送頻寬量之資料，其中該傳送頻寬僅為該記憶體裝置之一內部資料匯流排之一可用頻寬之一子集，其中該可用頻寬包括來自陣列之一群組中之所有記憶體陣列的資料，且該傳送頻寬包括僅來自該群組中之記憶體陣列之一子集的資料。
如請求項1之方法，其中接收該記憶體存取命令包含接收一記憶體讀取命令，其中該傳送進一步包含：由該內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在該傳送期期間經由該系統資料匯流排發送存取資料之N/2個位元。
如請求項2之方法，其中經由該系統資料匯流排發送資料之N/2個位元進一步包含僅由M/2個該等記憶體陣列發送資料。
如請求項2之方法，其中經由該系統資料匯流排發送資料之N/2個位元進一步包含在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元及在內部路由來自M/2個記憶體陣列之另一群組的資料之N/4個位元到一N/2個I/O(輸入/輸出)連接器之一通用群組。
如請求項2之方法，其中經由該系統資料匯流排發送資料之N/2個位元進一步包含在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O(輸入/輸出)連接器之一群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。
如請求項1之方法，其中接收該記憶體存取命令包含接收一記憶體寫入命令，其中該記憶體裝置包括M個記憶體陣列，且該可用頻寬為N個位元並且該傳送頻寬為N/2個位元，其中該傳送進一步包含：在該傳送期期間經由該系統資料匯流排接收資料之N/2個位元；以及將資料之該N/2個位元路由到M/2個記憶體陣列。
如請求項6之方法，其中將資料之該N/2個位元路由到該M/2個記憶體陣列進一步包含在內部將資料之N/4個位元路由到M/2個記憶體陣列之一群組及在內部將資料之N/4個位元自N/2個I/O(輸入/輸出)連接器之一通用群組路由到M/2個記憶體陣列之另一群組。
如請求項6之方法，其中將資料之該N/2個位元路由到該M/2個記憶體陣列進一步包含在內部將資料之該N/2個位元路由到M/2個記憶體陣列之一群組，且不將資料之任何位元路由到M/2個記憶體陣列之另一群組。
如請求項1之方法，其中經由該系統資料匯流排傳送該資料係根據多個傳送模式中一者來進行，其中根據一第一模式傳送該資料包含在該叢發長度之全部傳送期期間傳送該傳送頻寬量之資料，且其中根據一第二模式傳送該資料包含在該叢發長度之全部傳送期期間經由該系統資料匯流排傳送該可用頻寬量之資料。
如請求項1之方法，其進一步包含設定該叢發長度，其中經由該系統資料匯流排傳送該資料包括基於該叢發長度設定來改變該傳送頻寬。
一種在一記憶體子系統中介接之記憶體裝置，包含：多個記憶體陣列，各自包括記憶體儲存元件以儲存資料；硬體I/O(輸入/輸出)連接器，其經由一系統資料匯流排耦接至一記憶體控制器；一內部記憶體匯流排，其將該等多個記憶體陣列耦接至該等I/O連接器；以及邏輯，其自該記憶體控制器接收記憶體存取命令，其中該記憶體存取命令包括經由該系統資料匯流排的一資料交換；且在與該記憶體存取命令相關聯的一叢發長度之全部傳送期期間經由該系統資料匯流排傳送資料，包括經由該系統資料匯流排傳送一傳送頻寬量之資料，其中該傳送頻寬僅為該記憶體裝置之一內部資料匯流排之一可用頻寬之一子集，其中該可用頻寬包括來自陣列之一群組中之所有記憶體陣列的資料，且該傳送頻寬包括僅來自該群組中之記憶體陣列之一子集的資料。
如請求項11之記憶體裝置，其中該邏輯接收一記憶體讀取命令，其中該傳送進一步包含進行以下操作的該邏輯：在該內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在該傳送期期間經由該系統資料匯流排發送存取資料之N/2個位元。
如請求項12之記憶體裝置，其中該邏輯在內部路由來自M/2個記憶體陣列之一群組的資料之N/4個位元及在內部路由來自M/2個記憶體陣列之另一群組的資料之N/4個位元到N/2個I/O連接器之一通用群組。
如請求項12之記憶體裝置，其中該邏輯在內部將來自M/2個記憶體陣列之一群組的資料之N/2個位元路由到N/2個I/O連接器之一群組，且不發送來自M/2個記憶體陣列之另一群組的資料之N/2個位元。
如請求項11之記憶體裝置，其中該邏輯接收一記憶體寫入命令，其中該記憶體裝置包括M個記憶體陣列，且該可用頻寬為N個位元並且該傳送頻寬為N/2個位元，其中該傳送進一步包含進行以下操作的該邏輯：在該傳送期期間經由該系統資料匯流排接收資料之N/2個位元；以及將資料之該N/2個位元路由到M/2個記憶體陣列。
如請求項15之記憶體裝置，其中該邏輯在內部將資料之N/4個位元路由到M/2個記憶體陣列之一群組且在內部將資料之N/4個位元自N/2個I/O連接器之一通用群組路由到M/2個記憶體陣列之另一群組。
如請求項11之記憶體裝置，其中該邏輯根據多個傳送模式中一者來經由該系統資料匯流排傳送該資料，其中根據一第一模式，該邏輯在該叢發長度之全部傳送期期間傳送該傳送頻寬量之資料，且其中根據一第二模式，該邏輯在該叢發長度之全部傳送期期間經由該系統資料匯流排傳送該可用頻寬量之資料。
一種具有一記憶體子系統之電子裝置，包含：一記憶體控制器；一記憶體裝置，其與該記憶體控制器介接，該記憶體裝置包括：多個記憶體陣列，各自包括記憶體儲存元件以儲存資料；硬體I/O(輸入/輸出)連接器，其經由一系統資料匯流排耦接至一記憶體控制器；一內部記憶體匯流排，其將該等多個記憶體陣列耦接至該等I/O連接器；以及邏輯，其自該記憶體控制器接收記憶體存取命令，其中該記憶體存取命令包括經由該系統資料匯流排的一資料交換；且在與該記憶體存取命令相關聯的一叢發長度之全部傳送期期間經由該系統資料匯流排傳送資料，包括經由該系統資料匯流排傳送一傳送頻寬量之資料，其中該傳送頻寬僅為該記憶體裝置之一內部資料匯流排之一可用頻寬之一子集，其中該可用頻寬包括來自陣列之一群組中之所有記憶體陣列的資料，且該傳送頻寬僅包括來自該群組中之記憶體陣列之一子集的資料；以及一觸控螢幕顯示器，其經耦接以基於自該等記憶體裝置存取的資料來產生一顯示。
如請求項18之電子裝置，其中該邏輯接收一記憶體讀取命令，其中該傳送進一步包含進行以下操作的該邏輯：在該內部資料匯流排上存取來自M個記憶體陣列的資料之N個位元；以及在該傳送期期間經由該系統資料匯流排發送存取之資料之N/2個位元。
如請求項18之電子裝置，其中該邏輯接收一記憶體寫入命令，其中該記憶體裝置包括M個記憶體陣列，且該可用頻寬為N個位元並且該傳送頻寬為N/2個位元，其中該傳送進一步包含進行以下操作的該邏輯：在該傳送期期間經由該系統資料匯流排接收資料之N/2個位元；以及將資料之該N/2個位元路由到M/2個記憶體陣列。