JP6123017B2 - 可変レイテンシーメモリ動作用装置および方法 - Google Patents

可変レイテンシーメモリ動作用装置および方法 Download PDF

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Description

［相互参照］
本出願は、２０１３年３月１５日に出願された米国非仮特許出願整理番号１３／８３８，２９６に対する優先権を享受する権利を主張し、米国非仮特許出願整理番号１３／８３８，２９６は、その全体において、あらゆる目的で参照によって本明細書に組み入れられる。
本発明の実施形態は、概してメモリに関し、より詳細には、一つ以上の記述された実施形態においては、可変レイテンシーメモリ動作に関する。
メモリは、ポータブルメモリデバイス、ソリッドステートドライブ、パーソナルデジタタルアシスタント、音楽プレイヤー、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲームシステム、自動車および家電製品を含むがそのいずれにも限定はされない他のデバイスもしくはコンピュータなどの種々の装置で提供されることがある。中でも、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリおよび抵抗可変メモリを含む多くの様々なタイプのメモリが存在する。
抵抗可変メモリデバイスなどの装置は、広範囲の電子デバイス用の不揮発性メモリとして利用されることがある。抵抗可変メモリデバイスは、例えば、とりわけ、相変化メモリ（ＰＣＭ）または抵抗性メモリ（ＲＲ）を含んでもよい。
ＰＣＭを利用する従来の読み出し動作も、ＲＡＭに対する読み出し動作に類似している。したがって、ＰＣＭは、ランダムアクセスメモリを実装するために使用されてもよい。しかしながら、ＰＣＭでの書き込み動作は、従来のＲＡＭ用の書き込み動作よりも比較的遅くなることがある。例えば、ＰＣＭは、メモリに書き込まれるべきデータを準備する、読み出しアクセス要求の場合に書き込み動作を中断する、書き込み動作の進捗を監視するなど、書き込み動作を管理かつ完了させるために余分な時間を必要とすることがある。読み出し動作は、従来のＲＡＭに対する読み出し動作よりも遅く、読み出し動作は、書き込み動作中のメモリ位置では実施することができない。
ＲＡＭの代替物としてＰＣＭを利用することと限定する結果、メモリシステムにおけるＰＣＭ動作が制限されることがある。例えば、書き込みおよび読み出し動作は、如何なる時間にも、如何なるメモリ位置でも実施されるわけではない。書き込み動作の進捗を監視するために利用される状態レジスタは、別の書き込み動作が実施される前に特定の書き込み動作が完了したか否かを決定するために定期的に照会（ｑｕｅｒｙ）されてもよい。さらに、幾つかの用途においては、書き込み動作は、必ず読み出し動作のために中断され、読み出し動作の完了によって再開される。
装置の実施例が提供される。一実施例の装置は、第一のアドレシング段階中に、コマンドのタイプを示すアクティブ化コマンドを受信し、第二のアドレシング段階中に、コマンドを受信するように構成されたメモリを含んでもよい。幾つかの実施例においては、メモリは、可変レイテンシー期間中にコマンドの少なくとも一部を受信することに応じて、コマンドを実施するためにメモリが利用可能ではないことを示す情報を提供し、可変レイテンシー期間後にコマンドの少なくとも一部を受信することに応じて、メモリがコマンドを実施するために利用可能であることを示す情報を提供するようにさらに構成されてもよい。
例示的な装置は、可変レイテンシー期間中にデータ無効情報を提供するように構成されたメモリを含んでもよい。幾つかの実施例においては、データ無効情報は、可変レイテンシー期間の残りの長さ、およびメモリによるアクティブ化コマンドの受信後の可変レイテンシー期間を示すことがある。幾つかの実施例においては、メモリは、可変レイテンシー期間後のデータ有効期間を提供するようにさらに構成されてもよい。幾つかの実施例においては、アクティブ化コマンドは、アクティブ化読み出しコマンドまたはアクティブ化書き込みコマンドを含んでもよい。
例示的な装置は、第一のアドレシング段階中にコマンドを示すアクティブ化コマンドをメモリに提供するように構成されたコントローラを含んでもよい。幾つかの実施例においては、コントローラは、第二のアドレシング段階中にはじめてコマンドを提供するようにさらに構成されてもよい。幾つかの実施例においては、コントローラは、メモリがコマンドを実施するために利用可能ではないことを示す情報の少なくとも一部の受信に応じて、二度目にコマンドを提供するようにさらに構成されてもよい。
例示的方法が本明細書に開示される。例示的一方法は、第一のアドレシング段階中に、コマンドのタイプを示すアクティブ化コマンドをメモリで受信することと、第二のアドレシング段階中に、コマンドを受信することと、コマンドが可変レイテンシー期間中に受信される場合、メモリがコマンドを実施するために利用可能ではないことを示す情報を提供することと、コマンドが可変レイテンシー期間後に受信される場合、メモリがコマンドを実施するために利用可能であることを示す情報を提供することと、を含んでもよい。
例示的一方法は、コマンドを示すアクティブ化コマンドをコントローラで提供することと、アクティブ化コマンドを提供した後、コマンドを提供することと、コマンドの少なくとも一部の提供に応じて、データ無効情報またはデータ有効情報のうちの少なくとも一つを受信することと、を含んでもよい。
本発明の一実施形態による、装置のブロック図である。 本発明の一実施形態による、メモリの概略ブロック図である。 本発明の一実施形態による、読み出し動作の種々の信号を示すタイミング図である。 本発明の一実施形態による、書き込み動作の種々の信号を示すタイミング図である。 本発明の一実施形態による、読み出し動作の種々の信号を示すタイミング図である。 本発明の一実施形態による、書き込み動作の種々の信号を示すタイミング図である。 本発明の一実施形態による、読み出し動作の種々の信号を示すタイミング図である。 本発明の一実施形態による、書き込み動作の種々の信号を示すタイミング図である。 本発明の一実施形態による、装置の動作の種々の状態を示す概略状態図である。 本発明の一実施形態による、例示的レイテンシーを示す表である。 本発明の一実施形態による、メモリ動作中の待機状態に対する例示的ビット割り当てを示す表である。 本発明の一実施形態による、メモリコマンドの応答イベントに対する例示的ビット割り当てを示す表である。
可変レイテンシーメモリ動作用の装置および方法が本明細書で開示される。本発明の実施形態の十分な理解を提供するために、以下に詳細が説明される。しかしながら、これらの具体的な詳細がなくても本発明の実施形態は実現されることがあることが当業者には明らかであろう。さらに、本明細書で記述される本発明の特定の実施形態は、例示する目的で提供されるものであって、本発明の範囲をこれらの特定の実施形態に限定するために用いられるべきものではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本発明を不必要に不明瞭にすることを防ぐために詳細には示されていない。
図１Ａは、本発明の一実施形態による、装置１００のブロック図である。装置は、回路、一つ以上の半導体ダイ、パッケージ型半導体、当該回路、ダイまたはパッケージを含むデバイスおよび／または当該デバイスを含むシステムを含んでもよい。装置１００は、コントローラ１１０（例えば、メモリコントローラ）およびメモリ１２０を含む。コントローラ１１０およびメモリ１２０は、コマンド・アドレス（ＣＡ）バス１３０およびデータバス１３５によって結合されてもよい。メモリ１２０は、ＣＡバス１３０を介して、コントローラ１１０からコマンドおよび／またはアドレスを受信するように構成されてもよく、メモリは、データバス１３５を介してデータを受信する、および／またはデータを提供するように構成されてもよい。
メモリ１２０は、コントローラ１１０によって提供される受信したコマンドおよび／またはアドレスに応じて、メモリ動作（例えば、読み出し動作または書き込み動作）を実施するように構成されてもよい。例えば、メモリ１２０は、読み出しコマンドに応じて、データバス１３５を介してコントローラ１１０に読み出しデータを提供し、書き込みコマンドに応じて、データバス１３５を介して受信した書き込みデータを格納してもよい。さらに、メモリ１２０は、特定のコマンドに応じて、データバス１３５を介してコントローラ１１０へ情報をさらに提供してもよい。情報は、例えば、メモリ１２０がメモリ動作を実施するのに利用可能であるか否か、および／またはメモリ１２０がメモリ動作を実施するのに利用可能となるまでの期間を示してもよい。
少なくとも一実施形態においては、装置１００は、三段階のアドレシングに従って動作するように構成されてもよい。概して、三段階アドレシングは、メモリ動作（例えば、読み出し動作または書き込み動作）が実施されるのに応じて、メモリコントローラ１１０によって提供されるコマンドおよびアドレスをメモリ１２０が受信する間に、三つの段階を含んでもよい。例えば、三段階アドレシングは、メモリ１２０がＣＡバス１３０を介してコントローラ１１０からプリアクティブ（ｐｒｅａｃｔｉｖｅ）コマンドを受信する第一段階を含んでもよい。コントローラ１１０は、メモリ１２０に行アドレスの第一部分をさらに提供してもよい。それに応じて、メモリ１２０は、ＣＡバス１３０上のプリアクティブコマンドと共に受信した行アドレスの第一部分を格納してもよい。第二段階においては、メモリ１２０は、コントローラ１１０からアクティブコマンドを受信してもよい。コントローラ１１０は、メモリ１２０に行アドレスの第二部分をさらに提供してもよい。それに応じて、メモリ１２０は、ＣＡバス１３０上のアクティブコマンドと共に提供された行アドレスの第二部分を格納してもよい。行アドレスの第一部分および第二部分は、完全な行アドレスを含んでもよく、メモリ１２０は、行アドレスに関連付けられるデータにアクセスして、バッファ内にデータを格納してもよい。第三段階中には、メモリ１２０は、コントローラ１１０によって提供されるコマンドを受信してもよい。例えば、メモリ１２０は、コントローラ１１０によって提供される読み出しコマンドまたは書き込みコマンドを受信してもよい。読み出しコマンドに応じて、バッファされたデータは、データバス１３５を介してコントローラ１１０へと提供されてもよい。書き込みコマンドに応じて、書き込みデータは、データバス１３５上で受信されて、メモリ１２０は、行アドレスに書き込みデータを格納してもよい。
少なくとも一実施形態においては、三段階アドレシング動作の第二段階は、可変レイテンシー期間ｔＬＡＴを含んでもよい。ｔＬＡＴ期間中、メモリ１２０は、例えば、第三段階で受信するコマンドを実施するために回路を準備すること、現在のメモリ動作を完了させることおよび／または現在のメモリ動作を中断することによって、メモリ動作を管理してもよい。したがって、メモリ１２０は、ｔＬＡＴ期間中にこれらのおよび／または他の任意の数のメモリ動作を管理することがあるので、可変レイテンシー期間ｔＬＡＴは変化してもよい。例えば、ｔＬＡＴ期間は、比較的短い期間から比較的長い期間の間で変化してもよい。
幾つかの実施形態においては、ｔＬＡＴ期間が或る特定の期間内で確実に経過するようにメモリ１２０が構成されてもよい。例えば、少なくとも一実施形態においては、第三段階のコマンドが読み出しコマンドを含むとき、メモリ１２０は、少なくとも時間ｔＭＡＸＬＡＴＲ内で第二段階を完了させるように構成されてもよい。即ち、ｔＬＡＴ期間は、ｔＭＡＸＬＡＴＲ内で終わる。第三段階で提供されるコマンドが書き込みコマンドを含むとき、メモリ１２０は、少なくとも時間ｔＭＡＸＬＡＴＷ以内で第二段階を完了させるように構成されてもよい。即ち、ｔＬＡＴ期間は、ｔＭＡＸＬＡＴＷ内で終わる。ｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷ双方の値は、（図１には図示されていない）レジスタ内にパラメータとして格納されてもよい。幾つかの実施例においては、ｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷの値は、予め決められていてもよいし、および／または等しいか等しくなくてもよい。ｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷの値は、例えばコマンドの優先度に基づいて、リアルタイムで調整されてもよい。例として、ｔＭＡＸＬＡＴＷは、読み出しコマンドが書き込みコマンドに対して優先されるときに増大することがある。
このように、ｔＬＡＴ期間の最大期間は、その後の段階で提供されるコマンドのタイプに依存することがあるため、幾つかの実施形態においては、アクティブ化コマンドは、第三段階で提供されるコマンドのタイプを示してもよい。例えば、少なくとも一実施形態においては、アクティブ化コマンドは、アクティブ化読み出しコマンドまたはアクティブ化書き込みコマンドを含んでもよい。このように、可変レイテンシー期間ｔＬＡＴは、アクティブ化コマンドがアクティブ化読み出しコマンドまたはアクティブ化書き込みコマンドを含むか否かに少なくとも部分的に基づいてもよい。幾つかの実施例においては、アクティブ化読み出しコマンドおよびアクティブ化書き込みコマンドは、例えば、信号によって表されるようなビット値に基づいて識別されてもよい。例として、バッファアドレスＢＡの一以上のビットは、アクティブ化読み出しコマンドおよびアクティブ化書き込みコマンドを識別するために利用されてもよい。別の例においては、ＣＡバス１３０上で受信された特定の組み合わせのビットは、アクティブ化コマンドがアクティブ化読み出しコマンドを含むか、またはアクティブ化書き込みコマンドを含むことを示してもよい。
幾つかの実施例においては、コントローラ１１０は、アクティブ化コマンドを提供した後の特定の期間、読み出しまたは書き込みコマンドを提供するように構成されてもよく、前述されたように、ｔＬＡＴ期間は、メモリ１２０が三段階アドレシング手順のうちの第二段階中に実施しうる動作数および動作のタイプに少なくとも部分的に基づいて変化してもよい。結果として、読み出しまたは書き込みコマンドは、ｔＬＡＴ期間が経過する前に、即ち、メモリ１２０が其々のコマンドを実施するのに利用可能となる時間の前に、コントローラ１１０によって提供されてもよい。以下により詳細に説明されるように、ｔＬＡＴ期間が経過する前にコマンドが提供されるとき、メモリ１２０は、メモリ１２０がコマンドを実施するために利用可能ではないことを示す情報を提供してもよい。幾つかの実施形態においては、データ無効（ＤＮＶ）情報は、メモリ１２０がコマンドを実施するために利用可能ではないことを示すために、データバス１３５上に提供される。ｔＬＡＴ期間が経過した後にコマンドが提供される場合、メモリ１２０は、メモリ１２０がコマンドを実施するために利用可能であることを示す情報を提供してもよい。幾つかの実施形態においては、メモリ１２０がコマンドの実施および／またはデータの読み出しのために利用可能であることを示すデータ有効（ＤＶ）情報が、データバス１３５上に提供される。少なくとも一実施形態においては、データバス１３５は、其々のＤＮＶおよびＤＶ情報を提供するために使用されうる一つ以上のデータマスク信号線を含んでもよい。
図１Ｂは、本発明の一実施形態による、メモリ１５０の概略ブロック図である。メモリ１５０は、図１Ａのメモリ１２０を少なくとも部分的に実装するために利用されてもよい。メモリ１５０は、アドレスバッファ１６０およびデータバッファ１７０を含んでもよい。メモリ１５０は、図１Ａの装置１００を参照して前述された構成要素を含む。これらの構成要素は、図１Ｂにおいては図１Ａで使用された参照番号と同一の参照番号を用いて識別され、共通の構成要素の動作は、前述されたとおりである。結果として、これらの構成要素の動作の詳細な記述は、簡略化のため、繰り返すことはしない。
アドレスバッファ１６０は、ＣＡバス１３０からＮビットアドレス（例えば行アドレス）の第一部分（例えば、高位部分）を受信するように構成され、複数の行アドレスバッファ１６６のうちの一つに行アドレスの第一部分を提供するようにさらに構成されたマルチプレクサ１５４を含んでもよい。アドレスバッファ１６０は、図１Ｂに示された４つの行アドレスバッファ１６６など、いかなる数の行アドレスバッファ１６６を含んでもよい。
マルチプレクサ１５４は、バッファアドレスＢＡに少なくとも部分的に基づいて、行アドレスバッファ１６６に行アドレスの第一部分を提供するように構成されてもよい。例として、バッファアドレスＢＡは、どの行アドレスバッファ１６６が行アドレスの第一部分を受信するかを決定するために使用されてもよい。例えば、４つの行アドレスバッファ１６６を有する実施形態においては、バッファアドレスＢＡのうちの２ビットが、行アドレスの第一部分を受信する行アドレスバッファ１６６を決定するために使用されてもよい。
各行アドレスバッファ１６６は、マルチプレクサ１６８に結合されてもよい。マルチプレクサ１６８は、行アドレスの第一部分を受信して、バッファアドレスＢＡに少なくとも部分的に基づいて、行アドレスレジスタ１９０に行アドレスの第一部分を提供するように構成されてもよい。行アドレスレジスタ１９０は、マルチプレクサ１６８から行アドレスの第一部分を受信して、ＣＡバス１３０から行アドレスの第二部分（例えば、低位部分）をさらに受信してもよい。したがって、行アドレスレジスタ１９０は、アドレス全体を格納してもよい。前述されたように、アドレスは、Ｎビットを含み、任意の数のビットが、行アドレスの第一部分と第二部分との間に割り当てられてもよい。行デコーダ１９２は、読み出しおよび／または書き込み動作用のアドレスに関連付けられたアレイ１９４のメモリにアクセスするための行アドレスを受信するように構成されてもよい。
例示的な読み出し動作においては、読み出しデータは、Ｉ／Ｏ回路１９６を介して、アレイ１９４からマルチプレクサ１７２へと提供されてもよい。Ｉ／Ｏ回路１９６は、例えば、データをアレイ１９４に提供するか、データをアレイ１９４から受信するように、其々のデータを検知および／または増幅するように構成された複数のセンス増幅器を含んでもよい。バッファアドレスＢＡに少なくとも部分的に基づいて、マルチプレクサ１７２は、データ
バッファ１７０の複数の行データバッファ１７４のうちの一つに読み出しデータを提供してもよい。データバッファ１７０は、いかなる数の行データバッファ１７４を含んでもよく、少なくとも一実施形態においては、アドレスバッファ１６０およびデータバッファ１７０は、其々、同一数の行アドレスバッファ１６６および行データバッファ１７４を含んでもよい。幾つかの実施形態においては、行データバッファ１７４および行アドレスバッファ１６６の数は異なってもよい。読み出しデータは、バッファアドレスＢＡに少なくとも部分的に基づいて、行データバッファ１７４からマルチプレクサ１７６へと提供され、その後、ステートマシン１７８に提供されてもよい。ステートマシン１７８は、制御信号ＣＴＬに少なくとも部分的に基づいて、データバス１３５へと読み出しデータを提供してもよい。
例示的な書き込み動作においては、（例えば、ＣＡバス上で受信した書き込みコマンドに関連付けられる）書き込みデータは、ステートマシン１７８にデータバス１３５から提供されてもよい。制御信号ＣＴＬに少なくとも部分的に基づいて、ステートマシン１７８は、マルチプレクサ１７６へと書き込みデータを提供してもよく、続いて、マルチプレクサ１７６は、バッファアドレスＢＡに少なくとも部分的に基づいて、複数の行データバッファ１７４のうちの一つに書き込みデータを提供してもよい。選択された行データバッファ１７４は、マルチプレクサ１７２へと書き込みデータを提供し、続いて、マルチプレクサ１７２は、アレイ１９４内に格納するために、Ｉ／Ｏ回路１９６に書き込みデータを提供してもよい。書き込みデータは、行デコーダ１９２によって提供された行アドレスに関連付けられたアレイ１９４のメモリセル内に格納されてもよい。
前述されたように、メモリ１５０は、三段階アドレシングに従って動作するように構成されてもよい。したがって、第一段階中に、プリアクティブコマンドが、ＣＡバス１３０を介して、行アドレスの第一部分がマルチプレクサ１５４に提供されるようにしてもよい。行アドレスの第一部分は、行アドレスバッファ１６６内に格納されてもよい。
第二段階においては、アクティブ化コマンドが提供されて、行アドレスの第一部分が行アドレスバッファ１６６から行アドレスレジスタ１９０に提供されることとしてもよい。さらに、行アドレスの第二部分が、ＣＡバス１３０を介して行アドレスレジスタ１９０に提供されてもよい。行アドレスは、データがアレイ１９４から行データバッファ１７４に提供されうるように、アレイ１９４のデータにアクセスするために使用されてもよい。特定の行アドレスバッファ１６６および行データバッファ１７４は、其々、アレイ１９４から行アドレスの第一部分およびデータを受信し、バッファアドレスＢＡに少なくとも部分的に基づいてもよい。
第三段階中、読み出し動作または書き込み動作は、其々、読み出しコマンドまたは書き込みコマンドに応じて実施されてもよい。前述されたように、このように提供されたコマンドは、ｔＬＡＴ期間後に提供されてもよい。読み出し動作においては、行データバッファ１７４内に格納されたデータは、出力ステートマシン１７８を利用して読み出しデータとしてデータバス１３５に提供されてもよい。書き込み動作においては、書き込みデータは、ステートマシン１７８によってデータバス１３５上で受信され、行データバッファ１７４に提供されてもよい。書き込みデータは、その後、アレイ１９４内の行アドレスに格納されてもよい。
図２Ａは、本発明の一実施形態による、読み出し動作の種々の信号を示すタイミング図２００である。タイミング図２００は、図１ＡのＣＡバス１３０およびデータバス１３５上に提供される信号を含んでもよい。
時間Ｔ０において、コントローラ１１０は、ＣＡバス１３０上にプリアクティブコマンド２０２を提供し、時間Ｔ１において、アクティブ化読み出しコマンド２０４をさらに提供してもよい。前述されたように、アクティブ化読み出しコマンド２０４は、来るべき読み出し動作を示してもよい。アクティブ化読み出しコマンド２０４は、時間Ｔ２においてデアサートされ、遅延ｔＲＣＤの後に、時間Ｔ３において、コントローラ１１０は、読み出しコマンド２０６を提供してもよい。遅延ｔＲＣＤは、例えば、アクティブ化コマンドが提供される時と、その後の読み出しコマンドまたは書き込みコマンドが提供される時との間の最小時間を定義するＲＡＳ ｔｏ ＣＡＳ遅延（ＲＡＳからＣＡＳへ移行するまでの遅延）を含んでもよい。時間ｔＲＣＤは、ＪＥＤＥＣ ＬＰＤＤＲ２標準などの一以上の標準に従って、予め決められるかおよび／または特定されてもよい。
時間Ｔ４において、読み出しコマンド２０６に応じて、時間ＲＬが経過した後、メモリ１２０は、データバス１３５上にデータ無効（ＤＮＶ）情報を提供してもよい。時間ＲＬは、メモリ１２０が読み出しコマンド２０６に対して応答（例えば、ＤＮＶまたはＤＶ情報）を提供するための期間を含んでもよく、例えば、システムクロック信号のクロック周期数（例えば、３クロック周期）を含んでもよい。少なくとも一実施形態においては、ＤＮＶ情報２１０は、データバス１３５のデータマスク信号線上に提供され、さらに、例えば、８ビットの長さを有するバースト長で提供されてもよい。前述されたように、ＤＮＶ情報２１０は、メモリ１２０が読み出しコマンドを実施するのに利用可能ではないことを示してもよい。例えば、ＤＮＶ情報２１０は、ｔＬＡＴ期間がまだ経過していないことを示してもよい。ＤＮＶ情報２１０は、装置１００が読み出しコマンドを実施するのに利用可能となるまでの期間、またはｔＬＡＴ期間が経過するまでの期間を示す情報をさらに含んでもよい。
ｔＬＡＴ期間が経過する時間Ｔ５の後、コントローラ１１０は、時間Ｔ６において、ＣＡバス１３０に読み出しコマンド２０８を提供してもよい。それに応じて、時間Ｔ７において、メモリ１２０は、メモリが動作に利用可能であることを示すＤＶ情報２１２をデータバス１３５上に提供してもよい。前述されたように、コマンドは、ｔＬＡＴ期間が経過した後に提供されるので、コマンドを実施してもよい。少なくとも一実施形態においては、ＤＶ情報２１２は、データバスのデータマスク信号線上に提供され、読み出しコマンド２０８に関連付けられるデータについても、時間Ｔ７において、データバス上に提供されてもよい。
タイミング図２００は、読み出しコマンド２０６、２０８を参照して記述されているが、他の読み出しコマンドも同様に提供されてもよい。例えば、ｔＬＡＴ期間が経過する前にＤＮＶ情報をメモリ１２０に提供させるために、複数の読み出しコマンドが提供されてもよい。これらの各コマンドは、装置１００がコマンドを実施するのに利用可能となる前に提供されるので、前述されたように、ＤＮＶ情報は、これらの各読み出しコマンドに応じて、データバス１３５上に提供されてもよい。
図２Ｂは、本発明の一実施形態による、書き込み動作の種々の信号を示すタイミング図２５０である。タイミング図２５０は、図１ＡのＣＡバス１３０およびデータバス１３５上に提供される信号を含んでもよい。
時間Ｔ０において、プリアクティブコマンド２５２がＣＡバス１３０上に提供されてもよい。時間Ｔ１において、コントローラ１１０は、アクティブ化書き込みコマンド２５４を提供し、時間Ｔ２においては、もはや書き込みコマンド２５４を提供しない。前述されたように、アクティブ化書き込みコマンド２５４は、来るべき書き込み動作を示してもよい。時間ｔＲＣＤの後に、時間Ｔ３において、読み出しコマンド２５６が提供されてもよい。
時間Ｔ４において、ＲＬが経過した後、メモリ１２０は、読み出しコマンド２５６に応じて、データバス１３５上にＤＮＶ情報２７０を提供してもよい。読み出しコマンド２５６は、例えば、メモリ１２０がＤＮＶまたはＤＶ情報を提供するために使用されてもよい。ＤＮＶ情報２７０は、データバス１３５のデータマスク信号線上に提供され、例えば、８ビットのバースト長で提供されてもよい。前述されたように、ＤＮＶ情報２７０は、メモリ１２０が書き込みコマンドを実施するのにまだ利用可能ではないことを示してもよい。ＤＮＶ情報２７０は、メモリ１２０がコマンドを実施するのに利用可能となるまでの期間を示す情報をさらに含んでもよい。
ｔＬＡＴ期間が経過する時間Ｔ５の後、コントローラ１１０は、時間Ｔ６において、ＣＡバス１３０上に読み出しコマンド２５８を提供してもよい。それに応じて、時間Ｔ７において、メモリ１２０は、メモリが動作に利用可能であることを示すＤＶ情報２７２を、データバス、例えば、データマスク信号線上に提供してもよい。コマンドは、ｔＬＡＴ期間が経過した後の時間に提供されるため、書き込みコマンドを実施してもよい。ＤＶ情報２７２がデータバス１３５上に提供されるのに応じて、コントローラは、時間Ｔ８において、ＣＡバス１３０上に書き込みコマンド２６０を提供してもよい。書き込みコマンド２６０に関連付けられる書き込みデータ２７４は、時間Ｔ９においてデータバス１３５上にメモリ１２０に対して提供される。
図２Ａのタイミング図２００および図２Ｂのタイミング図２５０は、其々、読み出しコマンド２０６、２０８、２５６、２５８を参照して記述されているが、他の読み出しコマンドが同様に提供されてもよい。例えば、幾つかの実施形態においては、外部デバイスは、ＤＶ情報が提供されるまで、例えば、ｔＬＡＴ期間が経過する前に複数読み出しコマンドが提供されるまで、ＤＮＶ／ＤＶ情報をメモリ１２０に提供させるために、読み出しコマンドを周期的に提供するように構成されてもよい。他の実施形他においては、外部デバイスは、ＤＮＶ情報に含まれる情報に少なくとも部分的に基づいて、一以上の読み出しコマンドを提供するように構成されてもよい。例として、ＤＮＶ情報は、ｔＬＡＴ期間が５０マイクロ秒のうちに終わり、コントローラ１１０が別の読み出しコマンドを提供するまでに５０マイクロ秒以上待機することを示してもよい。
さらに、図２Ａのタイミング図２００および図２Ｂのタイミング図２５０の双方において、其々の読み出しコマンドは、アクティブ化コマンドが提供された後の時間ｔＲＣＤにおいて提供される。このように、メモリ１２０が読み出しコマンドまたは書き込みコマンドを実施するのに利用可能であるか否かが決定されてもよい。前述されたように、読み出しコマンドは、周期的に提供されてもよく、ならびに／または、ＤＮＶ情報に含まれる情報に少なくとも部分的に基づいて提供されてもよい。したがって、少なくとも一実施形態においては、読み出し動作に関しては、ＤＶ情報および関連付けられた読み出しデータがデータバス１３５に提供されるまで、読み出しコマンドが提供されてもよい。書き込み動作に関しては、ＤＶ情報が提供されるまで読み出しコマンドが提供されてもよく、それに応じて、メモリ１２０がデータバス１３５から提供される書き込みデータを格納するよう、書き込みコマンドが提供されてもよい。
図３Ａは、本発明の一実施形態による、読み出し動作の種々の信号を示すタイミング図３００である。タイミング図３００は、図１ＡのＣＡバス１３０およびデータバス１３５上に提供される信号を含んでもよい。
時間Ｔ０において、コントローラ１１０は、ＣＡバス１３０上にプリアクティブコマンド３０２を提供してもよく、時間Ｔ１において、アクティブ化読み出しコマンド３０４をさらに提供してもよい。アクティブ化読み出しコマンド３０４は、時間Ｔ２においてデアサートされ、時間ｔＲＣＤ後の時間Ｔ３において、コントローラ１１０は、読み出しチェックコマンド３０６を提供してもよい。読み出しチェックコマンド３０６は、メモリ１２０がコマンドを実施する（例えば、ＤＮＶ情報またはＤＶ情報を提供する）のに利用可能であるか否か、即ち、ｔＬＡＴ期間が経過したか否かをメモリ１２０に示させる“ダミー”コマンドを含んでもよい。少なくとも一実施形態においては、読み出しチェックコマンド３０６を提供することには、読み出しコマンドを提供することと、バッファアドレスＢＡのうちの一以上の特定のビット（例えば、バッファアドレスＢＡのビット２）をアサートすることを含んでもよい。他の実施形態においては、ＣＡバス１３０上の特定の信号の組み合わせが、読み出しチェックコマンドを提供するために使用されてもよい。
読み出しチェックコマンド３０６に応じて、メモリ１２０は、時間Ｔ４において、データバス１３５上にＤＮＶ情報３２０を提供してもよい。ＤＮＶ情報３２０は、ｔＬＡＴ期間がまだ経過していないことを示し、ｔＬＡＴ期間が経過するまでの期間を示す情報をさらに含んでもよい。
ｔＬＡＴ期間が経過する時間Ｔ５の後、コントローラ１１０は、時間Ｔ６において、ＣＡバス１３０上に読み出しチェックコマンド３０８を提供してもよい。それに応じて、時間Ｔ７において、メモリ１２０が読み出し動作に利用可能であることを示すＤＶ情報３２２をデータバス１３５上にメモリ１２０が提供してもよい。したがって、コントローラ１１０は、時間Ｔ８において読み出しコマンド３１０を提供し、時間Ｔ９において、メモリ１２０は、データバス１３５に読み出しコマンド３１０に関連付けられた読み出しデータ３２４を提供してもよい。
図３Ｂは、本発明の一実施形態による、書き込み動作の種々の信号を示すタイミング図３５０である。タイミング図３５０は、図１ＡのＣＡバス１３０およびデータバス１３５上に提供される信号を含んでもよい。
時間Ｔ０において、コントローラ１１０は、ＣＡバス１３０上にプリアクティブコマンド３５２を提供し、時間Ｔ１において、アクティブ化書き込みコマンド３５４をさらに提供してもよい。アクティブ化書き込みコマンド３５４は、時間Ｔ２においてデアサートされ、時間ｔＲＣＤ後の時間Ｔ３において、コントローラ１１０は、読み出しチェックコマンド３５６を提供してもよい。前述されたように、読み出しチェックコマンド３５６は、メモリ１２０がコマンドを実施する（例えば、ＤＮＶ情報またはＤＶ情報を提供する）のに利用可能であるか否かをメモリ１２０に示させる“ダミー”コマンドを含んでもよい。アクティブ化コマンド３５４は、アクティブ化書き込みコマンドであるため、読み出しチェックコマンド３５６は、メモリ１２０が書き込みコマンドを実施するのに利用可能であるか否かをメモリ１２０に示させてもよい。読み出しチェックコマンドは、読み出しコマンドとバッファアドレスＢＡのうちの一以上の特定のビット（例えば、バッファアドレスＢＡのビット２）とをアサートすることによって、または、ＣＡバス１３０上の特定の信号の組み合わせをアサートすることによって提供されてもよい。
読み出しチェックコマンド３５６に応じて、メモリ１２０は、時間Ｔ４において、アクティブ化コマンドが提供されて以来まだｔＬＡＴ期間が経過していないことをコントローラ１１０に示すＤＮＶ情報３７０を、データバス１３５上に提供してもよい。ＤＮＶ情報３７０は、ｔＬＡＴ期間が経過するまでの期間を示す情報をさらに含んでもよい。
ｔＬＡＴ期間が経過する時間Ｔ５の後、コントローラ１１０は、時間Ｔ６において、ＣＡバス１３０上に読み出しチェックコマンド３５８を提供してもよい。これに応じて、時間Ｔ７において、メモリ１２０は、メモリが書き込み動作に利用可能であることを示すＤＶ情報３７２をデータバス１３５上に提供してもよい。コントローラ１１０は、時間Ｔ８において書き込みコマンド３６０を提供し、時間Ｔ９において、コントローラ１１０は、メモリ１２０内に格納するためにデータバス１３５に書き込みデータ３７４をさらに提供してもよい。
図３Ａのタイミング図３００および図３Ｂのタイミング図３５０について、読み出しチェックコマンドを参照してここまで記述してきた。少なくとも一実施形態においては、読み出しチェックコマンドは、装置１００が、データバス１３５へは如何なるデータも提供することなく装置の状態を示しうる、という点で、読み出しコマンドとは異なる可能性がある。
図４Ａは、本発明の一実施形態による、読み出し動作の種々の信号を示すタイミング図４００である。タイミング図４００は、図１ＡのＣＡバス１３０およびデータバス１３５上に提供される信号を含んでもよい。
時間Ｔ０において、コントローラ１１０は、ＣＡバス１３０上にプリアクティブコマンド４０２を提供し、時間Ｔ１において、アクティブ化読み出しコマンド４０４をさらに提供してもよい。アクティブ化読み出しコマンド４０４に応じて、メモリ１２０は、データバス１３５にＤＮＶ情報４２０を提供し、少なくとも一実施形態においては、ＤＮＶ情報４２０は、ｔＬＡＴ期間が経過する時間ｔ４までに、データバス１３５上に提供されてもよい。さらに、メモリ１２０は、時間Ｔ４において、データバス１３５上にＤＮ情報４２２を提供してもよい。ＤＶ情報４２２が提供されるのに応じて、コントローラ１１０は、時間Ｔ５において読み出しコマンド４０６を提供し、それによって、時間Ｔ６において、データバス１３５上に読み出しデータ４２４をメモリ１２０に提供させる。
図４Ｂは、本発明の一実施形態による、書き込み動作の種々の信号を示すタイミング図４５０である。タイミング図４５０は、図１ＡのＣＡバス１３０およびデータバス１３５上に提供される信号を含んでもよい。
時間Ｔ０において、コントローラ１１０は、ＣＡバス１３０上にプリアクティブコマンド４５２を提供し、時間Ｔ１において、アクティブ化書き込みコマンド４５４をさらに提供してもよい。アクティブ化書き込みコマンド４５４に応じて、メモリ１２０は、データバス１３５上にＤＮＶ情報４７０を提供し、少なくとも一実施形態においては、ＤＮＶ情報４７０は、ｔＬＡＴ期間が経過する時間Ｔ３までに、提供されてもよい。さらに、メモリ１２０は、時間Ｔ３において、ＤＶ情報４７２を提供してもよい。ＤＶ情報４７２が提供されるのに応じて、コントローラ１１０は、時間Ｔ４において、書き込みコマンド４５６を提供してもよい。コントローラ１１０は、メモリ１２０内に格納するために、時間Ｔ５において、データバス１３５に対して、書き込みデータ４７４をさらに提供してもよい。
図５は、本発明の一実施形態による、装置の動作の種々の状態を示す概略状態図５００である。状態図５００は、アイドル状態５０２、アクティブ状態５０４、読み出し状態５０６、書き込み状態５０８およびプリアクティブ状態５１０を含み、例えば、図１Ａの装置１００などの装置の動作において使用されてもよい。状態図５００は、ＪＥＤＥＣ ＬＰＤＤＲ２標準などの一以上の標準に従って、任意の状態図を完全または部分的に、実現する、改変する、または置換するために使用されてもよい。少なくとも一実施形態においては、状態図５００は、状態図の簡略化されたバージョンを含み、従って、本発明を不必要に不明瞭にすることを防ぐために既知の一つ以上の状態は省力してもよい。
例示的一動作においては、初期化後、装置１００はアイドル状態５０２に入ってもよい。アイドル状態５０２において、装置１００は、本明細書で記述された三段階アドレシングのうちの如何なる段階における動作も行っていない。プリアクティブコマンドに応じて、装置１００は、プリアクティブ状態５１０へと入り、三段階アドレシングのうちの第一段階における動作をしてもよい。第一段階が完了すると、装置１００は、再度アイドル状態５０２に入ってもよい。
アクティブ化コマンド（例えばアクティブ化読み出しまたはアクティブ化書き込み）に応じて、装置１００は、アクティブ状態５０４に入ってもよい。アクティブ状態５０４にあるとき、装置１００は、三段階アドレシングのうちの第二段階における動作をしてもよい。前述されたように、コントローラ１１０は、アクティブ化読み出しコマンドまたはアクティブ化書き込みコマンドを提供してもよく、メモリ１２０は、ｔＬＡＴ期間中に任意の動作を管理してもよい。前述されたように、少なくとも一実施形態においては、メモリ１２０は、アクティブ化読み出しコマンドに応じてｔＭＡＸＬＡＴＲ内で、また、アクティブ化書き込みコマンドに応じてｔＭＡＸＬＡＴＷ内で、三段階アドレシングのうちの第二段階を完了させるように構成されてもよい。
本発明の少なくとも一実施形態に従って、アクティブ状態５０４にあると、コントローラ１１０は、例えば、図２Ａおよび図２Ｂを参照して前述されたように、メモリ１２０にコマンドを提供してもよい。前述されたように、幾つかの実施例においては、コントローラ１１０は、例えば、ｔＬＡＴ期間が経過する前に読み出しコマンドを提供してもよい。したがって、装置１００は、読み出し状態５０６に入り、ＤＮＶ情報を提供し、アクティブ状態５０４へと戻ってもよい。装置１００が読み出しコマンドを実施するのに利用可能であるとき、例えば、ｔＬＡＴ期間が経過したときに読み出しコマンドが受信される場合、装置１００は、読み出し状態５０６に入り、ＤＶ情報を提供し、アクティブ状態５０４へと戻ってもよい。アクティブ化コマンドがアクティブ化読み出しコマンドであった場合には、メモリ１００は、ＤＶ情報とともに読み出しデータをさらに提供してもよい。アクティブ化コマンドがアクティブ化書き込みコマンドであった場合、装置１００は、アクティブ状態５０４へと戻ってもよい。その後、装置１００は、書き込み状態５０８へと入り、コントローラ１１０は、書き込みコマンドおよび関連付けられる書き込みデータをメモリ１２０へと提供してもよい。メモリ１２０は、書き込みコマンドに関連付けられる書き込みデータを格納し、装置１００は、アクティブ状態５０４へと戻ってもよい。
他の実施形態においては、アクティブ状態にあると、コントローラ１１０は、例えば、図３Ａおよび図３Ｂを参照して前述されたように、メモリ１２０へと読み出しチェックコマンドを提供してもよい。それに応じて、メモリ１２０は、ｔＬＡＴ期間が経過する前に読み出しチェックコマンドが受信される場合に、ＤＮＶ情報を提供してもよい。ｔＬＡＴ期間が経過した後で読み出しコマンドが受信される場合、メモリ１２０は、ＤＶ情報が提供されると、読み出しチェックコマンドおよび装置１００がアクティブ状態５０４に戻るか否かのＤＶ情報を提供してもよい。読み出しまたは書き込みコマンドは、その後、読み出し状態５０６または書き込み状態５０８に其々入ることによって実施されてもよい。コマンドが完了すると、装置１００はアクティブ状態５０４へと戻ってもよい。
さらに他の実施形態においては、アクティブ状態５０４にあると、例えば、図４Ａおよび図４Ｂを参照して前述されたように、メモリ１２０は、メモリ１２０がコマンドを実施するのに利用可能になるまで、例えば、ｔＬＡＴ期間が経過するまでに、コントローラ１１０に対してＤＮＶ情報を提供してもよい。メモリ１２０がコマンドを実施するのに利用可能になると、メモリ１２０は、ＤＶ情報を提供してもよい。その後、読み出しコマンドまたは書き込みコマンドは、読み出し状態５０６または書き込み状態５０８に其々入ることによって実施されてもよい。コマンドが完了すると、装置１００はアクティブ状態５０４へ戻ってもよい。
各場合において、読み出しコマンドまたは書き込みコマンドを実施した後、装置１００は、アクティブ状態５０４に戻ってもよい。その後の三段階アドレシングプロセス中、別のプリアクティブコマンドが提供されてもよい。装置１００は、前述されたように、プリアクティブ状態５１０に入って、アクティブコマンドを受信する前にアイドル状態５０２へと遷移してもよい。
図６は、本発明の一実施形態による、例示的レイテンシーを示す表６００である。前述されたように、ｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷは、其々、読み出しおよび書き込み動作用のｔＬＡＴ期間に対する最大期間を含んでもよい。表６００は、記述された実施形態に従って使用されうるｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷの双方に対する例示的なレイテンシーを示す。ｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷに対する値は、トランスペアレント動作レジスタ（ｔｒａｎｓｐａｒｅｎｔ ｏｐｅｒａｔｉｏｎｓ ｒｅｇｉｓｔｅｒ：ＴＯＲ）などの一以上のレジスタに格納されてもよい。ｔＭＡＸＬＡＴＲおよびｔＭＡＸＬＡＴＷを格納するレジスタは、幾つかの実施形態においては、ｔＭＡＸＬＡＴＲおよび／またはｔＭＡＸＬＡＴＷに対する値をユーザが特定しうるように、読み出し専用であってもよいし、書き込み可能であってもよい。
図７は、本発明の一実施形態による、メモリ動作中の待機状態に対する例示的ビット割り当てを示す表７００である。前述されたように、図２のＤＮＶ情報２１０などのＤＮＶ情報は、ｔＬＡＴ期間が経過する前の残り期間を示す情報を含んでもよい。図７に示されるように、少なくとも一実施形態においては、ＤＮＶ情報は、比較的短い期間、通常の期間、または長い期間が残っているか否かを示してもよい。このように、図１Ａのコントローラ１１０などのコントローラは、待機状態においてＣＡバス１３０および／もしくはデータバス１３５を保持するか否か、または、例えば、より高い優先度を有する別のコマンドが実施されうるように保留（ｐｅｎｄｉｎｇ）コマンドを中止する（例えば、終わらせる）か否かを決定してもよい。少なくとも一実施形態においては、ＤＮＶ情報に含まれる情報は、データバス１３５の一以上のデータマスク信号線を利用してパラレルおよび／またはシリアルに提供されてもよい。
図８は、本発明の一実施形態による、メモリコマンドの応答イベント用の例示的ビット割り当てを示す表８００である。前述されたように、ＤＶ情報は、装置１００が読み出しコマンドまたは書き込みコマンドを其々実施するのに利用可能であることを示すために使用されてもよい。幾つかの実施形態においては、図８に示されているように、ＤＶ情報は、例えば、エラーが生じたか否かおよび／または、結果として特定の動作（例えば、チェック状態レジスタ）が示唆されるか否かを示す情報をさらに含んでもよい。少なくとも一実施形態においては、各ビット状態割り当ては、データバス１３５の一以上のデータマスク信号線を利用してパラレルおよび／またはシリアルに提供されてもよい。
前述から、本発明の特定の実施形態が例示する目的で記述されてきたが、本発明の趣旨および範囲から逸脱することなく種々の改変がなされてもよいことを理解されたい。したがって、本発明は、添付の請求項以外には限定されることはない。

Claims (20)

  1. 先に発行されるアクティブ化コマンド及びその後に発行されるリード又はライトコマンドを受けて、リード又はライトのメモリ動作を実行するメモリであって、
    前記メモリ動作が実行可能であるかどうかを、前記アクティブ化コマンドの発行から前記リード又はライトコマンドの発行までの時間間隔が可変レイテンシー期間に含まれるかどうかで判断し、
    その判断結果として、実行可能であることを示す情報か実行可能でないことを示す情報を返信し、
    実行可能であるときは、前記メモリ動作を実行し、
    実行可能でないときは、前記アクティブ化コマンドを伴わない前記リード又はライトコマンドのみの再発行を待つ、
    ように構成されたメモリ、
    を備える装置。
  2. 前記判断は、前記アクティブ化コマンド及び前記リード又はライトコマンドの両方の発行をもって行うように構成された、
    請求項１に記載の装置。
  3. 前記アクティブ化コマンドと前記リード又はライトコマンドとの間に発行されるチェックコマンドを更に受け、
    前記判断は、前記アクティブ化コマンドの発行から前記チェックコマンドの発行までの時間間隔が前記可変レイテンシー期間に含まれるかどうかで行われる、
    請求項１に記載の装置。
  4. 前記判断結果として実行可能でないときは、
    新たなチェックコマンドを更に受け、
    前記判断は、前記アクティブ化コマンドの発行から前記新たなチェックコマンドの発行までの時間間隔が前記可変レイテンシー期間に含まれるかどうかで行われる、
    請求項３に記載の装置。
  5. 前記判断結果として実行可能であるときは、
    前記チェックコマンドを受けた後に、前記リード又はライトコマンドを受け、前記リード又はライトコマンドに基づいて前記メモリ動作を実行する、
    請求項３に記載の装置。
  6. 前記メモリ動作が実行可能であるかどうかを、前記アクティブ化コマンドの発行から前記リードコマンドの発行までの時間間隔が可変レイテンシー期間に含まれるかどうかで判断し、
    その判断結果として実行可能であるときは、
    更に、ライトコマンドの発行を受けて前記ライトのメモリ動作を実行する
    請求項１に記載の装置。
  7. 前記アクティブコマンドを受信する前にプリアクティブコマンドを受信し、前記プリアクティブコマンド及び前記アクティブコマンドの両方に基づいてアクセスされるべき行アドレスが確定する請求項１記載の装置。
  8. 前記実行可能でないことを示す情報は、前記可変レイテンシー期間の残りの期間を示す情報を包含する請求項１記載の装置。
  9. 先にアクティブ化コマンドを発行し、その後にリード又はライトコマンドを発行して、リード又はライトのメモリ動作を実行させるコントローラであって、
    前記アクティブ化コマンドの発行から前記リード又はライトコマンドの発行までの時間間隔が可変レイテンシー期間に含まれるかどうかを判断した結果として、前記メモリ動作が実行可能であることを示す情報か実行可能でないことを示す情報を受信し、
    実行可能であるときは、前記リードコマンドに基づくデータを受信し、又は、前記ライトコマンドに基づくデータを送信し、
    実行可能でないときは、前記アクティブ化コマンドを伴わない前記リード又はライトコマンドのみを再発行する、
    ように構成されたコントローラ、
    を備える装置。
  10. 前記アクティブ化コマンドを発行した後であって前記リード又はライトコマンドを発行する前にチェックコマンドを発行し、
    前記判断結果として実行可能でないときは、
    新たなチェックコマンドを更に発行する、
    ように構成されたコントローラ、
    を備える請求項９に記載の装置。
  11. 前記アクティブコマンドを発行する前にプリアクティブコマンドを発行し、前記プリアクティブコマンド及び前記アクティブコマンドの両方に基づいてアクセスされるべきメモリの行アドレスが確定する請求項９記載の装置。
  12. 前記実行可能ではないことを示す情報は、前記可変レイテンシー期間の残りの期間を示す請求項９記載の装置。
  13. 先にアクティブ化コマンドを発行し、その後にリード又はライトコマンドを発行するコントローラと、
    前記先に発行されるアクティブ化コマンド及びその後に発行されるリード又はライトコマンドを受けて、リード又はライトのメモリ動作を実行するメモリを備え、
    前記メモリは、前記メモリ動作が実行可能であるかどうかを、前記アクティブ化コマンドの発行から前記リード又はライトコマンドの発行までの時間間隔が可変レイテンシー期間に含まれるかどうかで判断し、
    前記メモリは、その判断結果として、実行可能であることを示す情報か実行可能でないことを示す情報を前記コントローラに提供し、
    前記メモリは、実行可能であるときは、前記メモリ動作を実行し、
    前記コントローラは、実行可能でないことを示す情報を受け取ったとき、前記アクティブ化コマンドを伴わない前記リード又はライトコマンドのみを再発行する、
    装置。
  14. 前記判断は、前記アクティブ化コマンド及び前記リード又はライトコマンドの両方の発行をもって行うように構成された、
    請求項１３に記載の装置。
  15. 前記コントローラは、前記アクティブ化コマンドと前記リード又はライトコマンドとの間にチェックコマンドを発行し、
    前記判断は、前記アクティブ化コマンドの発行から前記チェックコマンドの発行までの時間間隔が前記可変レイテンシー期間に含まれるかどうかで行われる、
    請求項１３に記載の装置。
  16. 前記判断結果として実行可能でないときは、
    前記コントローラは、新たなチェックコマンドを更に発行し、
    前記判断は、前記アクティブ化コマンドの発行から前記新たなチェックコマンドの発行までの時間間隔が前記可変レイテンシー期間に含まれるかどうかで行われる、
    請求項１５に記載の装置。
  17. 前記判断結果として実行可能であるときは、
    前記コントローラは、前記リード又はライトコマンドを発行し、
    前記メモリは、前記リード又はライトコマンドに基づいて前記メモリ動作を実行する、
    請求項１６に記載の装置。
  18. 前記メモリ動作が実行可能であるかどうかを、前記アクティブ化コマンドの発行から前記リードコマンドの発行までの時間間隔が可変レイテンシー期間に含まれるかどうかで判断し、
    その判断結果として実行可能であるときは、
    前記コントローラは、ライトコマンドを発行し、
    前記メモリは、前記発行されたライトコマンドに基づいて前記メモリ動作を実行する
    請求項１３に記載の装置。
  19. 前記アクティブコマンドを受信する前にプリアクティブコマンドを受信し、前記プリアクティブコマンド及び前記アクティブコマンドの両方に基づいてアクセスされるべき行アドレスが確定する請求項１３記載の装置。
  20. 前記実行可能でないことを示す情報は、前記可変レイテンシー期間の残りの期間を示す情報を包含する請求項１３記載の装置。
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