JP4438877B2 - 通信システム、受信装置、および受信方法 - Google Patents
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Description
第2に、ラインドライバの消費電力だけでも数十mW/Ch.もあるにもかかわらず、伝送レートは600Mbpsと低く今後の映像モバイル機器に必要とされる10Gbps以上のデータバンド幅に対応することが消費電力やLSIのピン数の点で不可能である。
そして、その通信にはいわゆるソースシンクロナス方式が適用される。
送信装置2は、データセレクタ21、ラインドライバ22,23を有し、複数の位相同期した送信データDT1,STD2、送信データと同期したクロック信号CLKを、伝送線路4を介して受信装置3に送信する。
より具体的には、図2に示すように、増幅器32の周波数特性が不十分なために、増幅器32の出力のデータにISIが大きく影響し、高速化を妨げている。
しかし、この技術では、クロックデータリカバリ(Clock Data Recovery : CDR)方式を使用して高速化を図っているために、8b-10b変換のような回路規模を著しく増大させる符号化処理が必要となり、またプロセッサLSIによるソフト処理も前提であり容易にLSIの中で扱うことができない。
受信装置においては、受信した低振幅の同期クロックが増幅器で増幅され振幅が回復される。
次に、低振幅の同期クロックから増幅器によって振幅が回復された同期クロックを基に、位相同期ループ内に配置された増幅器と同等の構成を有する複製増幅器により増幅器の遅延を補償した再生クロックが周波数逓倍回路により生成される。
そして、生成した再生クロックに同期して受信したシリアルデータがラッチ型コンパレータによりラッチされる。
その結果、データ再生に最適なクロックを再生することが可能となり、ひいては高精度にデータを再生することができる。
また、図6は、本実施形態に係るラインドライバにおける静電保護回路の構成例を示す図である。
NMOSトランジスタNT231のソースとNMOSトランジスタNT233のドレインが接続され、その接続点により第1の出力ノードND231が形成されている。
NMOSトランジスタNT232のソースとNMOSトランジスタNT234のドレインが接続され、その接続点により第2の出力ノードND232が形成されている。
そして、NMOSトランジスタNT231およびNMOSトランジスタNT234のゲートが正相側データDTの供給ラインに接続されている。
NMOSトランジスタNT232およびNMOSトランジスタNT233のゲートが逆相側データ/DT(/は反転を示す)の供給ラインに接続されている。
電源Vddioの電圧は、たとえば0.4Vに設定される。
また、同期クロックSYNCCLKは周波数200MHzで送出される。
すなわち、本実施形態においては、入出力およびラインドライバ用電源(Vddio)は接地電位GNDに近接した低電位のため、ESD保護回路として順方向の向きにPN接続ダイオードが入れられて、ESD強度が大きく改善されている。
PMOSトランジスタPT311のドレインとPMOSトランジスタPT313のソースが接続され、その接続点により第1のノードND311が形成されている。
PMOSトランジスタPT312のドレインとPMOSトランジスタPT314のソースが接続され、その接続点により第2のノードND312が形成されている。
PMOSトランジスタPT311およびPMOSトランジスタPT312のゲートがバイアス電圧Vbiasの供給ラインに接続されている。
PMOSトランジスタPT313のゲートが同期クロックSYNCCLKの入力ラインに接続され、PMOSトランジスタPT314のゲートが同期クロックSYNCCLKの反転クロック/SYNCCLK(/は反転を示す)の供給ラインに接続されている。
そして、第1のノードND311が演算増幅器OP311の非反転入力端子(+)に接続され、第2のノードND312が演算増幅器OP311の反転入力端子(−)に接続されている。
受信された同期クロックSYNCCLKは、このクロック増幅器310の増幅処理により、たとえば時間τ1だけ遅延する。
なお、クロックは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ISIのような揺らぎは生じない。
この遅延された同期クロックDLCLKはPLL220に入力される。
すなわち、PLL320は“遅延補償PLL”として機能する。
このとき、PLL320のクロックバッファ324等では、電源電圧が1.2Vあるいは1.8V系で動作する。
受信段のクロック増幅器310の遅延を補償するための複製増幅器325が使われるが、十分な遅延補償をするためには、複製増幅器325はクロック増幅器310と全く同じ回路構成とすることが想定される。
その場合、複製増幅器325の入力は、受信段(インタフェース(IF)段)と同じ信号レベルである0.3V等の低電圧とする必要があり、前述したように、前段回路は1.8V等の電源電圧レベルで動作することから、そこに“レベルダウン回路”が必要になる。
これに対して、本実施形態の回路方式の高速増幅器では、その入力インピーダンスが低いため、上記の分圧抵抗値を低くする必要があり、よって信号振幅を作るのに大きな電流を流さなければならず、低電力化できない問題がある。
この例では、FET3251はNMOSトランジスタにより構成されている。なお、必要に応じて、別途バイアス源などを付加した回路構成とすることも可能である。
図8において、Rinは、複製増幅器325の入力インピーダンスを示し、上記FET3251のgm(トランスコンダクタンス)と入力インピーダンスRinによって、レベルダウン後の信号レベルが決定される。
よって、FET2351のgmを任意に選択することで、信号レベルを調整することができる。
図9において、Rpはレベルダウン後の信号レベルを調整する抵抗を示し、その信号レベルは上記gmと入力インピーダンスRin、および抵抗Rpで決定される。
このため、図9の回路によれば、信号レベル調整の自由度を上げることができる。
次段回路の入力インピーダンスが低い場合でも、低消費電力で動作できる。
小さなFET(必要に応じて、さらに小さな抵抗)で実現可能なため、回路の(レイアウト)サイズが、小さくできる。
また、シンプルな回路(素子1つ/2つ)で実現できる。
ラッチ型コンパレータ330は、受信データのラッチ処理と並行して、データを増幅する機能を有している。
このように、受信データSDTは周波数特性の制約のある増幅器を通さずに低振幅ままラッチすることによりデータ再生の高速化を実現することができる。
そして、PMOSトランジスタPT331,PT332、およびNMOSトランジスタNT331,NT332により入力段(初段)のレベルシフト部332が構成されている。
また、PMOSトランジスタPT333,PT334、およびNMOSトランジスタNT334〜NT336によりラッチおよび増幅部333が構成されている。
PMOSトランジスタPT331のソースがNMOSトランジスタNT331のソースに接続され、NMOSトランジスタNT331のドレインがPMOSトランジスタPT333のドレインに接続されている。
PMOSトランジスタPT332のソースがNMOSトランジスタNT332のソースに接続され、NMOSトランジスタNT332のドレインがPMOSトランジスタPT334のドレインに接続されている。
そして、PMOSトランジスタPT331のゲートが正相側データDTの入力ラインに接続され、PMOSトランジスタPT332のゲートが逆相側データ/DTの入力ラインに接続されている。
NMOSトランジスタNT331、NT332のゲートが反転クロックXCKの供給ラインに共通に接続されている。
PMOSトランジスタPT333のドレインがNMOSトランジスタNT333のドレインに接続され、その接続点により第1のノードND331が形成されている。
PMOSトランジスタPT334のドレインがNMOSトランジスタNT334のドレインに接続され、その接続点により第2のノードND332が形成されている。
NMOSトランジスタNT333のソースがNMOSトランジスタNT335のドレインに接続され、NMOSトランジスタNT335のソースが電源Vss(接地電位GND)に接続されている。
NMOSトランジスタNT334のソースがNMOSトランジスタNT336のドレインに接続され、NMOSトランジスタNT336のソースが電源Vss(接地電位GND)に接続されている。
PMOSトランジスタPT333、PT334のゲートがバイアス電圧Vbiasの供給ラインに接続されている。
NMOSトランジスタNT333のゲートが第2のノードND332に接続され、NMOSトランジスタNT334のゲートが第1のノードND331に接続されている。
そして、NMOSトランジスタNT335,NT336のゲートがクロックCKの供給ラインに共通に接続されている。
そして、第1のノードND331および第2のノードND332から、ラッチされ増幅されたデータがラッチ出力部331に入力される。
ラッチ出力部331では、クロックCKおよび反転クロックXCKに同期して入力データがラッチされ、データQ,Qbとして出力される。
なお、図11は、本実施形態に係る通信システムにおける受信装置のタイミングチャートを示している。
そして、このシリアルデータと同期クロックSYNCCLKがラインドライバ230により接地電位近傍の低振幅(0.2Vあるいは0.3V)で伝送線路400に送出される。
伝送線路400を伝送されたシリアルデータSDTと同期クロックSYNCCLKは、受信装置300側で受信される。
受信装置300においては、シリアルデータSDTが、図11(A)に示すようなタイミングで、ラッチ型コンパレータ330に入力され、同期クロックSYNCCLKは、図11(B)に示すようなタイミングでクロック増幅器310に入力される。
クロック増幅器310で増幅処理を受けた同期クロックSYNCCLKは、このクロック増幅器310の増幅処理により、図11(B),(C)に示すように、たとえば時間τ1だけ遅延して、信号DLCLKとして、PLL320のPFDおよびCP321に入力される。
なお、クロックDLCLKは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ISIのような揺らぎは生じない。
分周器323では、VCO322により供給されるVCOクロックVCKの周波数がn分の1に分周(n逓倍)されて、分周再生クロックDRCLKとして、クロックバッファ324、およびタイミングジェネレータ350に出力される。
なお、分周器323における信号遅延は無視できる程度に小さい。
したがって、ここでは、図11(D)に示すように、VCO322による再生クロックRCLKと分周器323による分周再生クロックDRCLKとは同位相として示している。
そして、複製増幅器325においては、クロック増幅器310と同様の構成、機能、特性を有し、クロックバッファ324による分周再生クロックDRCLK2を増幅され、クロック増幅器310と同様の時間τ1だけ遅延させてPFDおよびCP321に出力される。
そして、直列並列変換器360において、クロックバッファ340によるクロック信号CK,XCK、およびタイミングジェネレータ350によるタイミング信号に同期してシリアルデータとして受信したデータがNビットのパラレベルデータに変換される。
その結果、データ再生に最適なクロックを再生することが可能な、ひいては高精度にデータを再生することが可能となる。
Claims (9)
- 同期クロックと、当該同期クロックに同期したシリアルデータとを低振幅で線路に送信する送信装置と、
上記送信装置から送信されたシリアルデータと、上記同期クロックを受信する受信装置と、を有し、
上記受信装置は、
受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、
再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、
低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む
通信システム。 - 上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている
請求項1記載の通信システム。 - 上記位相同期回路は、
上記再生クロックを生成する電圧制御発振器と、
上記再生クロックの周波数を分周する分周器と、
上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、
上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む
請求項1記載の通信システム。 - 上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する
請求項3記載の通信システム。 - 低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信装置であって、
受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、
再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、
低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む
受信装置。 - 上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている
請求項5記載の受信装置。 - 上記位相同期回路は、
上記再生クロックを生成する電圧制御発振器と、
上記再生クロックの周波数を分周する分周器と、
上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、
上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む
請求項5記載の受信装置。 - 上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する
請求項7記載の受信装置。 - 低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信方法であって、
受信した低振幅の上記同期クロックを増幅器で増幅し振幅を回復するステップと、
低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを周波数逓倍回路により生成するステップと、
上記生成した再生クロックに同期して受信したシリアルデータをラッチ型コンパレータによりラッチするステップと
を有する受信方法。
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Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7716510B2 (en) | 2006-12-19 | 2010-05-11 | Micron Technology, Inc. | Timing synchronization circuit with loop counter |
US7656745B2 (en) | 2007-03-15 | 2010-02-02 | Micron Technology, Inc. | Circuit, system and method for controlling read latency |
US7969813B2 (en) | 2009-04-01 | 2011-06-28 | Micron Technology, Inc. | Write command and write data timing circuit and methods for timing the same |
JP5711949B2 (ja) * | 2010-12-03 | 2015-05-07 | ローム株式会社 | シリアルデータの受信回路、受信方法およびそれらを用いたシリアルデータの伝送システム、伝送方法 |
US8984320B2 (en) | 2011-03-29 | 2015-03-17 | Micron Technology, Inc. | Command paths, apparatuses and methods for providing a command to a data block |
US8509011B2 (en) | 2011-04-25 | 2013-08-13 | Micron Technology, Inc. | Command paths, apparatuses, memories, and methods for providing internal commands to a data path |
US8687752B2 (en) * | 2011-11-01 | 2014-04-01 | Qualcomm Incorporated | Method and apparatus for receiver adaptive phase clocked low power serial link |
US8755480B1 (en) * | 2011-12-30 | 2014-06-17 | Altera Corporation | Integrated circuit (IC) clocking techniques |
US8552776B2 (en) | 2012-02-01 | 2013-10-08 | Micron Technology, Inc. | Apparatuses and methods for altering a forward path delay of a signal path |
US9166579B2 (en) * | 2012-06-01 | 2015-10-20 | Micron Technology, Inc. | Methods and apparatuses for shifting data signals to match command signal delay |
US9054675B2 (en) | 2012-06-22 | 2015-06-09 | Micron Technology, Inc. | Apparatuses and methods for adjusting a minimum forward path delay of a signal path |
US9001594B2 (en) | 2012-07-06 | 2015-04-07 | Micron Technology, Inc. | Apparatuses and methods for adjusting a path delay of a command path |
US9329623B2 (en) | 2012-08-22 | 2016-05-03 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal |
US8913448B2 (en) | 2012-10-25 | 2014-12-16 | Micron Technology, Inc. | Apparatuses and methods for capturing data in a memory |
US9734097B2 (en) | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
US9183904B2 (en) | 2014-02-07 | 2015-11-10 | Micron Technology, Inc. | Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path |
US9508417B2 (en) | 2014-02-20 | 2016-11-29 | Micron Technology, Inc. | Methods and apparatuses for controlling timing paths and latency based on a loop delay |
US9530473B2 (en) | 2014-05-22 | 2016-12-27 | Micron Technology, Inc. | Apparatuses and methods for timing provision of a command to input circuitry |
US9531363B2 (en) | 2015-04-28 | 2016-12-27 | Micron Technology, Inc. | Methods and apparatuses including command latency control circuit |
US9813067B2 (en) | 2015-06-10 | 2017-11-07 | Micron Technology, Inc. | Clock signal and supply voltage variation tracking |
US9865317B2 (en) | 2016-04-26 | 2018-01-09 | Micron Technology, Inc. | Methods and apparatuses including command delay adjustment circuit |
US9601170B1 (en) | 2016-04-26 | 2017-03-21 | Micron Technology, Inc. | Apparatuses and methods for adjusting a delay of a command signal path |
US9997220B2 (en) | 2016-08-22 | 2018-06-12 | Micron Technology, Inc. | Apparatuses and methods for adjusting delay of command signal path |
US10224938B2 (en) | 2017-07-26 | 2019-03-05 | Micron Technology, Inc. | Apparatuses and methods for indirectly detecting phase variations |
CN113810893B (zh) * | 2021-11-17 | 2022-03-18 | 北京紫光青藤微系统有限公司 | 用于时钟信号恢复的装置及方法、nfc芯片 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE515490C2 (sv) | 1993-12-03 | 2001-08-13 | Ericsson Telefon Ab L M | Signaleringssystem |
JP2710214B2 (ja) * | 1994-08-12 | 1998-02-10 | 日本電気株式会社 | フェーズロックドループ回路 |
JP2773703B2 (ja) * | 1995-10-05 | 1998-07-09 | 日本電気株式会社 | Pll回路 |
US5859669A (en) * | 1996-11-26 | 1999-01-12 | Texas Instruments Incorporated | System for encoding an image control signal onto a pixel clock signal |
JP2000132266A (ja) * | 1998-10-23 | 2000-05-12 | Mitsubishi Electric Corp | 内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法 |
JP2003163592A (ja) * | 2001-11-26 | 2003-06-06 | Mitsubishi Electric Corp | 位相比較器およびそれを用いたクロック発生回路 |
JP2003304225A (ja) * | 2002-04-09 | 2003-10-24 | Mitsubishi Electric Corp | データリカバリ回路 |
US6801080B1 (en) * | 2003-04-07 | 2004-10-05 | Pericom Semiconductor Corp. | CMOS differential input buffer with source-follower input clamps |
KR100559378B1 (ko) * | 2004-07-02 | 2006-03-10 | 삼성전자주식회사 | 동작 주파수에 따라 소모 전류를 제어하는 저전압 차동신호 방식 수신 장치 및 그 동작 방법 |
US7221201B2 (en) * | 2004-08-11 | 2007-05-22 | Micron Technology, Inc. | Fast-locking digital phase locked loop |
CN101512956B (zh) * | 2006-08-29 | 2012-05-30 | 皇家飞利浦电子股份有限公司 | 用于高速lvds通信的同步的方法和设备 |
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