JP4438877B2 - 通信システム、受信装置、および受信方法 - Google Patents
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Description
本発明は、たとえば近接チップ間での高速データ伝送を実現可能な低振幅データ伝送技術を採用する通信システム、受信装置、および受信方法に関するものである。
従来、近接チップ間での高速データ伝送においてＳＳＴＬ_1.8やＬＶＤＳ等のＩ／Ｏ規格が実用化されているが、以下の欠点があった。
第１に、電源電圧が変わったり製造プロセスの微細化をすると接続ができなかったり、製造工程を追加してわざわざ時代を遡った構造の素子でＩ／Ｏ回路を作るという、性能を落としコストを上げることが要求されていた。
第２に、ラインドライバの消費電力だけでも数十ｍＷ／Ｃｈ.もあるにもかかわらず、伝送レートは６００Ｍｂｐｓと低く今後の映像モバイル機器に必要とされる１０Ｇｂｐｓ以上のデータバンド幅に対応することが消費電力やＬＳＩのピン数の点で不可能である。
第２に、ラインドライバの消費電力だけでも数十ｍＷ／Ｃｈ.もあるにもかかわらず、伝送レートは６００Ｍｂｐｓと低く今後の映像モバイル機器に必要とされる１０Ｇｂｐｓ以上のデータバンド幅に対応することが消費電力やＬＳＩのピン数の点で不可能である。
そこで、これらの問題を解決するための低振幅データ伝送技術が種々提案されている（たとえば、非特許文献１、２、特許文献１参照）。
ところで、この種の近接チップ間の通信システムにおいては、伝送するデータの振幅が０．２Ｖ等の低振幅データ伝送技術が採用される。
そして、その通信にはいわゆるソースシンクロナス方式が適用される。
そして、その通信にはいわゆるソースシンクロナス方式が適用される。
ソースシンクロナス方式の通信方法では、送信装置はデータに同期したクロックを送信し、受信装置が受信したクロック信号のタイミングに同期して受信データをラッチする。
図１は、低振幅データ伝送技術が採用された一般的な通信システムの構成例を示す図である。
図１の通信システム１は、送信装置２、受信装置３、伝送線路４により構成されている。
送信装置２は、データセレクタ２１、ラインドライバ２２，２３を有し、複数の位相同期した送信データＤＴ１，ＳＴＤ２、送信データと同期したクロック信号ＣＬＫを、伝送線路４を介して受信装置３に送信する。
送信装置２は、データセレクタ２１、ラインドライバ２２，２３を有し、複数の位相同期した送信データＤＴ１，ＳＴＤ２、送信データと同期したクロック信号ＣＬＫを、伝送線路４を介して受信装置３に送信する。
受信装置３は、低振幅のデータおよびクロックをチップの電源電圧に応じた振幅となるように増幅するための増幅器３１，３２、増幅器３１で増幅されたクロック信号ＣＬＫに位相同期した再生クロックＲＣＫを生成するデジタル同期回路（ＤＬＬ）３３、クロックバッファ３４、および再生クロックＲＣＫに同期して増幅器３２で増幅された伝送データＤＴ１，ＤＴ２を再生するデータ再生回路３５を有する。
Mats Hedberg et al.," I/O Family with 200mV to 500mV Supply Voltage " , ISSCC Dig. of Technical Papers pp.340-341,1997
R.Palmer et al.,"A 14mW 6.25Gb/s Transceiver in 90nm CMOS for Serial Chip-to-Chip Communications"
ＵＳＰ５７６１２４４号公報
ところが、非特許文献１および特許文献１に開示された技術によれば、前述した第１の問題を解決することが可能となったが、振幅を拡大する増幅器３１，３２の周波数特性と遅延の問題により伝送速度を十分に上げることができなかった。
より具体的には、図２に示すように、増幅器３２の周波数特性が不十分なために、増幅器３２の出力のデータにＩＳＩが大きく影響し、高速化を妨げている。
より具体的には、図２に示すように、増幅器３２の周波数特性が不十分なために、増幅器３２の出力のデータにＩＳＩが大きく影響し、高速化を妨げている。
また、非特許文献２には、前述した第１および第２の双方の問題を解決する技術が開示されている。
しかし、この技術では、クロックデータリカバリ(Clock Data Recovery : CDR)方式を使用して高速化を図っているために、８b-１０b変換のような回路規模を著しく増大させる符号化処理が必要となり、またプロセッサＬＳＩによるソフト処理も前提であり容易にＬＳＩの中で扱うことができない。
しかし、この技術では、クロックデータリカバリ(Clock Data Recovery : CDR)方式を使用して高速化を図っているために、８b-１０b変換のような回路規模を著しく増大させる符号化処理が必要となり、またプロセッサＬＳＩによるソフト処理も前提であり容易にＬＳＩの中で扱うことができない。
本発明は、振幅を拡大する増幅器における遅延を補償でき、データ再生に最適なクロックを再生することが可能な、ひいては高精度にデータを再生することが可能な通信システム、受信装置、および受信方法を提供することにある。
本発明の第１の観点の通信システムは、同期クロックと、当該同期クロックに同期したシリアルデータとを低振幅で線路に送信する送信装置と、上記送信装置から送信されたシリアルデータと、上記同期クロックを受信する受信装置と、を有し、上記受信装置は、受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む。
本発明の第２の観点は、低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信装置であって、受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む。
好適には、上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている。
好適には、上記位相同期回路は、上記再生クロックを生成する電圧制御発振器と、上記再生クロックの周波数を分周する分周器と、上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む。
好適には、上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する。
本発明の第３の観点は、低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信方法であって、受信した低振幅の上記同期クロックを増幅器で増幅し振幅を回復するステップと、低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを周波数逓倍回路により生成するステップと、上記生成した再生クロックに同期して受信したシリアルデータをラッチ型コンパレータによりラッチするステップとを有する。
本発明によれば、送信装置から低振幅で線路を伝送された同期クロックと、この同期クロックに同期したシリアルデータとが送信され、受信装置で受信される。
受信装置においては、受信した低振幅の同期クロックが増幅器で増幅され振幅が回復される。
次に、低振幅の同期クロックから増幅器によって振幅が回復された同期クロックを基に、位相同期ループ内に配置された増幅器と同等の構成を有する複製増幅器により増幅器の遅延を補償した再生クロックが周波数逓倍回路により生成される。
そして、生成した再生クロックに同期して受信したシリアルデータがラッチ型コンパレータによりラッチされる。
受信装置においては、受信した低振幅の同期クロックが増幅器で増幅され振幅が回復される。
次に、低振幅の同期クロックから増幅器によって振幅が回復された同期クロックを基に、位相同期ループ内に配置された増幅器と同等の構成を有する複製増幅器により増幅器の遅延を補償した再生クロックが周波数逓倍回路により生成される。
そして、生成した再生クロックに同期して受信したシリアルデータがラッチ型コンパレータによりラッチされる。
本発明によれば、振幅を拡大する増幅器における遅延を補償できる。
その結果、データ再生に最適なクロックを再生することが可能となり、ひいては高精度にデータを再生することができる。
その結果、データ再生に最適なクロックを再生することが可能となり、ひいては高精度にデータを再生することができる。
以下に本発明の実施形態を図面に関連付けて説明する。
図３は、本発明の一実施形態に係る通信システムの基本的な構成を示す図である。図４は、図３の送信装置および受信装置をより具体的に示す図である。
本通信システム１００は、送信装置２００と受信装置３００と伝送線路４００により構成されている。
送信装置２００は、Ｔの時間毎に更新されるＮビット（bit）のパラレルデータをＴ/Ｎ時間毎に更新される１ビットのシリアルデータに変換する並列直列変換器(Serializer)２１０と、並列直列変換の区切りで変化する同期クロックＳＹＮＣＣＬＫを生成するクロック生成回路２２０と、シリアルデータを接地電位近傍において低振幅（たとえば２００ｍＶ（０．２Ｖ）、あるいは３００ｍＶ（０．３Ｖ））で送出するラインドライバ２３０と、を有し、同期クロックＳＹＮＣＣＬＫをシリアルデータＳＤＴと同じラインドライバで送出する。
送信装置２００から送出されたシリアルデータＳＤＴと同期クロックＳＹＮＣＣＬＫは共に伝送線路４００を通して受信側に伝達される。
図５は、本実施形態に係る送信装置のラインドライバの要部の構成例を示す図である。
また、図６は、本実施形態に係るラインドライバにおける静電保護回路の構成例を示す図である。
また、図６は、本実施形態に係るラインドライバにおける静電保護回路の構成例を示す図である。
ラインドライバ２３０は、図５に示すように、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２３１〜ＮＴ２３４によるプッシュプル(Push Pull)型差動出力回路２３１により構成されている。
ＮＭＯＳトランジスタＮＴ２３１，ＮＴ２３２のドレインがラインドライバ用電源Ｖｄｄｉｏに接続され、ＮＭＯＳトランジスタＮＴ２３３，ＮＴ２３４のソースが電源Ｖｓｓｉｏに接続されている。
ＮＭＯＳトランジスタＮＴ２３１のソースとＮＭＯＳトランジスタＮＴ２３３のドレインが接続され、その接続点により第１の出力ノードＮＤ２３１が形成されている。
ＮＭＯＳトランジスタＮＴ２３２のソースとＮＭＯＳトランジスタＮＴ２３４のドレインが接続され、その接続点により第２の出力ノードＮＤ２３２が形成されている。
そして、ＮＭＯＳトランジスタＮＴ２３１およびＮＭＯＳトランジスタＮＴ２３４のゲートが正相側データＤＴの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２３２およびＮＭＯＳトランジスタＮＴ２３３のゲートが逆相側データ／ＤＴ（／は反転を示す）の供給ラインに接続されている。
電源Ｖｄｄｉｏの電圧は、たとえば０．４Ｖに設定される。
ＮＭＯＳトランジスタＮＴ２３１のソースとＮＭＯＳトランジスタＮＴ２３３のドレインが接続され、その接続点により第１の出力ノードＮＤ２３１が形成されている。
ＮＭＯＳトランジスタＮＴ２３２のソースとＮＭＯＳトランジスタＮＴ２３４のドレインが接続され、その接続点により第２の出力ノードＮＤ２３２が形成されている。
そして、ＮＭＯＳトランジスタＮＴ２３１およびＮＭＯＳトランジスタＮＴ２３４のゲートが正相側データＤＴの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２３２およびＮＭＯＳトランジスタＮＴ２３３のゲートが逆相側データ／ＤＴ（／は反転を示す）の供給ラインに接続されている。
電源Ｖｄｄｉｏの電圧は、たとえば０．４Ｖに設定される。
本実施形態においては、図示しないコア回路から転送される、たとえば２００ＭＨｚ×８ビットのデータを並列直列変換器２１０において１．６Ｇｂｐｓ×１ビットに変換し、ＮＭＯＳプッシュプル型差動出力回路２３１により伝送線路４００に送出される。
また、同期クロックＳＹＮＣＣＬＫは周波数２００ＭＨｚで送出される。
また、同期クロックＳＹＮＣＣＬＫは周波数２００ＭＨｚで送出される。
また、本実施形態に係る高速データ伝送システムに適用したラインドライバ２３０において、伝送されるシリアルデータＳＤＴおよび同期クロックＳＹＮＣＣＬＫの信号電位をＰＮ接合ダイオードの順方向立ち上がり電圧（たとえば０．４〜０．８Ｖ）より小さく設定し、かつ入力端子Ｔおよび出力端子Ｔの静電保護回路２３２に順方向のＰＮ接合ダイオードＤ２３１を入れて静電強度を強化してある。Ｄ２３２は逆方向に接続されたＰＮ接合ダイオードを示す。
すなわち、本実施形態においては、入出力およびラインドライバ用電源（Ｖｄｄｉｏ）は接地電位ＧＮＤに近接した低電位のため、ＥＳＤ保護回路として順方向の向きにＰＮ接続ダイオードが入れられて、ＥＳＤ強度が大きく改善されている。
すなわち、本実施形態においては、入出力およびラインドライバ用電源（Ｖｄｄｉｏ）は接地電位ＧＮＤに近接した低電位のため、ＥＳＤ保護回路として順方向の向きにＰＮ接続ダイオードが入れられて、ＥＳＤ強度が大きく改善されている。
この場合、信号電位がＰＮ接合ダイオードの順方向立ち上がり電圧より大きくなると、順方向のＰＮ接合ダイオードＤ２３１がオンすることになり、その結果、順方向のＰＮ接合ダイオードＤ２３１がない場合より静電強度が高くなっている。
受信装置３００は、伝送線路４００を伝送されたデータをラッチ型コンパレータにより振幅拡大しデータを再生する。このときの再生クロックＲＣＬＫは、伝送された低振幅の同期クロックＳＹＮＣＣＬＫから増幅器によって振幅が回復された信号（同期クロック）を基に、少なくともクロック増幅器の複製（レプリカ：Ｒｅｐｌｉｃａ）を位相同期ループ内に配置して増幅器の遅延を補償した周波数逓倍回路によって生成される。
受信装置３００は、図４に示すように、クロック増幅器３１０、位相同期回路（ＰＬＬ）３２０、ラッチ型コンパレータ(Latched Comparator)３３０、クロックバッファ３４０、タイミングジェネレータ３５０、および直列並列変換器(Deserializer)３６０を有する。
増幅器３１０は、伝送線路４００を伝送された同期クロックＳＹＮＣＣＬＫを増幅して振幅を回復し、ＰＬＬ３２０に出力する。
図７は、本実施形態に係るクロック増幅器の構成例を示す回路図である。
図７のクロック増幅器３１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ３１１〜ＰＴ３１４、および演算増幅器ＯＰ３１１により構成されている。
ＰＭＯＳトランジスタＴ３１１，ＮＴ３１２のソースが電源Ｖｄｄに接続され、ＰＭＯＳトランジスタＰＴ３１３，ＰＴ３１４のドレインが電源Ｖｓｓ（接地電位ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ３１１のドレインとＰＭＯＳトランジスタＰＴ３１３のソースが接続され、その接続点により第１のノードＮＤ３１１が形成されている。
ＰＭＯＳトランジスタＰＴ３１２のドレインとＰＭＯＳトランジスタＰＴ３１４のソースが接続され、その接続点により第２のノードＮＤ３１２が形成されている。
ＰＭＯＳトランジスタＰＴ３１１およびＰＭＯＳトランジスタＰＴ３１２のゲートがバイアス電圧Ｖｂｉａｓの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３１３のゲートが同期クロックＳＹＮＣＣＬＫの入力ラインに接続され、ＰＭＯＳトランジスタＰＴ３１４のゲートが同期クロックＳＹＮＣＣＬＫの反転クロック／ＳＹＮＣＣＬＫ（／は反転を示す）の供給ラインに接続されている。
そして、第１のノードＮＤ３１１が演算増幅器ＯＰ３１１の非反転入力端子（＋）に接続され、第２のノードＮＤ３１２が演算増幅器ＯＰ３１１の反転入力端子（−）に接続されている。
ＰＭＯＳトランジスタＰＴ３１１のドレインとＰＭＯＳトランジスタＰＴ３１３のソースが接続され、その接続点により第１のノードＮＤ３１１が形成されている。
ＰＭＯＳトランジスタＰＴ３１２のドレインとＰＭＯＳトランジスタＰＴ３１４のソースが接続され、その接続点により第２のノードＮＤ３１２が形成されている。
ＰＭＯＳトランジスタＰＴ３１１およびＰＭＯＳトランジスタＰＴ３１２のゲートがバイアス電圧Ｖｂｉａｓの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３１３のゲートが同期クロックＳＹＮＣＣＬＫの入力ラインに接続され、ＰＭＯＳトランジスタＰＴ３１４のゲートが同期クロックＳＹＮＣＣＬＫの反転クロック／ＳＹＮＣＣＬＫ（／は反転を示す）の供給ラインに接続されている。
そして、第１のノードＮＤ３１１が演算増幅器ＯＰ３１１の非反転入力端子（＋）に接続され、第２のノードＮＤ３１２が演算増幅器ＯＰ３１１の反転入力端子（−）に接続されている。
このように、クロック増幅器３１０は、初段（入力段）にレベルシフト機能を有するＰＭＯＳのソースフォロワ回路が配置されて、伝送線路４００を伝送された低振幅の同期クロックＳＹＮＣＣＬＫの振幅を増幅して拡大する機能を有する。
受信された同期クロックＳＹＮＣＣＬＫは、このクロック増幅器３１０の増幅処理により、たとえば時間τ１だけ遅延する。
なお、クロックは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ＩＳＩのような揺らぎは生じない。
この遅延された同期クロックＤＬＣＬＫはＰＬＬ２２０に入力される。
受信された同期クロックＳＹＮＣＣＬＫは、このクロック増幅器３１０の増幅処理により、たとえば時間τ１だけ遅延する。
なお、クロックは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ＩＳＩのような揺らぎは生じない。
この遅延された同期クロックＤＬＣＬＫはＰＬＬ２２０に入力される。
ＰＬＬ３２０は、図３に示すように、位相周波数比較器（ＰＦＤ）およびチャージポンプ回路（ＣＰ）（以下、ＰＤＦおよびＣＰという）３２１、ＶＣＯ３２２、分周器３２３、クロックバッファ３２４、および複製増幅器３２５を有する。
ＰＦＤおよびＣＰ３２１は、入力クロック信号ＤＬＣＬＫの位相（周波数）と位相同期ループにおいて分周器３２３で分周された、クロックバッファ３２４、複製増幅器３２５を介した再生クロック（ＶＣＯクロック)ＤＲＣＬＫの位相（周波数）を比較し、その結果を所定レベルの制御電圧ＶＣＴＬとしてＶＣＯ３２２に供給する。
ＶＣＯ３２２は、ＰＦＤおよびＣＰ３２１による制御電圧ＶＣＴＬに応じた周波数で発振して再生クロックＲＣＬＫ（ＶＣＯクロックＶＣＫ）を分周器３２３およびクロックバッファ３４０に供給する。
分周器３２３は、ＶＣＯ３２２により供給されるＶＣＯクロックＶＣＫの周波数をｎ分の１に分周（ｎ逓倍）した分周再生クロックＤＲＣＬＫをクロックバッファ３２４、およびタイミングジェネレータ３５０に出力する。
クロックバッファ３２４は、分周器３２３による分周再生クロックＤＲＣＬＫを、たとえば時間τ２だけ遅延させ、分周再生クロックＤＲＣＬＫ２として複製増幅器３２５に出力する。
複製増幅器３２５は、クロック増幅器３１０と同様の構成、機能、特性を有し、クロックバッファ３２４による分周再生クロックＤＲＣＬＫ２を増幅し、時間τ１だけ遅延させてＰＦＤおよびＣＰ３２１に出力する。
ＰＬＬ３２０において、再生クロックＲＣＬＫは、伝送された低振幅の同期クロックＳＹＮＣＣＬＫから増幅器３１０によって振幅が回復された信号を基に、少なくともクロック増幅器３１０の複製（レプリカ）を位相同期ループ内に入れて増幅器３１０の遅延を補償した周波数逓倍回路によって生成される。
すなわち、ＰＬＬ３２０は“遅延補償ＰＬＬ”として機能する。
このとき、ＰＬＬ３２０のクロックバッファ３２４等では、電源電圧が１．２Ｖあるいは１．８Ｖ系で動作する。
すなわち、ＰＬＬ３２０は“遅延補償ＰＬＬ”として機能する。
このとき、ＰＬＬ３２０のクロックバッファ３２４等では、電源電圧が１．２Ｖあるいは１．８Ｖ系で動作する。
これに対して、クロック増幅器３１０は、０．３Ｖ等の低振幅（低電圧）で動作する。
受信段のクロック増幅器３１０の遅延を補償するための複製増幅器３２５が使われるが、十分な遅延補償をするためには、複製増幅器３２５はクロック増幅器３１０と全く同じ回路構成とすることが想定される。
その場合、複製増幅器３２５の入力は、受信段（インタフェース（ＩＦ）段）と同じ信号レベルである０．３Ｖ等の低電圧とする必要があり、前述したように、前段回路は１．８Ｖ等の電源電圧レベルで動作することから、そこに“レベルダウン回路”が必要になる。
受信段のクロック増幅器３１０の遅延を補償するための複製増幅器３２５が使われるが、十分な遅延補償をするためには、複製増幅器３２５はクロック増幅器３１０と全く同じ回路構成とすることが想定される。
その場合、複製増幅器３２５の入力は、受信段（インタフェース（ＩＦ）段）と同じ信号レベルである０．３Ｖ等の低電圧とする必要があり、前述したように、前段回路は１．８Ｖ等の電源電圧レベルで動作することから、そこに“レベルダウン回路”が必要になる。
このようなレベルダウンを行う回路としては抵抗を使った分圧回路が考えられるが、これが使えるのは複製増幅器の入力インピーダンスが高い場合のみである。
これに対して、本実施形態の回路方式の高速増幅器では、その入力インピーダンスが低いため、上記の分圧抵抗値を低くする必要があり、よって信号振幅を作るのに大きな電流を流さなければならず、低電力化できない問題がある。
これに対して、本実施形態の回路方式の高速増幅器では、その入力インピーダンスが低いため、上記の分圧抵抗値を低くする必要があり、よって信号振幅を作るのに大きな電流を流さなければならず、低電力化できない問題がある。
そこで、本実施形態においては、たとえば図８または図９の示すようなレベルダウン回路が採用される。
図８は、本発明の実施形態に係るレベルダウン回路の基本構成（等価回路）を示す図である。
このレベルダウン回路３２５０は、信号レベルが電源電圧−ＧＮＤのＣＭＯＳ回路（クロックバッファ３２４）から、高速ＩＦの初段のクロック増幅器３１０を模擬した複製増幅器３２５の入力信号レベル（たとえば０．３Ｖ−ＧＮＤ）へとレベルダウンする回路が、電界効果トランジスタ（ＦＥＴ）３２５１一つで構成されている。
この例では、ＦＥＴ３２５１はＮＭＯＳトランジスタにより構成されている。なお、必要に応じて、別途バイアス源などを付加した回路構成とすることも可能である。
図８において、Ｒｉｎは、複製増幅器３２５の入力インピーダンスを示し、上記ＦＥＴ３２５１のｇｍ（トランスコンダクタンス）と入力インピーダンスＲｉｎによって、レベルダウン後の信号レベルが決定される。
よって、ＦＥＴ２３５１のｇｍを任意に選択することで、信号レベルを調整することができる。
この例では、ＦＥＴ３２５１はＮＭＯＳトランジスタにより構成されている。なお、必要に応じて、別途バイアス源などを付加した回路構成とすることも可能である。
図８において、Ｒｉｎは、複製増幅器３２５の入力インピーダンスを示し、上記ＦＥＴ３２５１のｇｍ（トランスコンダクタンス）と入力インピーダンスＲｉｎによって、レベルダウン後の信号レベルが決定される。
よって、ＦＥＴ２３５１のｇｍを任意に選択することで、信号レベルを調整することができる。
図９は、本発明の実施形態に係るレベルダウン回路の他の構成例を示す図である。
図９のレベルダウン回路３２５０Ａは、図８の回路の変形例である。
図９において、Ｒｐはレベルダウン後の信号レベルを調整する抵抗を示し、その信号レベルは上記ｇｍと入力インピーダンスＲｉｎ、および抵抗Ｒｐで決定される。
このため、図９の回路によれば、信号レベル調整の自由度を上げることができる。
図９において、Ｒｐはレベルダウン後の信号レベルを調整する抵抗を示し、その信号レベルは上記ｇｍと入力インピーダンスＲｉｎ、および抵抗Ｒｐで決定される。
このため、図９の回路によれば、信号レベル調整の自由度を上げることができる。
本実施形態のレベルダウン回路によれば、抵抗分圧によるレベルダウン回路等と比較して、以下の効果を得ることができる。
次段回路の入力インピーダンスが低い場合でも、低消費電力で動作できる。
小さなＦＥＴ（必要に応じて、さらに小さな抵抗）で実現可能なため、回路の（レイアウト）サイズが、小さくできる。
また、シンプルな回路（素子１つ／２つ）で実現できる。
次段回路の入力インピーダンスが低い場合でも、低消費電力で動作できる。
小さなＦＥＴ（必要に応じて、さらに小さな抵抗）で実現可能なため、回路の（レイアウト）サイズが、小さくできる。
また、シンプルな回路（素子１つ／２つ）で実現できる。
ラッチ型コンパレータ３３０は、伝送線路４００を伝送されたシリアルデータＳＤＴの振幅を拡大し、データ再生系の直列並列変換器３６０に出力する。
ラッチ型コンパレータ３３０は、受信データのラッチ処理と並行して、データを増幅する機能を有している。
このように、受信データＳＤＴは周波数特性の制約のある増幅器を通さずに低振幅ままラッチすることによりデータ再生の高速化を実現することができる。
ラッチ型コンパレータ３３０は、受信データのラッチ処理と並行して、データを増幅する機能を有している。
このように、受信データＳＤＴは周波数特性の制約のある増幅器を通さずに低振幅ままラッチすることによりデータ再生の高速化を実現することができる。
図１０は、本実施形態に係るラッチ型コンパレータの構成例を示す回路図である。
図１０のラッチ型コンパレータ３３０は、ＰＭＯＳトランジスタＰＴ３３１〜ＰＴ３３４、ＮＭＯＳトランジスタＮＴ３３１〜ＮＴ３３６、およびラッチ出力部３３１を有している。
そして、ＰＭＯＳトランジスタＰＴ３３１，ＰＴ３３２、およびＮＭＯＳトランジスタＮＴ３３１，ＮＴ３３２により入力段（初段）のレベルシフト部３３２が構成されている。
また、ＰＭＯＳトランジスタＰＴ３３３，ＰＴ３３４、およびＮＭＯＳトランジスタＮＴ３３４〜ＮＴ３３６によりラッチおよび増幅部３３３が構成されている。
そして、ＰＭＯＳトランジスタＰＴ３３１，ＰＴ３３２、およびＮＭＯＳトランジスタＮＴ３３１，ＮＴ３３２により入力段（初段）のレベルシフト部３３２が構成されている。
また、ＰＭＯＳトランジスタＰＴ３３３，ＰＴ３３４、およびＮＭＯＳトランジスタＮＴ３３４〜ＮＴ３３６によりラッチおよび増幅部３３３が構成されている。
入力段（初段）のレベルシフト部３３２において、ＰＭＯＳトランジスタＴ３３１，ＮＴ３３２のドレインが電源Ｖｓｓ（接地電位ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ３３１のソースがＮＭＯＳトランジスタＮＴ３３１のソースに接続され、ＮＭＯＳトランジスタＮＴ３３１のドレインがＰＭＯＳトランジスタＰＴ３３３のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ３３２のソースがＮＭＯＳトランジスタＮＴ３３２のソースに接続され、ＮＭＯＳトランジスタＮＴ３３２のドレインがＰＭＯＳトランジスタＰＴ３３４のドレインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３３１のゲートが正相側データＤＴの入力ラインに接続され、ＰＭＯＳトランジスタＰＴ３３２のゲートが逆相側データ／ＤＴの入力ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３３１、ＮＴ３３２のゲートが反転クロックＸＣＫの供給ラインに共通に接続されている。
ＰＭＯＳトランジスタＰＴ３３１のソースがＮＭＯＳトランジスタＮＴ３３１のソースに接続され、ＮＭＯＳトランジスタＮＴ３３１のドレインがＰＭＯＳトランジスタＰＴ３３３のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ３３２のソースがＮＭＯＳトランジスタＮＴ３３２のソースに接続され、ＮＭＯＳトランジスタＮＴ３３２のドレインがＰＭＯＳトランジスタＰＴ３３４のドレインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３３１のゲートが正相側データＤＴの入力ラインに接続され、ＰＭＯＳトランジスタＰＴ３３２のゲートが逆相側データ／ＤＴの入力ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３３１、ＮＴ３３２のゲートが反転クロックＸＣＫの供給ラインに共通に接続されている。
このような構成を有するレベルシフト部３３２においては、低振幅のデータのレベルを０．３Ｖ等の低レベルから、たとえばＶｄｄ（たとえば１．８Ｖ）／２の０．８や０．９Ｖ程度までレベルをシフトする。
ラッチおよび増幅部３３３において、ＰＭＯＳトランジスタＰＴ３３３，ＰＴ３３４のソースが電源Ｖｄｄに接続されている。
ＰＭＯＳトランジスタＰＴ３３３のドレインがＮＭＯＳトランジスタＮＴ３３３のドレインに接続され、その接続点により第１のノードＮＤ３３１が形成されている。
ＰＭＯＳトランジスタＰＴ３３４のドレインがＮＭＯＳトランジスタＮＴ３３４のドレインに接続され、その接続点により第２のノードＮＤ３３２が形成されている。
ＮＭＯＳトランジスタＮＴ３３３のソースがＮＭＯＳトランジスタＮＴ３３５のドレインに接続され、ＮＭＯＳトランジスタＮＴ３３５のソースが電源Ｖｓｓ（接地電位ＧＮＤ）に接続されている。
ＮＭＯＳトランジスタＮＴ３３４のソースがＮＭＯＳトランジスタＮＴ３３６のドレインに接続され、ＮＭＯＳトランジスタＮＴ３３６のソースが電源Ｖｓｓ（接地電位ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ３３３、ＰＴ３３４のゲートがバイアス電圧Ｖｂｉａｓの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３３３のゲートが第２のノードＮＤ３３２に接続され、ＮＭＯＳトランジスタＮＴ３３４のゲートが第１のノードＮＤ３３１に接続されている。
そして、ＮＭＯＳトランジスタＮＴ３３５，ＮＴ３３６のゲートがクロックＣＫの供給ラインに共通に接続されている。
ＰＭＯＳトランジスタＰＴ３３３のドレインがＮＭＯＳトランジスタＮＴ３３３のドレインに接続され、その接続点により第１のノードＮＤ３３１が形成されている。
ＰＭＯＳトランジスタＰＴ３３４のドレインがＮＭＯＳトランジスタＮＴ３３４のドレインに接続され、その接続点により第２のノードＮＤ３３２が形成されている。
ＮＭＯＳトランジスタＮＴ３３３のソースがＮＭＯＳトランジスタＮＴ３３５のドレインに接続され、ＮＭＯＳトランジスタＮＴ３３５のソースが電源Ｖｓｓ（接地電位ＧＮＤ）に接続されている。
ＮＭＯＳトランジスタＮＴ３３４のソースがＮＭＯＳトランジスタＮＴ３３６のドレインに接続され、ＮＭＯＳトランジスタＮＴ３３６のソースが電源Ｖｓｓ（接地電位ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＰＴ３３３、ＰＴ３３４のゲートがバイアス電圧Ｖｂｉａｓの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３３３のゲートが第２のノードＮＤ３３２に接続され、ＮＭＯＳトランジスタＮＴ３３４のゲートが第１のノードＮＤ３３１に接続されている。
そして、ＮＭＯＳトランジスタＮＴ３３５，ＮＴ３３６のゲートがクロックＣＫの供給ラインに共通に接続されている。
このような構成を有するラッチ型コンパレータ３３０において、入力段（初段）のレベルシフト部３３２には反転クロックＸＣＫが供給され、次段のラッチおよび増幅部３３３にクロックＣＫが供給されることから、初段でレベルシフトされた後、クロックＣＫで次段のラッチおよび増幅部３３３が動作状態となって、入力データのラッチおよび増幅処理が並行して行われる。
そして、第１のノードＮＤ３３１および第２のノードＮＤ３３２から、ラッチされ増幅されたデータがラッチ出力部３３１に入力される。
ラッチ出力部３３１では、クロックＣＫおよび反転クロックＸＣＫに同期して入力データがラッチされ、データＱ，Ｑｂとして出力される。
そして、第１のノードＮＤ３３１および第２のノードＮＤ３３２から、ラッチされ増幅されたデータがラッチ出力部３３１に入力される。
ラッチ出力部３３１では、クロックＣＫおよび反転クロックＸＣＫに同期して入力データがラッチされ、データＱ，Ｑｂとして出力される。
クロックバッファ３４０は、ＰＬＬ３２０による再生クロックＲＣＬＫ（ＶＣＯクロックＶＣＫ）を時間τ２だけ遅延させて、クロックＣＫ、ＸＣＫとしてラッチ型コンパレータ３３０、および直列並列変換器３６０に出力する。
タイミングジェネレータ３５０は、ＰＬＬ３２０の分周器３２３よる分周クロックを受けて直列並列変換器３６０における変換、出力タイミング信号を生成して直列並列変換器３６０に供給する。
直列並列変換器３６０は、クロックバッファ３４０によるクロック信号ＣＫ，ＸＣＫ、およびタイミングジェネレータ３５０によるタイミング信号に同期してシリアルデータとして受信したデータをＮビットのパラレベルデータに変換する。
次に、上記構成による動作を図１１のタイミングチャートに関連付けて説明する。
なお、図１１は、本実施形態に係る通信システムにおける受信装置のタイミングチャートを示している。
なお、図１１は、本実施形態に係る通信システムにおける受信装置のタイミングチャートを示している。
送信装置２００側では、並列直列変換器２１０において、同期クロックＳＹＮＣＣＬＫに同期して、Ｔの時間毎に更新される図示しないコア回路から転送されたＮビット（bit）のパラレルデータがＴ/Ｎ時間毎に更新される１ビットのシリアルデータに変換される。
そして、このシリアルデータと同期クロックＳＹＮＣＣＬＫがラインドライバ２３０により接地電位近傍の低振幅（０．２Ｖあるいは０．３Ｖ）で伝送線路４００に送出される。
伝送線路４００を伝送されたシリアルデータＳＤＴと同期クロックＳＹＮＣＣＬＫは、受信装置３００側で受信される。
受信装置３００においては、シリアルデータＳＤＴが、図１１（Ａ）に示すようなタイミングで、ラッチ型コンパレータ３３０に入力され、同期クロックＳＹＮＣＣＬＫは、図１１（Ｂ）に示すようなタイミングでクロック増幅器３１０に入力される。
そして、このシリアルデータと同期クロックＳＹＮＣＣＬＫがラインドライバ２３０により接地電位近傍の低振幅（０．２Ｖあるいは０．３Ｖ）で伝送線路４００に送出される。
伝送線路４００を伝送されたシリアルデータＳＤＴと同期クロックＳＹＮＣＣＬＫは、受信装置３００側で受信される。
受信装置３００においては、シリアルデータＳＤＴが、図１１（Ａ）に示すようなタイミングで、ラッチ型コンパレータ３３０に入力され、同期クロックＳＹＮＣＣＬＫは、図１１（Ｂ）に示すようなタイミングでクロック増幅器３１０に入力される。
クロック増幅器３１０において、伝送線路４００を伝送された低振幅の同期クロックＳＹＮＣＣＬＫの振幅が増幅されて拡大される。
クロック増幅器３１０で増幅処理を受けた同期クロックＳＹＮＣＣＬＫは、このクロック増幅器３１０の増幅処理により、図１１（Ｂ），（Ｃ）に示すように、たとえば時間τ１だけ遅延して、信号ＤＬＣＬＫとして、ＰＬＬ３２０のＰＦＤおよびＣＰ３２１に入力される。
なお、クロックＤＬＣＬＫは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ＩＳＩのような揺らぎは生じない。
クロック増幅器３１０で増幅処理を受けた同期クロックＳＹＮＣＣＬＫは、このクロック増幅器３１０の増幅処理により、図１１（Ｂ），（Ｃ）に示すように、たとえば時間τ１だけ遅延して、信号ＤＬＣＬＫとして、ＰＬＬ３２０のＰＦＤおよびＣＰ３２１に入力される。
なお、クロックＤＬＣＬＫは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ＩＳＩのような揺らぎは生じない。
ＰＦＤおよびＣＰ３２１においては、入力クロック信号ＤＬＣＬＫの位相（周波数）と位相同期ループにおいて分周器３２３で分周された、クロックバッファ３２４、複製増幅器３２５を介した再生クロック（ＶＣＯクロック)ＤＲＣＬＫ２との位相（周波数）が比較される。その結果、ＰＦＤおよびＣＰ３２１から所定レベルの制御電圧ＶＣＴＬがＶＣＯ３２２に供給される。
ＶＣＯ３２２においては、ＰＦＤおよびＣＰ３２１による制御電圧ＶＣＴＬに応じた周波数で発振して、たとえば図１１（Ｄ）に示すように、再生クロックＲＣＬＫ（ＶＣＯクロックＶＣＫ）が生成され、分周器３２３およびクロックバッファ３４０に供給される。
分周器３２３では、ＶＣＯ３２２により供給されるＶＣＯクロックＶＣＫの周波数がｎ分の１に分周（ｎ逓倍）されて、分周再生クロックＤＲＣＬＫとして、クロックバッファ３２４、およびタイミングジェネレータ３５０に出力される。
なお、分周器３２３における信号遅延は無視できる程度に小さい。
したがって、ここでは、図１１（Ｄ）に示すように、ＶＣＯ３２２による再生クロックＲＣＬＫと分周器３２３による分周再生クロックＤＲＣＬＫとは同位相として示している。
分周器３２３では、ＶＣＯ３２２により供給されるＶＣＯクロックＶＣＫの周波数がｎ分の１に分周（ｎ逓倍）されて、分周再生クロックＤＲＣＬＫとして、クロックバッファ３２４、およびタイミングジェネレータ３５０に出力される。
なお、分周器３２３における信号遅延は無視できる程度に小さい。
したがって、ここでは、図１１（Ｄ）に示すように、ＶＣＯ３２２による再生クロックＲＣＬＫと分周器３２３による分周再生クロックＤＲＣＬＫとは同位相として示している。
クロックバッファ３２４においては、分周器３２３による分周再生クロックＤＲＣＬＫが、たとえば図１１（Ｄ），（Ｅ）に示すように、時間τ２だけ遅延されて、クロックＤＲＣＬＫ２として複製増幅器３２５に出力される。
そして、複製増幅器３２５においては、クロック増幅器３１０と同様の構成、機能、特性を有し、クロックバッファ３２４による分周再生クロックＤＲＣＬＫ２を増幅され、クロック増幅器３１０と同様の時間τ１だけ遅延させてＰＦＤおよびＣＰ３２１に出力される。
そして、複製増幅器３２５においては、クロック増幅器３１０と同様の構成、機能、特性を有し、クロックバッファ３２４による分周再生クロックＤＲＣＬＫ２を増幅され、クロック増幅器３１０と同様の時間τ１だけ遅延させてＰＦＤおよびＣＰ３２１に出力される。
このように、ＰＬＬ３２０において、再生クロックＲＣＬＫは、伝送された低振幅の同期クロックＳＹＮＣＣＬＫから増幅器によって振幅が回復された信号を基に、位相同期ループ内の挿入されたクロック増幅器３１０の複製増幅器３２５によりクロック増幅器３１０の遅延が補償される周波数逓倍回路によって生成される。
ＶＣＯ３２２による再生クロックＲＣＬＫは、クロックバッファ３４０で時間τ２だけ遅延されてクロックＣＫ、ＸＣＫとして、ラッチ型コンパレータ３３０および直列並列変換器３６０に供給される。
ラッチ型コンパレータ３３０においては、クロックバッファ３４０による再生クロックＣＫ，ＸＣＫに同期して受信データのラッチ処理とデータの増幅処理が同時並列的に行われる。
そして、直列並列変換器３６０において、クロックバッファ３４０によるクロック信号ＣＫ，ＸＣＫ、およびタイミングジェネレータ３５０によるタイミング信号に同期してシリアルデータとして受信したデータがＮビットのパラレベルデータに変換される。
そして、直列並列変換器３６０において、クロックバッファ３４０によるクロック信号ＣＫ，ＸＣＫ、およびタイミングジェネレータ３５０によるタイミング信号に同期してシリアルデータとして受信したデータがＮビットのパラレベルデータに変換される。
以上説明した本実施形態によれば、通信システム１００は、Ｔの時間毎に更新されるＮビット（bit）のパラレルデータをＴ/Ｎ時間毎に更新される１ビットのシリアルデータに変換する並列直列変換器２１０と並列直列変換の区切りで変化する同期クロックＳＹＮＣＣＬＫを生成するクロック生成回路２２０と、シリアルデータを接地電位近傍において低振幅で送出するラインドライバ２３０と、を有し、同期クロックＳＹＮＣＣＬＫをシリアルデータと同じラインドライバで送出する送信装置２００と、伝送線路４００を伝送されたデータをラッチ型コンパレータ３３０により振幅拡大しデータを再生し、このときの再生クロックＲＣＬＫは、伝送された低振幅の同期クロックＳＹＮＣＣＬＫから増幅器３１０によって振幅が回復された信号を基に、少なくともクロック増幅器３１０の複製増幅器３２５を位相同期回路３２０のＰＬＬループ内に入れて増幅器３１０の遅延を補償した周波数逓倍回路によって生成する受信装置３００と、を有することから、以下の効果を得ることができる。
受信装置側において、振幅を拡大する増幅器における遅延を補償できる。
その結果、データ再生に最適なクロックを再生することが可能な、ひいては高精度にデータを再生することが可能となる。
その結果、データ再生に最適なクロックを再生することが可能な、ひいては高精度にデータを再生することが可能となる。
また、送信装置側において、高速データ伝送システムに適用したラインドライバ２３０において、伝送されるデータＳＤＴおよび同期クロックのＳＹＮＣＣＬＫの信号電位をＰＮ接合ダイオードの順方向立ち上がり電圧より小さく設定し、かつ入力端子および出力端子の静電保護回路２３２に順方向のＰＮ接合ダイオードＤ２３１を挿入してあることから、静電強度を強化することが可能で、低振幅信号の安定した送信動作を実現できる利点がある。
図１２は、本発明の他の実施形態に係る通信システムの基本的な構成を示す図である。
図１２の実施形態が図４の実施形態と異なる点は、ＰＬＬ３２０Ａの位相同期ループ内において（図１２ではクロックバッファ３２４の出力側において）、図１３に示すようなラッチ型コンパレータ３３０のセットアップ信号Ｔｓを模した遅延素子３２６を挿入して、より高速化した高速データ伝送システムを実現している点にある。
図１２の実施形態によれば、その他の構成は、上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることができる。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
１００，１００Ａ・・・通信システム、２００・・・送信装置、２１０・・・並列直列変換器(Serializer)２１０，２２０・・・クロック生成回路、２３０・・・ラインドライバ、２３１・・・プッシュプル(Push Pull)型差動出力回路、２３２・・・静電保護回路、Ｄ２３１・・・順方向のＰＮ接合ダイオード、３００，３００Ａ・・・受信装置、３１０・・・クロック増幅器、３２０・・・位相同期回路（ＰＬＬ）、３２１・・・位相周波数比較器（ＰＦＤ）およびチャージポンプ回路（ＣＰ）（ＰＤＦおよびＣＰ）、３２２・・・ＶＣＯ、３２３・・・分周器、３２４・・・クロックバッファ、３２５・・・複製増幅器、３２６・・・遅延素子、３３０・・・ラッチ型コンパレータ(Latched Comparator)、３４０・・・クロックバッファ、３５０・・・タイミングジェネレータ、３６０・・・直列並列変換器(Deserializer)。
Claims (9)
- 同期クロックと、当該同期クロックに同期したシリアルデータとを低振幅で線路に送信する送信装置と、
上記送信装置から送信されたシリアルデータと、上記同期クロックを受信する受信装置と、を有し、
上記受信装置は、
受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、
再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、
低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む
通信システム。 - 上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている
請求項１記載の通信システム。 - 上記位相同期回路は、
上記再生クロックを生成する電圧制御発振器と、
上記再生クロックの周波数を分周する分周器と、
上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、
上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む
請求項１記載の通信システム。 - 上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する
請求項３記載の通信システム。 - 低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信装置であって、
受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、
再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、
低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む
受信装置。 - 上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている
請求項５記載の受信装置。 - 上記位相同期回路は、
上記再生クロックを生成する電圧制御発振器と、
上記再生クロックの周波数を分周する分周器と、
上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、
上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む
請求項５記載の受信装置。 - 上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する
請求項７記載の受信装置。 - 低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信方法であって、
受信した低振幅の上記同期クロックを増幅器で増幅し振幅を回復するステップと、
低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを周波数逓倍回路により生成するステップと、
上記生成した再生クロックに同期して受信したシリアルデータをラッチ型コンパレータによりラッチするステップと
を有する受信方法。
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