JP4438877B2 - 通信システム、受信装置、および受信方法 - Google Patents

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Description

本発明は、たとえば近接チップ間での高速データ伝送を実現可能な低振幅データ伝送技術を採用する通信システム、受信装置、および受信方法に関するものである。
従来、近接チップ間での高速データ伝送においてSSTL_1.8やLVDS等のI/O規格が実用化されているが、以下の欠点があった。
第1に、電源電圧が変わったり製造プロセスの微細化をすると接続ができなかったり、製造工程を追加してわざわざ時代を遡った構造の素子でI/O回路を作るという、性能を落としコストを上げることが要求されていた。
第2に、ラインドライバの消費電力だけでも数十mW/Ch.もあるにもかかわらず、伝送レートは600Mbpsと低く今後の映像モバイル機器に必要とされる10Gbps以上のデータバンド幅に対応することが消費電力やLSIのピン数の点で不可能である。
そこで、これらの問題を解決するための低振幅データ伝送技術が種々提案されている(たとえば、非特許文献1、2、特許文献1参照)。
ところで、この種の近接チップ間の通信システムにおいては、伝送するデータの振幅が0.2V等の低振幅データ伝送技術が採用される。
そして、その通信にはいわゆるソースシンクロナス方式が適用される。
ソースシンクロナス方式の通信方法では、送信装置はデータに同期したクロックを送信し、受信装置が受信したクロック信号のタイミングに同期して受信データをラッチする。
図1は、低振幅データ伝送技術が採用された一般的な通信システムの構成例を示す図である。
図1の通信システム1は、送信装置2、受信装置3、伝送線路4により構成されている。
送信装置2は、データセレクタ21、ラインドライバ22,23を有し、複数の位相同期した送信データDT1,STD2、送信データと同期したクロック信号CLKを、伝送線路4を介して受信装置3に送信する。
受信装置3は、低振幅のデータおよびクロックをチップの電源電圧に応じた振幅となるように増幅するための増幅器31,32、増幅器31で増幅されたクロック信号CLKに位相同期した再生クロックRCKを生成するデジタル同期回路(DLL)33、クロックバッファ34、および再生クロックRCKに同期して増幅器32で増幅された伝送データDT1,DT2を再生するデータ再生回路35を有する。
Mats Hedberg et al.," I/O Family with 200mV to 500mV Supply Voltage " , ISSCC Dig. of Technical Papers pp.340-341,1997 R.Palmer et al.,"A 14mW 6.25Gb/s Transceiver in 90nm CMOS for Serial Chip-to-Chip Communications" USP5761244号公報
ところが、非特許文献1および特許文献1に開示された技術によれば、前述した第1の問題を解決することが可能となったが、振幅を拡大する増幅器31,32の周波数特性と遅延の問題により伝送速度を十分に上げることができなかった。
より具体的には、図2に示すように、増幅器32の周波数特性が不十分なために、増幅器32の出力のデータにISIが大きく影響し、高速化を妨げている。
また、非特許文献2には、前述した第1および第2の双方の問題を解決する技術が開示されている。
しかし、この技術では、クロックデータリカバリ(Clock Data Recovery : CDR)方式を使用して高速化を図っているために、8b-10b変換のような回路規模を著しく増大させる符号化処理が必要となり、またプロセッサLSIによるソフト処理も前提であり容易にLSIの中で扱うことができない。
本発明は、振幅を拡大する増幅器における遅延を補償でき、データ再生に最適なクロックを再生することが可能な、ひいては高精度にデータを再生することが可能な通信システム、受信装置、および受信方法を提供することにある。
本発明の第1の観点の通信システムは、同期クロックと、当該同期クロックに同期したシリアルデータとを低振幅で線路に送信する送信装置と、上記送信装置から送信されたシリアルデータと、上記同期クロックを受信する受信装置と、を有し、上記受信装置は、受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む。
本発明の第2の観点は、低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信装置であって、受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む。
好適には、上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている。
好適には、上記位相同期回路は、上記再生クロックを生成する電圧制御発振器と、上記再生クロックの周波数を分周する分周器と、上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む。
好適には、上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する。
本発明の第3の観点は、低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信方法であって、受信した低振幅の上記同期クロックを増幅器で増幅し振幅を回復するステップと、低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを周波数逓倍回路により生成するステップと、上記生成した再生クロックに同期して受信したシリアルデータをラッチ型コンパレータによりラッチするステップとを有する。
本発明によれば、送信装置から低振幅で線路を伝送された同期クロックと、この同期クロックに同期したシリアルデータとが送信され、受信装置で受信される。
受信装置においては、受信した低振幅の同期クロックが増幅器で増幅され振幅が回復される。
次に、低振幅の同期クロックから増幅器によって振幅が回復された同期クロックを基に、位相同期ループ内に配置された増幅器と同等の構成を有する複製増幅器により増幅器の遅延を補償した再生クロックが周波数逓倍回路により生成される。
そして、生成した再生クロックに同期して受信したシリアルデータがラッチ型コンパレータによりラッチされる。
本発明によれば、振幅を拡大する増幅器における遅延を補償できる。
その結果、データ再生に最適なクロックを再生することが可能となり、ひいては高精度にデータを再生することができる。
以下に本発明の実施形態を図面に関連付けて説明する。
図3は、本発明の一実施形態に係る通信システムの基本的な構成を示す図である。図4は、図3の送信装置および受信装置をより具体的に示す図である。
本通信システム100は、送信装置200と受信装置300と伝送線路400により構成されている。
送信装置200は、Tの時間毎に更新されるNビット(bit)のパラレルデータをT/N時間毎に更新される1ビットのシリアルデータに変換する並列直列変換器(Serializer)210と、並列直列変換の区切りで変化する同期クロックSYNCCLKを生成するクロック生成回路220と、シリアルデータを接地電位近傍において低振幅(たとえば200mV(0.2V)、あるいは300mV(0.3V))で送出するラインドライバ230と、を有し、同期クロックSYNCCLKをシリアルデータSDTと同じラインドライバで送出する。
送信装置200から送出されたシリアルデータSDTと同期クロックSYNCCLKは共に伝送線路400を通して受信側に伝達される。
図5は、本実施形態に係る送信装置のラインドライバの要部の構成例を示す図である。
また、図6は、本実施形態に係るラインドライバにおける静電保護回路の構成例を示す図である。
ラインドライバ230は、図5に示すように、nチャネルMOS(NMOS)トランジスタNT231〜NT234によるプッシュプル(Push Pull)型差動出力回路231により構成されている。
NMOSトランジスタNT231,NT232のドレインがラインドライバ用電源Vddioに接続され、NMOSトランジスタNT233,NT234のソースが電源Vssioに接続されている。
NMOSトランジスタNT231のソースとNMOSトランジスタNT233のドレインが接続され、その接続点により第1の出力ノードND231が形成されている。
NMOSトランジスタNT232のソースとNMOSトランジスタNT234のドレインが接続され、その接続点により第2の出力ノードND232が形成されている。
そして、NMOSトランジスタNT231およびNMOSトランジスタNT234のゲートが正相側データDTの供給ラインに接続されている。
NMOSトランジスタNT232およびNMOSトランジスタNT233のゲートが逆相側データ/DT(/は反転を示す)の供給ラインに接続されている。
電源Vddioの電圧は、たとえば0.4Vに設定される。
本実施形態においては、図示しないコア回路から転送される、たとえば200MHz×8ビットのデータを並列直列変換器210において1.6Gbps×1ビットに変換し、NMOSプッシュプル型差動出力回路231により伝送線路400に送出される。
また、同期クロックSYNCCLKは周波数200MHzで送出される。
また、本実施形態に係る高速データ伝送システムに適用したラインドライバ230において、伝送されるシリアルデータSDTおよび同期クロックSYNCCLKの信号電位をPN接合ダイオードの順方向立ち上がり電圧(たとえば0.4〜0.8V)より小さく設定し、かつ入力端子Tおよび出力端子Tの静電保護回路232に順方向のPN接合ダイオードD231を入れて静電強度を強化してある。D232は逆方向に接続されたPN接合ダイオードを示す。
すなわち、本実施形態においては、入出力およびラインドライバ用電源(Vddio)は接地電位GNDに近接した低電位のため、ESD保護回路として順方向の向きにPN接続ダイオードが入れられて、ESD強度が大きく改善されている。
この場合、信号電位がPN接合ダイオードの順方向立ち上がり電圧より大きくなると、順方向のPN接合ダイオードD231がオンすることになり、その結果、順方向のPN接合ダイオードD231がない場合より静電強度が高くなっている。
受信装置300は、伝送線路400を伝送されたデータをラッチ型コンパレータにより振幅拡大しデータを再生する。このときの再生クロックRCLKは、伝送された低振幅の同期クロックSYNCCLKから増幅器によって振幅が回復された信号(同期クロック)を基に、少なくともクロック増幅器の複製(レプリカ:Replica)を位相同期ループ内に配置して増幅器の遅延を補償した周波数逓倍回路によって生成される。
受信装置300は、図4に示すように、クロック増幅器310、位相同期回路(PLL)320、ラッチ型コンパレータ(Latched Comparator)330、クロックバッファ340、タイミングジェネレータ350、および直列並列変換器(Deserializer)360を有する。
増幅器310は、伝送線路400を伝送された同期クロックSYNCCLKを増幅して振幅を回復し、PLL320に出力する。
図7は、本実施形態に係るクロック増幅器の構成例を示す回路図である。
図7のクロック増幅器310は、pチャネルMOS(PMOS)トランジスタPT311〜PT314、および演算増幅器OP311により構成されている。
PMOSトランジスタT311,NT312のソースが電源Vddに接続され、PMOSトランジスタPT313,PT314のドレインが電源Vss(接地電位GND)に接続されている。
PMOSトランジスタPT311のドレインとPMOSトランジスタPT313のソースが接続され、その接続点により第1のノードND311が形成されている。
PMOSトランジスタPT312のドレインとPMOSトランジスタPT314のソースが接続され、その接続点により第2のノードND312が形成されている。
PMOSトランジスタPT311およびPMOSトランジスタPT312のゲートがバイアス電圧Vbiasの供給ラインに接続されている。
PMOSトランジスタPT313のゲートが同期クロックSYNCCLKの入力ラインに接続され、PMOSトランジスタPT314のゲートが同期クロックSYNCCLKの反転クロック/SYNCCLK(/は反転を示す)の供給ラインに接続されている。
そして、第1のノードND311が演算増幅器OP311の非反転入力端子(+)に接続され、第2のノードND312が演算増幅器OP311の反転入力端子(−)に接続されている。
このように、クロック増幅器310は、初段(入力段)にレベルシフト機能を有するPMOSのソースフォロワ回路が配置されて、伝送線路400を伝送された低振幅の同期クロックSYNCCLKの振幅を増幅して拡大する機能を有する。
受信された同期クロックSYNCCLKは、このクロック増幅器310の増幅処理により、たとえば時間τ1だけ遅延する。
なお、クロックは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ISIのような揺らぎは生じない。
この遅延された同期クロックDLCLKはPLL220に入力される。
PLL320は、図3に示すように、位相周波数比較器(PFD)およびチャージポンプ回路(CP)(以下、PDFおよびCPという)321、VCO322、分周器323、クロックバッファ324、および複製増幅器325を有する。
PFDおよびCP321は、入力クロック信号DLCLKの位相(周波数)と位相同期ループにおいて分周器323で分周された、クロックバッファ324、複製増幅器325を介した再生クロック(VCOクロック)DRCLKの位相(周波数)を比較し、その結果を所定レベルの制御電圧VCTLとしてVCO322に供給する。
VCO322は、PFDおよびCP321による制御電圧VCTLに応じた周波数で発振して再生クロックRCLK(VCOクロックVCK)を分周器323およびクロックバッファ340に供給する。
分周器323は、VCO322により供給されるVCOクロックVCKの周波数をn分の1に分周(n逓倍)した分周再生クロックDRCLKをクロックバッファ324、およびタイミングジェネレータ350に出力する。
クロックバッファ324は、分周器323による分周再生クロックDRCLKを、たとえば時間τ2だけ遅延させ、分周再生クロックDRCLK2として複製増幅器325に出力する。
複製増幅器325は、クロック増幅器310と同様の構成、機能、特性を有し、クロックバッファ324による分周再生クロックDRCLK2を増幅し、時間τ1だけ遅延させてPFDおよびCP321に出力する。
PLL320において、再生クロックRCLKは、伝送された低振幅の同期クロックSYNCCLKから増幅器310によって振幅が回復された信号を基に、少なくともクロック増幅器310の複製(レプリカ)を位相同期ループ内に入れて増幅器310の遅延を補償した周波数逓倍回路によって生成される。
すなわち、PLL320は“遅延補償PLL”として機能する。
このとき、PLL320のクロックバッファ324等では、電源電圧が1.2Vあるいは1.8V系で動作する。
これに対して、クロック増幅器310は、0.3V等の低振幅(低電圧)で動作する。
受信段のクロック増幅器310の遅延を補償するための複製増幅器325が使われるが、十分な遅延補償をするためには、複製増幅器325はクロック増幅器310と全く同じ回路構成とすることが想定される。
その場合、複製増幅器325の入力は、受信段(インタフェース(IF)段)と同じ信号レベルである0.3V等の低電圧とする必要があり、前述したように、前段回路は1.8V等の電源電圧レベルで動作することから、そこに“レベルダウン回路”が必要になる。
このようなレベルダウンを行う回路としては抵抗を使った分圧回路が考えられるが、これが使えるのは複製増幅器の入力インピーダンスが高い場合のみである。
これに対して、本実施形態の回路方式の高速増幅器では、その入力インピーダンスが低いため、上記の分圧抵抗値を低くする必要があり、よって信号振幅を作るのに大きな電流を流さなければならず、低電力化できない問題がある。
そこで、本実施形態においては、たとえば図8または図9の示すようなレベルダウン回路が採用される。
図8は、本発明の実施形態に係るレベルダウン回路の基本構成(等価回路)を示す図である。
このレベルダウン回路3250は、信号レベルが電源電圧−GNDのCMOS回路(クロックバッファ324)から、高速IFの初段のクロック増幅器310を模擬した複製増幅器325の入力信号レベル(たとえば0.3V−GND)へとレベルダウンする回路が、電界効果トランジスタ(FET)3251一つで構成されている。
この例では、FET3251はNMOSトランジスタにより構成されている。なお、必要に応じて、別途バイアス源などを付加した回路構成とすることも可能である。
図8において、Rinは、複製増幅器325の入力インピーダンスを示し、上記FET3251のgm(トランスコンダクタンス)と入力インピーダンスRinによって、レベルダウン後の信号レベルが決定される。
よって、FET2351のgmを任意に選択することで、信号レベルを調整することができる。
図9は、本発明の実施形態に係るレベルダウン回路の他の構成例を示す図である。
図9のレベルダウン回路3250Aは、図8の回路の変形例である。
図9において、Rpはレベルダウン後の信号レベルを調整する抵抗を示し、その信号レベルは上記gmと入力インピーダンスRin、および抵抗Rpで決定される。
このため、図9の回路によれば、信号レベル調整の自由度を上げることができる。
本実施形態のレベルダウン回路によれば、抵抗分圧によるレベルダウン回路等と比較して、以下の効果を得ることができる。
次段回路の入力インピーダンスが低い場合でも、低消費電力で動作できる。
小さなFET(必要に応じて、さらに小さな抵抗)で実現可能なため、回路の(レイアウト)サイズが、小さくできる。
また、シンプルな回路(素子1つ/2つ)で実現できる。
ラッチ型コンパレータ330は、伝送線路400を伝送されたシリアルデータSDTの振幅を拡大し、データ再生系の直列並列変換器360に出力する。
ラッチ型コンパレータ330は、受信データのラッチ処理と並行して、データを増幅する機能を有している。
このように、受信データSDTは周波数特性の制約のある増幅器を通さずに低振幅ままラッチすることによりデータ再生の高速化を実現することができる。
図10は、本実施形態に係るラッチ型コンパレータの構成例を示す回路図である。
図10のラッチ型コンパレータ330は、PMOSトランジスタPT331〜PT334、NMOSトランジスタNT331〜NT336、およびラッチ出力部331を有している。
そして、PMOSトランジスタPT331,PT332、およびNMOSトランジスタNT331,NT332により入力段(初段)のレベルシフト部332が構成されている。
また、PMOSトランジスタPT333,PT334、およびNMOSトランジスタNT334〜NT336によりラッチおよび増幅部333が構成されている。
入力段(初段)のレベルシフト部332において、PMOSトランジスタT331,NT332のドレインが電源Vss(接地電位GND)に接続されている。
PMOSトランジスタPT331のソースがNMOSトランジスタNT331のソースに接続され、NMOSトランジスタNT331のドレインがPMOSトランジスタPT333のドレインに接続されている。
PMOSトランジスタPT332のソースがNMOSトランジスタNT332のソースに接続され、NMOSトランジスタNT332のドレインがPMOSトランジスタPT334のドレインに接続されている。
そして、PMOSトランジスタPT331のゲートが正相側データDTの入力ラインに接続され、PMOSトランジスタPT332のゲートが逆相側データ/DTの入力ラインに接続されている。
NMOSトランジスタNT331、NT332のゲートが反転クロックXCKの供給ラインに共通に接続されている。
このような構成を有するレベルシフト部332においては、低振幅のデータのレベルを0.3V等の低レベルから、たとえばVdd(たとえば1.8V)/2の0.8や0.9V程度までレベルをシフトする。
ラッチおよび増幅部333において、PMOSトランジスタPT333,PT334のソースが電源Vddに接続されている。
PMOSトランジスタPT333のドレインがNMOSトランジスタNT333のドレインに接続され、その接続点により第1のノードND331が形成されている。
PMOSトランジスタPT334のドレインがNMOSトランジスタNT334のドレインに接続され、その接続点により第2のノードND332が形成されている。
NMOSトランジスタNT333のソースがNMOSトランジスタNT335のドレインに接続され、NMOSトランジスタNT335のソースが電源Vss(接地電位GND)に接続されている。
NMOSトランジスタNT334のソースがNMOSトランジスタNT336のドレインに接続され、NMOSトランジスタNT336のソースが電源Vss(接地電位GND)に接続されている。
PMOSトランジスタPT333、PT334のゲートがバイアス電圧Vbiasの供給ラインに接続されている。
NMOSトランジスタNT333のゲートが第2のノードND332に接続され、NMOSトランジスタNT334のゲートが第1のノードND331に接続されている。
そして、NMOSトランジスタNT335,NT336のゲートがクロックCKの供給ラインに共通に接続されている。
このような構成を有するラッチ型コンパレータ330において、入力段(初段)のレベルシフト部332には反転クロックXCKが供給され、次段のラッチおよび増幅部333にクロックCKが供給されることから、初段でレベルシフトされた後、クロックCKで次段のラッチおよび増幅部333が動作状態となって、入力データのラッチおよび増幅処理が並行して行われる。
そして、第1のノードND331および第2のノードND332から、ラッチされ増幅されたデータがラッチ出力部331に入力される。
ラッチ出力部331では、クロックCKおよび反転クロックXCKに同期して入力データがラッチされ、データQ,Qbとして出力される。
クロックバッファ340は、PLL320による再生クロックRCLK(VCOクロックVCK)を時間τ2だけ遅延させて、クロックCK、XCKとしてラッチ型コンパレータ330、および直列並列変換器360に出力する。
タイミングジェネレータ350は、PLL320の分周器323よる分周クロックを受けて直列並列変換器360における変換、出力タイミング信号を生成して直列並列変換器360に供給する。
直列並列変換器360は、クロックバッファ340によるクロック信号CK,XCK、およびタイミングジェネレータ350によるタイミング信号に同期してシリアルデータとして受信したデータをNビットのパラレベルデータに変換する。
次に、上記構成による動作を図11のタイミングチャートに関連付けて説明する。
なお、図11は、本実施形態に係る通信システムにおける受信装置のタイミングチャートを示している。
送信装置200側では、並列直列変換器210において、同期クロックSYNCCLKに同期して、Tの時間毎に更新される図示しないコア回路から転送されたNビット(bit)のパラレルデータがT/N時間毎に更新される1ビットのシリアルデータに変換される。
そして、このシリアルデータと同期クロックSYNCCLKがラインドライバ230により接地電位近傍の低振幅(0.2Vあるいは0.3V)で伝送線路400に送出される。
伝送線路400を伝送されたシリアルデータSDTと同期クロックSYNCCLKは、受信装置300側で受信される。
受信装置300においては、シリアルデータSDTが、図11(A)に示すようなタイミングで、ラッチ型コンパレータ330に入力され、同期クロックSYNCCLKは、図11(B)に示すようなタイミングでクロック増幅器310に入力される。
クロック増幅器310において、伝送線路400を伝送された低振幅の同期クロックSYNCCLKの振幅が増幅されて拡大される。
クロック増幅器310で増幅処理を受けた同期クロックSYNCCLKは、このクロック増幅器310の増幅処理により、図11(B),(C)に示すように、たとえば時間τ1だけ遅延して、信号DLCLKとして、PLL320のPFDおよびCP321に入力される。
なお、クロックDLCLKは、周波数特性の制約のある増幅器を通過しても一定周期の信号であることから、ISIのような揺らぎは生じない。
PFDおよびCP321においては、入力クロック信号DLCLKの位相(周波数)と位相同期ループにおいて分周器323で分周された、クロックバッファ324、複製増幅器325を介した再生クロック(VCOクロック)DRCLK2との位相(周波数)が比較される。その結果、PFDおよびCP321から所定レベルの制御電圧VCTLがVCO322に供給される。
VCO322においては、PFDおよびCP321による制御電圧VCTLに応じた周波数で発振して、たとえば図11(D)に示すように、再生クロックRCLK(VCOクロックVCK)が生成され、分周器323およびクロックバッファ340に供給される。
分周器323では、VCO322により供給されるVCOクロックVCKの周波数がn分の1に分周(n逓倍)されて、分周再生クロックDRCLKとして、クロックバッファ324、およびタイミングジェネレータ350に出力される。
なお、分周器323における信号遅延は無視できる程度に小さい。
したがって、ここでは、図11(D)に示すように、VCO322による再生クロックRCLKと分周器323による分周再生クロックDRCLKとは同位相として示している。
クロックバッファ324においては、分周器323による分周再生クロックDRCLKが、たとえば図11(D),(E)に示すように、時間τ2だけ遅延されて、クロックDRCLK2として複製増幅器325に出力される。
そして、複製増幅器325においては、クロック増幅器310と同様の構成、機能、特性を有し、クロックバッファ324による分周再生クロックDRCLK2を増幅され、クロック増幅器310と同様の時間τ1だけ遅延させてPFDおよびCP321に出力される。
このように、PLL320において、再生クロックRCLKは、伝送された低振幅の同期クロックSYNCCLKから増幅器によって振幅が回復された信号を基に、位相同期ループ内の挿入されたクロック増幅器310の複製増幅器325によりクロック増幅器310の遅延が補償される周波数逓倍回路によって生成される。
VCO322による再生クロックRCLKは、クロックバッファ340で時間τ2だけ遅延されてクロックCK、XCKとして、ラッチ型コンパレータ330および直列並列変換器360に供給される。
ラッチ型コンパレータ330においては、クロックバッファ340による再生クロックCK,XCKに同期して受信データのラッチ処理とデータの増幅処理が同時並列的に行われる。
そして、直列並列変換器360において、クロックバッファ340によるクロック信号CK,XCK、およびタイミングジェネレータ350によるタイミング信号に同期してシリアルデータとして受信したデータがNビットのパラレベルデータに変換される。
以上説明した本実施形態によれば、通信システム100は、Tの時間毎に更新されるNビット(bit)のパラレルデータをT/N時間毎に更新される1ビットのシリアルデータに変換する並列直列変換器210と並列直列変換の区切りで変化する同期クロックSYNCCLKを生成するクロック生成回路220と、シリアルデータを接地電位近傍において低振幅で送出するラインドライバ230と、を有し、同期クロックSYNCCLKをシリアルデータと同じラインドライバで送出する送信装置200と、伝送線路400を伝送されたデータをラッチ型コンパレータ330により振幅拡大しデータを再生し、このときの再生クロックRCLKは、伝送された低振幅の同期クロックSYNCCLKから増幅器310によって振幅が回復された信号を基に、少なくともクロック増幅器310の複製増幅器325を位相同期回路320のPLLループ内に入れて増幅器310の遅延を補償した周波数逓倍回路によって生成する受信装置300と、を有することから、以下の効果を得ることができる。
受信装置側において、振幅を拡大する増幅器における遅延を補償できる。
その結果、データ再生に最適なクロックを再生することが可能な、ひいては高精度にデータを再生することが可能となる。
また、送信装置側において、高速データ伝送システムに適用したラインドライバ230において、伝送されるデータSDTおよび同期クロックのSYNCCLKの信号電位をPN接合ダイオードの順方向立ち上がり電圧より小さく設定し、かつ入力端子および出力端子の静電保護回路232に順方向のPN接合ダイオードD231を挿入してあることから、静電強度を強化することが可能で、低振幅信号の安定した送信動作を実現できる利点がある。
図12は、本発明の他の実施形態に係る通信システムの基本的な構成を示す図である。
図12の実施形態が図4の実施形態と異なる点は、PLL320Aの位相同期ループ内において(図12ではクロックバッファ324の出力側において)、図13に示すようなラッチ型コンパレータ330のセットアップ信号Tsを模した遅延素子326を挿入して、より高速化した高速データ伝送システムを実現している点にある。
図12の実施形態によれば、その他の構成は、上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることができる。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
低振幅データ伝送技術が採用された一般的な通信システムの構成例を示す図である。 図1の通信システムの課題を説明するための図である。 本発明の一実施形態に係る通信システムの基本的な構成を示す図である。 図3の送信装置および受信装置をより具体的に示す図である。 本実施形態に係る送信装置のラインドライバの要部の構成例を示す図である。 本実施形態に係るラインドライバにおける静電保護回路の構成例を示す図である。 本実施形態に係るクロック増幅器の構成例を示す回路図である。 本発明の実施形態に係るレベルダウン回路の基本構成(等価回路)を示す図である。 本発明の実施形態に係るレベルダウン回路の他の構成例を示す図である。 本実施形態に係るラッチ型コンパレータの構成例を示す回路図である。 本実施形態に係る通信システムにおける受信装置のタイミングチャートを示す図である。 本発明の他の実施形態に係る通信システムの基本的な構成を示す図である。 ラッチ型コンパレータのセットアップ信号とホールド時間を示す図である。
符号の説明
100,100A・・・通信システム、200・・・送信装置、210・・・並列直列変換器(Serializer)210,220・・・クロック生成回路、230・・・ラインドライバ、231・・・プッシュプル(Push Pull)型差動出力回路、232・・・静電保護回路、D231・・・順方向のPN接合ダイオード、300,300A・・・受信装置、310・・・クロック増幅器、320・・・位相同期回路(PLL)、321・・・位相周波数比較器(PFD)およびチャージポンプ回路(CP)(PDFおよびCP)、322・・・VCO、323・・・分周器、324・・・クロックバッファ、325・・・複製増幅器、326・・・遅延素子、330・・・ラッチ型コンパレータ(Latched Comparator)、340・・・クロックバッファ、350・・・タイミングジェネレータ、360・・・直列並列変換器(Deserializer)。

Claims (9)

  1. 同期クロックと、当該同期クロックに同期したシリアルデータとを低振幅で線路に送信する送信装置と、
    上記送信装置から送信されたシリアルデータと、上記同期クロックを受信する受信装置と、を有し、
    上記受信装置は、
    受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、
    再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、
    低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む
    通信システム。
  2. 上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている
    請求項1記載の通信システム。
  3. 上記位相同期回路は、
    上記再生クロックを生成する電圧制御発振器と、
    上記再生クロックの周波数を分周する分周器と、
    上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、
    上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む
    請求項1記載の通信システム。
  4. 上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する
    請求項3記載の通信システム。
  5. 低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信装置であって、
    受信した低振幅の上記同期クロックを増幅し振幅を回復する増幅器と、
    再生クロックに同期して受信したシリアルデータをラッチするラッチ型コンパレータと、を含み、
    低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを生成する周波数逓倍回路を有する位相同期回路と、を含む
    受信装置。
  6. 上記位相同期ループ内において、上記ラッチ型コンパレータのセットアップ信号を模した遅延を与える遅延素子が配置されている
    請求項5記載の受信装置。
  7. 上記位相同期回路は、
    上記再生クロックを生成する電圧制御発振器と、
    上記再生クロックの周波数を分周する分周器と、
    上記分周器による上記再生クロックを受けて増幅する上記複製増幅器と、
    上記増幅器で増幅された同期クロックと上記複製増幅器による出力クロックとの位相を比較し、比較結果に応じた制御信号を上記電圧制御発振器に出力する位相比較器と、を含む
    請求項5記載の受信装置。
  8. 上記複製増幅器の入力段に、上記分周された再生クロックをゲートに受けて入力信号レベルを下げることが可能な電界効果トランジスタを含むレベルダウン回路を有する
    請求項7記載の受信装置。
  9. 低振幅で線路を伝送された同期クロックと、当該同期クロックに同期したシリアルデータとを受信する受信方法であって、
    受信した低振幅の上記同期クロックを増幅器で増幅し振幅を回復するステップと、
    低振幅の同期クロックから上記増幅器によって振幅が回復された上記同期クロックを基に、位相同期ループ内に配置された上記増幅器と同等の構成を有する複製増幅器により当該増幅器の遅延を補償した上記再生クロックを周波数逓倍回路により生成するステップと、
    上記生成した再生クロックに同期して受信したシリアルデータをラッチ型コンパレータによりラッチするステップと
    を有する受信方法。
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