TWI518687B - 記憶體裝置中的路徑分離技術 - Google Patents

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Description

記憶體裝置中的路徑分離技術 發明領域
本揭示內容之實施例一般係有關積體電路之領域，而更特別是，有關一記憶體裝置中的路徑分離之技術與組態。
發明背景
近來，諸如，例如，一相變記憶體(PCM)裝置之一記憶體裝置可使用替代路徑(例如，位元線路徑或字線路徑)之一較高電位路徑(例如，位元線路徑)來實現讀取(例如，感測)及/或寫入操作(例如，設定或重置)。一般而言，一選擇操作可執行來選擇該記憶體裝置用來接收該讀取/寫入操作之一記憶體胞元。該類目前的記憶體裝置組態會出現各種不同的挑戰。例如，讀取/寫入操作期間經過一記憶體胞元之高位移電流會干擾或損害該記憶體胞元。此外，從該選擇階段變遷至該讀取/寫入操作時會產生一挑戰。該變遷可加諸關鍵的計時需求以防止損害該選擇的記憶體胞元或維持該記憶體胞元之一狀態。另一挑戰可包括該較高電位路徑具有比一替代路徑還高許多的電容時，該讀取/寫入操作期間解析一信號之延遲。該延遲會反向影響該讀取/寫入操作之通量或速度。此外，執行讀取及/或寫入操作之電路耦合至該較高電位路徑時可以相當高的電壓來操作，其造成該讀取/寫入電路以較低速度操作並消耗該記憶體裝置之較大區域。上述挑戰會限制該記憶體裝置之一最大磚瓦大 小且需使用較複雜及/或昂貴的半導體製造技術來製造較小磚瓦。
依據本發明之一實施例，係特地提出一種一種裝置，包括有：一記憶體裝置之一記憶體胞元；一耦合至該記憶體胞元之位元線；一耦合至該記憶體胞元之字線；一耦合至該位元線之位元線電極；一耦合至該字線之字線電極；一選擇模組之電流限制電路，其耦合至該字線電極或該位元線電極中具有一較低電位的一電極路徑，該電流限制電路用來促進該選擇模組執行該記憶體胞元之一選擇操作；耦合至該電極路徑之感測電路，該感測電路用於執行該記憶體胞元之一讀取操作；以及耦合至該電極路徑之寫入電路，該寫入電路用於執行該記憶體胞元之一寫入操作。
圖式簡單說明
由下列詳細說明連同該等附圖將可更加了解本實施例。為了更了解該說明，相同參考數字指定相同的結構元件。該等實施例係藉由該等附圖之圖形中的範例而非藉由限制來繪示。
圖1示意性繪示一根據某些實施例之一記憶體裝置的示範組態。
圖2示意性繪示根據某些實施例，可用來設定或重置一記憶體胞元之某些示範電流輪廓。
圖3示意性繪示一根據某些實施例之字線與位元線的示範組態。
圖4示意性繪示另一根據某些實施例之字線與位元線的示範組態。
圖5是一根據某些實施例，用以執行一寫入操作之一方法的流程圖。
圖6是一根據某些實施例，用以執行一讀取操作之一方法的流程圖。
圖7示意性繪示一可與本文說明之各種不同實施例相稱的示範系統。
詳細說明
本揭示內容之實施例提供一記憶體裝置中之路徑分離的技術與組態。下列詳細說明中，可參照形成其一部分的附圖，其中所有圖形中相同數字指定相同元件，而其中藉由本揭示內容之標的可加以執行的圖解實施例來顯示。應了解在不違背本揭示內容之範疇的情況下，亦可使用其他實施例以及作結構或邏輯上的改變。因此，下列詳細說明並不以一限制觀點來視之，而該等實施例之範疇由後附申請專利範圍及其等效元件來加以定義。
各種不同的操作可以對了解該要求標的最有利的方法來說明為多個依次分開的操作。然而，該說明順序不應詮釋來暗示該等操作必須是順序相依。特別是，該等操作可不以該呈現順序來執行。所述之操作可以與該說明實施例不同的順序來執行。各種不同的額外操作可被執行以及/或者所述之操作可在額外實施例中加以省略。
為說明本揭示內容，該片語“A及/或B”表示(A)、(B)、或(A與B)。為說明本揭示內容，該片語“A、B、及/或C”表示(A)、(B)、(C)、(A與B)、(A與C)、(B與C)、或(A、B與C)。
本說明可使用該片語“於一實施例中”或“於實施例中”，其每個可參照為一或更多相同或不同的實施例。此外，如有關本揭示內容之實施例使用的術語“包含”、”包括”、“具有”、等等為同義字。該術語“耦合”可參照為一直接連接、一間接連接、或一間接通訊。
如本文所使用，該術語“模組”可參照為、可為其一部分、或包括執行一或更多軟體或韌體程式之一特殊應用積體電路(ASIC)、一電子電路、一處理器(共享、專屬、或群組)及/或記憶體(共享、專屬、或群組)、一組合邏輯電路、及/或可提供上述功能之其他適當構件。
圖1示意性繪示一根據某些實施例之一記憶體裝置100的示範組態。根據各種不同實施例，該記憶體裝置100包括一或更多記憶體胞元102，其可以如圖所示之一陣列來組配。該一或更多記憶體胞元102可包括，例如，諸如以施用一電流產生之熱能在晶質與非晶質狀態間切換的一硫屬玻璃之一相變材料。一相變材料之狀態(例如，晶質/非晶質)可與該一或更多記憶體胞元102之一邏輯值(例如，1或0)一致。該類實施例中，該記憶體裝置100可為包括，例如，一相變記憶體與切換(PCMS)裝置之一相變記憶體(PCM)裝置。本標的並不侷限於此方面，而該記憶體裝置100可包括 從本文所述之原則獲益的其他類型記憶體裝置。
如圖所示，該記憶體裝置100更可包括耦合至該一或更多記憶體胞元102之一或更多位元線104與一或更多字線106。該一或更多位元線104與字線106可受組配來使得該一或更多記憶體胞元102的每一個可放置在每一個別位元線與字線之交叉處。可使用該一或更多字線106與該一或更多位元線104來將一電壓或偏壓施用至該一或更多記憶體胞元102的一目標記憶體胞元以針對一讀取或寫入操作來選擇該目標胞元。如圖所示，一或更多位元線驅動器128可耦合至該一或更多位元線104而一或更多字線驅動器126可耦合至該一或更多字線106以促進該一或更多記憶體胞元102之解碼/選擇。如圖所示，一或更多電容器130可耦合至該一或更多位元線104與該一或更多字線106。於一或更多實施例中該一或更多電容器130可代表寄生元件。
該記憶體裝置100可包括一或更多磚瓦124。該一或更多磚瓦124可包含一或更多字線106、位元線104、與記憶體胞元102之陣列的一部分，其於一目標記憶體胞元之一選擇操作期間視為一分開單元。亦即，某些實施例中，該一或更多磚瓦124之每一個為該陣列的一單元，其偏壓來選擇該陣列中之目標記憶體胞元(例如，一位元)。該描繪實施例中，該一或更多磚瓦124包含四條字線與四條位元線(4 WL X 4 BL)之一陣列；然而，其他實施例中亦可使用其他磚瓦尺寸，包括，例如，一千條字線乘一千條位元線(1000 WL X 1000 BL)的一磚瓦尺寸。如圖所示，該一或更多磚瓦124的 每一個包括具有一長度維度，L，其為在與該一或更多字線106之一縱長維度平行的方向上延伸之一線性維度，以及一寬度維度，W，其為在與該一或更多位元線104之一縱長維度平行的方向上延伸之一線性維度的磚瓦尺寸。某些實施例中，該一或更多磚瓦124可為一堆疊記憶體組態之任何記憶體層的一部分。例如，某些實施例中，該一或更多磚瓦124可為於另一記憶體層上形成之一記憶體層的一部分。針對每一記憶體層可提供額外的字線驅動器及/或位元線驅動器。
該一或更多位元線104可耦合至一位元線電極108或路徑，其更可耦合至組配來提供該一或更多位元線104一電氣供應之一位元線供應器132。該一或更多字線106可耦合至一字線電極110或路徑，其更可耦合至組配來提供該一或更多字線106一電氣供應之一字線供應器134。該位元線電極108與該字線電極110之每一個為至該一或更多記憶體胞元102的電流路徑。根據各種不同實施例，該字線驅動器126與該位元線驅動器128之每一個的每個電極包含單一或多個電晶體。針對多個電晶體使用在該字線驅動器126與該位元線驅動器128之每一個的實施例，該等多個電晶體可使用類似與本文所述之實施例相稱的額外字線及/或位元線來耦合至額外的電壓供應器。
根據各種不同實施例，該字線電極110具有比該位元線電極108還低更多的一電位。例如，該字線電極110可具有比該位元線電極108之一最大電壓還低的最大電壓。某些實 施例中，該字線電極110可具有比該位元線電極108的一電容還低的電容。
於一實施例中，該記憶體裝置100包括耦合至該字線電極110之感測電路112。該感測電路112可使用該字線電極110來作為一電氣節點以執行該一或更多記憶體胞元102之一讀取操作，諸如一感測操作。於一實施例中，該感測電路112包含一電壓比較器114。例如，該感測電路112可包括連接至該字線電極110之一字線負載以便將該字線電極110上的一電流轉變為一首次輸入該電壓比較器114之一電壓。一等效字線負載可連接至一參考電流(未顯示)來提供一第二次輸入該電壓比較器114之一電壓。該陣列中選擇一特定字線與位元線時，該字線電極110上之字線負載可將該選擇字線上之電流轉變為一電壓。該電流之洩漏成分可藉由對所有其他未選擇的字線與位元線來個別選擇降低或最小化該洩漏成分之一偏壓來減緩。該電流之電容成分可藉由允許該電容成分有足夠時間散逸來減緩。轉變至該首次輸入該電壓比較器114之電流可與該目標記憶體胞元之電流一致。該參考電流可被選擇來使得該目標記憶體胞元突返之前該目標記憶體胞元之電流低於該參考電流，以及該目標記憶體胞元突返之後高於該參考電流。此方式中，該電壓比較器114之一輸出可指出該目標記憶體胞元之一狀態。一閂鎖(未顯示)可耦合至該電壓比較器114以儲存有關該讀取操作之資訊。
該記憶體裝置100更可包括耦合至該字線電極110之寫 入電路116。該寫入電路116可使用該字線電極110來作為一電氣節點以執行該一或更多記憶體胞元102之一寫入操作，諸如一設定或重置操作。該寫入電路116可包括產生一電流輪廓(例如，一電流脈衝)以執行該寫入操作之一電流輪廓產生器118。
簡單參照圖2，其繪示根據某些實施例，用來設定或重置一記憶體胞元之某些示範電流輪廓202、204。於一實施例中，圖1之寫入電路116組配來施用具有一梯形外型之一電流輪廓202來設定一選擇的記憶體胞元，以及施用具有一矩形外型之一電流輪廓204來重置一選擇的記憶體胞元。其他電流輪廓可用於其他實施例中。該電流輪廓可藉由控制一電流脈衝之大小、斜率、與寬度來形成。
再次回到圖1，該記憶體裝置100更可包括耦合至該字線電極110之一選擇模組120的組件。該選擇模組120之電流限制電路122可耦合至該字線電極110以便使用該字線電極110來促進該一或更多記憶體胞元102之一選擇操作。該選擇操作可優於一讀取/寫入操作並將該目標記憶體胞元置於一狀態來接收一讀取/寫入操作。選擇期間，藉由施用一電壓/偏壓於一目標記憶體胞元，該目標記憶體胞元可從一次臨界操作區移至高於一臨界操作區之一操作區。為達到該目標胞元選擇之電壓偏壓可由該個別的目標字線與該目標位元線(例如，該選擇模組120)之字線與位元線驅動器電路結合該電流限制電路122來提供。該目標字線偏壓與該目標位元線偏壓可被組合性選擇，以使得足以使該目標胞元 高於臨界值之一完整偏壓施用於該目標胞元。本範例中，“高於臨界值”可參照為能夠對一寫入操作傳導足夠電流之(例如，該一或更多記憶體胞元102之)一目標記憶體胞元的一操作區，然而一較小電流即可將該目標胞元維持在該操作區。從次臨界區變遷至該臨界區或高於臨界區可包含該目標胞元針對通過該胞元之一給定電流所維持的電壓會突然降低之一“突返”事件。該電流限制電路122可限制該字線電極110之電流以防止過量電流損壞該目標記憶體胞元。亦即，限制該字線電極110之最大電流亦可限制經過該一或更多記憶體胞元102之最大電流。在該字線電極110與該目標字線之一字線解碼路徑充電至一穩態的一時間期間，該限制功能可能無效。
該電流限制電路122可放置於該字線電極110或該位元線電極108中具有一較低電容的電極路徑，以便一或更多記憶體胞元102之突返後降低或最小化一暫態電流至減少該一或更多記憶體胞元102損壞或干擾的一準位。該繪示實施例中，該電流限制電路122可放置於該字線電極110上。
於一實施例中，該電流限制電路122包含一電流鏡電路。該電流限制電路122可包含組配來將該字線電極110之一電流限制在一最大電流準位的一電晶體閘極。例如，該電晶體可為具有受控制達一類比準位之一閘極的一n型電晶體，使得該電晶體可遞送高達一最大所需電流。該電流限制電路122可藉由施加一閘極電壓至該電晶體來賦能。該選擇模組120可包括額外控制電路來促進該一或更多記憶 體胞元102之一目標記憶體胞元的解碼，使得該目標記憶體胞元可從一次臨界操作區移至高於一臨界操作區之一操作區，該臨界值為一電流函數。某些實施例中，於一選擇操作期間該字線電極110可具有一寄生漏電，其低於該選擇操作期間該位元線電極108之一寄生漏電。
該電流限制電路122、該感測電路112、以及該寫入電路116可耦合至該字線電極110或該位元線電極108中具有一較低電位的一電極路徑。針對該感測電路112、該寫入電路116、以及該選擇模組120之該電流限制電路122使用一共同電氣節點/負載(例如，圖1之該字線電極110)可提供各種不同益處。例如，將該感測電路112、該寫入電路116、以及該電流限制電路122放置於該字線電極110上可釋放該位元線電極108成為更具電容性，而不損壞該一或更多記憶體胞元102或阻礙該記憶體裝置100之操作速度。該位元線電極108可用來提供諸如設定或重置操作之寫入操作電荷，其可包括電容性技術來提供該電荷。
此外，該字線電極110可為一較低電極節點，其允許該感測電路112、該寫入電路116、以及該電流限制電路122於較高速操作、消耗較少區域、以及使用較不複雜的技術來形成。例如，從耦合至該字線電極110之感測電路112、寫入電路116、以及電流限制電路122的設計中可減少或消除準位偏移器，其可允許該電路使用較小區域。另一範例中，該感測電路112、該寫入電路116、以及該電流限制電路122可減少或消除三重井電晶體，其製造上可能較昂貴且複 雜。此外，該較低電壓字線電極110可比一較高電壓電極提供一較佳的接地信號給諸如感測操作之讀取操作。將該電流限制電路122與感測電路112及/或該寫入電路116組合於該相同電極上(例如，該字線電極110)可促進從一選擇操作變遷至一讀取/寫入操作，諸如一感測、設定、或重置操作。該變遷比不將該電流限制電路122與感測電路112及/或該寫入電路116組合於相同電極上的記憶體裝置簡單且快速，因為相關功能位於相同電極上並且其他電極上不包含關鍵的變遷。
將該感測電路112、該寫入電路116、以及該電流限制電路122放置於相同電極(例如，該字線電極110)上的另一益處是該一或更多磚瓦124之磚瓦大小可得以增加。例如，該記憶體裝置100之一或更多磚瓦124可具有一寬度W，其比該位元線電極108上具有一或更多該寫入電路116、該感測電路112、以及該電流限制電路122之一記憶體裝置的寬度較少限制。於一實施例中，即使該一或更多磚瓦124之每一個具有一相同數量的位元線與字線的情況下，該一或更多磚瓦124之寬度W可大於該一或更多磚瓦124之長度L。某些實施例中，該一或更多磚瓦124可具有不同數量之位元線與字線。針對該記憶體裝置100中支援解碼功能的電路，該一或更多磚瓦124之較大磚瓦尺寸可促進使用較便宜且簡單的製造程序。例如，較少驅動器(例如，該字線驅動器126與該位元線驅動器128)會需要一較大磚瓦尺寸。某些實施例中，一單一驅動器可用於每條位元線或字線。記憶體裝 置100之該一或更多磚瓦124的磚瓦尺寸可由諸如該字線電極110上之電容以及該位元線電極108上每條位元線最大漏電或每條位元線最大電阻的因素來加以限制。
雖然該描繪記憶體裝置100顯示該寫入電路116、該感測電路112、以及該電流限制電路122放置於具有該相當低電位之該字線電極110上的一實施例，但該類電路可全放置於具有該相當高電位之該位元線電極108上而仍可提供各種不同的益處。例如，該類實施例中，可達成促進從一選擇操作變遷至一讀取/寫入操作，諸如一感測、設定、或重置操作的益處。亦可達成與解耦合一高電容節點與低電容節點相關聯之其他益處。該類情況中，降低該位元線電極108上的電容比降低該字線電極110上的電容更佳。
圖3示意性繪示一根據某些實施例之字線與位元線的示範組態。圖3為字線306與一或更多位元線304之一組態的橫截面示意圖。該字線306具有於沿該頁面之平面的一第一方向延伸之一縱向維度而該一或更多位元線304具有於進出該頁面的一第二方向延伸之一縱向維度，該第一方向與該第二方向實質垂直。該一或更多位元線304可放置於該等字線306之間。
某些實施例中，該一或更多位元線304可形成來於方向T，如箭頭所示，具有與該一或更多位元線304不同的最後厚度。於一實施例中，該一或更多位元線304可比該一或更多字線306厚，相對該一或更多字線306來提供該一或更多位元線304之每個記憶體胞元數量一較大的寄生電容。將該 寫入電路、該感測電路、以及該電流限制電路放置在該字線電極可減緩該一或更多位元線304上之較大寄生電容效應。亦即，相對該一或更多字線306提供該一或更多位元線304較大厚度可由如圖1之記憶體裝置100所述，於一較低電位電極(例如，該字線電極110)之一選擇模組的感測電路、寫入電路、以及電流限制電路之組態來促成。
圖4示意性繪示另一根據某些實施例之字線與位元線的示範組態。圖4為字線406與一或更多位元線404之三維度組態的一立體示意圖。一三維度軸提供來顯示一x方向、y方向、與z方向，其中該x、y、與z方向的每一個彼此垂直。該字線406可於該x方向延伸而該一或更多位元線404可於該y方向延伸。如圖所示，該一或更多位元線404可放置於該等字線406之間。
某些實施例中，一或更多記憶體胞元402可為一三維度記憶體胞元陣列之一部分。例如，該一或更多記憶體胞元402於該z方向可位於一堆疊組態中。如圖所示，該等堆疊記憶體胞元之每一個可共享該一或更多位元線404之一共同位元線，並可進一步耦合至該等字線406之一不同的字線。
圖3與圖4之組態中，如圖所示該一或更多位元線304、404由於放置在該等字線306、406之間，故可能更易受漏電流的影響。某些實施例中，該一或更多位元線304、404可比該等字線306、406具有一較高電容。該一或更多位元線304、404之漏電流與電容的副作用可藉由將該選擇模組之 電流限制電路、感測電路、與寫入電路放置在如圖1之記憶體裝置100所述的該字線電極上(例如，該較低電位電極)來減緩。某些實施例中，可組合圖3與圖4之實施例。根據各種不同實施例，圖1之記憶體裝置100包括與圖3與圖4之組態相稱的字線、位元線、及/或記憶體胞元。
圖5是一根據某些實施例，用以執行一寫入操作之一方法500的流程圖。502中，該方法500包括將一電流限制裝置(例如，圖1之選擇模組120的電流限制電路122)賦能以選擇一記憶體裝置(例如，圖1之記憶體裝置100)之一記憶體胞元(例如，圖1之該一或更多記憶體胞元102)。該電流限制裝置可藉由將一電壓施用至該電流限制電路之一電晶體來賦能。根據各種不同實施例，該電流限制電路可受賦能來限制該字線電極(例如，圖1之該字線電極110)之一較低電位電極以及該記憶體裝置之該位元線電極(例如，圖1之該位元線電極108)的電流。將該電流限制裝置賦能之前，該記憶體裝置之一寫入路徑(例如，該較低電位電極)可被賦能。
504中，該方法500更包括對該記憶體胞元之一位元線驅動器(例如，圖1之該一或更多位元線驅動器128)解碼。506中，該方法500更包括對該記憶體胞元之一字線驅動器(例如，圖1之該一或更多字線驅動器126)解碼。504與506中的解碼可由解碼電路來執行，其可為該記憶體裝置之一選擇模組(例如，圖1之該選擇模組120)的一部分或由其控制。504與506中的解碼可以任何順序來執行並可在將該電流限制裝置賦能之後執行。502、504、與506中的動作可以是一選 擇階段的一部分來選擇該記憶體胞元。
508中，該方法500更包括施用一電流來設定或重置該選擇的記憶體胞元之一數值。該電流可由耦合至該較低電位電極(例如，圖1之該字線電極110)之寫入電路(例如，圖1之該寫入電路116)來施用。於一實施例中，具有一梯形外型之一電流輪廓可用來設定該選擇的記憶體胞元之數值，而具有一矩形外型之一電流輪廓可用來重置該數值。
某些實施例中，該方法500很明顯不包括該記憶體胞元之一選擇階段(例如，502、504、與506中的動作)與施用該電流(例如，508中的動作)之間旁通該電流限制裝置的一旁通操作。該旁通操作可用於該寫入電路與該電流限制電路不共享一共同電極(例如，圖1之該字線電極110)的情況中。例如，該類情況中，該旁通操作可包括將一目標記憶體胞元之電流控制交遞至該相對電極(例如，該位元線電極)來提供該寫入電流輪廓。
圖6是一根據某些實施例，用以執行一讀取操作之一方法600的流程圖。602中，該方法包括將一電流限制裝置(例如，圖1之選擇模組120的電流限制電路122)賦能以選擇一記憶體裝置(例如，圖1之記憶體裝置100)之一記憶體胞元(例如，圖1之該一或更多記憶體胞元102)。該電流限制裝置可藉由，例如，將一電壓施用至該電流限制電路之一電晶體來賦能。根據各種不同實施例，該電流限制電路可受賦能來限制該字線電極(例如，圖1之該字線電極110)之一較低電位電極以及該記憶體裝置之該位元線電極(例如，圖1之 該位元線電極108)的電流。將該電流限制裝置賦能之前，該記憶體裝置之一感測路徑(例如，該較低電位電極)可被賦能。
604中，該方法600更包括對該記憶體胞元之一位元線驅動器(例如，圖1之該一或更多位元線驅動器128)解碼。606中，該方法600更包括對該記憶體胞元之一字線驅動器(例如，圖1之該一或更多字線驅動器126)解碼。604與606中的解碼可由解碼電路來執行，其可為該記憶體裝置之一選擇模組(例如，圖1之該選擇模組120)的一部分。604與606中的解碼可以任何順序來執行並可在將該電流限制裝置賦能之後執行。602、604、與606中的動作可以是一選擇階段的一部分來選擇該記憶體胞元。
608中，該方法600更包括讀取該選擇記憶體胞元之一數值。該選擇胞元之數值可由耦合至該較低電位電極之感測電路(例如，圖1之該感測電路112)來執行。例如，一電壓比較器(例如，圖1之該電壓比較器114)可用來檢測該胞元之一狀態。
某些實施例中，該方法600很明顯不包括該記憶體胞元之一選擇階段(例如，602、604、與606中的動作)與施用該電流(例如，608中的動作)之間旁通該電流限制裝置的一旁通操作。該旁通操作可用於該感測電路與該電流限制電路不共享一共同電極(例如，圖1之該字線電極110)的情況中。某些實施例中，該感測電路、該寫入電路、與該電流限制電路共享一共同的電氣負載。該共同的電氣負載可組配來 支援該感測電路、該寫入電路、與該電流限制電路之電流控制功能。
本案亦揭示一種製造物品。某些實施例中，該製造物品包括非暫態儲存器，諸如，例如，圖7之該非依電性記憶體(NVM)/儲存器716。該製造物品可具有儲存的指令，其若由一處理器執行時可使圖5之方法500或圖6之方法600的動作被執行。
本揭示內容之實施例可執行為使用任何適當的硬體及/或軟體來如所需組配之一系統。圖7示意性繪示可與本文所述之各種不同實施例相稱的一示範系統700。於一實施例中，該系統700包含一或更多處理器704、耦合至該等處理器704至少其中之一的系統控制模組708、耦合至系統控制模組708之系統記憶體712、耦合至系統控制模組708之非依電性記憶體(NVM)/儲存器716、以及耦合至系統控制模組708之一或更多通訊介面720。
系統控制模組708於一實施例中可包括任何適當的介面控制器來將任何適當的介面提供至該等處理器704的至少其中之一，及/或提供至與系統控制模組708通訊之任何適當的裝置或構件。
系統控制模組708可包括提供一介面至系統記憶體712之一記憶體控制模組710。該記憶體控制模組710可為一硬體模組、一軟體模組、及/或一韌體模組。
系統記憶體712可用來載入與儲存，例如，系統700之資料及/或指令。系統記憶體712於一實施例中可包括任何 適當的依電性記憶體，諸如，例如適當的DRAM。
系統控制模組708於一實施例中可包括一或更多輸入/輸出(I/O)控制器來提供一介面至NVM/儲存器716與通訊介面720。
例如，該NVM/儲存器716可用來儲存資料及/或指令。NVM/儲存器716可包括任何適當的非依電性記憶體，諸如，例如PCM或快取記憶體，及/或可包括任何適當的非依電性儲存器裝置，諸如，例如一或更多硬碟機(HDD)、一或更多光碟機(CD)、及/或一或更多的多樣化數位光碟(DVD)。根據各種不同實施例，該NVM/儲存器716包括如本文所述之一記憶體裝置100。該記憶體裝置100用以響應來自該一或更多處理器704之指令而執行圖5與圖6之方法500與600的動作。
該NVM/儲存器716可包括一儲存資源，其為該系統700安裝或其可存取之一裝置的一實體部分，但不必需為該裝置之一部分。例如，該NVM/儲存器716可於一網路上經由該通訊介面720來被存取。
通訊介面720可提供系統700一介面來於一或更多有線與無線網路上與任何其他適當的裝置通訊。
針對一實施例，該等處理器704的至少其中之一可與系統控制模組708，例如，記憶體控制器模組710之一或更多控制器的邏輯封裝一起。針對一實施例，該等處理器704的至少其中之一可與系統控制模組708之一或更多控制器的邏輯封裝一起來形成一系統級封裝(Sip)。針對一實施例， 該等處理器704的至少其中之一可與系統控制模組708之一或更多控制器的邏輯整合在相同晶粒上。針對一實施例，該等處理器704的至少其中之一可與系統控制模組708之一或更多控制器的邏輯整合在相同晶粒上來形成一晶載系統(SoC)。
各種不同實施例中，該系統700可為，但不侷限於一伺服器、一工作站、一桌上型運算裝置、或一行動運算裝置(例如，一膝上型運算裝置、一手持型運算裝置、一手機、一平板、一小筆電、等等)。各種不同實施例中，該系統700可具有較多或較少構件及/或不同的架構。
雖然為了說明，本文已繪示與描述某些實施例，但在不違背本揭示內容之範疇的情況下，計畫達到相同目的之各種不同的替代及/或等效實施例或實施態樣可代替如圖所示與描述的實施例。本申請案意欲涵蓋本文所述之實施例的任何調適或變化型態。因此，很明顯地本文所述之實施例意欲僅由該等申請專利範圍及其等效元件來加以限制。
100‧‧‧記憶體裝置
102、402‧‧‧記憶體胞元
104、304、404‧‧‧位元線
106、306、406‧‧‧字線
108‧‧‧位元線電極
110‧‧‧字線電極
112‧‧‧感測電路
114‧‧‧電壓比較器
116‧‧‧寫入電路
118‧‧‧電流輪廓產生器
120‧‧‧選擇模組
122‧‧‧電流限制電路
124‧‧‧磚瓦
126‧‧‧字線驅動器
128‧‧‧位元線驅動器
130‧‧‧電容器
132‧‧‧位元線供應器
134‧‧‧字線供應器
202、204‧‧‧電流輪廓
500、600‧‧‧方法
502、504、506、508、602、604、606、608‧‧‧方塊
700‧‧‧示範系統
704‧‧‧處理器
708‧‧‧系統控制模組
710‧‧‧記憶體控制模組
712‧‧‧系統記憶體
716‧‧‧非依電性記憶體/儲存器
720‧‧‧通訊介面
W‧‧‧寬度
圖1示意性繪示一根據某些實施例之一記憶體裝置的示範組態。
圖2示意性繪示根據某些實施例，可用來設定或重置一記憶體胞元之某些示範電流輪廓。
圖3示意性繪示一根據某些實施例之字線與位元線的示範組態。
圖4示意性繪示另一根據某些實施例之字線與位元線的示範組態。
圖5是一根據某些實施例，用以執行一寫入操作之一方法的流程圖。
圖6是一根據某些實施例，用以執行一讀取操作之一方法的流程圖。
圖7示意性繪示一可與本文說明之各種不同實施例相稱的示範系統。
100‧‧‧記憶體裝置
102‧‧‧記憶體胞元
104‧‧‧位元線
106‧‧‧字線
108‧‧‧位元線電極
110‧‧‧字線電極
112‧‧‧感測電路
114‧‧‧電壓比較器
116‧‧‧寫入電路
118‧‧‧電流輪廓產生器
120‧‧‧選擇模組
122‧‧‧電流限制電路
124‧‧‧磚瓦
126‧‧‧字線驅動器
128‧‧‧位元線驅動器
130‧‧‧電容器
132‧‧‧位元線供應器
134‧‧‧字線供應器
W‧‧‧寬度

Claims (21)

  1. 一種用於路徑分離之裝置，包括有：一記憶體裝置之一記憶體胞元；一耦合至該記憶體胞元之位元線；一耦合至該記憶體胞元之字線；一耦合至該位元線之位元線電極；一耦合至該字線之字線電極；一選擇模組之電流限制電路，其耦合至該字線電極，該電流限制電路用來促進由該選擇模組執行該記憶體胞元之一選擇操作；耦合至該字線電極之感測電路，該感測電路用於執行該記憶體胞元之一讀取操作；以及耦合至該字線電極之寫入電路，該寫入電路用於執行該記憶體胞元之一寫入操作，其中該裝置係組配以提供比該位元線電極的電位還低之該字線電極的電位，且其中該裝置係組配以提供比該位元線電極的電容還低之該字線電極的電容。
  2. 如申請專利範圍第1項之裝置，其中該電流限制電路包含一電流鏡電路。
  3. 如申請專利範圍第1項之裝置，其中該電流限制電路包含組配來將該字線電極之一電流限制在一最大電流準位的一電晶體閘極。
  4. 如申請專利範圍第1項之裝置，其中該記憶體胞元為一 三維度陣列記憶體胞元的一記憶體胞元，該字線為於該三維度陣列之一第一維度延伸的一第一字線，該位元線於該三維度陣列之一第二維度延伸，而該記憶體胞元為一第一記憶體胞元，該裝置更包含：該三維度陣列記憶體胞元之一第二記憶體胞元，該第二記憶體胞元與該第一記憶體胞元係以一堆疊組態於該三維度陣列之一第三維度；以及一耦合至該字線電極以及進一步耦合至該第二記憶體胞元之第二字線，其中該位元線於該第一字線與該第二字線之間延伸。
  5. 如申請專利範圍第1項之裝置，其中：該記憶體胞元、該位元線、以及該字元線為包含多個記憶體胞元、位元線、以及字線之一磚瓦的一部分；該磚瓦具有與該位元線之一長度維度平行的一方向中延伸之一第一線性維度；該磚瓦具有與該字線之一長度維度平行的一方向中延伸之一第二線性維度；該第一線性維度大於該第二線性維度；而該磚瓦包含一相同數量之位元線與字線。
  6. 如申請專利範圍第1項之裝置，其中該寫入電路包含一電流輪廓產生器來針對該記憶體胞元之一設定或重置操作產生一電流輪廓。
  7. 如申請專利範圍第1項之裝置，其中該感測電路包含一電壓比較器。
  8. 如申請專利範圍第1項之裝置，其中該記憶體裝置為一相變記憶體與切換(PCMS)裝置。
  9. 一種用於路徑分離之方法，包含下列步驟：將一選擇模組之電流限制電路賦能來限制一字線電極之電流，該選擇模組組配來選擇一相變記憶體(PCM)裝置之一記憶體胞元；將一位元線驅動器與一字線驅動器解碼以選擇該PCM裝置之一記憶體胞元；由耦合至該字線電極之寫入電路來施用一電流以設定或重置該選擇的記憶體胞元之一數值，其中：該字線電極的電位係比與該記憶體胞元耦合之一位元線電極的電位還低，且該字線電極的電容係比該位元線電極的電容還低。
  10. 如申請專利範圍第9項之方法，其中將該電流限制電路賦能包含下列步驟：將一電壓施用至該電流限制電路之一電晶體。
  11. 如申請專利範圍第9項之方法，其中施用該電流包含施用具有一梯形外型之一電流輪廓以設定該選擇的記憶體胞元之數值、或施用具有一矩形外型之一電流輪廓以重置該選擇的記憶體胞元之數值。
  12. 如申請專利範圍第9項之方法，更包含下列步驟：讀取該選擇的記憶體胞元之數值。
  13. 如申請專利範圍第12項之方法，其中讀取該數值係藉由 將耦合至該字線電極之感測電路賦能來執行。
  14. 如申請專利範圍第13項之方法，其中：該感測電路、該電流限制電路、以及該寫入電路共享該字線電極之一共同電負載。
  15. 一種用於路徑分離之方法，包含下列步驟：將一選擇模組之電流限制電路賦能來限制一相變記憶體與切換(PCMS)裝置之一字線電極的電流，該選擇模組組配來選擇該PCMS裝置之一記憶體胞元；將一位元線驅動器與一字線驅動器解碼以選擇該PCMS裝置之一記憶體胞元；以及由耦合至該字線電極之感測電路來讀取該選擇的記憶體胞元之一數值，其中：該字線電極的電位係比與該記憶體胞元耦合之一位元線電極的電位還低，且該字線電極的電容係比該位元線電極的電容還低。
  16. 如申請專利範圍第15項之方法，其中將該電流限制電路賦能之後執行該解碼。
  17. 如申請專利範圍第15項之方法，其中將該電流限制電路賦能之後以及讀取該選擇的記憶體胞元之數值之前不執行旁通操作來將該電流限制電路旁通。
  18. 一種用於路徑分離之裝置，包括有：一三維度陣列記憶體胞元之一第一記憶體胞元；一耦合至該第一記憶體胞元之位元線； 一耦合至該第一記憶體胞元之第一字線；一耦合至該位元線之位元線電極；一耦合至該第一字線之字線電極；一選擇模組之電流限制電路，其耦合至該字線電極，該電流限制電路用來促進由該選擇模組執行該記憶體胞元之一選擇操作；耦合至該字線電極之感測電路，該感測電路用於執行該記憶體胞元之一讀取操作；以及耦合至該字線電極之寫入電路，該寫入電路用於執行該記憶體胞元之一寫入操作，其中該裝置係組配以提供比該位元線電極的電位還低之該字線電極的電位，且其中該第一字線向該三維度陣列之一第一維度延伸且該位元線向該三維度陣列之一第二維度延伸，該裝置進一步包括有：該三維度陣列記憶體胞元之一第二記憶體胞元，該第二記憶體胞元與該第一記憶體胞元係以一堆疊組態於該三維度陣列之一第三維度；以及一耦合至該字線電極以及進一步耦合至該第二記憶體胞元之第二字線，其中該位元線於該第一字線與該第二字線之間延伸。
  19. 如申請專利範圍第18項之裝置，其中該電流限制電路包含一電流鏡電路。
  20. 一種用於路徑分離之裝置，包括有： 一記憶體裝置之一記憶體胞元；一耦合至該記憶體胞元之位元線；一耦合至該記憶體胞元之字線；一耦合至該位元線之位元線電極；一耦合至該字線之字線電極；一選擇模組之電流限制電路，其耦合至該字線電極，該電流限制電路用來促進由該選擇模組執行該記憶體胞元之一選擇操作；耦合至該字線電極之感測電路，該感測電路用於執行該記憶體胞元之一讀取操作；以及耦合至該字線電極之寫入電路，該寫入電路用於執行該記憶體胞元之一寫入操作，其中：該裝置係組配以提供比該位元線電極的電位還低之該字線電極的電位，該記憶體胞元、該位元線、以及該字元線為包含多個記憶體胞元、位元線、以及字線之一磚瓦的一部分；該磚瓦具有與該位元線之一長度維度平行的一方向中延伸之一第一線性維度及與該字線之一長度維度平行的一方向中延伸之一第二線性維度；該第一線性維度大於該第二線性維度；並且該磚瓦包含一相同數量之位元線與字線。
  21. 如申請專利範圍第20項之裝置，其中該電流限制電路包 含組配來將該字線電極之一電流限制在一最大電流準位的一電晶體閘極。
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