KR20210013896A - 저항성 메모리 장치 - Google Patents

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Abstract

저항성 메모리 장치가 제공된다. 저항성 메모리 장치는, 저항성 메모리 셀, 저항성 메모리 셀과 로컬 워드 라인 노드를 공유하는 로컬 워드 라인 트랜지스터, 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터, 및 글로벌 워드 라인 노드와 연결되는 마진 보상 회로를 포함하되, 마진 보상 회로는 로컬 워드 라인 노드와 글로벌 워드 라인 노드에 연결되는 마진 보상 스위치를 포함하는 저항성 메모리 장치를 포함한다.

Description

저항성 메모리 장치{RESISITIVE MEMORY DEVICE}
본 발명은 저항성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 리드 신뢰성이 향상된 저항성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치는, 저항성 메모리 셀, 저항성 메모리 셀과 로컬 워드 라인 노드를 공유하는 로컬 워드 라인 트랜지스터, 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터, 및 글로벌 워드 라인 노드와 연결되는 마진 보상 회로를 포함하되, 마진 보상 회로는 로컬 워드 라인 노드와 글로벌 워드 라인 노드에 연결되는 마진 보상 스위치를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치는, 복수의 비트 라인 및 복수의 워드 라인과 연결되며, 제1 문턱 전압을 갖는 억세스 소자를 포함하는 저항성 메모리 셀, 제1 시점부터 제2 시점까지 턴 온되어, 저항성 메모리 셀과 연결된 로컬 워드 라인 노드를 통해, 워드 라인을 프리 차지 전압으로 프리 차지하는 로컬 워드 라인 트랜지스터, 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터, 프리 차지 전압을 생성하여, 센싱 노드를 통해 글로벌 워드 라인 트랜지스터에 프리 차지 전압을 공급하는 워드 라인 프리 차지부를 포함하되, 제2 시점 이후에, 글로벌 워드 라인 트랜지스터가 글로벌 워드 라인 노드의 전압을 센싱 노드에 전달하는 동안, 로컬 워드 라인 트랜지스터는 턴 오프를 유지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저항성 메모리 장치는, 전원 공급부, 전원 공급부로부터 전원을 공급받는 클램핑부, 클램핑부로부터 클램핑 전압을 공급받고, 로컬 비트 라인 트랜지스터와 연결되는 글로벌 비트 라인 트랜지스터, 로컬 비트 라인 트랜지스터와 연결되는 저항성 메모리 셀, 저항성 메모리 셀과 로컬 워드 라인 노드를 공유하는 로컬 워드 라인 트랜지스터, 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터, 로컬 워드 라인 노드 및 글로벌 워드 라인 노드와 연결되며 마진 보상 스위치를 포함하는 마진 보상 회로, 글로벌 워드 라인 트랜지스터와 센싱 노드를 공유하는 워드 라인 프리 차지부, 제1 단 및 제2 단을 포함하며, 제1 단은 센싱 노드와 연결되고 제2 단은 기준 단과 연결되며, 센싱 출력값을 출력하는 센스 앰프를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 저항성 메모리 장치를 설명하기 위한 블록도이다.
도 2 내지 도 4은 몇몇 실시예에 따른 도 1의 저항성 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 5는 몇몇 실시예에 따른 저항성 메모리 장치를 설명하기 위한 다른 블록도이다.
도 6는 몇몇 실시예에 따른 저항성 메모리 장치의 저항성 메모리 셀의 저항 분포를 설명하기 위한 그래프이다.
도 7는 전하를 센싱하는 저항성 메모리 장치를 설명하기 위한 블록도이다.
도 8은 도 7의 클램핑부의 예시적인 회로도이다.
도 9은 도 7의 저항성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 7의 저항성 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 11는 몇몇 실시예에 따른 저항성 메모리 장치를 설명하기 위한 블록도이다.
도 12은 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 마진 보상 회로 내 마진 보상 스위치를 설명하기 위한 예시적인 회로도이다.
도 13은 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 R 영역을 설명하기 위한 예시적인 회로도이다.
도 14는 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 15은 몇몇 실시예에 따른 도 13의 마진 보상 회로를 포함하는 저항성 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 16는 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 R 영역을 설명하기 위한 또다른 예시적인 회로도이다.
도 17는 몇몇 실시예에 따른 도 16의 마진 보상 회로를 포함하는 저항성 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 1은 몇몇 실시예에 따른 저항성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 저항성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 몇몇 실시예들에 따른 저항성 메모리 장치는 저항성 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
저항성 메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 저항성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치될 수 있다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
또한, 센스 앰프 및 라이트 드라이버(2_1~2_8) 각각에서, 센스 앰프와 라이트 드라이버의 개수는 서로 다를 수 있으며, 특히 센스 앰프의 개수가 라이트 드라이버의 개수보다 더 많을 수도 있다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전원 공급부가 배치될 수 있다.
도 2 내지 도 4은 몇몇 실시예에 따른 도 1의 저항성 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 2를 참조하면, 저항성 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 저항성 메모리 셀(MC)이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다. 각 저항성 메모리 셀(MC)은 가변 저항 소자(B)와, 가변 저항 소자(B)에 흐르는 전류를 제어하는 억세스 소자(A)를 포함할 수 있다.
도 3을 참조하면, 몇몇 실시예에 다른 저항성 메모리 셀 어레이의 메모리 셀(100)은 하나의 워드 라인(예를 들어, WL1_1)과 하나의 비트 라인(예를 들어, BL4_1) 사이에 배치되는 제1 메모리 셀(MC1) 및 다른 워드 라인(예를 들어, WL2_1)과 하나의 비트 라인(예를 들어, BL4_1) 사이에 배치되는 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(133) 및 그 사이에 배치되는 제1 선택층(133)등을 포함할 수 있다. 몇몇 실시예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(133) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 가열 전극(110)의 단면적은 제1 가열 전극(110)과 제1 정보 저장 소자(120)가 접하는 방향의 단면적이 서로 같을 수도 있고 혹은 다를 수도 있다. 제1 가열 전극(110)과 제1 정보 저장 소자(120)가 접하는 방향의 단면적이 서로 달라지는 경우, 반도체 장치의 동작시 제1 메모리 셀(MC1)에 가해지는 온도가 달라질 수 있고, 이 경우 공정이 추가 혹은 변경될 수도 있다.
몇몇 실시예에 따른 제1 메모리 셀(MC1)은 제1 가열 전극(110)을 포함하지 않을 수도 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 몇몇 실시예에서, 제1 정보 저장 소자(120)는 칼코게나이드 물질을 포함할 수 있으나 이에 제한되지 않는다. 다른 몇몇 실시예에서, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으나 이에 제한되지 않으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 제2 메모리 셀(mc2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다.
몇몇 실시예에 따른 제2 메모리 셀(MC2)은 제2 가열 전극(140)을 포함하지 않을 수도 있다.
몇몇 실시예에 따른 저항성 메모리 셀 어레이는 도 4에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 저항성 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 저항성 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 저항성 메모리 셀 레이어(111_1~111_8)는 다수의 저항성 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 저항성 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 저항성 메모리 셀 레이어(111_1~111_8)는 도 2에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
여기서, 저항성 메모리 셀 레이어(111_1~111_8)의 저항성 메모리 셀이 PRAM인 경우에는, 저항성 메모리 셀(MC)은 상변화 물질을 구비하는 가변 저항 소자(B)와, 가변 저항 소자(B)에 흐르는 전류를 제어하는 억세스 소자(A)를 포함할 수 있다. 여기서, 억세스 소자(A)는 가변 저항 소자(B)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다.
상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀 레이어(111_1~111_8)의 저항성 메모리 셀이 RRAM인 경우에는, 가변 저항 소자(B)는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7CA0.3MnO3, Pr0.5CA0.5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, CA2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자(GST) 내에는 필라멘트가 형성될 수 있다.
몇몇 실시예에 따른 저항성 메모리 셀 레이어(111_1~111_8)에서, 서로 인접한 저항성 메모리 셀 레이어(예를 들어, 111_7과 111_8)층간에 비트 라인 및/또는 워드 라인을 서로 공유할 수 있다.
도 5는 몇몇 실시예에 따른 저항성 메모리 장치를 설명하기 위한 다른 블록도이다.
도 5를 참고하면, 몇몇 실시예들에 따른 저항성 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)는 평면적 관점에서 오버랩될 수 있다. 몇몇 실시예들에 따른 저항성 메모리 장치는 COP(Cell Over Peri) 구조를 가질 수 있다.
예를 들어, 셀 어레이 구조체(CS)는 도 2 내지 도 4의 저항성 메모리 셀 어레이를 포함할 수 있다. 주변 로직 구조체(PS)는 도 1의 주변 회로 영역(3)을 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치되는 다수의 메모리 셀 블록(BLK1 내지 BLKn)을 포함할 수 있다.
도 6는 몇몇 실시예에 따른 저항성 메모리 장치의 저항성 메모리 셀의 저항 분포를 설명하기 위한 그래프이다.
도 6를 참조하면, 저항성 메모리 셀은 예를 들어, 싱글 비트 셀일 수 있다. 저항성 메모리 셀은 이에 제한되지 않고, 멀티 비트 셀일 수도 있으며, 이에 제한되지 않는다. 이하에서는 저항성 메모리 셀을 싱글 비트 셀로 가정하여 설명한다.
저항성 메모리 셀은 제1 데이터(SET) 또는 제2 데이터(RST) 중 어느 하나를 저장할 수 있다. 도 6에 도시된 저항 분포는, 라이트 동작 직후의 분포일 수 있다.
제1 데이터(SET) 및 제2 데이터(RST) 각각은 제1 저항 레벨(L1) 및 제2 저항 레벨(L2)에 대응될 수 있다. 제1 저항 레벨(L1) 및 제2 저항 레벨(L2) 순서로, 저항값이 증가할 수 있다. 예를 들어, 제1 저항 레벨(L1)은 RL1보다 작고, 제2 저항 레벨(L2)은 RH1보다 크고 RL2보다 작다. 여기서, RL1, RL2, RH1, 및 RH2는 라이트 동작시 라이트가 정확하게 이루어졌는지 확인하는 베리파이 리드(verify read) 동작시 사용되는 기준값일 수 있다.
한편, 도 6에 도시된 저항 분포에서, 저항성 메모리 셀 어레이는 기준 전압 혹은 리드 전압(Vread)을 기준으로 하여, SET 상태는 가변 저항 소자가 결정질 상태를 갖는 경우에 해당할 수 있다. RESET 상태는 가변 저항 소자가 비정질 상태를 갖는 경우에 해당할 수 있다.
도 7는 전하를 센싱하는 저항성 메모리 장치를 설명하기 위한 블록도이다. 도 8은 도 7의 클램핑부의 예시적인 회로도이다.
도 7를 참조하면, 저항성 메모리 장치는 전원 공급부(200), 클램핑 스위칭 트랜지스터(CST), 클램핑부(210), 글로벌 비트 라인 트랜지스터(GPTn), 로컬 비트 라인 트랜지스터(LPTn), 저항성 메모리 셀(220), 전하 충전 커패시터(CA), 로컬 워드 라인 트랜지스터(LNTn), 기생 커패시터(CPAR), 글로벌 워드 라인 트랜지스터(GNTn), 센스 앰프(230), 기준 전압 트랜지스터(RVT), 및 프리 차지부(240)를 포함할 수 있다.
도시된 저항성 메모리 셀(220)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 저항성 메모리 셀(220)은 도 2의 저항성 메모리 셀(MC)을 통해 설명된 내용과 동일하므로, 자세한 설명을 생략한다.
전원 공급부(200)는 전원 노드(NP)를 통해 클램핑부(210)에 전원 전압을 공급할 수 있다. 이때, 전원 공급부(200)와 클램핑부(210) 사이에 연결된 클램핑 스위칭 트랜지스터(CST)는 클램핑 활성 신호(CL_EN)를 통해 턴 온 또는 턴 오프되어 전원 공급부(200)로부터 공급받은 전원 전압을 전원 노드(NP)에 전달하거나 전원 전압을 전원 노드(NP)에 전달하는 것을 차단할 수 있다.
클램핑부(210)는 전원 공급부(200)와 전원 노드(NP)를 공유하여 전원 공급부(200)로부터 전원 전압(VP)을 공급받을 수 있다. 클램핑부(210)는 전원 공급부(200)로부터 수신받은 전원 전압(VP)을, 비트 라인을 프리 차지하기 위한 클램핑 전압(VC)으로 클램핑시킬 수 있다. 구체적으로, 클램핑부(210)는 외부로부터 클램핑 제어 전압(Vcon)을 인가받아 클램핑 노드(NC)에 클램핑 전압(VC)을 전송할 수 있다. 클램핑부(210)는 예시적으로 도 8과 같은 회로 구조를 포함할 수 있다.
도 8을 참조하여, 예시적인 클램핑부(210)의 회로도를 살펴본다. 클램핑부(210)는 글로벌 비트 라인 트랜지스터(GPTn)와 전원 노드(NP) 사이에 연결될 수 있다. 구체적으로, 클램핑부(210)는 전원 전압(VP)을 인가받는 클램핑 트랜지스터(CNT)를 포함한다. 클램핑 트랜지스터(CNT)의 게이트에는 OP 앰프(OP)가 연결된다. OP 앰프의 음 입력단(-)에는 클램핑 제어 전압(Vcon)이 인가된다. OP 앰프의 양 입력단(+)은 클램핑 전압이 인가될 수 있다.
다시 도 7를 참조하면, 글로벌 비트 라인 트랜지스터(GPTn)는 클램핑 노드(NC)로부터 클램핑 전압(VC)을 수신할 수 있다. 글로벌 비트 라인 트랜지스터(GPTn)는 글로벌 비트 라인 제어 전압(GYn)을 인가받아, 클램핑 전압(VC)을 로컬 비트 라인 트랜지스터(LPTn)로 전송할 수 있다. 글로벌 비트 라인 트랜지스터(GPTn) 하나에, 복수의 로컬 비트 라인 트랜지스터(LPTn)가 연결될 수 있다.
로컬 비트 라인 트랜지스터(LPTn)는 글로벌 비트 라인 트랜지스터(GPTn)로부터 클램핑 전압(VC)을 인가받을 수 있다. 로컬 비트 라인 트랜지스터(LNTn)는 로컬 비트 라인 제어 전압(LYn)을 인가받아, 클램핑 전압(VC)을 비트 라인 노드(NB)로 전송할 수 있다.
저항성 메모리 셀(220)의 비트 라인은 로컬 비트 라인 트랜지스터(LPTn)로부터 클램핑 전압(VC)을 인가받아, 일정 시점 이후부터 비트 라인 노드(NB)에 클램핑 전압(VC)이 프리 차지될 수 있다. 일정 시간 후, 비트 라인 노드(NB)는 클램핑 전압(VC)으로 프리 차지될 수 있다. 시간에 따른 동작은 이후, 도 9 및 도 10을 통해 자세히 설명한다.
프리 차지부(240)는 제1 프리 차지 트랜지스터(PCT1) 내지 제n 프리 차지 트랜지스터(PCTn)를 포함한다. 프리 차지 트랜지스터들(PCT1 내지 PCTn)은 각각의 게이트에 선택 신호가 인가되어, 각각의 제1 프리 차지 전압(Vpre1) 내지 제n 프리 차지 전압(VpreN) 중 하나의 프리 차지 전압을 센싱 노드(NS)로 전송할 수 있다.
글로벌 워드 라인 트랜지스터(GNTn)는 글로벌 워드 라인 제어 전압(GYn)에 의해 게이팅되어 센싱 노드(NS)를 통해 전달받은 프리 차지 전압을 글로벌 워드 라인 노드(NG)로 전송할 수 있다.
로컬 워드 라인 트랜지스터(LNTn)는 로컬 워드 라인 제어 전압(LYn)에 의해 게이팅되어 글로벌 워드 라인 노드(NG)를 통해 프리 차지 전압을 로컬 워드 라인 노드(NW)로 전송할 수 있다.
저항성 메모리 셀(220)의 워드 라인은 로컬 워드 라인 트랜지스터(LNTn)로부터 프리 차지 전압을 인가받아, 일정 시점 이후부터 로컬 워드 라인 노드(NW)에 프리 차지 전압이 프리 차지가 시작될 수 있다. 일정 시간 후, 로컬 워드 라인 노드(NW)는 프리 차지 전압으로 프리 차지될 수 있다. 시간에 따른 동작은 이후, 도 9 및 도 10을 통해 자세히 설명한다.
이후, 비트 라인 노드(NB)와 로컬 워드 라인 노드(NW) 사이의 전압이 저항성 메모리 셀(220)의 문턱 전압 이상이 걸리게 되는 경우, 비트 라인 노드(NB)의 전하들이 로컬 워드 라인 노드(NW)에 전달될 수 있다. 이 과정에서, 로컬 워드 라인 노드(NW)에 쌓인 전하들은 전하 충전 커패시터에 쌓일 수 있다. 시간에 따른 동작은 이후, 도 9 및 도 10을 통해 자세히 설명한다.
센스 앰프(230)는 기준 노드(NR)로부터 기준 전압(Vref)을 입력받고, 기준 전압(Vref)과 센싱 노드(NS)의 전압을 비교하여 센싱 출력값(Sout)을 출력할 수 있다. 비트 라인 노드(NB)를 프리 차지 전압으로 프리 차지 시키는 시점 이후의 임의의 시점에 기준 전압 트랜지스터(RVT)를 스위칭 전압(VS)으로 게이팅하여 기준 노드(NR)의 전압과 센싱 노드(NS)의 전압을 같게 만들어 줄 수 있다. 기준 전압 트랜지스터(RVT)는 이에 제한되지 않고, PMOS 트랜지스터 혹은 전송 트랜지스터 등이 될 수 있다. 같아진 센싱 노드(NS)의 전압 혹은 기준 노드(NR)의 전압은 전하 충전 커패시터(CA)에 쌓인 전하를 통해 얻은 로컬 워드 라인 노드(NW)의 전압과 비교할 수 있다. 로컬 워드 라인 노드(NW)의 전압은 로컬 워드 라인 트랜지스터(LNTn) 및 글로벌 워드 라인 트랜지스터(GNTn)를 통해 센싱 노드(NS)로 전송될 수 있다. 센스 앰프(230)는 센싱 노드(NS)로 전달된 전압을 통해 저항성 메모리 셀(220)이 도 6에서 설명한 SET 상태인지, RST 상태인지 판단하여 센싱 출력값(Sout)을 출력할 수 있다. 이를 간단히, 전하 센싱(charge sensing)이라 할 수 있다.
하지만, 글로벌 워드 라인 노드(NG)에는 글로벌 워드 라인 노드(NG) 주위의 트랜지스터들 등에 의한 기생 커패시터가 형성될 수 있다. 이에 따라, 로컬 워드 라인 트랜지스터(LNTn)가 턴 온되어, 전하 충전 커패시터(CA)의 전하를 센스 앰프(230)로 이동시킬 때 문제가 발생할 수 있다. 즉, 전하 충전 커패시터(CA)와 기생 커패시터(CPAR) 사이의 전하 공유(charge sharing) 현상이 일어나, 전하 충전 커패시터(CA)에 충전된 전하가 센스 앰프(230)까지 보존되어 전달될 수 없다. 전하 센싱시에 전하 충전 커패시터(CA)에 충전된 전하가 기생 커패시터(CPAR)와 전하 보존의 법칙에 의해 전하를 공유하게 되면 저항성 메모리 장치의 센싱 마진이 감소할 수 있다. 이에 대해, 이하의 도 9 내지 도 10의 시간에 따른 그래프를 통해 설명한다.
도 9은 도 7의 저항성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 10은 도 7의 저항성 메모리 장치의 동작을 설명하기 위한 그래프이다. 이하에서, 설명의 편의를 위해 도 7 및 도 8과 함께 참조하여 설명한다.
도 7 내지 도 10을 참조하면, 제1 시점(t1) 이전에 글로벌 비트 라인 제어 전압(GYn), 로컬 비트 라인 제어 전압(LYn), 및 클램핑 활성 신호(CL_EN)는 로직 하이가 되어, 글로벌 비트 라인 트랜지스터(GPTn), 로컬 비트 라인 트랜지스터(LPTn), 및 클램핑 스위칭 트랜지스터(CST)는 턴 오프 상태를 유지한다. 따라서, 제1 시점(t1)에 로컬 워드 라인 노드(NW), 비트 라인 노드(NB), 글로벌 워드 라인 노드(NG), 및 센싱 노드(NS)는 임의의 초기의 전압값(Initial Voltage)을 가질 수 있다. 임의의 초기의 전압값(Initial Voltage)은 예를 들어, 0V가 될 수 있다.
제1 시점(t1)부터 제2 시점(t2)까지의 워드 라인 프리 차지 구간(tWP)동안, 프리 차지부(240)에서 공급된 프리 차지 전압(예를 들어, Vpre1)을 통해 로컬 워드 라인 노드(NW)를 프리 차지할 수 있다.
이때, 제1 시점(t1)에 글로벌 비트 라인 제어 전압(GYn) 및 로컬 비트 라인 제어 전압(LYn)을 로직 로우로 스위칭하여 글로벌 비트 라인 트랜지스터(GPTn) 및 로컬 비트 라인 트랜지스터(LPTn)를 턴 온 시킬 수 있다. 하지만, 클램핑 활성 신호(CL_EN)가 제1 시점(t1)부터 제2 시점(t2)까지 로직 하이를 유지하기 때문에, 전원 공급부(200)에서 공급된 전원 전압(VP)이 비트 라인 노드(NB)로 전달될 수 없다. 따라서 비트 라인 노드(NB)는 임의의 초기의 전압값(Initial Voltage)을 제2 시점(t2)까지 유지한다.
글로벌 워드 라인 제어 전압(GYn)은 제1 시점(t1)부터 제4 시점(t4)까지 턴 온 상태를 유지하기 때문에, 글로벌 워드 라인 트랜지스터(GNTn)는 턴 온 상태를 유지할 수 있다. 로컬 워드 라인 노드(NW)를 프리 차지하기 위해, 제1 시점(t1)부터 제2 시점(t2)까지의 워드 라인 프리 차지 구간(tWP)동안 로컬 워드 라인 제어 전압(LYn)을 로직 하이로 유지하여, 로컬 워드 라인 트랜지스터(LNTn)를 턴 온 시킬 수 있다.
프리 차지부(240)로부터 전달된 프리 차지 전압(예를 들어, Vpre1)이 글로벌 워드 라인 트랜지스터(GNTn)와 로컬 워드 라인 트랜지스터(LNTn)를 통해 로컬 워드 라인 노드(NW)로 전달될 수 있다. 로컬 워드 라인 노드(NW)는 워드 라인 프리 차지 구간(tWP) 내에서 임의의 초기의 전압값(Initial Voltage)으로부터 프리 차지 전압(예를 들어, Vpre1)으로 프리 차지 될 수 있다.
로컬 워드 라인 노드(NW)가 프리 차지 전압(예를 들어, Vpre1)으로 프리 차지된 후 제2 시점(t2)부터 제3 시점(t3)까지의 비트 라인 프리 차지 구간(tBP)동안 비트 라인 노드(NB)를 프리 차지한다. 몇몇 실시예에 따른 저항성 메모리 장치에서, 비트 라인 프리 차지 구간(tBP) 동안 적어도 일부 구간에서 로컬 워드 라인 노드(NW)가 플로팅될 수 있다.
구체적으로, 비트 라인 프리 차지 구간(tBP)동안 글로벌 비트 라인 제어 전압(GYn)과 로컬 비트 라인 제어 전압(LYn)은 로직 로우를 유지하여, 글로벌 비트 라인 트랜지스터(GPTn)와 로컬 비트 라인 트랜지스터(LPTn)는 턴 온 상태를 유지할 수 있다. 비트 라인 프리 차지 구간(tBP)동안 클램핑 활성 신호(CL_EN)는 로직 로우를 유지하여, 클램핑 스위칭 트랜지스터(CST)는 턴 온 상태를 유지할 수 있다.
즉, 전원 공급부(200)로부터 공급된 전원 전압(VP)이 클램핑 스위칭 트랜지스터(CST)를 통하여 전원 노드(NP)에 전달될 수 있다. 이후, 클램핑부(210)에서 비트 라인 노드(NB)를 프리 차지하기 위한 클램핑 전압(VC)을 생성할 수 있다. 클램핑부(210)는 생성된 클램핑 전압(VC)을 글로벌 비트 라인 트랜지스터(GPTn)와 로컬 비트 라인 트랜지스터(LPTn)를 통하여 비트 라인 노드(NB)로 전달하여 비트 라인 노드(NB)을 프리 차지할 수 있다. 제2 시점(t2) 이후 비트 라인 프리 차지 구간(tBP)동안 비트 라인 노드(NB)는 임의의 초기의 전압값(Initial Voltage)으로부터 클램핑 전압(VC)으로 프리 차지될 수 있다.
이때, 제2 시점(t2) 이후 기준 전압 트랜지스터 온 시점(to)에, 센스 앰프(230)에서는 기준 전압(Vref)이 인가되는 기준 노드(NR)와 센싱 노드(NS) 사이에 연결된 기준 전압 트랜지스터(RVT)를 스위칭 전압(VS)을 통해 턴 온하여, 센싱 노드(NS)와 기준 노드(NR) 사이의 전압을 동일하게 만들어줄 수 있다. 이후, 센스 앰프(230)는 동일하게 만들어진 센싱 노드(NS)와 기준 노드(NR) 사이의 전압을 로컬 워드 라인 노드(NW) 전압과 비교하여, 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 센싱할 수 있다.
기준 전압 트랜지스터 온 시점(to) 이후, 프리 차지 된 로컬 워드 라인 노드(NW)와 프리 차지 중인 비트 라인 노드(NB)사이의 전압 차이가 저항성 메모리 셀(220)이 턴 온 되는 문턱 전압(Vth)이 될 수 있다. 프리 차지 된 로컬 워드 라인 노드(NW)와 프리 차지 중인 비트 라인 노드(NB)사이의 전압 차이가 저항성 메모리 셀(220)이 턴 온 되는 문턱 전압(Vth)이 되는 문턱 전압 시점(tr) 이후에, 저항성 메모리 셀(220)이 SET 혹은 RST 상태인지에 따라 로컬 워드 라인 노드(NW)의 전압 레벨이 달라질 수 있다.
구체적으로, 저항성 메모리 셀(220)이 SET 상태인 경우에, 프리 차지 전압(예를 들어, Vpre1)으로 프리 차지된 로컬 워드 라인 노드(NW)는 프리 차지 중인 비트 라인 노드(NB)로부터 전하가 충전되어 NWSET 그래프를 따라 전압이 변할 수 있다. 로컬 워드 라인 노드(NW)가 저항성 메모리 셀(220)을 통해 비트 라인 노드(NB)로부터 전하를 전달받으면, 전하 충전 커패시터(CA)에 전하가 충전될 수 있다.
만약, 저항성 메모리 셀(220)이 RST 상태인 경우에는, 프리 차지 전압(예를 들어, Vpre1)으로 프리 차지된 로컬 워드 라인 노드(NW)는 프리 차지 중인 비트 라인 노드(NB)로부터 전하가 충전되지 못하여 NWRST 그래프를 따라 전압이 프리 차지 전압(예를 들어, Vpre1)으로 유지될 수 있다. 즉, 저항성 메모리 셀(220)이 턴 온 되지 못하여, NWRST 그래프와 같이 로컬 워드 라인 노드(NW)가 프리 차지 전압(예를 들어, Vpre1)으로 유지되는 것이다.
NWSET 그래프와 NWRST 그래프 사이의 전압은 저항성 메모리 셀(220)이 턴 온 되는 문턱 전압(Vth)과, 저항성 메모리 셀(220)이 스냅백 현상으로 인해 생성된 홀드 전압(Vh)의 차로 유지될 수 있다.
비트 라인 프리 차지 구간(tBP)을 통해 비트 라인 노드(NB)이 클램핑 전압(VC)으로 프리 차지된 이후, 제3 시점(t3)부터 제4 시점(t4)까지의 센싱 구간(tSA)동안 전하 충전 커패시터(CA)에 충전된 전하와 센싱 노드(NS) 사이의 전하를 비교하여 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 센싱할 수 있다.
구체적으로, 제3 시점(t3) 이후에 글로벌 비트 라인 제어 전압(GYn)과 로컬 비트 라인 제어 전압(LYn)을 로직 하이로 만들어, 글로벌 비트 라인 트랜지스터(GPTn)와 로컬 비트 라인 트랜지스터(LPTn)가 턴 오프되게 할 수 있다. 즉, 클램핑 전압(VC)이 더 이상 비트 라인 노드(NB)로 전달되는 것을 막을 수 있다. 더욱이, 클램핑 활성 신호(CL_EN) 역시 로직 하이가 되어 전원 공급부(200)로부터 생성된 전원 전압(VP)이 클램핑부(210)로 전달되지 않을 수 있다. 즉, 비트 라인 노드(NB)의 프리 차지는 중단된다.
글로벌 워드 라인 제어 전압(GYn)은 제4 시점(t4)까지 로직 하이를 유지하여 글로벌 워드 라인 트랜지스터(GNTn)는 턴 온 상태를 유지할 수 있다. 로컬 워드 라인 제어 전압(LYn)은 제3 시점(t3)에 로직 하이가 되어, 제4 시점(t4)까지 로직 하이를 유지할 수 있다. 즉, 센싱 구간(tSA)동안 로컬 워드 라인 트랜지스터(LNTn) 및 글로벌 워드 라인 트랜지스터(GNTn)는 턴 온 되어, 로컬 워드 라인 노드(NW)에 충전된 전하를 센싱 노드(NS)까지 이동시킬 수 있다.
하지만, [수학식 1]에 따라, 전하 충전 커패시터(CA)에 충전되어 있던 총 전하량과, 로컬 워드 라인 트랜지스터(LNTn)가 턴 온 되면서, 병렬 연결되는 전하 충전 커패시터(CA)와 기생 커패시터(CPAR)에 저장된 전하량은 같아야 한다.
[수학식 1]
CA*(Vth-Vs) = (CA+CPAR)*(ΔVSMQ)
로컬 워드 라인 트랜지스터(LNTn)의 턴 온 시, 글로벌 워드 라인 노드(NG)에 형성된 기생 커패시터(CPAR)에 의해, 전하 충전 커패시터(CA)와 기생 커패시터(CPAR) 사이에 전하 공유(charge sharing) 현상이 생길 수 있다.
즉, 제3 시점(t3) 이후에, 로컬 워드 라인 트랜지스터(LNTn)가 턴 온 되어, 전하 충전 커패시터(CA)와 기생 커패시터(CPAR) 사이의 병렬 연결이 형성될 수 있다. 전하 공유로 인해, 센싱이 시작되는 제3 시점(t3) 이후 전하 공유 시점(tq)에 로컬 워드 라인 노드(NW)의 NWSET 그래프는 전하 공유에 따른 SET 전하 공유 전압(VSMISET)을 갖게 될 수 있다. 마찬가지로, 전하 공유로 인해, 센싱이 시작되는 제3 시점(t3) 이후 전하 공유 시점(tq)에 로컬 워드 라인 노드(NW)의 NWRST 그래프는 전하 공유에 따른 RST 전하 공유 전압(VSMQRST)을 갖게 될 수 있다.
기생 커패시터(CPAR)에 의한 전하 공유가 일어나지 않는다면, SET 상태에서 로컬 워드 라인 노드(NW)의 전압은 센싱 구간(tSA)에서도 SET 이상 전압(VSMISET)을 유지할 수 있다. 즉, 센스 앰프(230)가 저항성 메모리 셀(220)이 SET 상태인지 판단할 수 있는 센싱 노드(NS) 전압과 로컬 워드 라인 노드(NW) 전압 사이의 SET 센싱 마진이 SET 이상 마진(ΔVSMISET)과 같이 높은 값을 유지할 수 있다.
하지만, 기생 커패시터(CPAR)에 의한 전하 공유가 일어나면, 로컬 워드 라인 노드(NW)의 전압은, 전하 공유 시점(tq) 이후에 SET 이상 전압(VSMISET)보다 낮은 SET 전하 공유 전압(VSMQSET)을 가질 수 있다. 즉, 센스 앰프(230)가 저항성 메모리 셀(220)이 SET 상태인지 판단할 수 있는, 센싱 노드(NS) 전압과 로컬 워드 라인 노드(NW) 전압 사이의 SET 센싱 마진이 SET 이상 마진(ΔVSMISET)보다 낮은 SET 전하 공유 마진(ΔVSMQSET)을 갖게 되어, 센스 앰프(230)가 저항성 메모리 셀(220)이 SET 상태인지 판단한 결과에 대한 신뢰성이 낮아질 수 있다.
마찬가지로, 기생 커패시터(CPAR)에 의한 전하 공유가 일어나지 않는다면, RST 상태에서 로컬 워드 라인 노드(NW)의 전압은 센싱 구간(tSA)에서도 RST 이상 전압(VSMIRST)을 유지할 수 있다. 즉, 센스 앰프(230)가 저항성 메모리 셀(220)이 RST 상태인지 판단할 수 있는, 센싱 노드(NS) 전압과 로컬 워드 라인 노드(NW) 전압 사이의 RST 센싱 마진이 RST 이상 마진(ΔVSMIRST)과 같이 높은 값을 유지할 수 있다.
하지만, 기생 커패시터(CPAR)에 의한 전하 공유가 일어나면, 로컬 워드 라인 노드(NW)의 전압은, 전하 공유 시점(tq) 이후에 RST 이상 전압(VSMIRST)보다 낮은 RST 전하 공유 전압(VSMQRST)을 가질 수 있다. 즉, 센스 앰프(230)가 저항성 메모리 셀(220)이 RST 상태인지 판단할 수 있는 센싱 노드(NS) 전압과 로컬 워드 라인 노드(NW) 전압 사이의 RST 센싱 마진이 RST 이상 마진(ΔVSMIRST)보다 낮은 RST 전하 공유 마진(ΔVSMQRST)을 갖게 되어, 센스 앰프(230)가 저항성 메모리 셀(220)이 RST 상태인지 판단한 결과에 대한 신뢰성이 낮아질 수 있다.
즉, 센스 앰프(230)가 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 판단하기 위한 센싱 마진이, 기생 커패시터(CPAR)와 전하 충전 커패시터(CA) 사이의 전하 공유로 인해, 이상 마진(ΔVSMI)에서 전하 공유 마진(ΔVSMQ)으로 감소하여, 저항성 메모리 장치의 신뢰성이 감소할 수 있다.
이하에서, 전하 공유로 인해 감소하는 센싱 마진을 방지하기 위한 몇몇 실시예에 따른 저항성 메모리 장치를 설명한다.
도 11는 몇몇 실시예에 따른 저항성 메모리 장치를 설명하기 위한 블록도이다. 도 12은 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 마진 보상 회로 내 마진 보상 스위치를 설명하기 위한 예시적인 회로도이다. 상술한 설명과 중복되는 설명은 생략하고, 차이점을 중심으로 설명한다.
도 11를 참조하면, 도 7와는 달리 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG)에 마진 보상 회로(250)를 연결할 수 있다. 마진 보상 회로(250)는 마진 보상 스위치를 포함할 수 있다. 마진 보상 스위치는 도 12에 나타난 바와 같이, 마진 보상 NMOS 트랜지스터(MCNTn)일 수 있다. 마진 보상 스위치는 PMOS 트랜지스터 혹은 전송 트랜지스터 등이 될 수도 있으며, 이에 제한되지 않는다.
또한, 몇몇 실시예에 따른 도 11의 저항성 메모리 장치는 도 7와는 달리 센스 앰프(230)의 센싱 노드(NS)와 기준 노드(NR) 사이에 스위칭을 위한 회로가 생략될 수 있다. 즉, 센스 앰프(230)는 기준 전압(Vref)과 센싱 노드(NS)의 전압의 차이를 센싱하여, 저항성 메모리 셀(220)이 SET 상태인지, RST 상태인지 판단한 결과를 센싱 출력값(Sout)으로 출력할 수 있다.
도 12을 참조하면, 마진 보상 회로(250) 내 마진 보상 NMOS 트랜지스터(MCNTn)는 로컬 워드 라인 노드(NW)에 의해 게이팅되어, 드레인에 연결된 마진 보상 전압(VMC)을 글로벌 워드 라인 노드(NG)에 전송할 수 있다. 마진 보상 스위치가 PMOS 트랜지스터인 경우엔 소스에 연결된 마진 보상 전압(VMC)을 글로벌 워드 라인 노드(NG)에 전송할 수 있다. 마진 보상 스위치의 동작은 이에 제한되지 않고, 로컬 워드 라인 노드(NW)에 의해 게이팅되어 마진 보상 전압(VMC)을 글로벌 워드 라인 노드(NG)에 전송할 수 있는 스위칭 동작이라면, 어떤 스위치 구성에 따른 어떤 스위칭 동작이라도 가능하다.
도 13은 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 R 영역을 설명하기 위한 예시적인 회로도이다. 도 13을 참조하여, 마진 보상 회로(250)가 몇몇 실시예에 따른 저항성 메모리 장치에 연결되는 형태를 도 11의 R 영역을 통해 구체적으로 설명한다. 이하에서, 마진 보상 회로(250) 내 마진 보상 스위치는 마진 보상 NMOS 트랜지스터(MCNTn)임을 가정하여 설명한다.
도 11 내지 도 13을 참조하면, R 영역은 클램핑부(210)로부터 클램핑 전압(VC)을 수신하는 글로벌 비트 라인 트랜지스터(GPTn)와, 센싱 노드(NS)로부터 프리 차지 전압을 수신하는 글로벌 워드 라인 트랜지스터(GNTn) 사이에 저항성 메모리 셀 레이어가 연결될 수 있다.
구체적으로, 글로벌 비트 라인 트랜지스터(GPTn)에 복수의 로컬 비트 라인 트랜지스터들(LPT1n 내지 LPTnn)이 연결될 수 있다. 복수의 로컬 비트 라인 트랜지스터들(LPT1n 내지 LPTnn)은 각각에 연결된 복수의 비트 라인들(BL1_1 내지 BLn_1)에, 글로벌 비트 라인 트랜지스터(GPTn)로부터 전송받은 클램핑 전압(VC)을 전송할 수 있다.
또한, 글로벌 워드 라인 트랜지스터(GNTn)에 복수의 로컬 워드 라인 트랜지스터들(MCPT1 내지 MCPTn)이 연결될 수 있다. 복수의 로컬 워드 라인 트랜지스터들(MCPT1 내지 MCPTn)은 각각에 연결된 복수의 워드 라인들(WL1_1 내지 WLn_1)에, 글로벌 워드 라인 트랜지스터(GNTn)로부터 전송받은 프리 차지 전압(예를 들어, Vpre1)을 전송할 수 있다.
도 2에서 상술한 바와 같이, 각각의 비트 라인과 워드 라인이 서로 교차되는 영역에, 하나의 저항성 메모리 셀(220)이 형성될 수 있다. 자세한 설명은 도 2에 관해 설명한 바와 중복되므로 생략한다.
몇몇 실시예에 따른 저항성 메모리 장치의 마진 보상 회로(250)는 복수의 로컬 워드 라인 노드들(MW1 내지 MWn) 각각에 의해 게이팅되는 복수의 마진 보상 스위치들을 포함할 수 있다. 본 도면에서 복수의 마진 보상 스위치들은 복수의 마진 보상 NMOS 트랜지스터들(MCNT1 내지 MCNTn)인 것으로 설명한다.
각각의 마진 보상 NMOS 트랜지스터들(MCNT1 내지 MCNTn)의 소스들은 글로벌 워드 라인 노드(NGn) 각각에 연결될 수 있다. 즉, 각각의 마진 보상 NMOS 트랜지스터들(MCNT1 내지 MCNTn)은 복수의 로컬 워드 라인 노드(NW)에 의해 게이팅되어 마진 보상 전압(VMC)을 글로벌 워드 라인 노드(NG)에 전달할 수 있다.
로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이에 마진 보상 회로(250)를 연결함으로써, 도 7를 통해 상술한 마진 감소를 방지할 수 있다. 이에 대한 자세한 설명을, 이하의 도 14 및 도 15을 통해 설명한다.
도 14는 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 15은 몇몇 실시예에 따른 도 13의 마진 보상 회로를 포함하는 저항성 메모리 장치의 동작을 설명하기 위한 그래프이다. 설명의 편의를 위해, 도 7 내지 도 10의 설명과 중복되는 설명은 생략한다.
이하에서, 로컬 비트 라인 노드(NB), 로컬 비트 라인 트랜지스터(LPTn), 로컬 워드 라인 노드(NW), 및 로컬 워드 라인 트랜지스터(LNTn) 각각은, 복수의 로컬 비트 라인 노드들, 복수의 로컬 비트 라인 트랜지스터들(LPT1n 내지 LPTnn), 복수의 로컬 워드 라인 노드들(MW1 내지 MWn), 및 복수의 로컬 워드 라인 트랜지스터들(MCPT1 내지 MCPTn) 각각에서 n 번째 로컬 비트 라인 노드(LBn), n 번째 로컬 워드 라인 트랜지스터(LPTn), n 번째 로컬 워드 라인 노드(NWn), 및 n 번째 로컬 워드 라인 트랜지스터(LNTn)인 것으로 가정하여 설명한다.
도 11 내지 도 14을 참조하면, 글로벌 비트 라인 제어 전압(GYn), 로컬 비트 라인 제어 전압(LYn), 글로벌 워드 라인 제어 전압(GYn), 로컬 워드 라인 제어 전압(LYn), 및 클램핑 활성 신호(CL_EN)의 워드 라인 프리 차지 구간(tWP) 및 비트 라인 프리 차지 구간(tBP)에서의 로직 값 변화는 도 9의 설명과 같다. 글로벌 비트 라인 제어 전압(GYn), 로컬 비트 라인 제어 전압(LYn), 글로벌 워드 라인 제어 전압(GYn), 및 클램핑 활성 신호(CL_EN)의 센싱 구간(tSA)에서의 로직 값 변화 역시 도 9의 설명과 같다.
다만, 몇몇 실시예에 따른 저항성 메모리 장치의 로컬 워드 라인 제어 전압(LYn)은 센싱 구간(tSA)에서, 도 9과는 달리 로직 로우가 되어 로컬 워드 라인 트랜지스터(LNTn)가 턴 오프 상태가 된다.
즉, 도 9에서는 센싱 구간(tSA)동안 로컬 워드 라인 제어 전압(LYn)이 로직 하이가 되어, 로컬 워드 라인 트랜지스터(LNTn)가 턴 온 됨에 따라, 로컬 워드 라인 노드(NW)의 전하들이 글로벌 워드 라인 노드(NG)의 전하들과 전하를 공유하여, 센싱 마진 감소를 야기했다.
하지만, 도 14의 몇몇 실시예에 따른 저항성 메모리 장치에서는 센싱 구간(tSA)동안 로컬 워드 라인 제어 전압(LYn)을 로직 로우로 유지하여, 로컬 워드 라인 트랜지스터(LNTn)를 턴 오프할 수 있다. 이에 따라, 센싱 구간(tSA)에서 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이의 전하 공유가 발생하지 않아, 센싱 마진 감소를 방지할 수 있다. 도 15을 통해 더 자세히 설명한다. 이하에서, 도 7 내지 도 10에서 기술한 설명과 중복되는 부분은 생략한다.
도 11 내지 도 15을 참조하면, 센싱 구간(tSA)동안 로컬 워드 라인 트랜지스터(LNTn)를 턴 오프함으로써, 센싱 마진이 이상 마진(ΔVSMI)을 유지할 수 있다. 즉, 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이의 전하 공유가 일어나지 않아, NWSET의 그래프가 센싱 구간(tSA) 이후에도 SET 이상 전압(VSMISET)을 유지할 수 있다. 또한, 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이의 전하 공유가 일어나지 않아, NWRST의 그래프가 센싱 구간(tSA) 이후에도 RST 이상 전압(VSMIRST)을 유지할 수 있다.
센스 앰프(230)의 센싱 동작은 프리 차지 전압(예를 들어, Vpre1)이 제1 마진 보상 전압(VCM(a))보다 작은 경우의 센싱 노드 그래프 NS(a) 또는 프리 차지 전압(예를 들어, Vpre1)이 제2 마진 보상 전압(VCM(b))보다 큰 경우의 센싱 노드 그래프 NS(b)에 따라 동작할 수 있다.
그래프 NS(a)를 먼저 살펴본다. 센싱 노드(NS)의 전압은 제1 시점(t1)부터 프리 차지부(240)가 제공한 프리 차지 전압(예를 들어, Vpre1)을 가질 수 있다. 이후, 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 NMOS 스위치가 게이팅되어 제1 마진 보상 전압(VCM(a))을 글로벌 워드 라인 노드(NG)에 전달할 수 있다. 즉, 센싱 노드(NS)는 VSSET(a)와 같은 그래프 형태를 가질 수 있다. 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 NMOS 스위치가 게이팅되지 않는다면, 센싱 노드(NS)는 프리 차지 전압(예를 들어, Vpre1)을 유지하여 VSRST(a)의 그래프 형태를 가질 수 있다.
제1 기준 전압(Vref)은 제1 마진 보상 전압(VCM(a))을 고려하여, 제1 SET 이상 마진(ΔVSMISET(a))과 제1 RST 이상 마진(ΔVSMIRST(a))이 충분히 큰 값을 갖도록 설정될 수 있다. 즉, 몇몇 실시예에 따른 저항성 메모리 장치는 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 센싱하는 동작을, 로컬 워드 라인 트랜지스터(LNTn)를 턴 온하지 않고 별개로 수행할 수 있다. 따라서, 로컬 워드 라인 노드(NW)의 충전 전하를 잃지 않음과 동시에, 사용자가 필요로 하는 센싱 마진을 갖도록 제1 기준 전압(Vref)과 제1 마진 보상 전압(VCM(a))을 지정하여, 몇몇 실시예에 따른 저항성 메모리 장치의 신뢰성을 향상시킬 수 있다.
다음, 그래프 NS(b)를 살펴본다. 센싱 노드(NS)의 전압은 제1 시점(t1)부터 프리 차지부(240)가 제공한 프리 차지 전압(예를 들어, Vpre1)을 가질 수 있다. 이후, 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 NMOS 스위치가 게이팅되어 제2 마진 보상 전압(VCM(b))을 글로벌 워드 라인 노드(NG)에 전달할 수 있다. 즉, 센싱 노드(NS)는 VSSET(b)와 같은 그래프 형태를 가질 수 있다. 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 NMOS 스위치가 게이팅되지 않는다면, 센싱 노드(NS)는 프리 차지 전압(예를 들어, Vpre1)을 유지하여 VSRST(b)의 그래프 형태를 가질 수 있다.
제2 기준 전압(Vref)은 제2 마진 보상 전압(VCM(b))을 고려하여, 제2 SET 이상 마진(ΔVSMISET(b))과 제2 RST 이상 마진(ΔVSMIRST(b))이 충분히 큰 값을 갖도록 설정될 수 있다. 즉, 몇몇 실시예에 따른 저항성 메모리 장치는 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 센싱하는 동작을, 로컬 워드 라인 트랜지스터(LNTn)를 턴 온하지 않고 별개로 수행할 수 있다. 따라서, 로컬 워드 라인 노드(NW)의 충전 전하를 잃지 않음과 동시에, 사용자가 필요로 하는 센싱 마진을 갖도록 제2 기준 전압(Vref)과 제2 마진 보상 전압(VCM(b))을 지정하여, 몇몇 실시예에 따른 저항성 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 16는 몇몇 실시예에 따른 도 11의 저항성 메모리 장치의 R 영역을 설명하기 위한 또다른 예시적인 회로도이다. 참고적으로, 복수의 로컬 워드 라인 트랜지스터들(MCPT1 내지 MCPTn)이 PMOS 트랜지스터인 것을 제외하면 도 13과 동일한 구성이다.
R 영역은 클램핑부(210)로부터 클램핑 전압(VC)을 수신하는 글로벌 비트 라인 트랜지스터(GPTn)와, 센싱 노드(NS)로부터 프리 차지 전압을 수신하는 글로벌 워드 라인 트랜지스터(GNTn) 사이에 저항성 메모리 셀 레이어가 연결될 수 있다.
구체적으로, 글로벌 비트 라인 트랜지스터(GPTn)에 복수의 로컬 비트 라인 트랜지스터들(LPT1n 내지 LPTnn)이 연결될 수 있다. 복수의 로컬 비트 라인 트랜지스터들(LPT1n 내지 LPTnn)은 각각에 연결된 복수의 비트 라인들(BL1_1 내지 BLn_1)에, 글로벌 비트 라인 트랜지스터(GPTn)로부터 전송받은 클램핑 전압(VC)을 전송할 수 있다.
또한, 글로벌 워드 라인 트랜지스터(GNTn)에 복수의 로컬 워드 라인 트랜지스터들(MCPT1 내지 MCPTn)이 연결될 수 있다. 복수의 로컬 워드 라인 트랜지스터들(MCPT1 내지 MCPTn)은 각각에 연결된 복수의 워드 라인들(WL1_1 내지 WLn_1)에, 글로벌 워드 라인 트랜지스터(GNTn)로부터 전송받은 프리 차지 전압(예를 들어, Vpre1)을 전송할 수 있다.
도 2에서 상술한 바와 같이, 각각의 비트 라인과 워드 라인이 서로 교차되는 영역에, 하나의 저항성 메모리 셀(220)이 형성될 수 있다. 자세한 설명은 도 2에 관해 설명한 바와 중복되므로 생략한다.
몇몇 실시예에 따른 저항성 메모리 장치의 마진 보상 회로(250)는 복수의 로컬 워드 라인 노드들(MW1 내지 MWn) 각각에 의해 게이팅되는 복수의 마진 보상 스위치들을 포함할 수 있다. 본 도면에서 복수의 마진 보상 스위치들은 복수의 마진 보상 PMOS 트랜지스터들(MCPT1 내지 MCPTn)인 것으로 설명한다.
각각의 마진 보상 PMOS 트랜지스터들(MCPT1 내지 MCPTn)의 드레인들은 글로벌 워드 라인 노드(NGn) 각각에 연결될 수 있다. 즉, 각각의 마진 보상 PMOS 트랜지스터들(MCPT1 내지 MCPTn)은 복수의 로컬 워드 라인 노드(NW)에 의해 게이팅되어 마진 보상 전압(VMC)을 글로벌 워드 라인 노드(NG)에 전달할 수 있다.
로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이에 마진 보상 회로(250)를 연결함으로써, 도 7를 통해 상술한 마진 감소를 방지할 수 있다. 이에 대한 자세한 설명을, 이하에서 도 11, 도 12, 도 14 및 도 16를 참조하여 함께 설명한다.
도 17는 몇몇 실시예에 따른 도 16의 마진 보상 회로를 포함하는 저항성 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 11, 도 12, 도 14, 도 16, 및 도 17를 참조하면, 글로벌 비트 라인 제어 전압(GYn), 로컬 비트 라인 제어 전압(LYn), 글로벌 워드 라인 제어 전압(GYn), 로컬 워드 라인 제어 전압(LYn), 및 클램핑 활성 신호(CL_EN)의 워드 라인 프리 차지 구간(tWP) 및 비트 라인 프리 차지 구간(tBP)에서의 로직 값 변화는 도 9의 설명과 같다. 글로벌 비트 라인 제어 전압(GYn), 로컬 비트 라인 제어 전압(LYn), 글로벌 워드 라인 제어 전압(GYn), 및 클램핑 활성 신호(CL_EN)의 센싱 구간(tSA)에서의 로직 값 변화 역시 도 9의 설명과 같다.
다만, 몇몇 실시예에 따른 저항성 메모리 장치의 로컬 워드 라인 제어 전압(LYn)은 센싱 구간(tSA)에서, 도 9과는 달리 로직 로우가 되어 로컬 워드 라인 트랜지스터(LNTn)가 턴 오프 상태가 된다.
즉, 도 9에서는 센싱 구간(tSA)동안 로컬 워드 라인 제어 전압(LYn)이 로직 하이가 되어, 로컬 워드 라인 트랜지스터(LNTn)가 턴 온 됨에 따라, 로컬 워드 라인 노드(NW)의 전하들이 글로벌 워드 라인 노드(NG)의 전하들과 전하를 공유하여, 센싱 마진 감소를 야기했다.
하지만, 도 14의 몇몇 실시예에 따른 저항성 메모리 장치에서는 센싱 구간(tSA)동안 로컬 워드 라인 제어 전압(LYn)을 로직 로우로 유지하여, 로컬 워드 라인 트랜지스터(LNTn)를 턴 오프할 수 있다. 이에 따라, 센싱 구간(tSA)에서 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이의 전하 공유가 발생하지 않아, 센싱 마진 감소를 방지할 수 있다. 도 17를 통해 더 자세히 설명한다. 이하에서, 도 7 내지 도 10에서 기술한 설명과 중복되는 부분은 생략한다.
도 11, 도 12, 도 14, 도 16, 및 도 17를 참조하면, 센싱 구간(tSA)동안 로컬 워드 라인 트랜지스터(LNTn)를 턴 오프함으로써, 센싱 마진이 이상 마진(ΔVSMI)을 유지할 수 있다. 즉, 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이의 전하 공유가 일어나지 않아, NWSET의 그래프가 센싱 구간(tSA) 이후에도 SET 이상 전압(VSMISET)을 유지할 수 있다. 또한, 로컬 워드 라인 노드(NW)와 글로벌 워드 라인 노드(NG) 사이의 전하 공유가 일어나지 않아, NWRST의 그래프가 센싱 구간(tSA) 이후에도 RST 이상 전압(VSMIRST)을 유지할 수 있다.
센스 앰프(230)의 센싱 동작은 프리 차지 전압(예를 들어, Vpre1)이 제1 마진 보상 전압(VCM(a))보다 큰 경우의 센싱 노드 그래프 NS(a) 또는 프리 차지 전압(예를 들어, Vpre1)이 제2 마진 보상 전압(VCM(b))보다 작은 경우의 센싱 노드 그래프 NS(b)에 따라 동작할 수 있다.
그래프 NS(a)를 먼저 살펴본다. 센싱 노드(NS)의 전압은 제1 시점(t1)부터 마진 보상 PMOS 트랜지스터(MCPTn)의 소스에 연결된 제1 마진 보상 전압(VCM(a))을 가질 수 있다. 도 15과 달리, 마진 보상 회로(250)의 마진 보상 스위치가 PMOS 트랜지스터이다. 따라서, 저항성 메모리 셀(220)이 문턱 전압보다 낮은 전압을 가질 때, 비트 라인 노드(NB)로부터 전하가 로컬 워드 라인 노드(NW)로 전달되지 못할 수 있다. 이때, 마진 보상 PMOS 트랜지스터(MCPTn)에 로직 로우가 인가되어, 마진 보상 PMOS 트랜지스터는 턴 온 될 수 있다. 즉, 제1 시점(t1)부터 저항성 메모리 셀(220)에 문턱 전압(Vth) 이상의 전압이 걸리는 문턱 전압 시점(tr)까지, 마진 보상 PMOS 트랜지스터(MCPTn)를 통해, 제1 마진 보상 전압(VCM(a))이 센싱 노드(NS)로 전달될 수 있다. 이후, 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 PMOS 스위치가 턴 오프 되어, 센싱 노드(NS)에는 프리 차지부(240)로부터 공급된 프리 차지 전압(예를 들어, Vpre1)이 인가될 수 있다.
즉, 저항성 메모리 셀(220)이 SET 상태일 때, 센싱 노드(NS)는 VSSET(a)와 같은 그래프 형태를 가질 수 있다. 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 PMOS 트랜지스터(MCPTn)가 턴 오프 되지 않는다면, 센싱 노드(NS)는 제1 마진 보상 전압(VCM(a))을 유지하여 VSRST(a)의 그래프 형태를 가질 수 있다.
제1 기준 전압(Vref)은 제1 마진 보상 전압(VCM(a))을 고려하여, 제1 SET 이상 마진(ΔVSMISET(a))과 제1 RST 이상 마진(ΔVSMIRST(a))이 충분히 큰 값을 갖도록 설정될 수 있다. 즉, 몇몇 실시예에 따른 저항성 메모리 장치는 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 센싱하는 동작을, 로컬 워드 라인 트랜지스터(LNTn)를 턴 온하지 않고 별개로 수행할 수 있다. 따라서, 로컬 워드 라인 노드(NW)의 충전 전하를 잃지 않음과 동시에, 사용자가 필요로 하는 센싱 마진을 갖도록 제1 기준 전압(Vref)과 제1 마진 보상 전압(VCM(a))을 지정하여, 몇몇 실시예에 따른 저항성 메모리 장치의 신뢰성을 향상시킬 수 있다.
다음, 그래프 NS(b)를 살펴본다. 센싱 노드(NS)의 전압은 제1 시점(t1)부터 마진 보상 PMOS 트랜지스터(MCPTn)의 소스에 연결된 제2 마진 보상 전압(VCM(b))을 가질 수 있다. 도 15과 달리, 마진 보상 회로(250)의 마진 보상 스위치가 PMOS 트랜지스터이다. 따라서, 저항성 메모리 셀(220)이 문턱 전압보다 낮은 전압을 가질 때, 비트 라인 노드(NB)로부터 전하가 로컬 워드 라인 노드(NW)로 전달되지 못할 수 있다. 이때, 마진 보상 PMOS 트랜지스터(MCPTn)에 로직 로우가 인가되어, 마진 보상 PMOS 트랜지스터는 턴 온 될 수 있다. 즉, 제1 시점(t1)부터 저항성 메모리 셀(220)에 문턱 전압(Vth) 이상의 전압이 걸리는 문턱 전압 시점(tr)까지, 마진 보상 PMOS 트랜지스터(MCPTn)를 통해, 제1 마진 보상 전압(VCM(a))이 센싱 노드(NS)로 전달될 수 있다. 이후, 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 PMOS 스위치가 턴 오프 되어, 센싱 노드(NS)에는 프리 차지부(240)로부터 공급된 프리 차지 전압(예를 들어, Vpre1)이 인가될 수 있다.
즉, 저항성 메모리 셀(220)이 SET 상태일 때, 센싱 노드(NS)는 VSSET(b)와 같은 그래프 형태를 가질 수 있다. 문턱 전압 시점(tr)에 로컬 워드 라인 노드(NW)에 의해 마진 보상 PMOS 트랜지스터(MCPTn)가 턴 오프 되지 않는다면, 센싱 노드(NS)는 제2 마진 보상 전압(VCM(b))을 유지하여 VSRST(b)의 그래프 형태를 가질 수 있다.
제2 기준 전압(Vref)은 제2 마진 보상 전압(VCM(b))을 고려하여, 제2 SET 이상 마진(ΔVSMISET(b))과 제2 RST 이상 마진(ΔVSMIRST(b))이 충분히 큰 값을 갖도록 설정될 수 있다. 즉, 몇몇 실시예에 따른 저항성 메모리 장치는 저항성 메모리 셀(220)이 SET 상태인지 RST 상태인지 센싱하는 동작을, 로컬 워드 라인 트랜지스터(LNTn)를 턴 온하지 않고 별개로 수행할 수 있다. 따라서, 로컬 워드 라인 노드(NW)의 충전 전하를 잃지 않음과 동시에, 사용자가 필요로 하는 센싱 마진을 갖도록 제2 기준 전압(Vref)과 제2 마진 보상 전압(VCM(b))을 지정하여, 몇몇 실시예에 따른 저항성 메모리 장치의 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
200: 전원 공급부 210: 클램핑부 220: 저항성 메모리 셀 230: 센스 앰프 240: 프리 차지부

Claims (10)

  1. 저항성 메모리 셀;
    상기 저항성 메모리 셀과 로컬 워드 라인 노드를 공유하는 로컬 워드 라인 트랜지스터;
    상기 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터; 및
    상기 글로벌 워드 라인 노드와 연결되는 마진 보상 회로를 포함하되,
    상기 마진 보상 회로는 상기 로컬 워드 라인 노드와 상기 글로벌 워드 라인 노드에 연결되는 마진 보상 스위치를 포함하는 저항성 메모리 장치.
  2. 제 1항에 있어서,
    상기 글로벌 워드 라인 트랜지스터와 센싱 노드를 공유하고, 프리 차지 전압을 생성하는 워드 라인 프리 차지부를 더 포함하는 저항성 메모리 장치.
  3. 제 2항에 있어서,
    상기 마진 보상 스위치는 마진 보상 전압을 상기 글로벌 워드 라인 노드에 전달하되, 상기 마진 보상 전압은 상기 프리 차지 전압보다 더 작은 저항성 메모리 장치.
  4. 제 3항에 있어서,
    상기 마진 보상 전압은 접지 전압을 포함하는 저항성 메모리 장치.
  5. 제 1항에 있어서,
    상기 마진 보상 스위치는 상기 로컬 워드 라인 노드에 전압이 인가되면, 마진 보상 전압을 글로벌 워드 라인 노드에 전달하는 저항성 메모리 장치.
  6. 제 1항에 있어서,
    상기 마진 보상 스위치는 상기 로컬 워드 라인 노드에 전압이 인가되지 않으면, 마진 보상 전압을 글로벌 워드 라인 노드에 전달하는 저항성 메모리 장치.
  7. 복수의 비트 라인 및 복수의 워드 라인과 연결되며, 제1 문턱 전압을 갖는 억세스 소자를 포함하는 저항성 메모리 셀;
    제1 시점부터 제2 시점까지 턴 온되어, 상기 저항성 메모리 셀과 연결된 로컬 워드 라인 노드를 통해, 상기 워드 라인을 프리 차지 전압으로 프리 차지하는 로컬 워드 라인 트랜지스터;
    상기 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터;
    상기 프리 차지 전압을 생성하여, 센싱 노드를 통해 상기 글로벌 워드 라인 트랜지스터에 상기 프리 차지 전압을 공급하는 워드 라인 프리 차지부를 포함하되,
    상기 제2 시점 이후에, 상기 글로벌 워드 라인 트랜지스터가 상기 글로벌 워드 라인 노드의 전압을 상기 센싱 노드에 전달하는 동안, 상기 로컬 워드 라인 트랜지스터는 턴 오프를 유지하는 저항성 메모리 장치.
  8. 제 7항에 있어서,
    상기 로컬 워드 라인 노드와 연결되고, 마진 보상 전압을 상기 제1 시점부터 제3 시점까지 상기 글로벌 워드 라인 노드로 전달하는 마진 보상 스위치를 포함하되, 상기 제3 시점 이후에 상기 프리 차지 전압이 상기 글로벌 워드 라인 노드에 전달되는 마진 보상 회로를 더 포함하는 저항성 메모리 장치.
  9. 제 7항에 있어서,
    상기 복수의 워드 라인이 상기 프리 차지 전압으로 프리 차지된 후, 상기 복수의 비트 라인과 상기 복수의 워드 라인 사이의 전압 차이가 제1 문턱 전압이 되는 제3 시점이후 상기 글로벌 워드 라인 노드의 전압이 마진 보상 전압이 되는 저항성 메모리 장치.
  10. 전원 공급부;
    상기 전원 공급부로부터 전원을 공급받는 클램핑부;
    상기 클램핑부로부터 클램핑 전압을 공급받고, 로컬 비트 라인 트랜지스터와 연결되는 글로벌 비트 라인 트랜지스터;
    상기 로컬 비트 라인 트랜지스터와 연결되는 저항성 메모리 셀;
    상기 저항성 메모리 셀과 로컬 워드 라인 노드를 공유하는 로컬 워드 라인 트랜지스터;
    상기 로컬 워드 라인 트랜지스터와 글로벌 워드 라인 노드를 공유하는 글로벌 워드 라인 트랜지스터;
    상기 로컬 워드 라인 노드 및 상기 글로벌 워드 라인 노드와 연결되며 마진 보상 스위치를 포함하는 마진 보상 회로;
    상기 글로벌 워드 라인 트랜지스터와 센싱 노드를 공유하는 워드 라인 프리 차지부;
    제1 단 및 제2 단을 포함하며, 상기 제1 단은 상기 센싱 노드와 연결되고 상기 제2 단은 기준 단과 연결되며, 센싱 출력값을 출력하는 센스 앰프를 포함하는 저항성 메모리 장치.

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