CN112309464A - 电阻式存储器设备 - Google Patents

电阻式存储器设备 Download PDF

Info

Publication number
CN112309464A
CN112309464A CN202010703366.0A CN202010703366A CN112309464A CN 112309464 A CN112309464 A CN 112309464A CN 202010703366 A CN202010703366 A CN 202010703366A CN 112309464 A CN112309464 A CN 112309464A
Authority
CN
China
Prior art keywords
word line
voltage
node
resistive memory
margin compensation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010703366.0A
Other languages
English (en)
Inventor
李道田
罗太熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112309464A publication Critical patent/CN112309464A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Abstract

提供了一种电阻式存储器设备。该电阻式存储器设备包括电连接到局部字线节点的电阻式存储器单元；局部字线晶体管，被配置为将局部字线节点电连接到全局字线节点；全局字线晶体管，被配置为将全局字线节点电连接到感测节点；以及裕度补偿电路，包括电连接到局部字线节点和全局字线节点的裕度补偿开关。

Description

电阻式存储器设备
相关申请的交叉引用
本申请要求2019年7月29日在韩国知识产权局提交的第10-2019-0091660号韩国专利申请的优先权，该申请的内容通过引用整体并入本文。
技术领域
与实施例一致的方法和装置涉及电阻式存储器设备。
背景技术
使用电阻材料的非易失性存储器的示例包括相变随机存取存储器(phase-changerandom access memory，PRAM)、电阻式RAM(resistive RAM，RRAM)和磁性RAM(magneticRAM，MRAM)。尽管动态RAM(dynamic RAM，DRAM)或闪存使用电荷来存储数据，而使用电阻材料的非易失性存储器使用相变材料(诸如硫族化物合金)的状态变化(在PRAM的情况下)、可变电阻材料的电阻变化(在RRAM的情况下)、或者根据铁磁材料的磁化状态的磁隧道结(magnetic tunnel junction，MTJ)薄膜的电阻变化(在MRAM的情况下)来存储数据。
特别地，PRAM的相变材料在被加热后被冷却时变成晶态或非晶态。相变材料在晶态下具有低电阻，并且在非晶态下具有高电阻。因此，晶态可以被定义为设置(set)数据或数据0，并且非晶态可以被定义为重置(reset)数据或数据1。
发明内容
提供了一种具有改善的读取可靠性的电阻式存储器设备。
本公开不限于本文阐述的实施例。
根据实施例的一个方面，提供了一种电阻式存储器设备，包括：电阻式存储器单元，电连接到局部字线节点；局部字线晶体管，被配置为将局部字线节点电连接到全局字线节点；全局字线晶体管，被配置为将全局字线节点电连接到感测节点；以及裕度补偿电路，包括电连接到局部字线节点和全局字线节点的裕度补偿开关。
根据实施例的一个方面，提供了一种电阻式存储器设备，包括：电阻式存储器单元，电连接到位线和字线，该电阻式存储器单元在局部字线节点处连接到字线，并且该电阻式存储器单元包括具有第一阈值电压的存取元件；局部字线晶体管，被配置为从第一时间点到第二时间点将局部字线节点电连接到全局字线节点，以将字线预充电到预充电电压；全局字线晶体管，被配置为将全局字线节点电连接到感测节点；以及字线预充电电路，被配置为生成预充电电压并将预充电电压提供给感测节点。局部字线晶体管还被配置为在第二时间点之后维持截止状态，同时全局字线晶体管将全局字线节点电连接到感测节点。
根据实施例的一个方面，提供了一种电阻式存储器设备，包括：电源；电阻式存储器单元，电连接到局部位线节点和局部字线节点；钳位电路，被配置为基于从电源接收的电力提供钳位电压；全局位线晶体管，被配置为从钳位电路接收钳位电压；局部位线晶体管，被配置为从全局位线晶体管接收钳位电压，并将钳位电压提供给电阻式存储器单元；局部字线晶体管，插入在局部字线节点和全局字线节点之间；全局字线晶体管，插入在全局字线节点和感测节点之间；裕度补偿电路，电连接到局部字线节点和全局字线节点，该裕度补偿电路包括裕度补偿开关；字线预充电电路，电连接到感测节点；以及感测放大器，包括连接到感测节点的第一端子和连接到参考节点的第二端子。
附图说明
从下面结合附图的描述中，上述和其他方面和特征将变得更加明显，附图中：
图1是示出根据一些实施例的电阻式存储器设备的框图。
图2至图4是示出根据一些实施例的图1的电阻式存储器单元阵列的图。
图5是示出根据一些实施例的电阻式存储器设备的另一框图。
图6是示出根据一些实施例的电阻式存储器设备的电阻式存储器单元的电阻分布的曲线图。
图7是示出电阻式存储器设备的框图。
图8是图7的钳位单元的示例性电路图。
图9是解释图7的电阻式存储器设备的操作的时序图。
图10是解释图7的电阻式存储器设备的操作的曲线图。
图11是示出根据一些实施例的电阻式存储器设备的框图。
图12是示出根据一些实施例的图11的电阻式存储器设备的裕度补偿电路中的裕度补偿开关的示例性电路图。
图13是示出根据一些实施例的图11的电阻式存储器设备的区域的示例性电路图。
图14是示出根据一些实施例的图11的电阻式存储器设备的操作的时序图。
图15是解释根据一些实施例的包括图13的裕度补偿电路的电阻式存储器设备的操作的曲线图。
图16是示出根据一些实施例的图11的电阻式存储器设备的区域的另一示例性电路图。
图17是解释根据一些实施例的包括图16的裕度补偿电路的电阻式存储器设备的操作的曲线图。
具体实施方式
图1是示出根据一些实施例的电阻式存储器设备的框图。在以下描述中，包括十六个存储体(memory bank)的电阻式存储器设备在图1中作为示例被示出，但是本公开不限于此。
参考图1，根据一些实施例的电阻式存储器设备包括电阻式存储器单元阵列、多个感测放大器和写入驱动器(sense amplifier and write driver，SA/WD)2_1至2_8以及外围电路区域3。
电阻式存储器单元阵列可以包括多个存储体1_1至1_16，并且存储体1_1至1_16中的每一个可以包括多个存储器块BLK0至BLK7。存储器块BLK0至BLK7中的每一个包括排列成矩阵的多个电阻式存储器单元。在以下描述中，示出了存储体1_1至1_16中的每一个包括八个存储器块的示例，但是本公开不限于此。
行选择电路和列选择电路可以被布置为对应于存储体1_1至1_16中的每一个。行选择电路和列选择电路分别指定要写入到的和要从其中读取的电阻式存储器单元的行和列。
感测放大器和写入驱动器2_1至2_8中的每一个被布置为对应于存储体1_1至1_16中的两个，并且在这两个对应的存储体上执行读取和写入操作。在本公开的实施例中，使用感测放大器和写入驱动器2_1至2_8中的每一个对应于存储体1_1至1_16中的两个的情况作为示例，但是本公开不限于此。也就是说，感测放大器和写入驱动器2_1至2_8中的每一个可以对应于一个存储体或四个存储体。
此外，在感测放大器和写入驱动器2_1至2_8中的每一个中，感测放大器的数量和写入驱动器的数量可以彼此不同。特别地，感测放大器的数量可以大于写入驱动器的数量。
在外围电路区域3中，多个逻辑电路块和电源可以被设置为对列选择电路、行选择电路、以及感测放大器和写入驱动器2_1至2_8进行操作。
图2至图4是示出根据一些实施例的图1的电阻式存储器单元阵列的图。
参考图2，电阻式存储器单元阵列可以具有交叉点结构。交叉点结构是指在一条线和另一条线彼此交叉的区域中形成一个电阻式存储器单元MC的结构。例如，位线BL1_1至BL4_1可以在第一方向上延伸，并且字线WL1_1至WL3_1可以在第二方向上延伸以与位线BL1_1至BL4_1交叉。电阻式存储器单元MC可以形成在位线BL1_1至BL4_1中的每一个与字线WL1_1至WL3_1中的每一个交叉的区域中。电阻式存储器单元MC中的每一个可以包括可变电阻元件B和控制流过可变电阻元件B的电流的存取元件A。
参考图3，根据一些实施例的电阻式存储器单元阵列的存储器单元100可以包括布置在一条字线(例如，WL1_1)和一条位线(例如，BL4_1)之间的第一存储器单元MC1、以及布置在另一条字线(例如，WL2_1)和一条位线(例如，BL4_1)之间的第二存储器单元MC2。第一存储器单元MC1和第二存储器单元MC2可以分别作为独立的存储器单元操作。
第一存储器单元MC1可以包括第一加热电极110、第一信息存储元件120、第一开关元件130等。第一开关元件130可以包括第一开关电极131、第二开关电极132和布置在它们之间的第一选择层133。在一些实施例中，第一选择层133可以包括双向阈值开关(ovonicthreshold switch，OTS)材料。当在第一开关电极131和第二开关电极132之间施加大于阈值电压的电压时，电流可以流过第一选择层133。
在第一加热电极110和第一信息存储元件120彼此接触的方向上，第一加热电极110的横截面积可以与第一信息存储元件120的横截面积相同或不同。当在第一加热电极110和第一信息存储元件120彼此接触的方向上，第一加热电极110的横截面积与第一信息存储元件120的横截面积不同时，在半导体器件的操作期间施加到第一存储器单元MC1的温度可能变化，并且在这种情况下，可能增加或改变工艺。
在一些实施例中，第一存储器单元MC1可以不包括第一加热电极110。
第一信息存储元件120可以包括相变材料。在一些实施例中，第一信息存储元件120可以包括硫族化物材料，但是实施例不限于此。在一些其他实施例中，第一信息存储元件120可以包括例如Ge-Sb-Te(GST)。根据第一信息存储元件120中包括的元件的类型和化学组成比，可以确定根据第一信息存储元件120的结晶能的结晶温度、熔点和相变速率。
第二存储器单元MC2可以具有类似于第一存储器单元MC1的结构。第二存储器单元MC2可以包括第二加热电极140、第二信息存储元件150、第二开关元件160等。第二加热电极140、第二信息存储元件150和第二开关元件160的结构和特性可以分别类似于第一加热电极110、第一信息存储元件120和第一开关元件130的结构和特性。第二开关元件160可以包括第一开关电极161、第二开关电极162和布置在它们之间的选择层163。
在一些实施例中，第二存储器单元MC2可以不包括第二加热电极140。
如图4所示，根据一些实施例的电阻式存储器单元阵列可以具有三维(3D)堆叠结构。3D堆叠结构是指多个电阻式存储器单元层111_1至111_8垂直堆叠的结构。尽管在附图中示出了八个电阻式存储器单元层111_1至111_8被堆叠，但是本公开不限于此。电阻式存储器单元层111_1至111_8中的每一个可以包括多个电阻式存储器单元组和/或多个冗余存储器单元组。如果电阻式存储器单元阵列具有3D堆叠结构，则电阻式存储器单元层111_1至111_8中的每一个可以具有图2的交叉点结构。然而，本公开不限于此。
当电阻式存储器单元层111_1至111_8的电阻式存储器单元是PRAM时，电阻式存储器单元MC可以包括含有相变材料的可变电阻元件B和控制流过可变电阻元件B的电流的存取元件A。这里，存取元件A可以是串联到可变电阻元件B的二极管或晶体管。
相变材料的示例可以包括两种元素的组合(诸如GaSb、InSb、InSe、Sb2Te3或GeTe)、三种元素的组合(诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe)、以及四种元素的组合(诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2)。其中，含有锗(Ge)、锑(Sb)和碲(Te)的GeSbTe通常可以用作相变材料。
例如，当电阻式存储器单元层111_1至111_8的电阻式存储器单元是RRAM时，可变电阻元件B可以包括NiO或钙钛矿(perovskite)。钙钛矿可以是诸如亚锰酸盐(Pr0.7Ca0.3MnO3、Pr0.5Ca0.5MnO3、其他PCMO、LCMO等)、钛酸盐(STO:Cr)或锆酸盐(SZO:Cr、Ca2Nb2O7:Cr、Ta2O5:Cr)的成分。细丝可以在可变电阻元件B中形成。
在根据一些实施例的电阻式存储器单元层111_1至111_8中，可以在相邻的电阻式存储器单元层(例如，111_7和111_8)之间共享位线和/或字线。
图5是示出根据一些实施例的电阻式存储器设备的框图。
参考图5，根据一些实施例的电阻式存储器设备可以包括外围逻辑结构PS和单元阵列结构CS。
单元阵列结构CS可以堆叠在外围逻辑结构PS上。也就是说，在平面视图中，外围逻辑结构PS和单元阵列结构CS可以彼此重叠。根据一些实施例的电阻式存储器设备可以具有单元在外围之上的(cell over peri，COP)结构。
例如，单元阵列结构CS可以包括图2至图4的电阻式存储器单元阵列。外围逻辑结构PS可以包括图1的外围电路区域3。
单元阵列结构CS可以包括布置在外围逻辑结构PS上的多个存储器单元区块BLK1至BLKn。
图6是示出根据一些实施例的电阻式存储器设备的电阻式存储器单元的电阻分布的曲线图。
参考图6，电阻式存储器单元可以是例如单位单元(single bit cell)。电阻式存储器单元可以是多位单元(multi-bit cell)。然而，本公开不限于此。在下文中，假设电阻式存储器单元是单位单元。
电阻式存储器单元可以存储第一数据ST或第二数据RST。图6所示的电阻分布可以是紧接着写入操作之后的分布。
第一数据ST和第二数据RST可以分别对应于第一电阻水平L1和第二电阻水平L2。电阻值可以按照第一电阻水平L1和第二电阻水平L2的顺序增加。例如，第一电阻水平L1大于RH1且小于RL1，并且第二电阻水平L2大于RH2且小于RL2。这里，RL1、RL2、RH1和RH2可以是在验证读取操作中用于检查在写入操作期间写入是否被正确执行的参考值。
在图6所示的电阻分布中，在电阻式存储器单元阵列中，基于参考电压或读取电压Vread，SET状态(例如，第一数据ST)可以对应于可变电阻元件具有晶态的情况。RESET状态(例如，第二数据RST)可以对应于可变电阻元件具有非晶态的情况。
图7是示出用于感测电荷的电阻式存储器设备的框图。
参考图7，电阻式存储器设备可以包括电源200、钳位开关晶体管CST、钳位单元210、全局位线晶体管GPTn、局部位线晶体管LPTn、电阻式存储器单元220、充电电容器CA、局部字线晶体管LNTn、寄生电容CPAR、全局字线晶体管GNTn、感测放大器230、参考电压晶体管RVT和预充电单元240。
电阻式存储器单元220是存储器单元阵列中的多个电阻式存储器单元之一，并且可以被选择从所述多个电阻式存储器单元当中读取。因为电阻式存储器单元220与上述图2的电阻式存储器单元MC相同，所以将省略其详细描述。
电源200可以通过电源节点NP向钳位单元210供应电源电压。在这种情况下，连接在电源200和钳位单元210之间的钳位开关晶体管CST可以通过钳位激活信号CL_EN而导通或截止，以将从电源200供应的电源电压传输到电源节点NP或者阻止将电源电压传输到电源节点NP。
钳位单元210可以从电源200接收电源电压VP。钳位单元210可以将从电源200接收的电源电压VP钳位到钳位电压VC，以用于对位线预充电。具体地，钳位单元210可以从外部接收钳位控制电压VCon，并将钳位电压VC传输到钳位节点NC。例如，钳位单元210可以包括如图8所示的电路结构。
图8是钳位单元210的示例性电路图。如图7所示，钳位单元210可以连接在全局位线晶体管GPTn和电源节点NP之间。具体地，钳位单元210包括电源电压VP被施加到的钳位晶体管CNT。运算放大器OP被连接到钳位晶体管CNT的栅极。钳位控制电压Vcon被施加到运算放大器OP的负输入端子(-)。钳位电压可以施加到运算放大器OP的正输入端子(+)。
再次参考图7，全局位线晶体管GPTn可以从钳位节点NC接收钳位电压VC。全局位线晶体管GPTn可以接收全局位线控制电压GYn，以将钳位电压VC传输到局部位线晶体管LPTn。多个局部位线晶体管LPTn可以连接到一个全局位线晶体管GPTn。
局部位线晶体管LPTn可以从全局位线晶体管GPTn接收钳位电压VC。局部位线晶体管LPTn可以接收局部位线控制电压LYn，以将钳位电压VC传输到位线节点NB。
电阻式存储器单元220的位线可以从局部位线晶体管LPTn接收钳位电压VC，使得钳位电压VC在预定时间点之后被预充电到位线节点NB。在特定时间段之后，位线节点NB可以被预充电到钳位电压VC。稍后将参考图9和图10详细描述随时间的操作。
预充电单元240包括第一预充电晶体管PCT1至第n预充电晶体管PCTn。预充电晶体管PCT1至PCTn的每个栅极可以被配置为接收对应的选择信号，并且第一预充电电压Vpre1至第n预充电电压VpreN中的一个预充电电压可以基于预充电晶体管PCT1至PCTn中的哪一个被选择而被传输到感测节点NS。例如，第一预充电晶体管PCT1可以通过选择信号SEL1而导通，将第一预充电电压Vpre1传输到感测节点NS。
全局字线晶体管GNTn可以被全局字线控制电压GXn选通(gated)，以将通过感测节点NS接收的预充电电压传输到全局字线节点NG。
局部字线晶体管LNTn可以被局部字线控制电压LXn选通，以通过全局字线节点NG将预充电电压传输到局部字线节点NW。
电阻式存储器单元220的字线可以从局部字线晶体管LNTn接收预充电电压，使得预充电电压在预定时间点之后被预充电到局部字线节点NW。在特定时间段之后，局部字线节点NW可以被预充电到预充电电压。稍后将参考图9和图10详细描述随时间的操作。
随后，当位线节点NB和局部字线节点NW之间的电压大于或等于电阻式存储器单元220的阈值电压时，位线节点NB的电荷可以被转移到局部字线节点NW。在该过程中，累积在局部字线节点NW中的电荷可以累积在充电电容器CA中。稍后将参考图9和图10详细描述随时间的操作。
感测放大器230可以从参考节点NR接收参考电压Vref，并通过将参考电压Vref与感测节点NS的电压进行比较来输出感测输出值Sout。在用预充电电压对位线节点NB预充电的时间点之后的任意时间点，参考电压晶体管RVT可以被开关电压VS选通，以使参考节点NR的电压等于感测节点NS的电压。参考电压晶体管RVT可以是NMOS晶体管，但不限于此，并且可以是PMOS晶体管或传输晶体管。感测节点NS的电压或参考节点NR的电压(使得两者相等)可以与通过在充电电容器CA中累积的电荷获得的局部字线节点NW的电压进行比较。局部字线节点NW的电压可以通过局部字线晶体管LNTn和全局字线晶体管GNTn被传输到感测节点NS。感测放大器230可以通过根据传输到感测节点NS的电压确定电阻式存储器单元220是处于参考图6描述的SET状态还是RESET状态，来输出感测输出值Sout，这可以简单地称为电荷感测。
然而，可能通过全局字线节点NG周围的晶体管在全局字线节点NG中形成寄生电容。因此，当局部字线晶体管LNTn导通以将充电电容器CA的电荷移动到感测放大器230时，可能会出现问题。也就是说，因为电荷共享(charge sharing)现象发生在充电电容器CA和寄生电容CPAR之间，所以充电电容器CA中充电的电荷被保留，并且不能被转移到感测放大器230。在电荷感测中，当充电电容器CA根据电荷守恒定律与寄生电容CPAR共享电荷时，电阻式存储器设备的感测裕度可能降低。这将参考图9至图10的时间相关图来描述。
图9是解释图7的电阻式存储器设备的操作的时序图。图10是解释图7的电阻式存储器设备的操作的曲线图。
参考图7至图10，在第一时间点t1之前，全局位线控制电压GYn、局部位线控制电压LYn和钳位激活信号CL_EN变为逻辑高，并且全局位线晶体管GPTn、局部位线晶体管LPTn和钳位开关晶体管CST维持截止状态。因此，在第一时间点t1，局部字线节点NW、位线节点NB、全局字线节点NG和感测节点NS可以具有任意的初始电压值。该任意的初始电压值可以是例如0V。
在从第一时间点t1到第二时间点t2的字线预充电时段tWP期间，局部字线节点NW可以通过从预充电单元240供应的预充电电压(例如，Vpre1)被预充电。
在这种情况下，可以通过在第一时间点t1处将全局位线控制电压GYn和局部位线控制电压LYn切换到逻辑低来导通全局位线晶体管GPTn和局部位线晶体管LPTn。然而，因为钳位激活信号CL_EN从第一时间点t1到第二时间点t2维持逻辑高，所以从电源200供应的电源电压VP可能不会被传送到位线节点NB。因此，位线节点NB维持任意初始电压值，直到第二时间点t2。
因为全局字线控制电压GXn从第一时间点t1到第四时间点t4维持逻辑高，所以全局字线晶体管GNTn可以维持导通状态。为了对局部字线节点NW预充电，可以通过在从第一时间点t1到第二时间点t2的字线预充电时段tWP期间将局部字线控制电压LXn维持在逻辑高来导通局部字线晶体管LNTn。
从预充电单元240传送的预充电电压(例如，Vpre1)可以通过全局字线晶体管GNTn和局部字线晶体管LNTn传送到局部字线节点NW。局部字线节点NW可以在字线预充电时段tWP内从任意初始电压值预充电到预充电电压(例如，Vpre1)。
在局部字线节点NW被预充电到预充电电压(例如，Vpre1)之后，位线节点NB在从第二时间点t2到第三时间点t3的位线预充电时段tBP期间被预充电。在根据一些实施例的电阻式存储器设备中，局部字线节点NW可以在位线预充电时段tBP的至少一部分中被浮置。
具体地，通过在位线预充电时段tBP期间将全局位线控制电压GYn和局部位线控制电压LYn维持在逻辑低，全局位线晶体管GPTn和局部位线晶体管LPTn可以维持导通状态。通过在位线预充电时段tBP期间将钳位激活信号CL_EN维持在逻辑低，钳位开关晶体管CST可以维持导通状态。
也就是说，从电源200供应的电源电压VP可以通过钳位开关晶体管CST传送到电源节点NP。此后，钳位单元210可以生成钳位电压VC以用于对位线节点NB预充电。钳位单元210可以通过全局位线晶体管GPTn和局部位线晶体管LPTn将所生成的钳位电压VC传送到位线节点NB，以对位线节点NB预充电。在第二时间点t2之后的位线预充电时段tBP期间，位线节点NB可以从任意初始电压值预充电到钳位电压VC。
此时，在第二时间点t2之后的参考电压晶体管导通的时间点t0，在感测放大器230中，连接在参考节点NR和被施加参考电压Vref的感测节点NS之间的参考电压晶体管RVT可以通过开关电压VS而导通，以使感测节点NS和参考节点NR之间的电压相等。此后，感测放大器230将感测节点NS和参考节点NR之间的电压(使得两者相等)与局部字线节点NW的电压进行比较，从而感测电阻式存储器单元220是处于SET状态还是RESET状态。
在参考电压晶体管导通的时间点t0之后，经预充电的局部字线节点NW和经预充电的位线节点NB之间的电压差可以是电阻式存储器单元220在其处导通的阈值电压Vth。在经预充电的局部字线节点NW和经预充电的位线节点NB之间的电压差变成阈值电压Vth的阈值电压时间点tr之后，局部字线节点NW的电压电平可以根据电阻式存储器单元220是处于SET状态还是RESET状态而变化。
具体地，当电阻式存储器单元220处于SET状态时，被预充电到预充电电压(例如，Vpre1)的局部字线节点NW可以被来自被预充电的位线节点NB的电荷充电，并且该电压可以沿着NWSET曲线图改变。当局部字线节点NW通过电阻式存储器单元220从位线节点NB接收电荷时，该电荷可以被存储在充电电容器CA中。
如果电阻式存储器单元220处于RESET状态，则被预充电到预充电电压(例如，Vpre1)的局部字线节点NW可以不被来自被预充电的位线节点NB的电荷充电，并且该电压可以沿着NWRST曲线图维持在预充电电压(例如，Vpre1)。也就是说，因为电阻式存储器单元220未导通，所以局部字线节点NW维持在预充电电压(例如，Vpre1)，如NWRST曲线图所示。
NWSET曲线图和NWRST曲线图之间的电压可以维持在阈值电压Vth与由于骤回(snapback)现象而由电阻存储单元220生成的维持电压Vh之间的差，其中在阈值电压Vth下，电阻式存储器单元220被导通。
在位线节点NB通过位线预充电时段tBP被预充电到钳位电压VC之后，在从第三时间点t3到第四时间点t4的感测时段tSA期间，充电电容器CA中充电的电荷可以与感测节点NS处的电荷进行比较，从而感测电阻式存储器单元220是处于SET状态还是RESET状态。
具体地，在第三时间点t3之后，通过使全局位线控制电压GYn和局部位线控制电压LYn为逻辑高，全局位线晶体管GPTn和局部位线晶体管LPTn可以被截止。也就是说，可以防止钳位电压VC被传送到位线节点NB。另外，钳位激活信号CL_EN也可以变为逻辑高，并且从电源200生成的电源电压VP可以不被传送到钳位单元210。也就是说，位线节点NB的预充电被停止。
通过将全局字线控制电压GXn维持在逻辑高直到第四时间点t4，全局字线晶体管GNTn可以维持导通状态。局部字线控制电压LXn可以在第三时间点t3处变为逻辑高，并且可以维持逻辑高直到第四时间点t4。也就是说，在感测时段tSA期间，局部字线晶体管LNTn和全局字线晶体管GNTn可以被导通，以将局部字线节点NW中充电的电荷移动到感测节点NS。
然而，根据等式1，当局部字线晶体管LNTn被导通时，充电电容器CA中充电的总电荷量应该与并联连接的充电电容器CA和寄生电容CPAR中存储的电荷量相同。
CA*(Vth-Vs) ＝ (CA+CPAR)*(ΔVSMQ) 等式1
当局部字线晶体管LNTn被导通时，在充电电容器CA和在全局字线节点NG处形成的寄生电容CPAR之间可能发生电荷共享现象。
也就是说，在第三时间点t3之后，局部字线晶体管LNTn可以被导通，以在充电电容器CA和寄生电容CPAR之间形成并联连接。由于电荷共享，根据在感测开始的第三时间点t3之后的电荷共享时间点tq处的电荷共享，局部字线节点NW的NWSET曲线图可以具有SET电荷共享电压VSMQSET。类似地，由于电荷共享，根据在感测开始的第三时间点t3之后的电荷共享时间点tq处的电荷共享，局部字线节点NW的NWRST曲线图可以具有RESET电荷共享电压VSMQRST。
如果由于寄生电容CPAR导致的电荷共享没有发生，则即使在感测时段tSA中，处于SET状态的局部字线节点NW的电压也可以维持SET理想电压VSMISET。也就是说，感测节点NS的电压和局部字线节点NW的电压之间的SET感测裕度(通过该SET感测裕度，感测放大器230可以确定电阻式存储器单元220是否处于SET状态)可以被维持为高值，诸如SET理想裕度ΔVSMISET。
然而，当由于寄生电容CPAR而发生电荷共享时，在电荷共享时间点tq之后，局部字线节点NW的电压可以具有低于SET理想电压VSMISET的SET电荷共享电压VSMQSET。也就是说，感测节点NS的电压和局部字线节点NW的电压之间的SET感测裕度(通过该SET感测裕度，感测放大器230可以确定电阻式存储器单元220是否处于SET状态)具有低于SET理想电压VSMISET的SET电荷共享裕度ΔVSMQSET。因此，由感测放大器230确定电阻式存储器单元220是否处于SET状态所获得的结果的可靠性可能降低。
类似地，如果由于寄生电容CPAR而导致的电荷共享没有发生，则即使在感测时段tSA中，RESET状态下的局部字线节点NW的电压也可以维持RESET理想电压VSMIRST。也就是说，感测节点NS的电压和局部字线节点NW的电压之间的RESET感测裕度(通过该RESET感测裕度，感测放大器230可以确定电阻式存储器单元220是否处于RESET状态)可以维持为高值，诸如RESET理想裕度ΔVSMIRST。
然而，当由于寄生电容CPAR而发生电荷共享时，在电荷共享时间点tq之后，局部字线节点NW的电压可以具有低于RESET理想电压VSMIRST的RESET电荷共享电压VSMQRST。也就是说，感测节点NS的电压和局部字线节点NW的电压之间的RESET感测裕度(通过该RESET感测裕度，感测放大器230可以确定电阻式存储器单元220是否处于RESET状态)具有低于RESET理想裕度ΔVSMIRST的RESET电荷共享裕度ΔVSMQRST。因此，由感测放大器230确定电阻式存储器单元220是否处于RESET状态所获得的结果的可靠性可能降低。
也就是说，由于寄生电容CPAR和充电电容器CA之间的电荷共享，用于感测放大器230确定电阻式存储器单元220是处于SET状态还是RESET状态的感测裕度从理想裕度ΔVSMI降低到电荷共享裕度ΔVSMQ，并且电阻式存储器设备的可靠性可能降低。
在下文中，将描述根据一些实施例的用于防止感测裕度由于电荷共享而降低的电阻式存储器设备。
图11是示出根据一些实施例的电阻式存储器设备的框图。图12是示出根据一些实施例的图11的电阻式存储器设备的裕度补偿电路中的裕度补偿开关的示例性电路图。在以下描述中，将省略冗余描述，并且将主要描述差异。
参考图11，与图7的情况不同，裕度补偿电路250可以被连接到局部字线节点NW和全局字线节点NG。裕度补偿电路250可以包括裕度补偿开关。如图12所示，裕度补偿开关可以是裕度补偿NMOS晶体管MCNT。裕度补偿开关可以是PMOS晶体管或传输晶体管，但不限于此。
另外，与图7的情况不同，在根据一些实施例的图11的电阻式存储器设备中，可以省略用于在感测放大器230的参考节点NR和感测节点NS之间切换的电路。也就是说，感测放大器230可以感测参考电压Vref和感测节点NS的电压之间的差，并且输出确定电阻式存储器单元220是处于SET状态还是RESET状态的结果作为感测输出值Sout。
参考图12，裕度补偿电路250中的裕度补偿NMOS晶体管MCNT可以被局部字线节点NW选通，以将连接到漏极的裕度补偿电压VMC传输到全局字线节点NG。当裕度补偿开关是PMOS晶体管时，连接到源极的裕度补偿电压VMC可以被传输到全局字线节点NG。裕度补偿开关的操作不限于此，并且根据开关配置的其他开关操作是可能的，只要开关操作被局部字线节点NW选通以将裕度补偿电压VMC传输到全局字线节点NG。此外，根据一些实施例的裕度补偿电压VMC可以对应于接地电压。然而，本公开不限于此。
图13是示出根据一些实施例的图11的电阻式存储器设备的区域R的示例性电路图。根据下面讨论并在图13中示出的一些实施例，裕度补偿电路250可以被连接到电阻式存储器设备。在下文中，将在假设裕度补偿电路250中的裕度补偿开关是裕度补偿NMOS晶体管MCNT的情况下给出描述。
参考图11至图13，在区域R中，电阻式存储器单元层可以被连接在从钳位单元210接收钳位电压VC的全局位线晶体管GPTn和从感测节点NS接收预充电电压的全局字线晶体管GNTn之间。
具体地，多个局部位线晶体管LPT1n至LPTnn可以被连接到全局位线晶体管GPTn。所述多个局部位线晶体管LPT1n至LPTnn可以将从全局位线晶体管GPTn接收的钳位电压VC分别传输到与其连接的多条位线BL1_1至BLn_1。
另外，多个局部字线晶体管LNT1至LNTn可以被连接到全局字线晶体管GNTn。所述多个局部字线晶体管LNT1至LNTn可以将从全局字线晶体管GNTn接收的预充电电压(例如，Vpre1)分别传输到与其连接的多条字线WL1_1至WLn_1。
如上参考图2所述，一个电阻式存储器单元220可以形成在每条位线和每条字线的交叉点处。因为它与参考图2描述的相同，所以将省略对其的详细描述。
根据一些实施例的电阻式存储器设备的裕度补偿电路250可以包括分别被多个局部字线节点NW1至NWn选通的多个裕度补偿开关。在附图中，所述多个裕度补偿开关被示出为多个裕度补偿NMOS晶体管MCNT1至MCNTn。
裕度补偿NMOS晶体管MCNT1至MCNTn中的每一个的源极可以被连接到全局字线节点NG。也就是说，各个裕度补偿NMOS晶体管MCNT1至MCNTn可以被多个局部字线节点NW选通，以将裕度补偿电压VMC传输到全局字线节点NG。
通过在局部字线节点NW和全局字线节点NG之间连接裕度补偿电路250，可以防止上面参考图7描述的裕度降低。将参考图14和图15给出其详细描述。
图14是示出根据一些实施例的图11的电阻式存储器设备的操作的时序图。图15是解释根据一些实施例的包括图13的裕度补偿电路的电阻式存储器设备的操作的曲线图。为简洁起见，将省略与参考图7至图10的描述重复的描述。
在下文中，假设局部位线节点NB、局部位线晶体管LPTn、局部字线节点NW和局部字线晶体管LNTn分别是多个局部位线节点当中的第n个局部位线节点NB、多个局部位线晶体管LPT1n至LPTnn当中的第n个局部位线晶体管LPTn、多个局部字线节点NW1至NWn当中的第n个局部字线节点NWn、和多个局部字线晶体管LNT1至LNTn当中的第n个局部字线晶体管LNTn。
参考图11至图14，对于全局位线控制电压GYn、局部位线控制电压LYn、全局字线控制电压GXn、局部字线控制电压LXn和钳位激活信号CL_EN，字线预充电时段tWP和位线预充电时段tBP中的逻辑值变化与参考图9描述的相同。对于全局位线控制电压GYn、局部位线控制电压LYn、全局字线控制电压GXn和钳位激活信号CL_EN，感测时段tSA中的逻辑值变化也与参考图9描述的相同。
然而，在感测时段tSA中，与图9的情况不同，根据一些实施例的电阻式存储器设备的局部字线控制电压LXn保持逻辑低，并且局部字线晶体管LNTn被截止。
也就是说，在图9中，当局部字线控制电压LXn在感测时段tSA期间变为逻辑高，并且局部字线晶体管LNTn被导通时，局部字线节点NW与全局字线节点NG共享电荷，从而导致感测裕度的减小。
然而，在根据一些实施例的图14的电阻式存储器设备时序中，可以通过在感测时段tSA期间将局部字线控制电压LXn维持在逻辑低来截止局部字线晶体管LNTn。因此，局部字线节点NW和全局字线节点NG之间的电荷共享不会在感测时段tSA中发生，从而防止感测裕度的减小。这将参考图15更详细地描述。将省略与参考图7至图10的描述重复的描述。
参考图11至图15，通过在感测时段tSA期间截止局部字线晶体管LNTn，感测裕度可以维持理想裕度ΔVSMI。
也就是说，因为在局部字线节点NW和全局字线节点NG之间不发生电荷共享，所以即使在感测时段tSA之后，NWSET曲线图也可以维持SET理想电压VSMISET。另外，因为在局部字线节点NW和全局字线节点NG之间不发生电荷共享，所以即使在感测时段tSA之后，NWRST曲线图也可以维持RESET理想电压VSMIRST。
当预充电电压(例如，Vpre1)小于第一裕度补偿电压VMC(a)时，可以沿着感测节点曲线图NS(a)执行感测放大器230的感测操作，或者当预充电电压(例如，Vpre1)大于第二裕度补偿电压VMC(b)时，可以沿着感测节点曲线图NS(b)执行感测放大器230的感测操作。此外，根据本公开的一些实施例的预充电电压可以小于0。然而，本公开不限于此。
首先，在曲线图NS(a)中，从第一时间点t1开始，感测节点NS可以具有由预充电单元240提供的预充电电压(例如，Vpre1)。此后，在阈值电压时间点tr处，裕度补偿NMOS开关可以被局部字线节点NW选通，以将第一裕度补偿电压VMC(a)传输到全局字线节点NG。也就是说，感测节点NS可以具有诸如VSSET(a)的曲线图。如果在阈值电压时间点tr处，裕度补偿NMOS开关没有被局部字线节点NW选通，则感测节点NS维持预充电电压(例如，Vpre1)，并且可以具有诸如VSRST(a)的曲线图。
可以考虑第一裕度补偿电压VMC(a)来设置第一参考电压Vref，使得第一SET理想裕度ΔVSMISET(a)和第一RESET理想裕度ΔVSMIRST(a)具有足够大的值。也就是说，根据一些实施例的电阻式存储器设备可以单独执行感测电阻式存储器单元220是处于SET状态还是RESET状态的操作，而无需导通局部字线晶体管LNTn。因此，第一参考电压Vref和第一裕度补偿电压VMC(a)被指定为具有用户所需的感测裕度，同时不丢失局部字线节点NW处的电荷，从而提高根据一些实施例的电阻式存储器设备的可靠性。
接下来，在曲线图NS(b)中，从第一时间点t1开始，感测节点NS可以具有由预充电单元240提供的预充电电压(例如，Vpre1)。此后，在阈值电压时间点tr处，裕度补偿NMOS开关可以被局部字线节点NW选通，以将第二裕度补偿电压VMC(b)传输到全局字线节点NG。也就是说，感测节点NS可以具有诸如VSSET(b)的曲线图。如果在阈值电压时间点tr处，裕度补偿NMOS开关没有被局部字线节点NW选通，则感测节点NS维持预充电电压(例如，Vpre1)，并且可以具有诸如VSRST(b)的曲线图。
可以考虑第二裕度补偿电压VMC(b)来设置第二参考电压Vref，使得第二SET理想裕度ΔVSMISET(b)和第二RESET理想裕度ΔVSMIRST(b)具有足够大的值。也就是说，根据一些实施例的电阻式存储器设备可以单独执行感测电阻式存储器单元220是处于SET状态还是RESET状态的操作，而无需导通局部字线晶体管LNTn。因此，第二参考电压Vref和第二裕度补偿电压VMC(b)被指定为具有用户所需的感测裕度，同时不会丢失局部字线节点NW处的电荷，从而提高根据一些实施例的电阻式存储器设备的可靠性。
图16是示出根据一些实施例的图11的电阻式存储器设备的区域R的另一示例性电路图。作为参考，除了裕度补偿晶体管是PMOS晶体管并且包括多个裕度补偿晶体管MCPT1至MCPTn之外，它具有与图13相同的配置。
在区域R中，电阻式存储器单元层可以被连接在从钳位单元210接收钳位电压VC的全局位线晶体管GPTn和从感测节点NS接收预充电电压的全局字线晶体管GNTn之间。
具体地，多个局部位线晶体管LPT1n至LPTnn可以被连接到全局位线晶体管GPTn。所述多个局部位线晶体管LPT1n至LPTnn可以将从全局位线晶体管GPTn接收的钳位电压VC分别传输到与其连接的多条位线BL1_1至BLn_1。
另外，多个局部字线晶体管LNT1至LNTn可以被连接到全局字线晶体管GNTn。所述多个局部字线晶体管LNT1至LNTn可以将从全局字线晶体管GNTn接收的预充电电压(例如，Vpre1)分别传输到与其连接的多条字线WL1_1至WLn_1。
如上参考图2所述，一个电阻式存储器单元220可以形成在每条位线和每条字线的交叉点处。将省略其详细描述，因为它与参考图2描述的相同。
根据一些实施例的电阻式存储器设备的裕度补偿电路250可以包括分别被多个局部字线节点NW1至NWn选通的多个裕度补偿开关。在附图中，所述多个裕度补偿开关被示出为多个裕度补偿PMOS晶体管MCPT1至MCPTn。
裕度补偿PMOS晶体管MCPT1至MCPTn中的每一个的漏极可以被连接到全局字线节点NG。也就是说，相应的裕度补偿PMOS晶体管MCPT1至MCPTn可以被多个局部字线节点NW选通，以将裕度补偿电压VMC传输到全局字线节点NG。
通过将裕度补偿电路250连接在局部字线节点NW和全局字线节点NG之间，可以防止上面参考图7描述的裕度降低。将参考图11、图12、图14和图16给出其详细描述。
图17是解释根据一些实施例的包括图16的裕度补偿电路的电阻式存储器设备的操作的曲线图。
参考图11、图12、图14、图16和图17，对于全局位线控制电压GYn、局部位线控制电压LYn、全局字线控制电压GXn、局部字线控制电压LXn和钳位激活信号CL_EN，字线预充电时段tWP和位线预充电时段tBP中的逻辑值变化与参考图9描述的相同。对于全局位线控制电压GYn、局部位线控制电压LYn、全局字线控制电压GXn和钳位激活信号CL_EN，感测时段tSA中的逻辑值变化也与参考图9描述的相同。
然而，在感测时段tSA中，与图9的情况不同，根据一些实施例的电阻式存储器设备的局部字线控制电压LXn保持逻辑低，并且局部字线晶体管LNTn保持截止。
也就是说，在图9中，当局部字线控制电压LXn在感测时段tSA期间变为逻辑高，并且局部字线晶体管LNTn被导通时，局部字线节点NW与全局字线节点NG共享电荷，从而导致感测裕度的减小。
然而，在根据一些实施例的图14的电阻式存储器设备中，可以通过在感测时段tSA期间将局部字线控制电压LXn维持在逻辑低来截止局部字线晶体管LNTn。因此，局部字线节点NW和全局字线节点NG之间的电荷共享不在感测时段tSA中发生，从而防止感测裕度的减小。这将参考图17更详细地描述。将省略与参考图7至图10的描述重复的描述。
参考图11、图12、图14、图16和图17，通过在感测时段tSA期间截止局部字线晶体管LNTn，感测裕度可以维持理想裕度ΔVSMI。也就是说，因为在局部字线节点NW和全局字线节点NG之间不发生电荷共享，所以即使在感测时段tSA之后，NWSET曲线图也可以维持SET理想电压VSMISET。另外，因为在局部字线节点NW和全局字线节点NG之间不发生电荷共享，所以即使在感测时段tSA之后，NWRST曲线图也可以维持RESET理想电压VSMIRST。
当预充电电压(例如，Vpre1)大于第一裕度补偿电压VMC(a)时，可以沿着感测节点曲线图NS(a)执行感测放大器230的感测操作，或者当预充电电压(例如，Vpre1)小于第二裕度补偿电压VMC(b)时，可以沿着感测节点曲线图NS(b)执行感测放大器230的感测操作。
首先，在曲线图NS(a)中，从第一时间点t1开始，感测节点NS可以具有连接到裕度补偿PMOS晶体管MCPTn的源极的第一裕度补偿电压VMC(a)。与图15的情况不同，裕度补偿电路250的裕度补偿开关是PMOS晶体管。因此，当电阻式存储器单元220具有低于阈值电压的电压时，电荷可能不会从位线节点NB转移到局部字线节点NW。在这种情况下，逻辑低被施加到裕度补偿PMOS晶体管MCPTn，并且裕度补偿PMOS晶体管可以被导通。也就是说，从第一时间点t1到将大于或等于阈值电压Vth的电压被施加到电阻式存储器单元220的阈值电压时间点tr，第一裕度补偿电压VMC(a)可以通过裕度补偿PMOS晶体管MCPTn被传输到感测节点NS。此后，在阈值电压时间点tr处，裕度补偿PMOS开关可以被局部字线节点NW截止，以将预充电单元240供应的预充电电压(例如，Vpre1)施加到感测节点NS。
也就是说，当电阻式存储器单元220处于SET状态时，感测节点NS可以具有诸如VSSET(a)的曲线图。如果在阈值电压时间点tr处，裕度补偿PMOS开关MCPTn没有被局部字线节点NW截止，则感测节点NS维持第一裕度补偿电压VMC(a)，并且可以具有诸如VSRST(a)的曲线图。
可以考虑第一裕度补偿电压VMC(a)来设置第一参考电压Vref，使得第一SET理想裕度ΔVSMISET(a)和第一RESET理想裕度ΔVSMIRST(a)具有足够大的值。也就是说，根据一些实施例的电阻式存储器设备可以单独执行感测电阻式存储器单元220是处于SET状态还是RESET状态的操作，而无需导通局部字线晶体管LNTn。因此，第一参考电压Vref和第一裕度补偿电压VMC(a)被指定为具有用户所需的感测裕度，同时不会丢失局部字线节点NW处的电荷，从而提高根据一些实施例的电阻式存储器设备的可靠性。
接下来，在曲线图NS(b)中，从第一时间点t1开始，感测节点NS可以具有连接到裕度补偿PMOS晶体管MCPTn的源极的第二裕度补偿电压VMC(b)。与图15的情况不同，裕度补偿电路250的裕度补偿开关是PMOS晶体管。因此，当电阻式存储器单元220具有低于阈值电压的电压时，电荷可能不会从位线节点NB转移到局部字线节点NW。在这种情况下，逻辑低被施加到裕度补偿PMOS晶体管MCPTn，并且裕度补偿PMOS晶体管可以被导通。也就是说，从第一时间点t1到将大于或等于阈值电压Vth的电压施加到电阻式存储器单元220的阈值电压时间点tr，第一裕度补偿电压VMC(a)可以通过裕度补偿PMOS晶体管MCPTn传输到感测节点NS。此后，在阈值电压时间点tr处，裕度补偿PMOS开关可以被局部字线节点NW截止，以将从预充电单元240供应的预充电电压(例如，Vpre1)施加到感测节点NS。
也就是说，当电阻式存储器单元220处于SET状态时，感测节点NS可以具有诸如VSSET(b)的曲线图。如果在阈值电压时间点tr处，裕度补偿PMOS开关MCPTn没有被局部字线节点NW截止，则感测节点NS维持第二裕度补偿电压VMC(b)，并且可以具有诸如VSRST(b)的曲线图。
可以考虑第二裕度补偿电压VMC(b)来设置第二参考电压Vref，使得第二SET理想裕度ΔVSMISET(b)和第二RESET理想裕度ΔVSMIRST(b)具有足够大的值。也就是说，根据一些实施例的电阻式存储器设备可以单独执行感测电阻式存储器单元220是处于SET状态还是RESET状态的操作，而无需导通局部字线晶体管LNTn。因此，第二参考电压Vref和第二裕度补偿电压VMC(b)被指定为具有用户所需的感测裕度，同时不会丢失局部字线节点NW处的电荷，从而提高根据一些实施例的电阻式存储器设备的可靠性。
虽然已经描述了实施例，但是本领域技术人员将理解，在不脱离本公开的原理的情况下，可以进行许多改变和修改。

Claims (20)

1.一种电阻式存储器设备，包括：
电阻式存储器单元，电连接到局部字线节点；
局部字线晶体管，被配置为将所述局部字线节点电连接到全局字线节点；
全局字线晶体管，被配置为将所述全局字线节点电连接到感测节点；以及
裕度补偿电路，包括电连接到所述局部字线节点和所述全局字线节点的裕度补偿开关。
2.根据权利要求1所述的电阻式存储器设备，还包括字线预充电电路，所述字线预充电电路被配置为向所述感测节点提供预充电电压。
3.根据权利要求2所述的电阻式存储器设备，其中，所述裕度补偿开关被配置为向所述全局字线节点提供裕度补偿电压，并且
其中，所述裕度补偿电压大于所述预充电电压。
4.根据权利要求2所述的电阻式存储器设备，其中，所述裕度补偿开关被配置为向所述全局字线节点提供裕度补偿电压，并且
其中，所述裕度补偿电压小于所述预充电电压。
5.根据权利要求4所述的电阻式存储器设备，其中，所述裕度补偿电压对应于接地电压。
6.根据权利要求1所述的电阻式存储器设备，其中，所述裕度补偿开关被配置为基于施加到所述局部字线节点的电压，向所述全局字线节点提供裕度补偿电压。
7.根据权利要求1所述的电阻式存储器设备，其中，所述裕度补偿开关被配置为基于施加到所述局部字线节点的接地电压，向所述全局字线节点提供裕度补偿电压。
8.一种电阻式存储器设备，包括：
电阻式存储器单元，电连接到位线和字线，所述电阻式存储器单元在局部字线节点处连接到所述字线，并且所述电阻式存储器单元包括具有第一阈值电压的存取元件；
局部字线晶体管，被配置为从第一时间点到第二时间点将所述局部字线节点电连接到全局字线节点，以将所述字线预充电到预充电电压；
全局字线晶体管，被配置为将所述全局字线节点电连接到感测节点；以及
字线预充电电路，被配置为生成所述预充电电压并将所述预充电电压提供给所述感测节点，
其中，所述局部字线晶体管还被配置为在所述第二时间点之后维持截止状态，同时所述全局字线晶体管将所述全局字线节点电连接到所述感测节点。
9.根据权利要求8所述的电阻式存储器设备，还包括裕度补偿电路，所述裕度补偿电路包括裕度补偿开关，所述裕度补偿开关被配置为在第三时间点处向所述全局字线节点提供裕度补偿电压。
10.根据权利要求9所述的电阻式存储器设备，其中，所述裕度补偿电压大于所述预充电电压。
11.根据权利要求9所述的电阻式存储器设备，其中，所述裕度补偿电压小于所述预充电电压。
12.根据权利要求8所述的电阻式存储器设备，还包括裕度补偿电路，所述裕度补偿电路包括裕度补偿开关，所述裕度补偿开关被配置为从所述第一时间点到第三时间点向所述全局字线节点提供裕度补偿电压，
其中，所述预充电电压在所述第三时间点之后被提供给所述全局字线节点。
13.根据权利要求8所述的电阻式存储器设备，其中，在所述字线被预充电到所述预充电电压之后，在所述位线和所述字线之间的电压差变成所述第一阈值电压的第三时间点之后，所述全局字线节点的电压变成裕度补偿电压。
14.根据权利要求13所述的电阻式存储器设备，其中，所述预充电电压小于0。
15.根据权利要求13所述的电阻式存储器设备，其中，所述裕度补偿电压对应于接地电压。
16.根据权利要求8所述的电阻式存储器设备，其中，在所述第二时间点之后，在所述位线被预充电到钳位电压的位线预充电时段的至少一部分期间，所述字线被浮置。
17.一种电阻式存储器设备，包括：
电源；
电阻式存储器单元，电连接到局部位线节点和局部字线节点；
钳位电路，被配置为基于从所述电源接收的电力提供钳位电压；
全局位线晶体管，被配置为从所述钳位电路接收所述钳位电压；
局部位线晶体管，被配置为从所述全局位线晶体管接收所述钳位电压，并将所述钳位电压提供给所述电阻式存储器单元；
局部字线晶体管，插入在局部字线节点和全局字线节点之间；
全局字线晶体管，插入在所述全局字线节点和感测节点之间；
裕度补偿电路，电连接到所述局部字线节点和所述全局字线节点，所述裕度补偿电路包括裕度补偿开关；
字线预充电电路，电连接到所述感测节点；以及
感测放大器，包括连接到所述感测节点的第一端子和连接到参考节点的第二端子。
18.根据权利要求17所述的电阻式存储器设备，其中，所述字线预充电电路被配置为向所述感测节点提供预充电电压，并且
其中，所述裕度补偿开关还被配置为向所述全局字线节点提供裕度补偿电压。
19.根据权利要求18所述的电阻式存储器装置，其中，所述裕度补偿电压大于所述预充电电压。
20.根据权利要求18所述的电阻式存储器装置，其中，所述裕度补偿电压小于所述预充电电压。
CN202010703366.0A 2019-07-29 2020-07-21 电阻式存储器设备 Pending CN112309464A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190091660A KR20210013896A (ko) 2019-07-29 2019-07-29 저항성 메모리 장치
KR10-2019-0091660 2019-07-29

Publications (1)

Publication Number Publication Date
CN112309464A true CN112309464A (zh) 2021-02-02

Family

ID=74259708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010703366.0A Pending CN112309464A (zh) 2019-07-29 2020-07-21 电阻式存储器设备

Country Status (3)

Country Link
US (1) US11107524B2 (zh)
KR (1) KR20210013896A (zh)
CN (1) CN112309464A (zh)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050084B2 (en) * 2006-09-05 2011-11-01 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage system having the same, and method of driving the nonvolatile memory device
KR100825782B1 (ko) 2006-10-04 2008-04-28 삼성전자주식회사 멀티-포트 상변화 메모리 셀 및 상기 멀티-포트 상변화 메모리 셀을 구비하는 멀티-포트 상변화 메모리 장치
JP5396011B2 (ja) 2007-06-19 2014-01-22 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリ装置
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8681540B2 (en) 2011-08-29 2014-03-25 Intel Corporation Tile-level snapback detection through coupling capacitor in a cross point array
KR101614229B1 (ko) 2011-09-09 2016-04-20 인텔 코포레이션 메모리 장치에서의 경로 분리
US9286975B2 (en) 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9142271B1 (en) 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
KR20160074238A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US9437293B1 (en) * 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
KR20180042645A (ko) * 2016-10-18 2018-04-26 에스케이하이닉스 주식회사 전압 레귤레이터 및 이를 포함하는 저항성 메모리 장치
KR102480012B1 (ko) * 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR102550416B1 (ko) * 2018-09-17 2023-07-05 삼성전자주식회사 메모리 장치

Also Published As

Publication number Publication date
KR20210013896A (ko) 2021-02-08
US11107524B2 (en) 2021-08-31
US20210035634A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
KR102480012B1 (ko) 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
US8213254B2 (en) Nonvolatile memory device with temperature controlled column selection signal levels
CN111816238B (zh) 阻变存储器件
KR100887069B1 (ko) 상 변화 메모리 장치
US10102897B2 (en) Memory device and method of operating the same
US11482283B2 (en) Variable resistive memory device and method of driving a variable resistive memory device
KR20090126102A (ko) 저항체를 이용한 비휘발성 메모리 장치
KR20160015992A (ko) 비휘발성 메모리 장치와 그 센싱 방법
CN113808648A (zh) 在交叉点存储器阵列中形成选择器的亚阈值电压
US11217309B2 (en) Variably resistive memory device
US10083746B2 (en) Memory device and method for operating memory device
US8264905B2 (en) Nonvolatile memory device using variable resistive element
US7852666B2 (en) Nonvolatile memory using resistance material
US7808817B2 (en) Nonvolatile memory device using resistive elements and an associated driving method
US20090310403A1 (en) Nonvolatile memory device using variable resistive element
US11107524B2 (en) Methods and apparatus for resisitive memory device for sense margin compensation
EP3985671A1 (en) Memory device including phase change memory cell and operation method thereof
KR20100020265A (ko) 저항체를 이용한 비휘발성 메모리 장치
KR20090016198A (ko) 상 변화 메모리 장치 및 그 동작방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination