TW202335187A - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TW202335187A
TW202335187A TW111114642A TW111114642A TW202335187A TW 202335187 A TW202335187 A TW 202335187A TW 111114642 A TW111114642 A TW 111114642A TW 111114642 A TW111114642 A TW 111114642A TW 202335187 A TW202335187 A TW 202335187A
Authority
TW
Taiwan
Prior art keywords
word line
line driver
time period
voltage output
control circuit
Prior art date
Application number
TW111114642A
Other languages
English (en)
Inventor
林建呈
李培源
林湘芸
吳尚霖
詹偉閔
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202335187A publication Critical patent/TW202335187A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本文揭示一種包括可適性字元線控制電路的記憶體裝置。在一個態樣中，記憶體裝置包括記憶體單元及經由字元線耦合至記憶體單元的字元線驅動器。在一個態樣中，記憶體裝置包括可適性字元線控制電路，該可適性字元線控制電路包括串聯連接的兩個或更多個二極體，其中兩個或更多個二極體中的一者耦合至字元線。

Description

可適性字元線控制電路
無。
諸如電腦、可攜式裝置、智慧型電話、物聯網(internet of thing，IoT)裝置等電子裝置的發展已促使對記憶體裝置的需求增加。通常，記憶體裝置可為揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置可以在供電時存儲資料，但一旦斷電，可能會丟失存儲的資料。與揮發性記憶體裝置不同，非揮發性記憶體裝置在斷電後可保留資料，但可能比揮發性記憶體裝置慢。字元線驅動器可實施為經由字元線向一或多個記憶體單元提供電壓，以將資料寫入一或多個記憶體單元或自一或多個記憶體單元讀取資料。
無。
以下揭示內容提供用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，且不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如圖中說明的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
本文揭示一種具有可適性字元線控制電路的記憶體裝置。在一些實施例中，記憶體裝置包括記憶體單元及經由字元線耦合至記憶體單元的字元線驅動器。在一些實施例中，記憶體裝置包括可適性字元線控制電路，該可適性字元線控制電路包括串聯連接的兩個或更多個二極體，其中兩個或更多個二極體中的一者耦合至字元線。
在一個態樣中，可適性字元線控制電路可以選擇性地降低字元線驅動器的電壓輸出。例如，可適性字元線控制電路在字元線驅動器的電壓輸出的第一電壓範圍內降低字元線驅動器的電壓輸出，且在字元線驅動器的電壓輸出的第二電壓範圍內繞過(bypass)或省略(omit)降低字元線驅動器的電壓輸出。
有利地，所揭示的可適性字元線控制電路可以提高記憶體裝置的操作穩定性而不降低記憶體裝置的操作速度(或讀取速度)。在一個實例中，字元線驅動器的高於臨限值(例如，0.6~1.0 V)的高電壓輸出可能導致位元翻換(bit flip)，且在讀取記憶體單元所存儲的資料時導致誤差。在一種實施方式中，可以實施電壓抑制電路或欠驅動電路以降低字元線驅動器的電壓輸出。然而，降低或抑制字元線驅動器的低電壓輸出低於臨限值(例如，0.6~1.0 V)可減慢記憶體裝置的操作速度(或讀取速度)。在一個態樣中，可適性字元線控制電路可在高於臨限值的字元線驅動器的電壓輸出的第一電壓範圍內降低字元線驅動器的電壓輸出。同時，可適性字元線控制電路可在低於臨限值的字元線驅動器的電壓輸出的第二電壓範圍內不降低字元線驅動器的電壓輸出。因此，可以藉由在第一範圍內降低字元線驅動器的電壓輸出來提高記憶體裝置的穩定性。此外，不會因在第二範圍內不降低字元線驅動器的電壓輸出而折衷記憶體裝置的操作速度。
在一個態樣中，可適性字元線控制電路包括串聯連接的兩個或更多個二極體以選擇性地降低字元線驅動器的電壓輸出。在一個態樣中，臨限值可對應於兩個或更多個二極體的臨限電壓之和。例如，若字元線驅動器的電壓輸出超過兩個或更多個二極體的臨限電壓之和，則兩個或更多個二極體可傳導電流以降低字元線驅動器的電壓輸出。例如，若字元線驅動器的電壓輸出不超過兩個或更多個二極體的臨限電壓之和，則兩個或更多個二極體可不傳導電流以省略或繞過降低字元線驅動器的電壓輸出。藉由實施兩個或更多個二極體串聯連接的可適性字元線控制電路，可適性字元線控制電路可以具有小形狀因子(form factor)的簡單架構來實施，而無需複雜的反饋電路或感測電路。
在一個態樣中，可適性字元線控制電路可以選擇性地降低字元線驅動器的電壓輸出短暫的時間段，以提高記憶體裝置的操作速度(例如，讀取速度)。降低字元線驅動器的電壓輸出有助於提高記憶體裝置的穩定性，但可能會降低記憶體裝置的操作速度。在一個態樣中，字元線驅動器接收在第一時間段期間具有第一狀態且在第二時間段期間具有第二狀態的脈衝。可以在第一時間段內的第三時間段期間賦能可適性字元線控制電路，以在第三時間段期間降低字元線驅動器的電壓輸出。在第一時間段內的第三時間段之後剩餘的第四時間段期間，可以去能(disable)可適性字元線控制電路，以不降低字元線驅動器的電壓輸出。將字元線驅動器的高電壓輸出施加至記憶體單元有助於提高操作速度。在一個態樣中，高電壓輸出可能在第三時間段期間引起位元翻換，因為記憶體單元中的電壓差可能不夠大。同時，高電壓輸出可能在第四時間段期間不會引起位元翻換，因為在第四時間段期間記憶體單元中的電壓差可能足夠大以克服或承受由於高電壓輸出引起的任何影響(例如，電容耦合或分壓)。因此，可適性字元線控制電路可以在短暫的時間段內(例如，第三時間段)賦能以防止位元翻換，且在短暫的時間段(例如，第三時間段)之後去能以提高記憶體裝置的操作速度。
在一些實施例中，一或多個組件可以體現為一或多個電晶體。本揭示內容中的電晶體顯示為具有特定類型(N型或P型)，但實施例不限於此。電晶體可以為任何合適類型的電晶體，包括但不限於金氧半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、鰭式場效電晶體(FinFET)、具有抬升式源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET等。此外，本文所顯示或描述的一或多個電晶體可以體現為並聯連接的兩個或更多個電晶體。
第1圖為根據一個實施例的記憶體裝置100的示意圖。在一些實施例中，記憶體裝置100包括記憶體控制器105及記憶體陣列120。記憶體陣列120可包括佈置成二維或三維陣列的複數個儲存電路或記憶體單元125。每一記憶體單元125可耦合至對應的字元線WL及對應的位元線BL。記憶體控制器105可經由字元線WL及位元線BL根據電訊號將資料寫入記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，記憶體裝置100包括比第1圖所示的更多、更少或不同的組件。
記憶體陣列120為存儲資料的硬體組件。在一個態樣中，記憶體陣列120體現為半導體記憶體裝置。記憶體陣列120包括複數個儲存電路或記憶體單元125。記憶體陣列120包括在第一方向(例如，X方向)上延伸的字元線WL0、WL1……WLJ及在第二方向(例如，Y方向)上延伸的位元線BL0、BL1……BLK。字元線WL及位元線BL可為導電金屬或導電軌。在一個態樣中，每一記憶體單元125耦合至對應的字元線WL及對應的位元線BL，且可以經由對應的字元線WL及對應的位元線BL根據電壓或電流來操作。在一些實施例中，每一位元線包括耦合至沿第二方向(例如，Y方向)設置的一組記憶體單元125中的一或多個記憶體單元125的位元線BL、BLB。位元線BL、BLB可接收及/或提供差分訊號。每一記憶體單元125可包括揮發性記憶體、非揮發性記憶體或其組合。在一些實施例中，每一記憶體單元125體現為靜態隨機存取記憶體(static random access memory，SRAM)單元。在一些實施例中，記憶體陣列120包括附加線(例如，選擇線、參考線、參考控制線、電力軌等)。
記憶體控制器105為控制記憶體陣列120的操作的硬體組件。在一些實施例中，記憶體控制器105包括位元線控制器112、字元線控制器114及時序控制器110。位元線控制器112、字元線控制器114及時序控制器110可體現為邏輯電路、類比電路或其組合。在一個組態中，字元線控制器114為經由記憶體陣列120的一或多個字元線WL提供電壓或電流的電路，而位元線控制器112為經由記憶體陣列120的一或多個位元線BL提供或感測電壓或電流的電路。在一個組態中，時序控制器110為提供控制訊號或時鐘訊號以同步位元線控制器112及字元線控制器114的操作的電路。位元線控制器112可耦合至記憶體陣列120的位元線BL，且字元線控制器114可耦合至記憶體陣列120的字元線WL。在一些實施例中，記憶體控制器105包括比第1圖所示的更多、更少或不同的組件。
在一個實例中，時序控制器110可產生控制訊號以協調位元線控制器112及字元線控制器114的操作。例如，時序控制器110可產生一或多個賦能訊號，以賦能或去能位元線控制器112及/或字元線控制器114的操作。在一種方法中，為將資料寫入記憶體單元125，時序控制器110可以使字元線控制器114經由耦合至記憶體單元125的字元線WL將電壓或電流施加至記憶體單元125，且使位元線控制器112經由耦合至記憶體單元125的位元線BL將對應於待存儲的資料的電壓或電流施加至記憶體單元125。在一種方法中，為自記憶體單元125讀取資料，時序控制器110可以使字元線控制器114經由耦合至記憶體單元125的字元線WL將電壓或電流施加至記憶體單元125，且使位元線控制器112經由耦合至記憶體單元125的位元線BL感測與記憶體單元125存儲的資料相對應的電壓或電流。
在一些實施例中，字元線控制器114包括字元線驅動器116、可適性字元線控制電路118及控制訊號產生器130。這些組件可以一起操作以產生電壓或脈衝以施加至耦合至選定記憶體單元125的字元線WL。在一些實施例中，字元線控制器114包括比第1圖所示的更多、更少或不同的組件。在一些實施例中，字元線控制器114包括複數個字元線驅動器116、可適性字元線控制電路118及/或控制訊號產生器130。
字元線驅動器116為接收電壓輸入或輸入脈衝，且根據電壓輸入或輸入脈衝產生輸出電壓或輸出脈衝的電路或組件。字元線驅動器116可耦合至一或多個字元線WL。字元線驅動器116可體現為放大器電路或任何驅動器電路。字元線驅動器116可為不同操作產生具有不同電壓振幅的不同電壓輸出或脈衝。例如，字元線驅動器116可施加不同的電壓輸出以執行讀取操作、執行寫入操作等。字元線驅動器116可經由耦合至一或多個記憶體單元125的字元線WL將電壓輸出或脈衝施加至一或多個記憶體單元125。
可適性字元線控制電路118為選擇性地降低字元線驅動器116的電壓輸出的電路或組件。可適性字元線控制電路118可耦合至字元線驅動器116的輸出。可適性字元線控制電路118可包括串聯連接的兩個或更多個二極體。可適性字元線控制電路118可偵測字元線驅動器116的電壓輸出，且判定字元線驅動器116的電壓輸出是否小於臨限值。回應於字元線驅動器116的電壓輸出超過臨限值，可適性字元線控制電路118可以降低字元線驅動器116的電壓輸出。回應於字元線驅動器116的電壓輸出不超過臨限值時，可適性字元線控制電路118可以繞過或省略降低字元線驅動器116的電壓輸出。下文參看第2圖至第9圖提供關於可適性字元線控制電路118的實施方式及操作的詳細描述。
控制訊號產生器130為產生賦能訊號以控制可適性字元線控制電路118的操作時序的電路或組件。在一些實施例中，控制訊號產生器130產生賦能訊號，該賦能訊號賦能可適性字元線控制電路118在短暫的時間段內選擇性地降低字元線驅動器116的電壓輸出。在一個態樣中，字元線驅動器116接收在第一時間段期間具有第一狀態且在第二時間段期間具有第二狀態的脈衝。在第一時間段內的第三時間段期間，控制訊號產生器130可以產生賦能訊號以賦能可適性字元線控制電路118，以降低字元線驅動器116的高電壓輸出超過臨限值。在第一時間段內的第三時間段之後剩餘的第四時間段期間，控制訊號產生器130可以產生賦能訊號以去能可適性字元線控制電路118以不降低字元線驅動器116的電壓輸出。因此，字元線驅動器116的高電壓輸出可以在第四時間段期間施加至記憶體單元125，以幫助提高操作速度。在一個態樣中，高電壓輸出可以在第三時間段期間引起位元翻換，因為記憶體單元125中的電壓差可能不夠大。同時，在第四時間段期間，高電壓輸出可能不會引起位元翻換，因為在第四時間段期間記憶體單元125中的電壓差可能足夠大以克服或承受由於高電壓輸出造成的任何影響(例如，電容耦合或分壓)。控制訊號產生器130可以產生賦能訊號以賦能可適性字元線控制電路118短暫的時間段(例如，第三時間段)以防止位元翻換，且在該短暫時間段(例如，第三時間段)後去能可適性字元線控制電路118，以提高記憶體裝置100的操作速度。
第2圖說明根據一些實施例的包括字元線驅動器116、記憶體單元125及可適性字元線控制電路118的記憶體裝置100的一部分200的示意圖。在一個組態中，字元線驅動器116經由字元線WL耦合至記憶體單元125。字元線驅動器116可以實施為具有變化電源電壓的放大器或反向器。字元線驅動器116可以接收電壓輸入215且產生電壓輸出225。字元線驅動器116可經由字元線WL將電壓輸出225施加至記憶體單元125。在一個組態中，可適性字元線控制電路118耦合至字元線WL。可適性字元線控制電路118可以選擇性地調整或降低電壓輸出225以保護記憶體單元125或防止位元翻換。
在一些實施例中，記憶體單元125實施為SRAM單元。在一些實施例中，記憶體單元125實施為不同類型的記憶體單元。在一些實施例中，記憶體單元125包括N型電晶體N1、N2、N3、N4及P型電晶體P1、P2。N型電晶體N1、N2、N3、N4可為N型MOSFET或N型FinFET。P型電晶體P1、P2可為P型MOSFET或P型FinFET。這些組件可以一起操作以存儲資料。在其他實施例中，記憶體單元125包括比第2圖所示的更多、更少或不同的組件。
在一個組態中，N型電晶體N3、N4包括耦合至字元線WL的閘電極。在一個組態中，N型電晶體N3的汲電極耦合至位元線BL，且N型電晶體N3的源電極耦合至埠Q。在一個組態中，N型電晶體N4的汲電極耦合至位元線BLB，且N型電晶體N4的源電極耦合埠QB。在一個態樣中，N型電晶體N3、N4作為電開關操作。根據施加至字元線WL的電壓，電晶體N3、N4可允許位元線BL電耦合至埠Q或者自埠Q去耦，且允許位元線BLB電耦合至埠QB或者自埠QB去耦。例如，根據對應於施加至字元線WL的高狀態(或邏輯值'1')的電源電壓VCC，賦能N型電晶體N3以將位元線BL電耦合至埠Q，且賦能N型電晶體N4以將位元線BLB電耦合至埠QB。又例如，根據對應於施加至字元線WL的低狀態(或邏輯值'0')的接地電壓GND，去能N型電晶體N3以將位元線BL與埠Q電去耦，且去能N型電晶體N4以將位元線BLB與埠QB電去耦。
在一個組態中，N型電晶體N1包括耦合至供應接地電壓GND的第一電源電壓軌的源電極、耦合至埠QB的閘電極及耦合至埠Q的汲電極。在一個組態中，P型電晶體P1包括耦合至供應電源電壓VCC的第二電源電壓軌的源電極、耦合至埠QB的閘電極及耦合至埠Q的汲電極。在一個組態中，N型電晶體N2包括耦合至供應接地電壓GND的第一電源電壓軌的源電極、耦合至埠Q的閘電極及耦合至埠QB的汲電極。在一個組態中，P型電晶體P2包括耦合至供應電源電壓VCC的第二電源電壓軌的源電極、耦合至埠Q的閘電極及耦合至埠QB的汲電極。在此組態中，N型電晶體N1及P型電晶體P1作為反向器操作，且N型電晶體N2及P型電晶體P2作為反向器操作，使得兩個反向器形成交叉耦合的反向器。在一個態樣中，交叉耦合的反向器可感測及放大埠Q、QB處的電壓差。在寫入資料時，交叉耦合的反向器可感測電晶體N3、N4提供的埠Q、QB處的電壓，且放大位元線BL、BLB處的電壓差。例如，交叉耦合的反向器感測埠Q處的0.4 V電壓及埠QB處的0.5 V電壓，且經由正反饋(或再生反饋(regenerative feedback))放大埠Q、QB處的電壓差，使得埠Q處的電壓變成接地電壓GND (例如，0 V)，且埠QB處的電壓變成電源電壓VCC (例如，1 V)。
埠Q、QB處的放大電壓可經由電晶體N3、N4分別提供至位元線BL、BLB用於讀取。在一種方法中，位元線BL、BLB可以充電至電源電壓VDD (例如，1 V)，而去能電晶體N3、N4。在對位線BL、BLB進行預充電後，電晶體N3、N4可以根據埠Q、QB處的程式化狀態或電壓賦能以對位線BL、BLB進行放電。根據埠Q、QB處的程式化狀態或電壓，位元線BL、BLB中的一者的電壓可以改變或降低，而位元線BL、BLB中的另一者的電壓可保持不變。例如，若程式化記憶體單元125使得埠Q處的電壓為接地電壓GND (例如，0 V)且埠QB處的電壓為電源電壓VCC (例如，1 V)，則賦能電晶體N3，N4使位元線BL的電壓下降，而位元線BLB的電壓保持不變。藉由感測或偵測位元線BL、BLB的電壓差，可以判定記憶體單元125所存儲的位元。
在一個態樣中，可適性字元線控制電路118可以幫助提高記憶體裝置100的操作穩定性，而不降低記憶體裝置100的操作速度(或讀取速度)。在一些實施例中，可適性字元線控制電路118可以由可執行本文描述的可適性字元線控制電路118的功能性的不同組件代替。在一個實例中，來自字元線驅動器116的高於臨限值(例如，0.6~1.0 V)的高電壓輸出225可能導致位元翻換，且在讀取記憶體單元125存儲的資料時導致誤差。在一種實施方式中，可以實施電壓抑制電路或欠驅動電路以降低字元線驅動器116的電壓輸出225。然而，降低或抑制字元線驅動器116的低電壓輸出低於臨限值(例如，0.6~1.0 V)可以減慢記憶體裝置100的操作速度(或讀取速度)。在一個態樣中，可適性字元線控制電路118可以在高於臨限值的字元線驅動器的電壓輸出的第一電壓範圍內降低字元線驅動器116的電壓輸出225。同時，可適性字元線控制電路118可以在低於臨限值的字元線驅動器116的電壓輸出的第二電壓範圍內不降低字元線驅動器116的電壓輸出225。因此，可藉由降低第一範圍內的字元線驅動器116的電壓輸出225來提高記憶體裝置100的穩定性。此外，不會因不降低第二範圍內的字元線驅動器116的電壓輸出225而折衷記憶體裝置100的操作速度。
第3圖說明根據一些實施例的曲線圖300，顯示由可適性字元線控制電路118針對字元線驅動器116的電壓輸出225的不同範圍施加的抑制變化。曲線圖300的X軸對應於沒有任何電壓抑制的字元線驅動器116的電壓輸出225，亦可對應於字元線驅動器116的電壓輸入215乘以字元線驅動器116的電壓增益。曲線圖300的Y軸對應於字元線驅動器116的放大效率。
在一種實施方式中，可以實施電壓抑制電路或欠驅動電路以降低字元線驅動器116的電壓輸出225，以防止位元翻換。例如，電壓抑制電路可以降低第一範圍310及第二範圍320的電壓輸出225，如曲線340所示。第一範圍310可高於臨限值Th，且第二範圍320可低於臨限值Th。雖然降低第一範圍310的電壓輸出225可防止位元翻換，但降低第二範圍320的電壓輸出225可降低記憶體單元125的操作速度。
在一個態樣中，可適性字元線控制電路118可以選擇性地降低字元線驅動器116的電壓輸出225，如曲線330所示。例如，可適性字元線控制電路118在高於臨限值Th的第一範圍310內降低字元線驅動器116的電壓輸出225，以避免位元翻換。例如，可適性字元線控制電路118可在低於臨限電壓Th的字元線驅動器116的電壓輸出225的第二範圍320內繞過或省略降低字元線驅動器116的電壓輸出，使得操作記憶體裝置100的速度可不降低。
第4A圖至第4F圖說明根據一些實施例的可適性字元線控制電路118的各種實例。參看第4A圖，可適性字元線控制電路118A包括串聯耦合的兩個二極體D1、D2。在一些實施例中，二極體D1、D2可以由可執行可適性字元線控制電路118或本文描述的二極體D1、D2的功能的不同組件代替。在一個組態中，二極體D1的一端耦合至字元線WL，且二極體D1的另一端耦合至二極體D2的一端。二極體D2的另一端可耦合至提供接地電壓的電源電壓軌。二極體D1可體現為閘電極連接至汲電極的N型電晶體(例如，N型電晶體DN1)或P型電晶體(例如，P型電晶體DP1)。二極體D2可體現為閘電極連接至汲電極的N型電晶體(例如，N型電晶體DN2)或P型電晶體(例如，P型電晶體DP2)。可適性字元線控制電路118B~118E的不同組態或佈置在第4B圖至第4E圖中顯示。在一些實施例中，可適性字元線控制電路118F包括串聯耦合的三個二極體D1、D2、D3，如第4F圖所示。
在一個態樣中，包括串聯連接的二極體(例如，二極體D1、D2或二極體D1、D2、D3)的可適性字元線控制電路118A可以選擇性地降低字元線驅動器116的電壓輸出225。在一個態樣中，臨限值Th可對應於二極體(例如，二極體D1、D2或二極體D1、D2、D3)的臨限電壓之和。例如，若字元線驅動器116的電壓輸出225超過二極體(例如，二極體D1、D2或二極體D1、D2、D3)的臨限電壓之和，則二極體(例如，二極體D1、D2或二極體D1、D2、D3)可傳導電流以降低字元線驅動器116的電壓輸出225。例如，若字元線驅動器116的電壓輸出225不超過二極體(例如，二極體D1、D2或二極體D1、D2、D3)的臨限電壓之和，則二極體(例如，二極體D1、D2或二極體D1、D2、D3)可不傳導電流以省略或繞過降低字元線驅動器116的電壓輸出225。藉由實施具有串聯連接的二極體(例如，二極體D1、D2或二極體D1、D2、D3)的可適性字元線控制電路118A，可適性字元線控制電路118A可以具有小形狀因子的簡單架構來實施，而無需複雜的反饋電路或感測電路。
第5A圖說明根據一些實施例的時序圖500，顯示記憶體裝置100在字元線驅動器116的電壓輸出225的第一範圍310內的操作。時序圖500包括顯示不具有可適性字元線控制電路118的字元線驅動器116的電壓輸出225的曲線510，及具有可適性字元線控制電路118的字元線驅動器116的電壓輸出225的曲線512。時序圖500還亦包括在不具有可適性字元線控制電路118的埠QB處的電壓的曲線520，及在具有可適性字元線控制電路118的埠QB處的電壓的曲線522。時序圖500亦包括在不具有可適性字元線控制電路118的埠Q處的電壓的曲線525，及在具有可適性字元線控制電路118的埠Q處的電壓的曲線528。時序圖500亦包括在不具有可適性字元線控制電路118的位元線BLB上的電壓的曲線540、在不具有可適性字元線控制電路118的位元線BL上的電壓的曲線542，及在具有可適性字元線控制電路118的位元線BL上的電壓的曲線545。在一個態樣中，記憶體裝置100在三個階段操作：預充電階段、評估階段及重置階段。
在第5A圖顯示的一個實例中，程式化記憶體單元125，使得埠Q具有0 V (或接地電壓)且埠QB具有電源電壓(例如，電源電壓VCC)。在預充電階段期間，位元線控制器112可以將位元線BL、BLB的電壓預充電至電源電壓(例如，電源電壓VCC)。在預充電階段期間，字元線驅動器116的電壓輸出225為0 V，使得可去能電晶體N3、N4。藉由去能電晶體N3、N4，位元線BL可以與埠Q電去耦，且位元線BLB可以與埠QB電去耦。
在評估階段期間，字元線驅動器116可以產生足以賦能電晶體N3、N4的電壓。藉由賦能電晶體N3、N4，位元線BL可以電耦合至埠Q，且位元線BLB可以電耦合至埠QB。因為埠QB的電壓為預充電階段的電源電壓(例如，電源電壓VCC)，故位元線BLB的電壓在評估階段可保持不變。然而，由於埠Q的電壓在預充電階段為0 V (或接地電壓)，故位元線BL處的電壓在評估階段會降低。基於位元線BL的電壓與位元線BLB的電壓的差，可以判定記憶體單元125所存儲的資料。
在評估階段之後的重置階段期間，字元線驅動器116的電壓輸出225為0 V，使得可去能電晶體N3、N4。藉由去能電晶體N3、N4，位元線BL可以與埠Q電去耦，且位元線BLB可以與埠QB電去耦。在重置階段期間，位元線BL、BLB的電壓可以藉由位元線控制器112預充電至電源電壓(例如，電源電壓VCC)。
在一個實例中，來自字元線驅動器116的高電壓輸出225在評估階段高於臨限值(例如，0.6~1.0 V)可能導致位元翻換，且在讀取由記憶體單元125存儲的資料時導致誤差。例如，在沒有可適性字元線控制電路118的情況下，由於電容耦合或分壓，評估階段中的曲線510所示的高電壓輸出225可能導致評估階段中的曲線525所示的埠Q的電壓橫穿翻轉點530，且/或可能導致評估階段中的曲線520所示的埠QB的電壓橫穿翻轉點530。橫穿或跨越翻轉點530的埠Q、QB的電壓可能導致位元翻換，使得錯誤位元或資料可由記憶體單元125存儲。
在一個態樣中，可適性字元線控制電路118可以抑制字元線驅動器116的電壓輸出225以防止位元翻換。例如，如曲線512所示，可適性字元線控制電路118可以在評估階段抑制或降低電壓輸出225，因為電壓輸出225在評估階段超過臨限值Th。藉由降低或抑制電壓輸出225，如曲線522、528所示，埠Q、QB處的電壓可能不會跨越翻轉點530，從而可能不會發生位元翻換。在一個態樣中，與不利用可適性字元線控制電路118降低電壓輸出225 (如曲線542所示)相比，利用可適性字元線控制電路118降低電壓輸出225 (如曲線545所示)可導致位元線BL處的電壓降低更少的量或更低的速率。儘管位元線BL、BLB處的電壓差由於抑制而減小，但來自字元線驅動器116的高電壓輸出225可能足以確保在評估階段的位元線BL、BLB之間的足夠的電壓分離。
第5B圖說明根據一些實施例的時序圖550，顯示記憶體裝置100針對字元線驅動器116的電壓輸出225的第二範圍320的操作。時序圖550包括顯示不具有可適性字元線控制電路118的字元線驅動器116的電壓輸出225的曲線510'，及具有可適性字元線控制電路118的字元線驅動器116的電壓輸出225的曲線512'。時序圖550亦包括在不具有可適性字元線控制電路118的埠QB處的電壓的曲線520'，及在具有可適性字元線控制電路118的埠QB處的電壓的曲線522'。時序圖550亦包括在不具有可適性字元線控制電路118的埠Q處的電壓的曲線525'，及在具有可適性字元線控制電路118的埠Q處的電壓的曲線528'。時序圖550亦包括在不具有可適性字元線控制電路118的位元線BLB上的電壓的曲線540'、在不具有可適性字元線控制電路118的位元線BL上的電壓的曲線542'及具有可適性字元線控制電路118的位元線BL上的電壓的曲線545'。在一個態樣中，記憶體裝置100針對第二電壓範圍320的操作類似於上文關於第5A圖描述的記憶體裝置100針對第一電壓範圍310的操作，除電壓輸出225的第二範圍320小於臨限值Th之外，使得即使沒有可適性字元線控制電路118，可能不會發生位元翻換，如曲線520'、525'所示。由於小於臨限值Th的電壓輸出225的第二範圍320可能不會引起位元翻換，故可適性位元線控制電路118可能不會降低或抑制字元線驅動器116的電壓輸出225，使得曲線512'、522'、528'、545'可以分別匹配曲線510'、520'、525'、542'。
在一個態樣中，將字元線驅動器116的低電壓輸出225降低或抑制至低於臨限值Th (例如，0.6~1.0 V)可以減慢記憶體裝置的操作速度(或讀取速度)。例如，若抑制低於臨限值Th的字元線驅動器116的電壓輸出225，則在位元線BL、BLB中實現足夠的電壓差可能需要更長的時間。由於低於臨限值Th的字元線驅動器116的低電壓輸出225不會引起位元翻換，故可適性字元線控制電路118可以不降低字元線驅動器116的電壓輸出225，使得記憶體裝置100的操作速度(或讀取速度)可能不會降低。
有利地，可以藉由選擇性地降低字元線驅動器116的電壓輸出225的第一範圍310來提高記憶體裝置100的穩定性，如第5A圖所示。此外，記憶體裝置100的操作速度不會因不降低如第5B圖所示的字元線驅動器116的電壓輸出225的第二範圍320而折衷。
第6A圖說明根據一些實施例的具有重置電晶體TR1的可適性字元線控制電路118G的實例。在一些實施例中，可適性字元線控制電路118G類似於第4A圖中的可適性字元線控制電路118A，除重置電晶體TR1耦合至二極體D1、D2之間的節點之外。因此，為簡潔起見，此處省略對其重複部分的詳細描述。
在一個態樣中，重置電晶體TR1實施為對二極體D1、D2之間的節點進行重置或放電。在一些實施例中，重置電晶體TR1可以由可執行本文描述的重置電晶體TR1的功能性的不同組件代替。在一些實施例中，重置電晶體TR1實施為N型電晶體。在一些實施例中，重置電晶體TR1實施為P型電晶體。在一個組態中，重置電晶體TR1包括耦合至二極體D1、D2之間的節點的汲電極、耦合至電源電壓軌以接收電源電壓(例如，接地電壓)的源電極及用於接收控制訊號620的閘電極。控制訊號620可為字元線驅動器116的電壓輸入215或由控制訊號產生器130產生的單獨的控制訊號。在一個態樣中，當字元線驅動器116的電壓輸出225具有低狀態(例如，0 V)時，控制訊號620可具有高狀態(或，1 V)。此外，當字元線驅動器116的電壓輸出225具有高狀態(例如，0.5~1.2 V)時，控制訊號620可具有低狀態(或，0 V)。因此，當字元線驅動器116的電壓輸出225具有低狀態(例如，0 V)時，可以賦能重置電晶體TR1以將二極體D1、D2之間的節點電耦合至提供接地電壓的電源電壓軌，以釋放節點。當字元線驅動器116的電壓輸出225具有高狀態(例如，0.5~1.2 V)時，可以去能重置電晶體TR1，以將二極體D1、D2之間的節點與電源電壓軌電去耦以不放電節點。藉由經由重置電晶體TR1對二極體D1、D2之間的節點進行放電，可適性字元線控制電路118G可以可靠的方式操作。
第6B圖說明根據一些實施例的具有重置電晶體TR1、TR2的可適性字元線控制電路118H的實例。在一些實施例中，可適性字元線控制電路118H類似於第4F圖中的可適性字元線控制電路118F，除重置電晶體TR1耦合至二極體D1、D2之間的節點，且重置電晶體TR2耦合至二極體D2、D3之間的節點之外。因此，為簡潔起見，此處省略對其重複部分的詳細描述。重置電晶體TR2可以實施為以與電晶體TR1對二極體D1、D2之間的節點進行放電的類似方式對二極體D2、D3之間的節點進行放電。
第7A圖說明根據一些實施例的具有賦能開關TE1的可適性字元線控制電路118I的實例。在一些實施例中，可適性字元線控制電路118I包括耦合至字元線WL的堆疊二極體700。堆疊二極體700可包括彼此串聯耦合的兩個或更多個二極體(例如，二極體D1、D2或二極體D1、D2、D3)，如第4A圖或第4F圖所示，除二極體的一端連接至賦能開關TE1而非電源電壓軌以接收地電壓，使得賦能開關TE1及堆疊二極體700可以串聯連接之外。
賦能開關TE1為賦能或去能可適性字元線控制電路118I的操作的電路。在一些實施例中，賦能開關TE1可以由可執行本文描述的賦能電晶體TE1的功能性的不同組件代替。在一些實施例中，賦能開關TE1體現為如第7A圖所示的P型電晶體。在一個組態中，賦能開關TE1包括耦合至堆疊二極體700的源電極、耦合至電源電壓軌以接收電源電壓(例如，接地電壓)的汲電極及用於接收賦能訊號720A的閘電極。賦能訊號720A可為字元線驅動器116的電壓輸入215或由控制訊號產生器130產生的單獨的控制訊號。在一個態樣中，當字元線驅動器116的電壓輸出225具有低狀態(例如，0 V)時，賦能訊號720A可具有高狀態(或，1 V)。此外，當字元線驅動器116的電壓輸出225具有高狀態(例如，0.5~1.2 V)時，賦能訊號720A可具有低狀態(或，0 V)。因此，當字元線驅動器116的電壓輸出225具有低狀態(例如，0 V)時，可以去能賦能電晶體TE1以防止電流流過堆疊二極體700。當字元線驅動器116的電壓輸出225具有高狀態(例如，0.5~1.2 V)，賦能電晶體TE1可以賦能以允許電流流過堆疊二極體700。在一個態樣中，賦能訊號720A賦能堆疊二極體700或可適性字元線控制電路118I短暫的段時間，以提高記憶體裝置100的操作速度(例如，讀取速度)，如下文參看第7C圖所描述。
第7B圖說明根據一些實施例的具有賦能開關TE2的可適性字元線控制電路118J的實例。在一些實施例中，可適性字元線控制電路118J包括堆疊二極體700及串聯耦合至字元線WL的賦能開關TE2。可適性字元線控制電路118J的組態與可適性字元線控制電路118I相似，除省略賦能電晶體TE1，賦能電晶體TE2耦合在堆疊二極體700與字元線WL之間，且堆疊二極體700中的二極體的一端連接至電源電壓軌以接收接地電壓之外。因此，為簡潔起見，此處省略對其重複部分的詳細描述。賦能電晶體TE2可體現為P型電晶體。賦能電晶體TE2可按照與賦能電晶體TE1類似的方式根據賦能訊號720A操作。
第7C圖說明根據一些實施例的時序圖750A，顯示記憶體裝置100的操作。對於字元線驅動器116的電壓輸出225的第一範圍310，記憶體裝置100可如時序圖750A中所示而操作。時序圖750A包括顯示不具有可適性字元線控制電路118的字元線驅動器116的電壓輸出225的曲線510，及具有可適性字元線控制電路118的字元線驅動器116的電壓輸出225的曲線712。時序圖750A包括顯示用於控制實施為P型電晶體的賦能開關TE1或TE2的賦能訊號720A的曲線715A。時序圖750A亦包括在不具有可適性字元線控制電路118的埠QB處的電壓的曲線520，及在具有可適性字元線控制電路118的埠QB處的電壓的曲線722。時序圖750A亦包括在不具有可適性字元線控制電路118的埠Q處的電壓的曲線525，及在具有可適性字元線控制電路118的埠Q處的電壓的曲線728。時序圖750A亦包括在不具有可適性字元線控制電路118的位元線BLB上的電壓的曲線540、在不具有可適性字元線控制電路118的位元線BL上的電壓的曲線542，及在具有可適性字元線控制電路118的位元線BL上的電壓的曲線745。在一些實施例中，記憶體裝置100在三個階段操作：預充電階段、評估階段及重置階段，其中評估階段分為抑制階段及放大階段。記憶體裝置100在預充電階段及重置階段的操作與第5A圖中描述的操作相同。因此，為簡潔起見，此處省略對其重複部分的詳細描述。
在抑制階段期間，賦能訊號720A可具有低狀態(或，0 V)以賦能可適性字元線控制電路118 (例如，可適性字元線控制電路118I或118J)。抑制階段可在評估階段的時間段內的短暫時間段期間執行。在抑制階段期間，記憶體裝置100可以與第5A圖中的評估階段的對應時間段類似的方式操作，使得在抑制階段的曲線712、722、728、745的部分可分別與曲線512、522、528、545的相應部分相同。
在放大階段期間，賦能訊號720A可具有高狀態(或VCC)以去能可適性字元線控制電路118。在抑制階段的短暫時間段之後，放大階段可在評估階段的時間段內的剩餘時間段期間執行。在一個態樣中，藉由在放大階段期間去能可適性字元線控制電路118，字元線驅動器116的電壓輸出225可以例如增加至電源電壓(例如，電源電壓VCC)，如曲線712所示。藉由在放大階段施加高電壓或電源電壓，位元線BL處的電壓可以更快地放電，如曲線745所示。以更高的速率對位線BL進行放電可以減少位元線BL、BLB處的電壓的電壓分離時間，直至足以讀取記憶體單元125所存儲的資料的位準。
有利地，可適性字元線控制電路118I、118J可以幫助提高記憶體裝置100的穩定性而不折衷記憶體裝置100的操作速度(例如，讀取速度)。在一個態樣中，降低或抑制字元線驅動器116的電壓輸出225可以幫助避免位元翻換且提高穩定性，但降低字元線驅動器116的電壓輸出225可能會降低記憶體裝置100的操作速度。藉由對記憶體單元125施加高電壓(例如，電源電壓VCC)，在放大階段期間，位元線BL或BLB處的電壓可以更快的速率放電或降低，以提高讀取速度。在一個態樣中，在抑制階段之後，記憶體單元125中的電壓差可足夠大，以克服或承受由於字元線驅動器116輸出的高電壓(例如，電源電壓VCC)引起的任何影響(例如，電容耦合或分壓)，使得在放大階段期間不會發生位元翻換。因此，可適性字元線控制電路可以在對應於抑制階段的短暫時間段內賦能以防止位元翻換，且在短暫時間段之後去能以提高記憶體裝置100的操作速度。
第7D圖說明根據一些實施例的具有賦能開關TE3的可適性字元線控制電路118K的實例。可適性字元線控制電路118K類似於第7A圖中顯示的可適性字元線控制電路118I，除賦能開關TE1由賦能開關TE3代替，且賦能開關TE3接收賦能訊號720B而非賦能訊號720A之外。因此，為簡潔起見，此處省略對其重複部分的詳細描述。在一個態樣中，賦能開關TE3體現為N型電晶體。在一個態樣中，賦能訊號720B可具有賦能訊號720A的反相。
第7E圖說明根據一些實施例的具有賦能開關TE4的可適性字元線控制電路118L的實例。可適性字元線控制電路118L類似於第7B圖中顯示的可適性字元線控制電路118J，除賦能開關TE2由賦能開關TE4替代，且賦能開關TE4接收賦能訊號720B而非賦能訊號720A之外。因此，為簡潔起見，此處省略對其重複部分的詳細描述。在一個態樣中，賦能開關TE4體現為N型電晶體。
第7F圖說明根據一些實施例的時序圖750B，顯示記憶體裝置100的操作。時序圖750B類似於第7C圖中的時序圖750A，除顯示用於控制賦能開關TE3或TE4的賦能訊號720B的曲線715B具有曲線715A的反相。因此，為簡潔起見，此處省略對其重複部分的詳細描述。
第8圖為顯示根據一些實施例的可適性地調整字元線驅動器116的電壓輸出225的方法800的流程圖。在一些實施例中，方法800由可適性字元線控制電路(例如，可適性字元線控制電路118)執行。在一些實施例中，方法800由其他實體執行。在一些實施例中，方法800包括比第8圖中顯示的更多、更少或不同的步驟。
在一種方法中，可適性字元線控制電路偵測經由字元線(例如，字元線WL)耦合至記憶體單元(例如，記憶體單元125)的字元線驅動器(例如，字元線驅動器116)的電壓輸出(例如，電壓輸出225)(步驟810)。記憶體單元可為SRAM單元或任何記憶體單元。字元線驅動器可產生電壓或脈衝且將該電壓或脈衝施加至字元線以將資料寫入記憶體單元125或自記憶體單元125讀取資料。
在一種方法中，可適性字元線控制電路判定電壓輸出是否超過臨限值(例如，臨限值Th)（步驟820）。在一個態樣中，可適性字元線控制電路包括串聯堆疊或連接的兩個或更多個二極體(例如二極體D1、D2)，其中兩個或更多個二極體中的一者連接至字元線。二極體可體現為N型電晶體、P型電晶體或N型電晶體及P型電晶體的組合，其中每一電晶體包括連接至其汲電極的閘電極。在此組態中，臨限值可對應於兩個或更多個二極體的臨限電壓之和。藉由實施具有串聯連接的兩個或更多個二極體的可適性字元線控制電路，可適性字元線控制電路可以具有小形狀因子的簡單架構來實施，而無需複雜的反饋電路或感測電路。
在一種方法中，可適性字元線控制電路根據判定選擇性地降低字元線驅動器的電壓輸出（步驟830）。可適性字元線控制電路可在高於臨限值的字元線驅動器的電壓輸出的第一範圍內降低字元線驅動器的電壓輸出，且可在低於臨限值的字元線驅動器的電壓輸出的第二範圍內繞過或省略降低字元線驅動器的電壓輸出。例如，若字元線驅動器的電壓輸出超過臨限值，則兩個或更多個二極體可以傳導電流以降低電壓輸出。例如，若字元線驅動器的電壓輸出不超過臨限值，則兩個或更多個二極體可能不傳導電流，使得電壓輸出可能不會降低。
有利地，所揭示的可適性字元線控制電路118可以幫助提高記憶體裝置100的操作穩定性，而不降低記憶體裝置100的操作速度(或讀取速度)。在一個實例中，字元線驅動器116的高於臨限值(例如，0.6~1.0 V)的高電壓輸出可能導致位元翻換，且在讀取記憶體單元125所存儲的資料時導致誤差。在一種實施方式中，電壓抑制電路或欠驅動電路可實施以降低字元線驅動器116的電壓輸出。然而，將字元線驅動器116的低電壓輸出225降低或抑制至低於臨限值(例如，0.6~1.0 V)可以減慢記憶體裝置100的操作速度(或讀取速度)。在一個態樣中，可適性字元線控制電路118可以選擇性地降低字元線驅動器116的電壓輸出225，使得可以避免由於字元線驅動器116的高電壓輸出225超過臨限值導致的位元翻換，而不折衷或減慢記憶體裝置100的操作速度至低於臨限值的字元線驅動器116的低電壓輸出225。
在一個態樣中，可適性字元線控制電路118可選擇性地降低字元線驅動器116的電壓輸出225短暫的時間段，以提高記憶體裝置100的操作速度(例如，讀取速度)。降低字元線驅動器116的電壓輸出225可以幫助提高記憶體裝置100的穩定性，但可能降低記憶體裝置100的操作速度。在一個態樣中，字元線驅動器116接收在第一時間段(例如，評估階段)具有第一狀態的脈衝(例如，0V )且在第二時間段(例如，預充電階段或重置階段)具有第二狀態(例如，電源電壓VCC)的脈衝。可適性字元線控制電路118可以在第一時間段(例如，評估階段)內的第三時間段期間賦能，以在第三時間段(例如，抑制階段)期間降低字元線驅動器116的電壓輸出225。在第一時間段內的第三時間段之後剩餘的第四時間段(例如，放大階段)期間，可適性字元線控制電路118可以去能，以不降低字元線驅動器116的電壓輸出225。施加電壓輸出225而不降低可允許記憶體裝置100更快地操作。因此，來自字元線驅動器116的高壓輸出225可在第四時間段(例如，放大階段)期間施加至記憶體單元125，以幫助提高操作速度。
現參看第9圖，顯示根據本揭示內容的一些實施例的計算系統900的例示性方塊圖。計算系統900可由電路或佈局設計者用於積體電路設計。如本文所用，「電路」為電氣組件的互連，諸如電阻器、電晶體、開關、電池、電感器或用以實施所需功能性的其他類型的半導體裝置。計算系統900包括與記憶體裝置910相關聯的主機裝置905。主機裝置905可用以自一或多個輸入裝置915接收輸入且將輸出提供至一或多個輸出裝置920。主機裝置905可用以分別經由適當的介面925A、925B及925C與記憶體裝置910、輸入裝置915及輸出裝置920通訊。計算系統900可在各種計算裝置中實施，諸如電腦(例如，桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持或可攜式裝置或適合於使用主機裝置905執行示意性設計及/或佈局設計的任何其他計算單元。
輸入裝置915可包括多種輸入技術中的任一種，諸如鍵盤、電筆、觸摸螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音識別、動作識別、遙控器、輸入埠、一或多個按鈕、刻度盤、搖桿及與主機裝置905相關聯且允許諸如使用者(例如，電路或佈局設計者)的外部源將資訊(例如，資料)輸入主機裝置中且將指令發送至主機裝置的任何其他輸入外圍裝置。類似地，輸出裝置920可包括各種輸出技術，諸如外部記憶體、列印機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置及用以自主機裝置905接收資訊(例如，資料)的任何其他輸出外圍裝置。輸入至主機裝置905及/或自主機裝置輸出的「資料」可包括多種文本資料、電路資料、訊號資料、半導體裝置資料、圖形資料及其組合中的任何一者或適合使用計算系統900處理的其他類型的類比及/或數位資料。
主機裝置905包括或與一或多個處理單元/處理器相關聯，諸如中央處理單元(Central Processing Unit，CPU)核心930A~930N。CPU核心930A~930N可實施為應用特定積體電路(Application Specific Integrated Circuit，ASIC)、場式可程式閘陣列(Field Programmable Gate Array，FPGA)或任何其他類型的處理單元。CPU核心930A~930N中的每一者可用以執行用於運行主機裝置905的一或多個應用的指令。在一些實施例中，運行一或多個應用的指令及資料可存儲在記憶體裝置910內。主機裝置905亦可用以將運行一或多個應用的結果存儲在記憶體裝置910內。因此，主機裝置905可用以請求記憶體裝置910執行各種操作。例如，主機裝置905可請求記憶體裝置910讀取資料、寫入資料、更新或刪除資料，及/或執行管理或其他操作。主機裝置905可用以運行的一個此種應用可為標準單元應用935。標準單元應用935可為主機裝置905的使用者可使用的電腦輔助設計或電子設計自動化軟體套件的一部分使，以使用、創建或修改電路的標準單元。在一些實施例中，執行或運行標準單元應用935的指令可存儲在記憶體裝置910內。標準單元應用935可由CPU核心930A~930N中的一或多者使用記憶體裝置910的與標準單元應用相關聯的指令來執行。在一個實例中，標準單元應用935允許使用者利用記憶體裝置100或記憶體裝置100的一部分的預先產生的示意性及/或佈局設計來幫助積體電路設計。在積體電路的佈局設計完成後，積體電路的複數個部分，例如，包括記憶體裝置100、記憶體控制器105、字元線控制器114、可適性字元線控制電路118或任何部分的記憶體裝置100可以由製造設施根據佈局設計來製造。
仍參看第9圖，記憶體裝置910包括用以自記憶體陣列945讀取資料或向記憶體陣列945寫入資料的記憶體控制器940。記憶體陣列945可包括多種揮發性及/或非揮發性記憶體。例如，在一些實施例中，記憶體陣列945可包括NAND快閃記憶體核心。在其他實施例中，記憶體陣列945可包括NOR快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory，SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)核心、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)核心、相位變更記憶體(Phase Change Memory，PCM)核心、電阻式隨機存取記憶體(Resistive Random Access Memory，ReRAM)核心、3D XPoint記憶體核心、鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)核心及適用於記憶體陣列的其他類型的記憶體核心。記憶體陣列945內的記憶體可由記憶體控制器940單獨且獨立地控制。換言之，記憶體控制器940可用以單獨且獨立地與記憶體陣列945內的每一記憶體通訊。藉由與記憶體陣列945通訊，記憶體控制器940可用以回應於自主機裝置905接收的指令自記憶體陣列讀取資料或向記憶體陣列寫入資料。雖然顯示為記憶體裝置910的一部分，但在一些實施例中，記憶體控制器940可為主機裝置905的一部分或計算系統900的另一組件的一部分且與記憶體裝置910相關聯。記憶體控制器940可實施為軟體、硬體、韌體或其組合中的邏輯電路，以執行本文描述的功能。例如，在一些實施例中，記憶體控制器940可用以在接收到來自主機裝置905的請求時檢索與存儲在記憶體裝置910的記憶體陣列945中的標準單元應用935相關聯的指令。
應理解，第9圖中僅顯示及描述計算系統900的一些組件。然而，計算系統900可包括其他組件，諸如各種電池及電源、網路介面、路由器、開關、外部記憶體系統、控制器等。一般而言，計算系統900可包括各種硬體、軟體及/或韌體組件中的任何一者，這些組件在執行本文描述的功能時需要或認為係期望的。類似地，主機裝置905、輸入裝置915、輸出裝置920及包括記憶體控制器940及記憶體陣列945的記憶體裝置910可包括認為在執行本文描述的功能時必要或期望的其他硬體、軟體及/或韌體組件。
在本揭示內容的一個態樣中，揭示一種記憶體裝置。在一些實施例中，記憶體裝置包括記憶體單元及經由字元線耦合至記憶體單元的字元線驅動器。在一些實施例中，記憶體裝置包括可適性字元線控制電路，該可適性字元線控制電路包括串聯連接的兩個或更多個二極體，其中兩個或更多個二極體中的一者耦合至字元線。
在本揭示內容的另一態樣中，揭示一種記憶體裝置。在一些實施例中，記憶體裝置包括記憶體單元及耦合至記憶體單元的字元線驅動器。在一些實施例中，記憶體裝置包括可適性字元線控制電路，以在第一電壓範圍內降低字元線驅動器的電壓輸出，且在第二電壓範圍內繞過降低字元線驅動器的電壓輸出。
在本揭示內容的又一態樣中，揭示一種操作記憶體裝置的方法。在一些實施例中，該方法包括以下步驟：藉由可適性字元線控制電路偵測耦合至SRAM單元的字元線驅動器的電壓輸出。在一些實施例中，該方法包括以下步驟：藉由可適性字元線控制電路判定字元線驅動器的電壓輸出是否小於臨限值。在一些實施例中，該方法包括以下步驟：回應於字元線驅動器的電壓輸出超過臨限值，藉由可適性字元線控制電路降低字元線驅動器的電壓輸出。
術語「耦合」及其變體包括將兩個構件直接或間接地彼此接合。術語「電耦合」及其變體包括經由導電材料(例如，金屬或銅跡線)將兩個構件直接或間接地彼此接合。這種接合可為靜態的(例如，永久的或固定的)或可移動的(例如，可移除的或可釋放的)。這種接合可利用兩個構件直接相互耦合或相互耦合來實現，其中兩個構件使用單獨的中間構件相互耦合，且任何附加的中間構件相互耦合，或者兩個構件使用介入構件相互耦合，該介入構件與兩個構件中的一者一體地形成為單一整體。若「耦合」或其變體由附加術語修飾(例如，直接耦合)，則上文提供的「耦合」的通用定義由附加術語的通俗語言含義進行修改(例如，「直接耦合」表示不使用任何單獨的介入構件接合兩個構件)，導致比上文提供的「耦合」的一般定義更窄的定義。這種耦合可為機械的、電氣的或流體的。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
100:記憶體裝置 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:字元線控制器 116:字元線驅動器 118、118A~118J:可適性字元線控制電路 120:記憶體陣列 125:記憶體單元 130:控制訊號產生器 200:部分 215:電壓輸入 225:電壓輸出 300:曲線圖 310:第一範圍 320:第二範圍 330、340:曲線 500、550:時序圖 510、510'、512、512'、520、520'、522、522'、525、525'、528、528'、540、540'、542、542'、545、545':曲線 530:翻轉點 620:控制訊號 700:堆疊二極體 712、715、720、722、728、745:曲線 750:時序圖 800:方法 810、820、830:步驟 900:計算系統 905:主機裝置 910:記憶體裝置 915:輸入裝置 920:輸出裝置 925A~925C:介面 930A~930N:CPU核心 940:記憶體控制器 945:記憶體陣列 BL、BL0~BLK:位元線 D1~D3:二極體 N1~N4、DN1、DN2:N型電晶體 P1、P2、DP1、DP2:P型電晶體 Q、QB:埠 TE1、TE2:賦能開關 Th:臨限值 TR1、TR2:重置電晶體 VCC:電源電壓 WL、WL0~WLJ:字元線
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖說明根據一些實施例的例示性記憶體裝置的圖解方塊圖。 第2圖說明根據一些實施例的字元線驅動器、記憶體單元及可適性字元線控制電路的示意圖。 第3圖說明根據一些實施例的選擇性地降低或抑制字元線驅動器的電壓輸出的曲線圖。 第4A圖至第4F圖說明根據一些實施例的可適性字元線控制電路的各種實例。 第5A圖說明根據一些實施例的時序圖，顯示記憶體裝置在字元線驅動器的輸出的第一電壓範圍內的操作。 第5B圖說明根據一些實施例的時序圖，顯示記憶體裝置在字元線驅動器的輸出的第二電壓範圍內的操作。 第6A圖及第6B圖說明根據一些實施例的具有一或多個重置電晶體的可適性字元線控制電路的各種實例。 第7A圖及第7B圖說明根據一些實施例的具有賦能開關的可適性字元線控制電路的各種實例。 第7C圖說明根據一些實施例的時序圖，顯示記憶體裝置的操作。 第7D圖及第7E圖說明根據一些實施例的具有賦能開關的可適性字元線控制電路的各種實例。 第7F圖說明根據一些實施例的時序圖，顯示記憶體裝置的操作。 第8圖為根據一些實施例的可適性地調整字元線驅動器的電壓輸出的流程圖。 第9圖為根據一些實施例的計算系統的例示性方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
116:字元線驅動器
118:可適性字元線控制電路
125:記憶體單元
200:部分
215:電壓輸入
225:電壓輸出
BL、BLB:位元線
N1~N4:N型電晶體
P1、P2:P型電晶體
Q、QB:埠
VCC:電源電壓
WL:字元線

Claims (20)

  1. 一種記憶體裝置，包含： 一記憶體單元； 一字元線驅動器，經由一字元線耦合至該記憶體單元；及 一可適性字元線控制電路，包括串聯連接的兩個或更多個二極體，該兩個或更多個二極體中的一者耦合至該字元線。
  2. 如請求項1所述之記憶體裝置，其中該可適性字元線控制電路用以： 在一第一電壓範圍內降低該字元線驅動器的一電壓輸出；及 在一第二電壓範圍內繞過降低該字元線驅動器的該電壓輸出。
  3. 如請求項1所述之記憶體裝置，其中該可適性字元線控制電路包括串聯的三個二極體。
  4. 如請求項1所述之記憶體裝置，其中該可適性字元線控制電路包括： 一賦能開關，耦合至串聯的該兩個或更多個二極體。
  5. 如請求項4所述之記憶體裝置， 其中該字元線驅動器用以接收在一第一時間段期間具有一第一狀態且在一第二時間段期間具有一第二狀態的一脈衝，且 其中在該第一時間段內的一第三時間段期間賦能該賦能開關，以在該第三時間段期間降低該字元線驅動器的一電壓輸出。
  6. 如請求項5所述之記憶體裝置，其中 在該第三時間段之後的該第一時間段內剩餘的一第四時間段期間去能該賦能開關，以去能在該第四時間段期間降低該字元線驅動器的該電壓輸出。
  7. 如請求項5所述之記憶體裝置，其中 在該第二時間段期間去能該賦能開關，以去能在該第二時間段期間降低該字元線驅動器的該電壓輸出。
  8. 如請求項1所述之記憶體裝置，其中該可適性字元線控制電路包括： 一重置電晶體，耦合至該兩個或更多個二極體中的一第一二極體與該兩個或更多個二極體中的一第二二極體之間的一節點，該重置電晶體用以在去能該可適性字元線控制電路時重置該節點處的一電壓。
  9. 如請求項1所述之記憶體裝置，其中該兩個或更多個二極體中的每一者為一閘電極連接至一汲電極的一P型電晶體。
  10. 如請求項1所述之記憶體裝置，其中該兩個或更多個二極體中的每一者為一閘電極連接至一汲電極的一N型電晶體。
  11. 如請求項1所述之記憶體裝置，其中該兩個或更多個二極體中的一者為一閘電極連接至一汲電極的一N型電晶體，且其中該兩個或更多個二極體中的另一者為一閘電極連接至一汲電極的一P型電晶體。
  12. 如請求項1所述之記憶體裝置，其中該記憶體單元為靜態隨機存取記憶體單元。
  13. 一種記憶體裝置，包含： 一記憶體單元； 一字元線驅動器，耦合至該記憶體單元；及 一可適性字元線控制電路，用以： 在一第一電壓範圍內降低該字元線驅動器的一電壓輸出；及 在一第二電壓範圍內繞過降低該字元線驅動器的該電壓輸出。
  14. 如請求項13所述之記憶體裝置， 其中該字元線驅動器用以接收在一第一時間段期間具有一第一狀態且在一第二時間段期間具有一第二狀態的一脈衝，且 其中在該第一時間段內的一第三時間段期間賦能該可適性字元線控制電路，以在該第三時間段期間降低該字元線驅動器的該電壓輸出。
  15. 如請求項14所述之記憶體裝置，其中 在該第三時間段之後的該第一時間段內剩餘的一第四時間段期間去能該可適性字元線控制電路，以去能在第四時間段期間降低該字元線驅動器的該電壓輸出。
  16. 如請求項14所述之記憶體裝置，其中 在該第二時間段期間去能該可適性字元線控制電路，以去能在該第二時間段期間降低該字元線驅動器的該電壓輸出。
  17. 一種方法，包含以下步驟： 藉由一可適性字元線控制電路偵測耦合至一靜態隨機存取記憶體單元的一字元線驅動器的一電壓輸出； 藉由該可適性字元線控制電路判定該字元線驅動器的該電壓輸出是否小於一臨限值；及 回應於該字元線驅動器的該電壓輸出超過該臨限值，藉由該可適性字元線控制電路降低該字元線驅動器的該電壓輸出。
  18. 如請求項17所述之方法，進一步包含以下步驟： 回應於該字元線驅動器的該電壓輸出不超過該臨限值，藉由該可適性字元線控制電路繞過降低該字元線驅動器的該電壓輸出。
  19. 如請求項17所述之方法，進一步包含以下步驟： 藉由該字元線驅動器接收在一第一時間段期間具有一第一狀態且在一第二時間段期間具有一第二狀態的一脈衝；及 藉由該可適性字元線控制電路在該第一時間段內的一第三時間段期間降低該字元線驅動器的該電壓輸出。
  20. 如請求項19所述之方法，進一步包含以下步驟： 藉由該可適性字元線控制電路去能在該第三時間段之後的該第一時間段內剩餘的一第四時間段期間降低該字元線驅動器的該電壓輸出。
TW111114642A 2022-02-16 2022-04-18 記憶體裝置 TW202335187A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/673,025 2022-02-16
US17/673,025 US20230260570A1 (en) 2022-02-16 2022-02-16 Adaptive word line control circuit

Publications (1)

Publication Number Publication Date
TW202335187A true TW202335187A (zh) 2023-09-01

Family

ID=87558959

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111114642A TW202335187A (zh) 2022-02-16 2022-04-18 記憶體裝置

Country Status (2)

Country Link
US (1) US20230260570A1 (zh)
TW (1) TW202335187A (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3536515B2 (ja) * 1996-03-21 2004-06-14 ソニー株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20230260570A1 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
TWI518687B (zh) 記憶體裝置中的路徑分離技術
JP4994135B2 (ja) センス増幅回路およびセンス増幅方法
KR101155451B1 (ko) Ｄｒａｍ 보안 소거
JP2014010885A (ja) 抵抗性メモリの感知増幅回路
US9460778B2 (en) Static random access memory with bitline boost
JP2018532218A (ja) Ｓｒａｍ用途のためのシングル・エンド型ビット線電流検知増幅器
US20150187423A1 (en) Input buffer for semiconductor memory device and flash memory device including the same
US11657873B2 (en) Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
US11776595B2 (en) Memory device with source line control
JP6193187B2 (ja) 半導体装置
US20240087618A1 (en) Low power wake up for memory
TW202335187A (zh) 記憶體裝置
US20220130470A1 (en) Bias control for memory cells with multiple gate electrodes
US20230260558A1 (en) Memory device with reset voltage control
US20240038294A1 (en) Programming and reading circuit for dynamic random access memory
US20240021241A1 (en) Drive circuit with improved timing margin for memory device
CN220895196U (zh) 记忆体装置
US20230282252A1 (en) Circuits and methods of mitigating hold time failure of pipeline for memory device
TW202347323A (zh) 記憶體裝置及操作記憶體裝置的方法
US20240105241A1 (en) Memory device including separate negative bit line
TW202414397A (zh) 記憶體裝置及其操作方法
TW202407694A (zh) 記憶體裝置及其操作方法
KR102020553B1 (ko) 반도체 메모리 장치의 센스앰프 소스 노드 제어회로 및 그에 따른 센스앰프 소스 노드 제어방법
TW202217814A (zh) 存儲系統及操作存儲系統的方法
CN117012246A (zh) 存储器器件及其操作方法