KR101810376B1 - 메모리 장치에서의 경로 분리 - Google Patents

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Abstract

본 공개의 실시 예들은 상 변화 메모리(PCM) 장치에서 워드-라인 경로 분리(word-line path isolation)를 위한 기술 및 구성을 기술하고 있다. 일 실시 예에서, 메모리 장치는 메모리 장치의 메모리 셀, 메모리 셀에 연결된 비트-라인, 메모리 셀에 연결된 워드-라인, 비트-라인에 연결된 비트-라인 전극, 워드-라인에 연결된 워드-라인 전극, 저 전위를 갖는 비트-라인 전극 및 워드-라인 전극 중 하나에 연결된 선택 모듈의 전류-제한 회로 - 상기 전류-제한 회로는 선택 모듈에 의한 메모리 셀의 선택 동작을 용이하게 함 -, 저 전위를 갖는 비트-라인 전극 및 워드-라인 전극 중 하나에 연결된 감지 회로 - 상기 감지 회로는 메모리 셀의 판독 동작을 실행함 -, 및 저 전위를 갖는 비트-라인 전극 및 워드-라인 전극 중 하나에 연결된 기록 회로 - 상기 기록 회로는 메모리 셀의 기록 동작을 실행함 -를 포함한다. 다른 실시 예들도 기술되고 및/또는 청구될 수 있다.

Description

메모리 장치에서의 경로 분리{PATH ISOLATION IN A MEMORY DEVICE}
본 발명의 실시 예들은 일반적으로 집적 회로 분야에 관한 것이며, 특히 메모리 장치 내의 경로 분리(path isolation)를 위한 기술 및 구성에 관한 것이다.
현재, 예를 들어, 상 변화 메모리(PCM:phase change memory) 장치와 같은 메모리 장치는 판독(예로, 감지) 및/또는 기록 동작(operation)(예로, 설정 또는 재설정(reset))을 실행하기 위해 얼터너티브 경로들(예로, 비트-라인 경로 또는 워드-라인 경로) 중 고 전위 경로(예로, 비트-라인 경로)를 이용할 수 있다. 일반적으로, 판독/기록 동작을 수용할 메모리 장치의 메모리 셀을 선택하기 위한 선택 동작이 실행될 수 있다. 그러한 현행 메모리 장치 구성은 다양한 도전에 직면해 있을 수 있다. 예를 들어, 판독/기록 동작 동안 메모리 셀을 통한 높은 변위 전류는 메모리 셀을 불안정하게 하거나 손상을 줄 수 있다. 더욱이, 선택 페이즈(phase)에서 판독/기록 동작으로 트랜지션할 때 문제가 있을 수 있다. 이러한 트랜지션에는 선택된 메모리 셀에 대한 손상을 방지하거나 메모리 셀의 선택된 상태를 유지하기 위해서 중요한 타이밍 필요요건이 따를 수 있다. 다른 도전은 고 전위 경로가 얼터너티브 경로보다 비교적 높은 캐패시턴스(capacitance)를 가질 때 판독/기록 동작 동안 신호를 분석하는데 있어서의 지연을 포함할 수 있다. 이 지연은 판독/기록 동작의 쓰루풋 또는 속도에 악영향을 미칠 수 있다. 게다가, 판독 및/ 또는 기록 동작을 실행하는 회로는 고 전위 경로에 연결될 때 비교적 고 전압으로 동작할 수 있고, 이로 인해 판독/기록 회로가 좀더 느린 속도로 동작하게 되고 메모리 장치의 좀더 많은 영역이 소비되게 된다. 위의 도전들로 인해 메모리 장치의 최대 타일 사이즈(tile size)가 제한될 수 있고 소형 타일을 제조하기 위해서는 좀더 복잡하고 및/또는 값비싼 반도체 제조 기술의 이용이 필요하다.
실시 예들은 첨부 도면에 연계된 다음의 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해서, 동일 참조 번호는 동일한 구성 요소를 지정한다. 실시 예들은 첨부 도면의 그림으로 제한이 아닌 예시로서 도시되어 있다.
도 1은 일부 실시 예들에 따른 메모리 장치에 대한 일례의 구성을 개략적으로 보여주고 있다.
도 2는 일부 실시 예들에 따른 메모리 셀을 설정하거나 재설정하는데 이용될 수 있는 어떤 전류 프로파일을 예로서 개략적으로 보여주고 있다.
도 3은 일부 실시 예들에 따른 워드-라인 및 비트-라인의 구성 예를 개략적으로 보여주고 있다.
도 4는 일부 실시 예들에 따른 워드-라인 및 비트-라인의 다른 구성 예를 개략적으로 보여주고 있다.
도 5는 일부 실시 예들에 따른 기록 동작을 실행하는 방법의 흐름도이다.
도 6은 일부 실시 예들에 따른 판독 동작을 실행하는 방법의 흐름도이다.
도 7은 여기에 기술된 다양한 실시 예에 적합할 수 있는 시스템의 예를 개략적으로 보여주고 있다.
본 발명의 실시 예들은 메모리 장치에서 경로 분리(path isolation)를 위한 기술과 구성을 제공한다. 다음의 상세한 설명에는, 상세한 설명의 일부를 형성하는 첨부 도면에 참조가 되어 있고, 도면에서 동일한 숫자는 도면 전반에서 동일한 파트를 지정하며, 도면에는 본 공개의 주제가 실행될 수 있는 실시 예들이 예시로 도시되어 있다. 본 발명의 범위를 벗어남이 없이 다른 실시 예들이 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 인정되지 않으며 실시 예들의 범위는 첨부된 청구항들 및 이들의 균등물에 의해 정의된다.
다양한 동작이 청구된 주제를 이해하는데 가장 도움이 되는 식으로 다수의 이산 동작으로 차례로 설명된다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서에 의존한다는 것을 뜻하는 것으로 이해되지 않아야 한다. 특히, 이들 동작은 제시 순서로 실행되지 않을 수 있다. 설명된 동작들은 설명된 실시 예와는 다른 순서로 실행될 수 있다. 다양한 추가 동작들이 실행될 수 있고 및/또는 설명된 동작들은 추가 실시 예들에서 생략될 수 있다.
본 공개의 목적을 위해서, 구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 공개의 목적을 위해서, 구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명은 구 "실시 예에서" 또는 "실시 예들에서"를 이용할 수 있고, 이들은 각각 동일하거나 다른 실시 예들 중 1 이상을 나타낼 수 있다. 더욱이, 본 발명의 실시 예들에 관해서 이용되는 것으로 용어 "포함하는", "구비하는", "갖고 있는" 등은 동의어이다. 용어 "연결(coupled)"은 직접 접속(connection), 간접 접속 또는 간접 통신을 나타낼 수 있다.
여기에 이용된 바와 같이, 용어 "모듈"은 응용 주문형 집적 회로(ASIC), 전자 회로, 1 이상의 소프트웨어나 펌웨어 프로그램들을 실행하는 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 논리 회로, 및/또는 설명된 기능을 제공하는 다른 적합한 컴포넌트들을 포함하거나 그들의 일부를 나타낼 수 있다.
도 1은 일부 실시 예들에 따른 메모리 장치(100)에 대한 구성 예를 개략적으로 보여주고 있다. 다양한 실시 예에 따르면, 메모리 장치(100)는 도시된 바와 같이 어레이로 구성될 수 있는 1 이상의 메모리 셀(102)을 포함한다. 1 이상의 메모리 셀(102)은, 예를 들어, 전류에 의해 생성된 열(heat)이 인가되어 결정과 비결정 상태 간에 전환될 수 있는 칼코겐화물(chalcogenide)과 같은 상 변화 물질(phase change material)을 포함할 수 있다. 상 변화 물질의 상태(예로, 결정/비결정)는 1 이상의 메모리 셀(102)의 논리 값(예로, 1 또는 0)에 대응할 수 있다. 그러한 실시 예들에서, 메모리 장치(100)는, 예를 들어, 상 변화 메모리 및 스위치(PCMS:phase change memory and switch)를 포함하는 상 변화 메모리(PCM) 장치일 수 있다. 주제는 이에 관해서 한정되지 않으며 메모리 장치(100)는 여기에 기술된 원리로부터 이익을 얻을 수 있는 다른 유형의 메모리 장치를 포함할 수 있다.
메모리 장치(100)는 도시된 바와 같이 1 이상의 메모리 셀(102)에 연결된 1 이상의 비트-라인(104) 및 1 이상의 워드-라인(106)을 더 포함할 수 있다. 1 이상의 비트-라인(104) 및 워드-라인(106)은 1 이상의 메모리 셀(102) 각각이 각각의 개개의 비트-라인과 워드-라인의 교차점에 배치되도록 구성될 수 있다. 전압 또는 바이어스는 판독 또는 기록 동작을 위한 타겟 셀을 선택하기 위해서 1 이상의 워드-라인(106)과 1 이상의 비트-라인(104)을 이용하여 1 이상의 메모리 셀(102)의 타겟 메모리 셀에 인가될 수 있다. 도시된 바와 같이, 1 이상의 메모리 셀(102)의 디코딩/선택을 용이하게(facilitate) 하기 위해서 1 이상의 비트-라인 드라이버(128)는 1 이상의 비트-라인(104)에 연결될 수 있고, 1 이상의 워드-라인 드라이버(126)는 1 이상의 워드-라인(106)에 연결될 수 있다. 도시된 바와 같이, 1 이상의 캐패시터(130)는 1 이상의 비트-라인(104)과 1 이상의 워드-라인(106)에 연결될 수 있다. 1 이상의 캐패시터(130)는 1 이상의 실시 예에서 기생 요소(parasitic elements)를 나타낼 수 있다.
메모리 장치(100)는 1 이상의 타일(124)을 포함할 수 있다. 1 이상의 타일(124)은 타겟 메모리 셀의 선택 동작 동안 이산 유닛(discrete unit)으로서 취급되는, 1 이상의 워드-라인(106), 비트-라인(104) 및 메모리 셀(102)의 어레이의 일부를 포함할 수 있다. 즉, 일부 실시 예들에서, 1 이상의 타일(124) 각각은 어레이 내의 타겟 메모리 셀(예로, 비트)을 선택하기 위해 바이어스되는 어레이의 유닛이다. 도시된 실시 예에서, 1 이상의 타일(124)은 4개의 워드-라인과 4개의 비트-라인(4 WL×4 BL)의 어레이를 포함하고; 그러나, 예를 들어, 다른 실시 예들에서는 1000개의 워드-라인과 1000개의 비트-라인의 타일 사이즈(1000 WL×1000 BL)를 포함해서 다른 타일 사이즈가 이용될 수 있다. 도시된 바와 같이, 1 이상의 타일(124)은 각각 1 이상의 워드-라인(106)의 길이방향(lengthwise) 차원에 평행한 방향으로 연장되는 선형 차원(linear dimension)인 길이 차원(length dimension) L과, 1 이상의 비트-라인(104)의 길이방향 차원에 평행한 방향으로 연장되는 선형 차원인 폭 차원 W를 갖는 타일 사이즈를 포함할 수 있다. 1 이상의 타일(124)은 일부 실시 예들에서 스택형 메모리 구성의 임의 메모리 층의 일부일 수 있다. 예를 들어, 1 이상의 타일(124)은 일부 실시 예들에서, 다른 메모리 층에 형성된 메모리 층의 일부일 수 있다. 추가의 워드-라인 드라이버들 및/또는 비트-라인 드라이버들은 각 메모리 층에 제공될 수 있다.
1 이상의 비트-라인(104)은 비트-라인 전극(108) 또는 경로에 연결될 수 있고, 이는 1 이상의 비트-라인(104)에 전원을 제공하도록 구성되어 있는 비트-라인 서플라이(132)에 연결될 수 있다. 1 이상의 워드-라인(106)은 워드-라인 전극(110) 또는 경로에 연결될 수 있고, 이는 1 이상의 워드-라인(106)에 전원을 제공하도록 구성되어 있는 워드-라인 서플라이(134)에 연결될 수 있다. 비트-라인 전극(108)과 워드-라인 전극(110)은 각각 1 이상의 메모리 셀(102)에 대한 전류 경로일 수 있다. 워드-라인 드라이버(126)와 비트-라인 드라이버(128)는 각각 다양한 실시 예에 따라서 전극당 단일 또는 다수의 트랜지스터를 포함할 수 있다. 워드-라인 드라이버(126)와 비트-라인 드라이버(128) 각각에 다수의 트랜지스터가 이용되는 실시 예들의 경우, 다수의 트랜지스터는 여기 기술된 실시 예들에 유사하게 적합할 수 있는 추가의 워드-라인 및/또는 비트-라인 전극들을 이용하여 추가의 전압 서플라이에 연결될 수 있다.
다양한 실시 예들에 따르면, 워드-라인 전극(110)은 비트-라인 전극(108)보다 비교적 낮은 전위를 갖는다. 예를 들어, 워드-라인 전극(110)은 비트-라인 전극(108)의 최대 전압보다 낮은 최대 전압을 가질 수 있다. 일부 실시 예들에서, 워드-라인 전극(110)은 비트-라인 전극(108)의 캐패시턴스보다 낮은 캐패시턴스를 가질 수 있다.
한 실시 예에서, 메모리 장치(100)는 워드-라인 전극(110)에 연결된 감지 회로(112)를 포함한다. 감지 회로(112)는 1 이상의 메모리 셀(102)의, 감지 동작과 같은 판독 동작을 실행하기 위한 전기 노드로서 워드-라인 전극(110)을 이용할 수 있다. 일 실시 예에서, 감지 회로(112)는 전압 비교기(114)를 포함한다. 예를 들어, 감지 회로(112)는 워드-라인 전극(110) 상의 전류를 전압 비교기(114)의 제1 입력인 전압으로 변환하기 위해 워드-라인 전극(110)에 접속된 워드-라인 부하(load)를 포함할 수 있다. 등가 워드-라인 부하가 기준 전류(도시되어 있지 않음)에 접속되어 전압 비교기(114)의 제2 입력인 전압을 제공할 수 있다. 특정한 워드-라인과 비트-라인이 어레이에서 선택될 때, 워드-라인 전극(110)의 워드-라인 부하는 선택된 워드-라인의 전류를 전압으로 변환할 수 있다. 이 전류의 누설 성분은 누설을 줄이거나 최소화시키는 모든 다른 선택되지 않은 워드-라인과 비트-라인에 대한 바이어스를 각각 선택함으로써 완화될 수 있다. 이 전류의 용량성 성분(capacitive components)은 용량성 성분이 방출(dissipate)되기에 충분한 시간을 허용함으로써 완화될 수 있다. 전압 비교기(114)의 제1 입력으로 변환되는 전류는 타겟 메모리 셀의 전류에 대응할 수 있다. 기준 전류는, 타겟 메모리 셀의 전류가 타겟 메모리 셀의 스냅-백(snap-back) 이전에는 기준 전류보다 낮고 타겟 메모리 셀의 스냅-백 이후에는 기준 전류보다 크게 되도록 선택될 수 있다. 이러한 식으로, 전압 비교기(114)의 출력은 타겟 메모리 셀의 상태를 나타낼 수 있다. 래치(latch)(도시되지 않음)는 전압 비교기(114)에 연결되어 판독 동작에 연관된 정보를 저장할 수 있다.
메모리 장치(100)는 워드-라인 전극(110)에 연결된 기록 회로(116)를 더 포함할 수 있다. 기록 회로(116)는 1 이상의 메모리 셀(102)의, 설정 또는 재설정 동작과 같은, 기록 동작을 실행하기 위한 전극 노드로서 워드-라인 전극(110)을 이용할 수 있다. 기록 회로(116)는 기록 동작을 실행하기 위한 전류 프로파일(예로, 전류 펄스)을 생성하는 전류 프로파일 생성기(118)를 포함할 수 있다.
도 2를 잠시 참조해 보면, 일부 실시 예들에 따른, 메모리 셀을 설정 또는 재설정하는데 이용될 수 있는 일부 예의 전류 프로파일(202, 204)이 도시되어 있다. 한 실시 예에서, 도 1의 기록 회로(116)는 선택된 메모리를 설정하기 위해 사다리꼴 형상을 갖는 전류 프로파일(202)을 인가하고 선택된 메모리 셀을 재설정하기 위해 직사각형 형상을 갖는 전류 프로파일(204)을 인가하도록 구성되어 있다. 다른 전류 프로파일들이 다른 실시 예들에서 이용될 수 있다. 전류 프로파일은 전류 펄스의 크기, 램프 레이트(ramp rate), 및 폭을 제어함으로써 형성될 수 있다.
다시 도 1을 참조하면, 메모리 장치(100)는 워드-라인 전극(110)에 연결된 선택 모듈(120)의 컴포넌트들을 더 포함할 수 있다. 선택 모듈(120)의 전류-제한 회로(122)는 워드-라인 전극(110)을 이용하여 1 이상의 메모리 셀(102)의 선택 동작을 용이하게 하도록 워드-라인 전극(110)에 연결될 수 있다. 선택 동작은 판독/기록 동작에 선행할 수 있고 타겟 메모리 셀을 판독/기록 동작을 수용할 수 있는 상태로 배치할 수 있다. 선택 동안, 타겟 메모리 셀은 전압/바이어스를 타겟 메모리 셀 양단에 인가함으로써 동작의 문턱값 아래의(subthreshold) 영역에서 동작의 문턱값(threshold) 영역을 넘는 동작 영역으로 이동될 수 있다. 타겟 셀의 선택을 성취하기 위한 전압 바이어스는 전류-제한 회로(122)와 함께 각 타겟 워드-라인 및 타겟 비트-라인의 워드-라인 및 비트-라인 드라이버 회로(예로, 선택 모듈(120)의)에 의해 제공된다. 타겟 워드-라인 바이어스 및 타겟 비트-라인 바이어스는, 결합해서 타겟 셀이 문턱값(threshold)을 넘게 하기에 충분한 전체 바이어스가 타겟 셀 양단에 인가되도록 선택된다. 본 예에서, '문턱값을 넘는(above threshold)'은, 작은 전류가 동작 영역에서 타겟 셀을 유지시킬 수 있더라도, 기록 동작을 위한 충분한 전류를 전도할 수 있는 타겟 메모리 셀(예로, 1 이상의 메모리 셀(102)의)의 동작 영역을 나타낼 수 있다. 문턱값-아래로부터 문턱값 또는 문턱값을 넘는 영역으로의 트랜지션(transition)은 이 셀을 통한 주어진 전류에 대해서 타겟 셀에 의해 지속되는 전압이 급격하게 감소하는 '스냅-백(snap-back)'을 포함할 수 있다. 전류-제한 회로(122)는 초과 전류에 의한 타겟 메모리 셀의 손상을 방지하기 위해서 워드-라인 전극(110)의 전류를 제한할 수 있다. 즉, 워드-라인 전극(110)의 최대 전류를 제한하면 1 이상의 메모리 셀(102)을 통한 최대 전류가 제한될 수 있다. 제한 기능은 워드-라인 전극(110) 및 타겟 워드-라인의 워드-라인 디코딩 경로가 정상 상태(steady state)로 바뀌는 시간 동안은 효과적이지 않을 수 있다.
전류-제한 회로(122)는 1 이상의 메모리 셀(102)의 스냅-백 이후의 과도 전류를 1 이상의 메모리 셀(102)의 손상이나 외란(disturbance)을 줄이는 레벨까지 줄이거나 최소화하기 위해서 더 낮은 캐패시턴스를 갖는 워드-라인 전극(110) 또는 비트-라인 전극(108) 중 어느 것에 배치될 수 있다. 도시된 실시 예에서, 전류-제한 회로(122)는 워드-라인 전극(110)에 배치되어 있다.
한 실시 예에서, 전류-제한 회로(122)는 전류 미러 회로를 포함하고 있다. 전류-제한 회로(122)는 워드-라인 전극(110)의 전류를 최대 전류 레벨로 제한하도록 구성된 트랜지스터 게이트를 포함할 수 있다. 예를 들어, 이 트랜지스터는 트랜지스터가 최대 필요 전류까지 전달하도록 아날로그 레벨로 제어되는 게이트를 갖는 n-형 트랜지스터일 수 있다. 전류-제한 회로(122)는 게이트 전압을 이 트랜지스터에 인가함으로써 인에이블(enable)될 수 있다. 선택 모듈(120)은 타겟 메모리 셀이 동작의 문턱값 아래 영역으로부터 동작의 문턱값 영역을 넘는 동작의 영역으로 이동되도록 1 이상의 메모리 셀(102)의 타겟 메모리 셀의 디코딩을 용이하게 하기 위한 추가 제어 회로를 포함할 수 있고, 여기서 문턱값은 전류의 함수이다. 일부 실시 예들에서, 워드-라인 전극(110)은 선택 동작 동안의 비트-라인 전극(108)의 기생 누설보다 낮은 선택 동작 동안의 기생 누설을 가질 수 있다.
전류-제한 회로(122), 감지 회로(112), 및 기록 회로(116)는 저 전위를 갖는 워드-라인 전극(110) 또는 비트 라인 전극(108) 중 어느 것인 전극 경로에 연결될 수 있다. 감지 회로(112), 기록 회로(116) 및 선택 모듈(120)의 전류-제한 회로(122)를 위해 공통 전기 노드/부하(예로, 도 1의 워드-라인 전극(110))를 이용하면 다양한 이득을 제공할 수 있다. 예를 들어, 워드-라인 전극(110)에 감지 회로(112), 기록 회로(116) 및 전류-제한 회로(122)를 배치하면 1 이상의 메모리 셀(102)에 손상을 주지 않으면서 또는 메모리 장치(100)의 동작 속도를 저해함이 없이 비트-라인 전극(108)이 좀더 용량성(more capacitive)이 되게(free) 할 수 있다. 비트-라인 전극(108)은 전하를 제공하기 위한 용량성 기술(capacitive techniques)을 포함할 수 있는 설정 또는 재설정 동작과 같은 기록 동작에 전하(charge)를 제공하는데 이용될 수 있다.
더욱이, 워드-라인 전극(110)은 저-전위 노드일 수 있고, 이는 감지 회로(112), 기록 회로(116) 및 전류-제한 회로(122)가 고속으로 동작하고 적은 영역을 소비하고 덜 복잡한 기술을 이용하여 형성될 수 있게 해준다. 예를 들어, 레벨-시프터(level-shifter)들이 워드-라인 전극(110)에 연결된 감지 회로(112), 기록 회로(116) 및 전류-제한 회로(122)의 설계로부터 축소되거나 제거될 수 있어 회로를 위한 더 적은 영역의 이용이 허용된다. 다른 예에서, 제조하는데 비용이 많이 들고 복잡할 수 있는 트리플-웰(triple-well) 트랜지스터들이 감지 회로(112), 기록 회로(116) 및 전류-제한 회로(122)에서 축소되거나 제거될 수 있다. 게다가, 낮은 전압 워드-라인 전극(110)은 고전압 전극보다 양호한 그라운드 신호를 감지 동작과 같은 판독 동작에 제공할 수 있다. 동일 전극(예로, 워드 라인 전극(110))에서 전류-제한 회로(122)를 감지 회로(112) 및/또는 기록 회로(116)와 결합하면 선택 동작으로부터 감지, 설정 또는 재설정 동작과 같은 판독/기록 동작으로의 트랜지션이 용이하게 될 수 있다. 이러한 트랜지션은, 관련 기능들이 동일 전극에 있고 다른 전극에 관한 중요한 트랜지션을 포함하지 않기 때문에, 동일 전극에서 감지 회로(112) 및/또는 기록 회로(116)에 전류-제한 회로(122)를 결합하지 않는 메모리 장치보다, 덜 복잡하고 더 빠를 수 있다.
동일 전극(예로, 워드-라인 전극(110))에 기록 회로(116), 감지 회로(112) 및 전류-제한 회로(122)를 배치하는 다른 이점은 1 이상의 타일(124)의 타일 사이즈가 증가할 수 있다는 것이다. 예를 들어, 메모리 장치(100)의 1 이상의 타일(124)은 비트-라인 전극(108)에 기록 회로(116), 감지 회로(112) 및 전류-제한 회로(122) 중 1 이상을 갖춘 메모리 장치의 폭보다 덜 제한되는 폭 W을 가질 수 있다. 한 실시 예에서, 1 이상의 타일(124)의 폭 W는, 1 이상의 타일(124) 각각이 동일 수의 비트-라인과 워드-라인을 갖는 경우에서조차 1 이상의 타일(124)의 길이 L보다 클 수 있다. 일부 실시 예들에서, 1 이상의 타일(124)은 상이한 수의 비트-라인 및 워드-라인을 가질 수 있다. 1 이상의 타일(124)의 큰 타일 사이즈는 메모리 장치(100) 내의 디코딩 기능을 지원하는 회로에 덜 비싸고 덜 복잡한 제조 공정의 이용을 용이하게 해줄 수 있다. 예를 들어, 더 큰 타일 사이즈에 보다 소수의 드라이버(예로, 워드-라인 드라이버(126) 및 비트-라인 드라이버(128))가 필요할 수 있다. 일부 실시 예들에서, 각 비트-라인 또는 워드-라인에 단일 드라이버가 이용된다. 메모리 장치(100)의 1 이상의 타일(124)의 타일 사이즈는 워드-라인 전극(110) 상의 캐패시턴스 및 비트-라인 전극(108) 상의 비트-라인당 최대 누설 또는 비트-라인 전극(108) 상의 비트-라인당 최대 저항과 같은 인자(factor)들에 의해 제한될 수 있다.
도시된 메모리 장치(100)가 비교적 낮은 전위를 갖는 워드-라인 전극(110)에 기록 회로(116), 감지 회로(112) 및 전류-제한 회로(122)가 배치되어 있는 실시 예를 보여주고 있을지라도, 그러한 회로는 모두 비교적 높은 전위를 갖는 비트-라인 전극(108)에 배치될 수 있으며 여전히 다양한 이점을 제공할 수 있다. 예를 들어, 그러한 실시 예에서, 선택 동작으로부터 감지, 설정 또는 재설정 동작과 같은 판독/기록 동작으로의 용이해진(facilitated) 트랜지션의 이점들이 성취될 수 있다. 고 캐패시턴스 노드와 저 캐패시턴스 노드를 분리하는데 연관된 다른 이점들이 성취될 수 있다. 그러한 경우에, 비트-라인 전극(108) 상의 캐패시턴스를 줄이는 것이 워드-라인 전극(110) 상의 캐패시턴스를 줄이는 것보다 바람직할 수 있다.
도 3은 일부 실시 예들에 따른 워드-라인 및 비트-라인의 구성 예를 개략적으로 보여주고 있다. 도 3은 워드-라인(306)과 1 이상의 비트-라인(304)의 구성에 대한 단면 개략도이다. 워드-라인(306)은 페이지의 평면을 따라서 제1 방향으로 연장되는 길이방향 차원을 가지며, 1 이상의 비트-라인(304)은 페이지 안팎으로 제2 방향으로 연장되는 길이방향 차원을 가지고, 제1 방향은 제2 방향에 실질적으로 수직이다. 1 이상의 비트-라인(304)은 워드-라인(306)들 간에 배치될 수 있다.
일부 실시 예들에서, 1 이상의 비트-라인(304)은 1 이상의 워드-라인(304)보다, 화살표로 표시된, 방향 T로 상이한 최종 두께를 갖도록 형성될 수 있다. 한 실시 예에서, 1 이상의 워드-라인(306)에 비해 1 이상의 비트-라인(304)에 대한 메모리 셀의 수당 기생 캐패시턴스(parasitic capacitance)가 더 크게 제공되도록 1 이상의 비트-라인(304)의 두께를 1 이상의 워드-라인(306)보다 더 두껍게 할 수 있다. 워드-라인 전극에 기록 회로, 감지 회로 및 전류-제한 회로를 배치하면 1 이상의 비트-라인(304)의 더 큰 기생 캐패시턴스의 효과가 완화될 수 있다. 즉, 1 이상의 워드-라인(306)에 비해서 1 이상의 비트-라인(304)의 두께를 더 두껍게 제공하는 것은 도 1의 메모리 장치(100)에 대해 기술된 바와 같이 저 전위 전극(예로, 워드-라인 전극(110)) 상의 감지 회로, 기록 회로 및 선택 모듈의 전류-제한 회로의 구성에 의해 용이해질 수 있다.
도 4는 일부 실시 예들에 따른 워드-라인 및 비트-라인의 다른 구성 예를 개략적으로 보여주고 있다. 도 4는 워드-라인(406)과 1 이상의 비트-라인(404)에 대한 3차원 구성의 개략적인 사시도이다. 3차원 축은 x 방향, y 방향 및 z 방향을 보여주도록 제시되어 있고, x, y, 및 z 방향은 각각 서로에 대해 수직이다. 워드-라인(406)은 x 방향으로 연장될 수 있고, 1 이상의 비트-라인(404)은 y 방향으로 연장될 수 있다. 1 이상의 비트-라인(404)은 도시된 바와 같이 워드-라인(406)들 사이에 배치될 수 있다.
일부 실시 예들에서 1 이상의 메모리 셀(402)은 메모리 셀들의 3차원 어레이의 일부일 수 있다. 예를 들어, 1 이상의 메모리 셀(402)은 z 방향으로의 스택형 구성일 수 있다. 도시된 바와 같이, 스택형 메모리 셀들 각각은 1 이상의 비트-라인(404)의 공통 비트-라인을 공유할 수 있고 워드-라인들(406)의 상이한 워드-라인에 더 연결될 수 있다.
도 3 및 4의 구성에서, 1 이상의 비트-라인(304, 404)은 도시된 바와 같이 워드-라인들(306, 406) 사이에 위치하기 때문에 전류 누설에 더 민감할 수 있다. 1 이상의 비트-라인(304, 404)은 일부 실시 예들에서 워드-라인(306, 406)보다 큰 캐패시턴스를 가질 수 있다. 1 이상의 비트-라인(304, 404)의 전류 누설과 캐패시턴스의 역효과는 도 1의 메모리 장치(100)에 대해 기술된 바와 같이 선택 모듈의 전류-제한 회로, 감지 회로 및 기록 회로를 워드-라인 전극(예로, 저 전위 전극)에 배치함으로써 완화될 수 있다. 도 3 및 4의 실시 예들은 일부 실시 예들에서 결합할 수 있다. 다양한 실시 예들에 따르면, 도 1의 메모리 장치(100)는 도 3 및/또는 도 4의 구성에 적합한 워드-라인, 비트-라인 및/또는 메모리 셀을 포함한다.
도 5는 일부 실시 예들에 따른 기록 동작을 실행하기 위한 방법(500)의 흐름도이다. 502에서, 방법(500)은 메모리 장치(예로, 도 1의 메모리 장치(100))의 메모리 셀(예로, 도 1의 1 이상의 메모리 셀(102))을 선택하기 위해 전류-제한 장치(예로, 도 1의 선택 모듈(120)의 전류-제한 회로(122))를 인에이블하는 단계를 포함한다. 전류-제한 장치는, 예를 들어, 전압을 전류-제한 회로의 트랜지스터에 인가함으로써 인에이블될 수 있다. 다양한 실시 예에 따르면, 전류-제한 회로는 메모리 장치의 워드-라인 전극(예로, 도 1의 워드-라인 전극(110))과 비트-라인 전극(예로, 도 1의 비트-라인 전극(108))의 저 전위 전극의 전류를 제한하도록 인에이블된다. 메모리 장치의 기록 경로(예로, 저 전위 전극)는 전류-제한 장치를 인에이블하기 전에 인에이블될 수 있다.
504에서, 방법(500)은 메모리 셀의 비트-라인 드라이버(예로, 도 1의 1 이상의 비트-라인 드라이버(128))를 디코딩하는 단계를 더 포함한다. 506에서, 방법(500)은 메모리 셀의 워드-라인 드라이버(예로, 도 1의 1 이상의 워드-라인 드라이버(126))를 디코딩하는 단계를 더 포함한다. 504 및 506에서의 디코딩은 메모리 장치의 선택 모듈(예로, 도 1의 선택 모듈(120))의 일부이거나 이 선택 모듈에 의해 제어될 수 있는 디코딩 회로에 의해 실행될 수 있다. 504 및 506에서의 디코딩은 임의 순서로 실행될 수 있고 전류-제한 장치를 인에이블한 다음에 실행될 수 있다. 502, 504 및 506에서의 액션은 메모리 셀을 선택하기 위한 선택 페이즈의 일부일 수 있다.
508에서, 방법(500)은 선택된 메모리 셀의 값을 설정 또는 재설정하기 위해 전류를 인가하는 단계를 더 포함한다. 전류는 저 전위 전극(예로, 도 1의 워드-라인 전극(110))에 연결되는 기록 회로(예로, 도 1의 기록 회로(116))에 의해 인가될 수 있다. 한 실시 예에서, 사다리꼴 형상을 갖는 전류 프로파일은 선택된 메모리 셀의 값을 설정하는데 이용되고 직사각형 형상을 갖는 전류 프로파일은 이 값을 재설정하는데 이용된다.
일부 실시 예들에서, 방법(500)은 메모리 셀의 선택 페이즈(예로, 502, 504 및 506에서의 액션)와 전류 인가(예로, 508에서의 액션) 사이에서 전류-제한 장치를 바이패스(bypass)하는 바이패스 동작을 명시적으로 포함하고 있지 않다. 바이패스 동작은 기록 회로가 전류-제한 회로와 공통 전극(예로, 도 1의 워드-라인 전극(110))을 공유하지 않는 경우에 이용될 수 있다. 예를 들어, 그러한 경우에, 바이패스 동작은 기록 전류 프로파일을 제공하기 위해서 타겟 메모리 셀을 위한 전류 제어를 대향 전극(예로, 비트-라인 전극)에 핸드오프(hand off)하는 단계를 포함할 수 있다.
도 6은 일부 실시 예들에 따른 판독 동작을 실행하는 방법(600)의 흐름도이다. 602에서, 방법(600)은 메모리 장치(예로, 도 1의 메모리 장치(100))의 메모리 셀(예로, 도 1의 1 이상의 메모리 셀(102))을 선택하기 위해서 전류-제한 장치(예로, 도 1의 선택 모듈(120)의 전류-제한 회로(122))를 인에이블하는 단계를 포함한다. 전류-제한 장치는, 예를 들어, 전압을 전류-제한 회로의 트랜지스터에 인가함으로써 인에이블될 수 있다. 다양한 실시 예에 따르면, 전류-제한 회로는 메모리 장치의 워드-라인 전극(예로, 도 1의 워드-라인 전극(110))과 비트-라인 전극(예로, 도 1의 비트-라인 전극(108))의 저 전위 전극의 전류를 제한할 수 있게 인에이블된다. 메모리 장치의 감지 경로(예로, 저 전위 전극)는 전류-제한 장치를 인에이블하기 전에 인에이블될 수 있다.
604에서, 방법(600)은 메모리 셀의 비트-라인 드라이버(예로, 도 1의 1 이상의 비트-라인 드라이버(128))를 디코딩하는 단계를 더 포함한다. 606에서, 방법(600)은 메모리 셀의 워드-라인 드라이버(예로, 도 1의 1 이상의 워드-라인 드라이버(126))를 디코딩하는 단계를 더 포함한다. 604 및 606에서의 디코딩은 메모리 장치의 선택 모듈(예로, 도 1의 선택 모듈(120))의 일부일 수 있는 디코딩 회로에 의해 실행될 수 있다. 604 및 606에서의 디코딩은 임의 순서로 실행될 수 있고 전류-제한 장치를 인에이블한 다음에 실행될 수 있다. 602, 604 및 606에서의 액션은 메모리 셀을 선택하기 위한 선택 페이즈의 일부일 수 있다.
608에서, 방법(600)은 선택된 메모리 셀의 값을 판독하는 단계를 더 포함한다. 선택된 셀의 값은 저 전위 전극에 연결되어 있는 감지 회로(예로, 도 1의 감지 회로(112))에 의해 실행될 수 있다. 예를 들어, 전압 비교기(예로, 도 1의 전압 비교기(114))는 셀의 상태를 검출하는데 이용될 수 있다.
일부 실시 예들에서, 방법(600)은 메모리 셀의 선택 페이즈(예로, 602, 604 및 606에서의 액션)와 전류 인가(예로, 608에서의 액션)) 간에 전류-제한 장치를 바이패스하는 바이패스 동작을 명시적으로 포함하고 있지 않다. 바이패스 동작은 감지 회로가 전류-제한 회로와 공통 전극(예로, 도 1의 워드-라인 전극(110))을 공유하지 않는 경우에 이용될 수 있다. 감지 회로, 기록 회로 및 전류-제한 회로는 일부 실시 예들에서 공통 전기 부하를 공유할 수 있다. 공통 전기 부하는 감지 회로, 기록 회로 및 전류-제한 회로에 전류 제어 기능을 지원하도록 구성될 수 있다.
제조물(article of manufacture)이 제시된다. 일부 실시 예들에서, 제조물은, 예를 들어, 도 7의 비-휘발성 메모리(NVM)/스토리지(716)와 같은 비-일시적 스토리지를 포함한다. 제조물은 프로세서에 의해 실행될 때, 도 5의 방법(500) 또는 도 6의 방법(600)의 액션들이 실행될 수 있게 하는 명령어를 저장할 수 있다.
본 공개의 실시 예들은 필요에 따라서 구성하기에 적합한 임의 하드웨어 및/또는 소프트웨어를 이용하여 시스템에 구현될 수 있다. 도 7은 여기에 기술된 다양한 실시 예들에 적합할 수 있는 시스템(700)의 예를 개략적으로 보여주고 있다. 일 실시 예에서, 시스템(700)은 1 이상의 프로세서(들)(704), 프로세서(들)(704) 중 적어도 하나에 연결된 시스템 제어 모듈(708), 시스템 제어 모듈(708)에 연결된 시스템 메모리(712), 시스템 제어 모듈(708)에 연결된 비-휘발성 메모리(NVM)/스토리지(716), 및 시스템 제어 모듈(708)에 연결된 1 이상의 통신 인터페이스(들)(720)를 포함한다.
일 실시 예의 시스템 제어 모듈(708)은 프로세서(들)(704) 중 적어도 하나 및/또는 시스템 제어 모듈(708)과 통신하는 임의 적합한 장치 또는 컴포넌트에 임의 적합한 인터페이스를 제공하기 위한 임의 적합한 인터페이스 제어기를 포함할 수 있다.
시스템 제어 모듈(708)은 시스템 메모리(712)에 인터페이스를 제공하기 위해 메모리 제어기 모듈(710)을 포함할 수 있다. 메모리 제어기 모듈(710)은 하드웨어 모듈, 소프트웨어 모듈 및/또는 펌웨어 모듈일 수 있다.
시스템 메모리(712)는, 예를 들어, 시스템(700)에 대한 데이터 및/또는 명령어를 로딩 및 저장하는데 이용될 수 있다. 일 실시 예의 시스템 메모리(712)는, 예를 들어, 적합한 DRAM과 같은 임의 적합한 휘발성 메모리를 포함할 수 있다.
일 실시 예의 시스템 제어 모듈(708)은 NVM/스토리지(716) 및 통신 인터페이스(들)(720)에 인터페이스를 제공하기 위한 1 이상의 입/출력(I/O) 제어기(들)를 포함할 수 있다.
NVM/스토리지(716)는, 예를 들어, 데이터 및/또는 명령어를 저장하는데 이용될 수 있다. NVM/스토리지(716)는, 예를 들어, PCM 또는 플래시 메모리와 같은 임의 적합한 비-휘발성 메모리를 포함할 수 있고, 및/또는, 예를 들어, 1 이상의 하드 디스크 드라이브(들)(HDD(s)), 1 이상의 컴팩 디스크(CD) 드라이브(들), 및/또는 1 이상의 디지털 버서타일 디스크(DVD) 드라이브(들)와 같은 임의 적합한 비-휘발성 저장 장치(들)를 포함할 수 있다. 다양한 실시 예에 따르면, NVM/스토리지(716)는 여기에 기술된 바와 같은 메모리 장치(100)를 포함한다. 메모리 장치(100)는 1 이상의 프로세서(들)(704)로부터의 명령어에 응답해서 도 5 및 6의 방법(500 및 600)의 액션들을 실행할 수 있다.
NVM/스토리지(716)는 시스템(700)이 설치된 장치의 물리적 일부인 저장 자원을 포함할 수 있고, 또는 이는 반드시 이 장치의 일부에 의해서라기 보다는 이 장치에 의해서 액세스될 수 있다. 예를 들어, NVM/스토리지(716)는 통신 인터페이스(들)(720)를 통해 네트워크를 통해서 액세스될 수 있다.
통신 인터페이스(들)(720)는 시스템(700)이 1 이상의 유선 또는 무선 네트워크(들)를 통해 및/또는 임의 다른 적합한 장치와 통신할 수 있도록 인터페이스를 제공할 수 있다.
일 실시 예의 경우, 프로세서(들)(704) 중 적어도 하나는 시스템 제어 모듈(708)의 1 이상의 제어기(들)를 위한 로직, 예를 들어, 메모리 제어기 모듈(710)과 함께 패키지될 수 있다. 일 실시 예의 경우, 프로세서(들)(704) 중 적어도 하나는 SiP(System in Package)를 형성하기 위해 시스템 제어 모듈(708)의 1 이상의 제어기를 위한 로직과 함께 패키지될 수 있다. 일 실시 예의 경우, 프로세서(들)(704) 중 적어도 하나는 시스템 제어 모듈(708)의 1 이상의 제어기(들)를 위한 로직과 함께 동일 다이에 집적될 수 있다. 일 실시 예의 경우, 프로세서(들)(704) 중 적어도 하나는 시스템 온 칩(SoC)을 형성하기 위해 시스템 제어 모듈(708)의 1 이상의 제어기(들)를 위한 로직과 함께 동일 다이에 집적될 수 있다.
다양한 실시 예에서, 시스템(700)은 서버, 워크스테이션, 데스크톱 컴퓨팅 장치, 또는 모바일 컴퓨팅 장치(예로, 랩톱 컴퓨팅 장치, 핸드헬드 컴퓨팅 장치, 핸드셋, 태블릿, 노트북, 등)일 수 있고 이들에 한정되지 않는다. 다양한 실시 예에서, 시스템(700)은 다소 많거나 적은 컴포넌트 및/또는 상이한 아키텍처를 가질 수 있다.
특정 실시 예들이 설명의 목적을 위해 도시되고 기술되었을지라도, 동일한 목적을 성취하기 위해 계산된 아주 다양한 대체 및/또는 균등 실시 예 또는 구현이 본 공개의 범위를 벗어남이 없이 도시되고 기술된 실시 예들을 대체할 수 있다. 이 출원은 여기에 논의된 실시 예들의 임의 적응 또는 변형을 커버한다. 그러므로, 여기에 기술된 실시 예들은 청구항들과 그들의 균등물에 의해서만 한정됨은 분명하게 의도하고 있다.

Claims (25)

  1. 장치로서,
    메모리 장치의 메모리 셀;
    상기 메모리 셀에 연결된 단일 트랜지스터 비트-라인에 연결된 비트-라인 전극;
    상기 메모리 셀에 연결된 단일 트랜지스터 워드-라인에 연결된 워드-라인 전극 - 상기 워드-라인 전극의 캐패시턴스는 상기 비트-라인 전극의 캐패시턴스보다 낮고, 상기 워드-라인 전극의 최대 전압은 상기 비트-라인 전극의 최대 전압보다 낮음 -; 및
    상기 워드-라인 전극에 연결되어, 상기 메모리 셀에 기록 동작을 실행하는 기록 회로
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 워드-라인 전극에 연결된 선택 모듈을 더 포함하고, 상기 선택 모듈은 상기 메모리 셀의 선택 동작을 용이하게 하는 전류-제한 회로를 갖고, 상기 전류-제한 회로는 전류-미러 회로를 포함하는 장치.
  3. 제2항에 있어서,
    상기 워드-라인 전극에 연결된 감지 회로를 더 포함하고, 상기 감지 회로는 상기 단일 트랜지스터 워드-라인 상의 제1 부하에 응답하여 생성된 제1 전압에 대한, 기준 전류에 대한 제2 부하에 의해 생성된 제2 전압의 비교를 통해 상기 메모리 셀의 판독 동작을 실행하고, 상기 제1 부하는 상기 제2 부하와 등가인 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은 메모리 셀들의 3차원 어레이의 메모리 셀이고, 상기 단일 트랜지스터 워드-라인은 상기 3차원 어레이의 제1 차원으로 연장되는 제1 단일 트랜지스터 워드-라인이고, 상기 단일 트랜지스터 비트-라인은 상기 3차원 어레이의 제2 차원으로 연장되고, 상기 메모리 셀은 제1 메모리 셀이며, 상기 장치는:
    상기 메모리 셀들의 3차원 어레이의 제2 메모리 셀 - 상기 제2 메모리 셀이 상기 3차원 어레이의 제3 차원으로 적층되도록 상기 제2 메모리 셀은 상기 제1 메모리 셀과 스택형 구성으로 배열됨 -; 및
    상기 워드-라인 전극에 연결되고 또한 상기 제2 메모리 셀에 연결된 제2 단일 트랜지스터 워드-라인 - 상기 단일 트랜지스터 비트-라인은 상기 제1 단일 트랜지스터 워드-라인과 상기 제2 단일 트랜지스터 워드-라인 사이에 연장됨 -
    을 더 포함하는 장치.
  5. 제1항에 있어서,
    상기 메모리 셀, 상기 단일 트랜지스터 비트-라인 및 상기 단일 트랜지스터 워드-라인은 복수의 메모리 셀, 단일 트랜지스터 비트-라인들 및 단일 트랜지스터 워드-라인들을 포함하는 타일의 일부이며;
    상기 타일은 상기 단일 트랜지스터 비트-라인의 길이방향(lengthwise) 차원에 평행한 방향으로 연장되는 제1 선형 차원을 갖고;
    상기 타일은 상기 단일 트랜지스터 워드-라인의 길이방향 차원에 평행한 방향으로 연장되는 제2 선형 차원을 가지며;
    상기 제1 선형 차원은 상기 제2 선형 차원보다 크고;
    상기 타일은 각 단일 트랜지스터 비트-라인에 대해 두 개의 단일 트랜지스터 워드-라인의 비율을 포함하는 장치.
  6. 제1항에 있어서,
    상기 메모리 셀에 상기 기록 동작을 실행하는 설정 또는 재설정 동작을 위한 전류 프로파일을 생성하기 위한 전류 프로파일 생성기를 포함하는 상기 기록 회로를 포함하는 장치.
  7. 제6항에 있어서,
    계단형 또는 램프 형상 전류 프로파일을 포함하는, 설정 동작을 위한 전류 프로파일을 포함하는 장치.
  8. 제6항에 있어서,
    직사각형 전류 프로파일을 포함하는, 재설정 동작을 위한 전류 프로파일을 포함하는 장치.
  9. 제1항에 있어서,
    상기 메모리 장치는 상 변화 메모리 및 스위치(PCMS:phase change memory and switch) 장치를 포함하는 장치.
  10. 제9항에 있어서,
    칼코겐화물 유리를 포함하는 상기 PCMS 장치를 포함하는 장치.
  11. 장치로서,
    메모리 셀들의 3차원 어레이의 제1 메모리 셀;
    상기 제1 메모리 셀에 연결된 단일 트랜지스터 비트-라인 - 상기 단일 트랜지스터 비트-라인은 상기 3차원 어레이의 제1 차원으로 연장됨 -;
    상기 제1 메모리 셀에 연결된 제1 단일 트랜지스터 워드-라인 - 상기 제1 단일 트랜지스터 워드-라인은 상기 3차원 어레이의 제2 차원으로 연장됨 -;
    상기 단일 트랜지스터 비트-라인에 연결된 비트-라인 전극;
    상기 제1 단일 트랜지스터 워드-라인에 연결된 워드-라인 전극 - 상기 워드-라인 전극의 최대 전압은 상기 비트-라인 전극의 최대 전압보다 낮음 -; 및
    상기 워드-라인 전극에 연결된 선택 모듈 - 상기 선택 모듈은 상기 제1 메모리 셀의 선택 동작을 용이하게 하는 전류-제한 회로를 갖음 -
    를 포함하는 장치.
  12. 제11항에 있어서,
    상기 메모리 셀들의 3차원 어레이의 제2 메모리 셀 - 상기 제2 메모리 셀이 상기 3차원 어레이의 제3 차원으로 적층되도록 상기 제2 메모리 셀은 상기 제1 메모리 셀과 스택형 구성으로 배열됨 -; 및
    상기 워드-라인 전극에 연결되고 또한 상기 제2 메모리 셀에 연결된 제2 단일 트랜지스터 워드-라인 - 상기 단일 트랜지스터 비트-라인은 상기 제1 단일 트랜지스터 워드-라인과 상기 제2 단일 트랜지스터 워드-라인 사이에 연장됨 -
    을 더 포함하는 장치.
  13. 제11항에 있어서,
    상기 전류-제한 회로는 전류-미러 회로를 포함하는 장치.
  14. 제12항에 있어서,
    상기 워드-라인 전극에 연결된 감지 회로를 더 포함하고, 상기 감지 회로는 각각의 상기 제1 및 제2 단일 트랜지스터 워드-라인들 상의 제1 부하에 응답하여 생성된 각각의 제1 전압들에 대한, 기준 전류에 대한 제2 부하에 의해 생성된 제2 전압의 비교를 통해 상기 제1 및 제2 메모리 셀들의 판독 동작을 실행하고, 상기 제1 부하는 상기 제2 부하와 등가인 장치.
  15. 제12항에 있어서,
    상기 워드-라인 전극과 연결되어, 상기 제1 및 제2 메모리 셀들에 기록 동작을 실행하는 기록 회로를 더 포함하는 장치.
  16. 제15항에 있어서,
    상기 제1 및 제2 메모리 셀들에 상기 기록 동작을 실행하는 설정 또는 재설정 동작을 위한 전류 프로파일을 생성하기 위한 전류 프로파일 생성기를 포함하는 상기 기록 회로를 포함하는 장치.
  17. 제16항에 있어서,
    계단형 또는 램프 형상 전류 프로파일을 포함하는, 설정 동작을 위한 전류 프로파일을 포함하는 장치.
  18. 제16항에 있어서,
    직사각형 전류 프로파일을 포함하는, 재설정 동작을 위한 전류 프로파일을 포함하는 장치.
  19. 제16항에 있어서,
    상기 제1 및 제2 메모리 셀들은 상 변화 메모리를 포함하는 장치.
  20. 제19항에 있어서,
    상기 상 변화 메모리는 칼코겐화물 유리를 포함하는 장치.
  21. 장치로서,
    메모리 장치의 메모리 셀;
    상기 메모리 셀에 연결된 단일 트랜지스터 비트-라인;
    상기 메모리 셀에 연결된 단일 트랜지스터 워드-라인;
    상기 단일 트랜지스터 비트-라인에 연결된 비트-라인 전극;
    상기 단일 트랜지스터 워드-라인에 연결된 워드-라인 전극 - 상기 워드-라인 전극의 최대 전압은 상기 비트-라인 전극의 최대 전압보다 낮음 -; 및
    상기 워드-라인 전극에 연결된 감지 회로 - 상기 감지 회로는 상기 단일 트랜지스터 워드-라인 상의 제1 부하에 응답하여 생성된 제1 전압에 대한, 기준 전류에 대한 제2 부하에 의해 생성된 제2 전압의 비교를 통해 상기 메모리 셀의 판독 동작을 실행하고, 상기 제1 부하는 상기 제2 부하와 등가임 -
    를 포함하고,
    상기 메모리 셀, 상기 단일 트랜지스터 비트-라인 및 상기 단일 트랜지스터 워드-라인은 복수의 메모리 셀, 단일 트랜지스터 비트-라인들 및 단일 트랜지스터 워드-라인들을 포함하는 타일의 일부이며, 상기 타일은 상기 단일 트랜지스터 비트-라인의 길이방향 차원에 평행한 방향으로 연장되는 제1 선형 차원을 갖고;
    상기 타일은 상기 단일 트랜지스터 워드-라인의 길이방향 차원에 평행한 방향으로 연장되는 제2 선형 차원을 가지며;
    상기 제1 선형 차원은 상기 제2 선형 차원보다 크고;
    상기 타일은 비트-라인들에 비해 더 많은 수의 워드-라인들을 포함하는 장치.
  22. 제21항에 있어서,
    상기 워드-라인 전극에 연결된 선택 모듈을 더 포함하고, 상기 선택 모듈은 상기 메모리 셀의 선택 동작을 용이하게 하는 전류-제한 회로를 갖는 장치.
  23. 제21항에 있어서,
    상기 워드-라인 전극에 연결되어, 상기 메모리 셀에 기록 동작을 실행하는 기록 회로를 더 포함하는 장치.
  24. 제21항에 있어서,
    상기 메모리 셀은 상 변화 메모리를 포함하는 장치.
  25. 제24항에 있어서,
    상기 상 변화 메모리는 칼코겐화물 유리를 포함하는 장치.
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