KR20020018071A - 콤팩트 이중 포트 동적 랜덤 엑세스 메모리 아키텍쳐시스템 및 그 제조 방법 - Google Patents

콤팩트 이중 포트 동적 랜덤 엑세스 메모리 아키텍쳐시스템 및 그 제조 방법 Download PDF

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Abstract

본 발명은 이중 포트 DRAM 아키텍쳐 시스템의 어레이 크기를 상당히 줄이는 프로세스 집적 기술을 제공한다. 상기 어레이는 1/2 피치에서 형성되는 비트 라인을 이용함으로써 종래의 DRAM 아키텍쳐 시스템의 어레이 크기보다 상당히 작게 줄어든다. 또한, 본 발명은 상기 어레이의 각 DRAM 셀이 적어도 2개의 수직 방향 장치를 갖는 이중 포트 개방 비트 라인 및 접힌 비트 라인 DRAM 어레이를 제공한다.

Description

콤팩트 이중 포트 동적 랜덤 엑세스 메모리 아키텍쳐 시스템 및 그 제조 방법{COMPACT DUAL-PORT DRAM ARCHITECTURE SYSTEM AND METHOD FOR MAKING SAME}
이 출원은 2000년 8월 28일 출원된 미국 특허 출원 제09/650,011호의 일부 계속 출원이다.
본 발명은 집적 회로(IC) 설계 분야에 관한 것이다. 특히 콤팩트 이중 포트 동적 랜덤 엑세스 메모리(DRAM) 아키텍쳐 시스템 및 그 제조 방법에 관한 것이다.
이중 포트 정적 램(SRAM) 칩의 각 메모리 셀은 버퍼 또는 플립플롭이고, 데이터는 상기 칩에 전원이 유지되는 동안 보유된다. SRAMs은 TTL, ECL 또는 I2L 등의 바이폴라 기술 또는 NMOS 또는 CMOS 등의 MOS 기술로 실현된다. 바이폴라 SRAMs은 엑세스 시간이 10 내지 100 ㎱로 상대적으로 고속 동작을 한다. 또한, 전력 소비는 크며, 통상적으로 0.1 내지 1.0 m W/bit 이다. 반대로, MOS RAM 엑세스 시간은 통상적으로 100 ㎱ 이고, 전력 소비는 25 μW/bit 이다. 고밀도 회로, 저전력 소비, 및 합리적인 엑세스 시간의 결합은 RAM의 제조시 MOS 기술이 우수하다. 나아가서, 고속 버퍼를 갖는 이중 포트 SRAM은 마이크로프로세서, 통신 네트워크, 팩시밀리 기기, 모뎀 등의 고속 및 고성능을 필요로하는 장치 및 장비에 폭넓게 이용되고 있다.
SRAMs의 메모리 셀이 단일 집적(IC) 칩 상에 상대적으로 큰 표면 영역을 갖기 때문에, 그 IC 칩에 복수의 메모리 셀을 증가시키고 상기 소형 칩을 만들기 위한 노력으로, IC 설계 엔지니어는 동적 램(DRAM) 칩을 개선하는데 초점을 맞춰서 고속, 고성능 장치 및 장비를 적합하게 만든다. 현재, 궁극적으로 소형화하는 것은 각 메모리 셀이 커패시터를 이용하여 전하를 저장하고, 한 개의 트랜지스터를 이용하여 도 1의 종래의 동적 램 셀(10)에 의해 도시된 바와 같이 감지 증폭기 회로로 전하를 게이트하는 단일 포트 DRAM이다.
상기 DRAM 셀(10)은 엑세스 트랜지스터(12), 저장 커패시터(14), 비트 라인 (16) 및 워드 라인(18)을 포함한다. 기록 엑세스 동안, 워드 라인 인에이블 신호는 워드 라인(18) 상에 어서트하여 트랜지스터(12)를 턴온한다. 디지털 신호는 비트 라인 (16)에 제공된다. 이 신호는 트랜지스터(12)를 통해 경로 지정되어 커패시터(14)에 저장된다. 판독 엑세스 동안, 워드 라인 인에이블 신호는 워드 라인(18) 상에 가정하여 트랜지스터(12)를 턴온한다. 커패시터(14)에 기억되는 데이터 신호는 트랜지스터 (12)를 통하여 비트 라인(16)으로 경로 지정된다. 이 데이터 신호는 감지 증폭기 회로(도시 안함)에 의해 증폭된 다음, 상기 판독 엑세스를 개시하는 장치에 제공된다.
단일 포트 DRAM 셀(10)의 단점은 멀티 포트 엑세스를 인에이블 할 수 없다는 것이며, 그 한 개 이상의 포트는 상기 메모리 셀의 판독, 기록 및/또는 리프레싱을 동시에 행하기 위하여 엑세스될 수 있다. 멀티 포트 엑세스는 상기 DRAM 칩이 간소하고 콤팩트화 되면서 고속 및 고성능의 SRAM 칩에 견줄만하거나 능가하는 경우에 요청된다. 또한, 단일 포트 DRAM 셀(10)은 모든 타입의 DRAM 셀에 공통인 2개의 부가적인 단점을 갖는다. 즉 상기 각 DRAM 셀의 전하는 셀이 판독된 후에 복구되고, 모든 셀의 전하는 주변 리프레쉬 회로에 의해 주기적으로 리프레쉬 되어야 한다.
나아가서, 데이터 엑세스 시간 및 리프래쉬 사이클 시간에서 데이터 속도는 마이크로프로세서 및 통신 네트워크 등의 고속 및 고성능이 필요한 장치 및 장비에서 DRAM을 실행하는 것을 IC 설계 엔지니어가 방해하는 DRAM 칩보다 느리다. 따라서, IC 설계 엔지니어의 목표는 컴팩트하면서 데이터 어레이의 데이터 속도를 증가시키기 위하여 DRAM 셀을 스레이트한 2개의 엑세스 요청을 동시에 실행할 수 있는 이중 포트 DRAM 아키텍터 시스템을 설계하는 것이다. 그러한 DRAM 아키텍쳐 시스템은 고속 및 고성능이 필요한 장치 및 장비용 SRAM 아키텍쳐 시스템에 비하여 좋게 설계될 것이다.
이중 포트 DRAM은 미국 특허 제5,923,593호에 개시된다. 이 특허의 도 4에 도시된 바와 같이 상기 이중 포트 DRAM 셀은 상기 판독 엑세스를 스태거(stagger)하기 위하여 설계된다. 즉, 제1의 1/2 클록 사이클 동안, 상기 제1 포트는 엑세스되고, 제2의 1/2 클록 싸이클 동안, 상기 제2 포트는 엑세스된다. 유사한 방법으로, 기록 엑세스는 스태거된다. 즉, 상기 제1의 1/2 클록 싸이클 동안, 상기 제1 포트는 셀에 기록하기 위하여 엑세스되고, 상기 제2의 1/2 클록 싸이클 동안, 상기 제2 포트는 동일하거나 다른 셀에 기록하기 위하여 엑세스된다. 그러나, 상기 특허에 주목된 바와 같이, 상기 "동시" 기록 엑세스는 상기 데이터의 집적화에 영향을 미치는 DRAM 셀에 기록되는 불확실한 데이터 값에 기인한다.
예컨대, 제1의 1/2 클록 싸이클에서, 논리 "1"이 셀에 기록되는 반면, 논리 "1"이 감지 증폭기 회로에 래치되는 경우, 동일한 행은 논리"제로"를 기록하는 제2의 1/2 클록 싸이클 동안 제2 포트를 통하여 엑세스될 수 있다. 이때 상기 제1 감지 증폭기 회로와 제2 감지 증폭기 회로 사이의 전하 공유에 의하여, 상기 셀에 기억되는 그 결과의 전하는 "1"과 "0" 사이에 있고, 상기 셀의 데이터는 불확실한 데이터를 갖는다. 유사하게, 판독 기록 엑세스는 동일한 상황에 기인한다. 예컨대, DRAM 셀이 논리 "0"으로 최초에 기억되는 경우, 상기 제1의 1/2 클록 싸이클 동안 상기 제1 포트를 통한 판독 동작 후에, 논리 "0"은 제1 감지 증폭기 회로에서 래치된다. 상기 동일한 행이 상기 제2의 1/2 클록 싸이클 동안 제2 포트를 통하여 엑세스되고, 논리 "1"로 기록되는 경우, 상기 셀의 데이터는 상기 제1 감지 증폭기 회로와 제2 감지 증폭기 회로 사이에 공유하는 전하 때문에 불확실한 데이터 값을 다시 가질 것이다.
부가적으로, 미국 특허 제5,923,593호에 기술된 이중 포트 DRAM 아키텍쳐 시스템은 DRAM 산업에 널리 공지되어 있는 워드 라인 대 비트 라인 결합, 비트 라인 대 비트 라인 결합 및 비트 라인 대 기판(또는 웰) 결합 때문에 잡음 문제에 민감한 것으로 알려진 종래의 개방 비트 라인 아키텍쳐 시스템이다. 잡음 문제를 완화하기 위한 노력으로, 상기 특허는 인접한 어레이에서 스윙 뿐만 아니라 에지 어레이에 더미 로드를 위치시키는 더미 워드 라인의 사용을 개시하고 있다. 그러나, 그러한 설계 배치로, 상기 어레이 크기는 상당히 증가되어 DRAM 아키텍쳐 시스템을 보다 콤팩트하게 만들지 못한다. 부가적으로 이중 포트 DRAM의 동작은 1개의 어레이보다 오히려 2개의 어레이를 갖기 때문에 더욱 복잡해진다.
본 발명의 목적은 종래의 단점을 극복하는 이중 포트 DRAM 아키텍쳐 시스템을 제공한다.
본 발명의 다른 목적은 상기 데이터의 집적화에 영향을 미치지 않는 DRAM 셀에 대하여 슬레이트되는 2개의 엑세스 요청을 동시에 실행하는 이중 포트 DRAM 아키텍처 시스템을 제공하는 것이다.
또한, 본 발명의 다른 목적은 DRAM 셀에 대하여 슬레이트되는 2개의 동시 엑세스 요청의 우선 순위를 정하는 이중 포트 DRAM 아키텍쳐 시스템을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 워드 라인 대 비트 라인 결합, 비트 라인 대 비트 라인 결합 및 비트 라인 대 기판 결합에 의하여 잡음을 억제하는 이중 포트 DRAM 아키텍쳐 시스템을 제공하는 것이다.
따라서, 본 발명의 일 실시예에 있어서, 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템은 적어도 한 개의 상기 엑세스 요청을 실행하기 전에 데이터 어레이의 DRAM 셀에 대하여 슬레이트되는 2개의 동시 엑세스 요청에 우선 순위를 부여함으로서 워드 라인 대 비트 라인 결합, 비트 라인 대 비트 라인 결합 및 비트 라인 대 기판 결합에 의하여 잡음을 억제하면서 데이터 집적화에 영향을 미치는 것을 예방하는 것이 나타난다. 제1 엑세스 요청이 제1 포트를 통하여 슬레이트되고, 제2 엑세스 요청이 상기 데이터 에레이의 해당하는 DRAM 셀의 제2 포트를 통하여 슬레이트되는 2개의 엑세스 요청이 판독-리프레쉬, 판독-판독 또는 기록-리프레쉬되는 경우에, 상기 시스템은 상기 제2 포트를 통하여 슬레이트되는 엑세스 요청보다 큰 우선 순위에서 상기 제1 포트를 통하여 슬레이트되는 엑세스 요청에 우선 순위를 부여한다. 따라서, 상기 시스템은 상기 제2 포트를 통하여 슬레이트되는 엑세스 요청을 캔슬한다. 상기 2개의 엑세스 요청이 기록-판독되는 경우, 상기 시스템은 서로 동일하게 되는 2개의 엑세스 요청에 우선 순위를 부여한다. 다음에 시스템은 판독 엑세스와 동일한 출력 버스를 통해 데이터를 동시에 기록하면서 데이터를 기록하기 전에 제1 포트를 통해 상기 대응하는 DRAM 셀을 엑세스함으로써 기록 및 판독 엑세스를 동시에 수행한다.
본 발명의 또 다른 실시예에 있어서, 스태거링 방법으로 2개의 엑세스 요청을 수행할 수 있는 이중 포트 공유 어드레스 버스 DRAM 아키텍쳐 시스템이 제공된다. 즉 제1의 1/2 클록 사이크에서 DRAM셀은 제1 엑세스 요청을 수행하기 위해 제1 포트를 통해 엑세스되고, 제2의 1/2 클록 사이클에서 제2 엑세스 요청을 수행하기 위해 제2 포트를 통해 DRAM셀이 엑세스된다.
접힌 비트 라인 DRAM 아키텍쳐 시스템과 유사하게, 이 시스템은 또한 데이터 어레이의 DRAM셀에 대하여 슬레이트되는 2개의 동시 엑세스 요청에 우선 순위를 부여한다.
제1 엑세스 요청이 제 1포트를 통해 슬레이트되고 제2 엑세스 요청이 데이터 어레이의 대응하는 DRAM 셀의 제2포트를 통해 슬레이트되는 상기 2개의 엑세스 요청이 판독-리프레쉬, 판독-판독 또는 기록-리프레쉬되는 경우, 상기 시스템은 제2 포트를 통해 슬레이트되는 엑세스 요청보다 높은 우선 순위에 제1포트를 통해 슬레이트되는 엑세스 요청에 우선 순위를 부여한다. 그러므로, 상기 시스템은 제2 포트를 통해 슬레이트되는 엑세스 요청을 캔슬한다.
상기 2개의 엑세스 요청이 기록-판독 또는 판독-기록되면, 상기 시스템은 서로 같은 2개의 엑세스 요청에 우선순위를 부여한다. 그후, 시스템은 대응하는 DRAM셀을 제1 포트 또는 제2 포트 각각을 통해 엑세스함으로써 기록 및 판독 엑세스 또는 판독 및 기록 엑세스 요청을 수행하여, 판독 엑세스와 같이 데이터를 출력 버스로 동시 기록하는 동안 데이터를 기록한다. 2개의 엑세스 요청이 기록-기록되면, 시스템은 제1 포트를 통해 슬레이트되는 기록 엑세스 요청보다 높은 우선 순위에 제2 포트를 통해 슬레이트되는 기록 엑세스 요청에 우선 순위를 부여한다. 그러므로, 시스템은 제1 포트를 통해 슬레이트되는 기록 엑세스 요청을 캔슬한다.
이 시스템은 공유된 어드레스 버스를 더 포함하여 제어 회로가 2개의 포트에 공유될 수 있는데, 그 이유는 대응하는 DRAM 셀의 하나의 포트만이 엑세스 요청을 스태거링하는 시간에 이용될 수 있기 때문이다. 따라서, 제어 회로가 적게 필요하게 되고 데이터 어레이의 한측에 모든 제어 회로가 제공될 수 있다. 따라서, 시스템을 수행하는 데 사용된 제조 원가 및 표면적이 감소된다. 2개의 DRAM 아키텍쳐에서 데이터 무결성를 유지하기 위해서, 각 DRAM 셀의 한 포트를 마스터 포트로 지정하고 나머지 포트를 슬레이브 포트로 지정함으로써 우선 순위가 부여된다. 예외적으로 마스터 포트를 통해 DRAM 셀에 엑세스하는 것은 슬레이브 포트를 통한 엑세스에 대해 우선권을 갖는다.
각 DRAM 아키텍쳐 시스템은 비트 라인쌍을 형성하도록 상기 데이터 어레이 상에 최소의 상보형 비트 라인을 각 트루 비트 라인에 제공함으로써 워드 라인 대 비트 라인 결합, 비트 라인 대 비트 라인 결합 및 비트 라인 대 기판 결합으로 인한 잡음을 억제한다.
본 발명은 이중 포트 DRAM 아키텍쳐 시스템의 어레이 크기를 상당히 감소시키는 공정 집적 기술을 제공한다. 상기 어레이는 1/2 피치로 형성된 비트 라인을 사용함에 의해 종래 기술인 DRAM 아키텍쳐 시스템의 어레이 크기보다 상당히 적은 크기로 감소된다. 본 발명은 상기 어레이의 각 DRAM 셀이 그 내부에 적어도 2개의 수직 방향 소자를 갖는 이중 포트의 개방-비트 라인 및 접힌 비트 라인 DRAM 어레이를 제공한다.
도 1은 종래의 기술인 단일 포트 DRAM 셀의 개략도.
도 2는 본 발명에 의한 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템도.
도 3a는 도 2의 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템에서의 제 1이중 DRAM 데이터 어레이 장치의 도시도.
도 3b는 도 2의 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템에서 제2 이중 DRAM 데이터 어레이 장치의 도시도.
도 3c는 도 3b의 부분 확대도.
도 4는 도 2의 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템에서 마스터 및 슬레이브 포트의 동작 파형도.
도 5는 도 2의 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템에서 슬레이브 포트 제어 회로의 개략도.
도 6은 도 2의 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템에서 마스터 포트 제어 회로의 개략도.
도 7은 도 2의 이중 포트의 접힌 비트 라인 DRAM 아키텍쳐 시스템에서 우선순위 회로의 개략도.
도 8은 본 발명에서 이중 포트의 공유 어드레스 버스 DRAM 아키텍쳐 시스템의 도면.
도 9는 도 8의 이중 포트의 공유 어드레스 버스 DRAM 아키텍쳐 시스템에서 마스터 및 슬레이브 포트의 동작 파형도.
도 10은 도 8의 이중 포트의 공유 어드레스 버스 DRAM 아키텍쳐 시스템에서 슬레이브 포트 제어 회로의 개략도.
도 11은 도 8의 이중 포트의 공유 어드레스 버스 DRAM 아키텍쳐 시스템에서 마스터 포트 제어 회로의 개략도.
도 12는 도 8의 이중 포트의 공유 어드레스 버스 DRAM 아키텍쳐 시스템에서 우선순위 회로의 개략도.
도 13은 본 발명에 따른 개방-비트 라인의 이중 포트 DRAM 셀의 도시도.
도 14는 본 발명에 따른 개방-비트 라인의 이중 포트 DRAM 셀 어레이 레이아웃도.
도 15는 도 14에서 A-A 라인을 따라 절단되고 도 14에 도시되는 개방-비트 라인의 이중 포트 DRAM 셀의 단면도.
도 16은 본 발명의 제 1실시예에 따른 1/2 피치 비트 라인 레이아웃을 갖는 데이터 어레이의 접힌 비트 라인의 이중 포트 DRAM 셀의 도면.
도 17은 도 16에서 B-B 라인을 따라 절단되고 도 16에 도시되는 접힌 비트 라인의 이중 포트 DRAM 셀의 단면도.
도 18는 도 16에서 C-C 라인을 따라 절단되고 도 16에 도시되는 접힌 비트 라인의 이중 포트 DRAM 셀의 상부 표면의 단면도.
도 19는 종래 기술인 개방-비트 라인의 이중 포트 DRAM 셀의 단면도.
도 20은 도 16에 도시된 DRAM 셀을 갖는 데이터 어레이의 1/2 피치 비트 라인 레이아웃의 평면도를 나타내는 도면.
도 21은 본 발명의 제 1실시예에 따른 접힌 비트 라인의 이중 포트 DRAM 셀 어레이를 나타내는 도면.
도 22는 본 발명의 제 2실시예에 따른 접힌 비트 라인의 이중 포트 DRAM 셀 어레이를 나타내는 도면.
도 23은 본 발명의 제 3실시예에 따른 접힌 비트 라인의 이중 포트 DRAM 셀 어레이를 나타내는 도면.
도 24는 본 발명의 제 4실시예에 따른 접힌 비트 라인의 이중 포트 DRAM 셀 어레이를 나타내는 도면.
도 25는 본 발명의 제 5실시예에 따른 접힌 비트 라인의 이중 포트 DRAM 셀 어레이를 나타내는 도면.
도 26은 본 발명의 제 6실시예에 따른 접힌 비트 라인의 이중 포트 DRAM 셀 어레이를 나타내는 도면.
본 발명은 엑세스 요청중 적어도 하나를 수행하기 전에 데이터 어레이의 DRAM 셀에 대해 슬레이트된 2개의 엑세스 요청에 동시에 우선순위를 부여하는 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템을 제공하여 워드 라인 대 비트 라인 결합, 비트 라인 대 비트 라인 결합 및 비트 라인 대 기판 결합으로 인한 잡음을 억제하는 동안 데이터의 무결성에 대한 영향을 미치는 것을 방지한다. 제1 엑세스 요청이 제 1포트를 통해 슬레이트되고 제2 엑세스 요청이 데이터 어레이의 대응하는 DRAM 셀의 제2 포트를 통해 슬레이트되는 2개의 엑세스 요청이 판독-리프레쉬, 판독-판독 또는 기록-리프레쉬되면, 상기 시스템은 제2 포트를 통해 슬레이트되는 엑세스 요청보다 높은 우선 순위에서 제1 포트를 통해 슬레이트된 엑세스 요청에 우선 순위를 부여한다. 그러므로, 시스템은 제2 포트를 통해 슬레이트되는 엑세스 요청을 캔슬한다. 2개의 엑세스 요청이 기록-판독되면, 시스템은 서로 같은 2개의 엑세스 요청에 우선순위를 부여한다. 그후, 시스템은 대응하는 DRAM 셀을 제1 포트를 통해 엑세스함으로써 기록 및 판독 엑세스를 동시 수행하여, 판독 엑세스와 같이 데이터를 출력 버스로 동시 기록하는 동안 데이터를 기록한다.
본 발명의 다른 실시예에서, 이중 포트인 공유 어드레스 버스 DRAM 아키텍쳐 시스템은 2개의 엑세스 요청을 스태거링 방법으로 수행할 수 있다. 즉, 제1의 1/2 클럭 사이클에서 DRAM 셀이 제1 포트를 통해 엑세스되어 제1 엑세스 요청을 수행하고, 제2의 1/2 클럭 사이클에서 DRAM 셀이 제2 포트를 통해 엑세스되어 제2 엑세스 요청을 수행한다.
접힌 비트 라인 DRAM 아키텍쳐 시스템과 비슷하게, 이 시스템은 데이터 어레이의 DRAM 셀에 대해 슬레이트되는 2개의 엑세스 요청에 동시에 우선순위를 부여한다. 제1 엑세스 요청이 제1 포트를 통해 슬레이트되고 제2엑세스 요청이 데이터 어레이의 대응하는 DRAM 셀의 제2포트를 통해 슬레이트되는 2개의 엑세스 요청이 판독-리프레쉬, 판독-판독 또는 기록-리프레쉬되면, 상기 시스템은 제2 포트를 통해 슬레이트되는 엑세스 요청보다 높은 우선 순위에 제1포트를 통해 슬레이트되는 엑세스 요청에 우선 순위를 부여한다. 그러므로, 상기 시스템은 제2 포트를 통해 슬레이트된 엑세스 요청을 캔슬한다.
2개의 엑세스 요청이 기록-판독 또는 판독-기록인 경우, 이 시스템은 서로 동등한 2 개의 엑세스 요청에 우선 순위를 부여한다. 이어서, 상기 시스템은 출력 버스를 통과하는 데이터를 동시에 기록함과 동시에 데이터를 기록하기 위해, 각각 제1 포트 또는 제2 포트를 통해 DRAM 셀에 엑세스함으로써, 기록 및 판독 엑세스 요청 또는 판독 및 기록 엑세스 요청을 동시에 수행하며, 판독 엑세스에도 동일하다. 상기 2 개의 엑세스 요청이 기록-기록인 경우, 이 시스템은 제1 포트를 통해 슬레이트되는 기록 엑세스 요청 이상의 우선 순위에서 제2 포트를 통해 슬레이트되는 기록 엑세스 요청에 우선 순위를 부여한다. 따라서, 이 시스템은 제1 포트를 통해 슬레이트되는 기록 엑세스 요청을 캔슬한다.
이 시스템은 공유 어드레스 버스를 더 포함하여, 2개의 포트에 의해 공유되는 제어 회로를 인에이블함으로써, 해당 DRAM 셀의 한 개의 포트만이 적시에 사용될 수 있다. 그러므로, 요청된 제어 회로는 적고, 모든 제어 회로는 데이터 어레이의 한면에 제공될 수 있다. 따라서, 시스템이 구현될 때 사용된 제조 비용 및 표면 영역의 양은 감소된다.
우선 순위는 양쪽의 DRAM 아키텍쳐 시스템에서 데이터 무결성을 유지하기 위해, 각각의 DRAM 셀의 한 포트는 마스터 포트로 지정하고 다른 포트는 슬레이브 포트로 지정함으로써, 통상 마스터 포트를 통해 슬레이트된 엑세스 요청은 슬레이브 포트를 통해 슬레이트된 엑세스 요청 이상의 우선 순위를 갖는다. 따라서, 일부 예외는 있지만, 마스터 포트를 통한 DRAM 셀로의 엑세스는 슬레이브 포트를 통한 엑세스에 대해 우선권을 부여한다.
각각의 DRAM 아키텍쳐 시스템은 각각의 트루 비트 라인이 비트 라인쌍을 형성하도록 데이터 어레이에 적어도 상보형 비트 라인을 제공함으로써, 워드 라인-비트 라인 결합, 비트 라인- 비트 라인 결합 및 비트 라인-기판 결합에 의한 잡음을 억제한다.
이 명세서의 제1 문단에서는 이중 포트, 접힌 비트 라인 DRAM 아키텍쳐 시스템을 설명하고 있다. 다음 문단에서는 이중 포트 공유 어드레스 버스 DRAM 아키텍쳐 시스템을 설명하고 있다.
I. 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템
A. 시스템 구성 및 결합 효과에 의한 잡음 억제
종래의 이중 포트 DRAM 아키텍쳐 시스템과는 달리, 본 발명의 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템은 수개의 이유에 기인한 잡음을 억제할 수 있다. 첫번째는 1개의 워드 라인이 활성화될 때, 트루 비트 라인 및 상보형 비트 라인 즉, 한 쌍의 비트 라인이 동일한 양으로 결합하는 것이다. 이것은 트루 비트 라인 및 상보형 비트 라인 모두가 동일한 로드와 동일한 워드 라인-비트 라인 결합 커패시턴스를 가진다는 사실에 기초하고 있다. 결과적으로, 트루 비트 라인 및 상보형 비트 라인의 전압 레벨의 차이는 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템 동작 중의 결합 효과에 의해 변경될 수 없고, 잡음이 워드 라인-비트 라인 결합에 의하여 발생하는 것을 방지한다.
두번째는 본 발명의 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템은 단일 포트 DRAM 아키텍쳐 시스템에 대한 기술로서 알려진 바와 같이 비트 라인-트위스트 구성을 제공함으로써 비트 라인-비트 라인 결합을 완전히 캔슬할 수 있으며, 그 이유는 모든 환경하에거 모든 비트 라인은 언제나 비트 라인-비트 라인 결합 효과를 완전히 캔슬하도록 트위스트 비트 라인쌍을 갖기 때문이다.
반대로, 종래의 개방 비트 라인 DRAM 아키텍쳐 시스템에서, 비트 라인-비트 라인 결합 효과를 캔슬하는 것은 없으며, 그 이유는 비트 라인쌍이 없기 때문이다. 개방 비트 라인 시스템에서, 최악의 경우는 2 개의 인접한 상승 비트 라인 사이에 하나의 하강 비트 라인이 있는 경우 또는 2 개의 인접한 하강 비트 라인 사이에 하나의 상승 비트 라인이 있는 경우이다. 이 단일 상승 비트 라인 또는 단일 하강 비트 라인은 최악의 비트 라인-비트 라인 결합 효과가 부여된다. 이에 따라, 이 비트 라인을 통해 전송된 데이터 신호는 더욱 약화된다.
세번째는 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템의 동작 중에, 특히 감지 증폭 회로에 의한 신호 증폭 중에, 한 쌍의 비트 라인 중 하나의 비트 라인은 반드시 공급 전압 또는 Vdd까지 상승하고, 이 비트 라인쌍 중 다른 비트 라인은 접지 전위로 하강한다. 이순간에, 전체 비트 라인-기판간의 결합 효과는 이론적으로 캔슬된다.
반대로, 종래 기술의 개방 비트 라인 DRAM 아키텍쳐 시스템에서, 비트 라인-기판간의 결합 효과를 캔슬하는 것은 없으며, 그 이유는 비트 라인쌍이 없기 때문이다. 개방 비트 라인 DRAM 아키텍쳐 시스템에 대한 최악의 비트 라인-기판 간의 결합 효과는 전체 어레이의 비트 라인이 Vdd까지 상승하는 경우, 이에 따라 실제 어레이의 기판은 결합된다. 이것은 잡음을 발생하는 기판 내에 상승하는 기판 전압에 기인한 전이 소자의 임계 전압 하강에 의해 불필요한 셀 누설 전류가 발생한다.
비트 라인-기판 결합 효과에 대응하기 위해, 미국 특허 제5,923,593호는 인접한 기준 어레이 또는 더미 어레이를 제공하는 이중 포트, 개방 비트 라인 DRAM 아키텍쳐 시스템을 개시하고 있다. 액티브 어레이의 기판이 결합될 때, 인접한 기준 어레이의 기판은 전체 비트 라인-기판 결합 효과를 캔슬하도록 결합이 해제될 수 있다. 이 설계 구성은 제조 비용 및 사용된 표면 영역을 증가시키는 하나 이상의 구성 요소를 요청한다.
도 2는 본 발명의 이중 포트 접힌 비트 라인 DRAM 아키텍쳐 시스템을 개시하고 있으며, 일반적으로 참조 번호 100으로 지정되어 있다. 시스템 100의 각 DRAM 셀, 도 2에 도시된 DRAM 셀(160)은 이중 포트 DRAM 셀, 즉 마스터 포트(102) 및 슬레이브 포트(104)를 포함하고 있다. 각각의 DRAM 셀이 이중 포트 DRAM 셀이기 때문에, 2 개의 전송 트랜지스터(N1 및 N2) 및 하나의 저장 커패시터(C1)를 포함하고 있다.
마스터 포트(102)를 구동하기 위한 구성 요소는 데이터 어레이(106)의 좌측에 놓여있다. 슬레이브 포트(104)를 구동하기 위한 구성 요소는 데이터 어레이 (106)의 우측에 놓여있다. 이 마스터 포트 구성 요소는 마스터 행 디코더(108), 마스터 워드 라인 구동기(110), 마스터 열 디코더(112), 마스터 I/O 스위치(114), 마스터 감지 증폭 회로(116), 마스터 행/열 어드레스 버퍼(118), 마스터 포트 제어 회로(120) 및 I/O 버퍼(122)이다. 마스터 포트(102)의 모든 구성 요소 및 그들의 상호 연결부의 아키텍쳐 및 동작은 종래 기술에서 알려져 있으며, 마스터 포트(102)를 통해 엑세스를 제어하는 마스터 포트 제어 회로(120)는 제외한다. 마스터 포트 제어 회로(120)는 도 6을 참조로 하여 상세하게 후술된다.
슬레이브 포트의 구성 요소는 슬레이브 행 디코더(128), 슬레이브 워드 라인 구동기(130), 슬레이브 열 디코더(132), 슬레이브 I/O 스위치(134), 슬레이브 감지 증폭 회로(136), 슬레이브 행/열 어드레스 버퍼(138), 슬레이브 포트 제어 회로(140) 및 I/O 버퍼(142)이다. 마스터 포트(102)와는 달리, 판독 및 기록 엑세스를 수행하도록 사용되어, I/O 버퍼에 대한 필요성을 보증하고, 슬레이브포트(104)는 리프레쉬 및 판독 엑세스만을 수행하도록 사용되어, 출력 버퍼만이 슬레이브 포트(104)에 요청된다. 슬레이브 포트(104)의 모든 구성 요소 및 그들의 상호 연결부의 아키텍쳐 및 동작은 종래 기술에서 알려져 있으며, 슬레이브 포트(104)를 통해 엑세스를 제어하는 슬레이브 포트 제어 회로(140)는 제외한다. 슬레이브 포트 제어 회로(140)는 도 5을 참조로 하여 상세하게 후술된다.
시스템(100)은 슬레이브 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기(150)를 더 포함하고 있다. 슬레이브 리프레쉬 어드레스는 슬레이브 행/열 어드레스 버퍼(138)로 전송된다. 통상, 이 슬레이브 리프레쉬 어드레스는 리프레쉬를 요청하는 DRAM 셀의 행 어드레스를 표지하여, DRAM 셀이 슬레이브 포트(104)를 통해 되도록 한다.
하나의 리프레쉬 방법은 버스트 리프레쉬이다. 리프레쉬 어드레스 발생기 (150)의 리프레쉬 카운터는 어레이(106)에서 모든 DRAM 셀이 종래 기술에서 알려진 대로 리프레쉬할 때까지, 어레이(106)의 특정 행에서 DRAM 셀을 리프레쉬하도록 적시에 워드 라인을 활성화한다. 이후, 카운터는 리프레쉬 클럭이 차후의 리프레쉬 사이클을 클럭하도록 대기한다.
버스트 리프레쉬 엑세스는 숨겨져 있는 것으로 설명될 수 있으며, 그 이유는 리프레쉬 어드레스 발생기(150)가 외부 회로, 예컨대 외부 프로세서에 의해 제어되지 않기 때문이다. 이것은 주로 판독 엑세스 후 또는 전하가 DRAM 셀로부터 누설된 후에 전하를 복원하도록 독립한 리프레쉬 엑세스를 수행하도록 지정된다.
그러므로, 외부 프로세서는 리프레쉬 엑세스가 슬레이브 포트(104)를 통해처리 중인 경우를 알지 못한다. 외부 프로세서는 데이터 어레이(106)에서 각각의 DRAM 셀의 마스터 포트(102)만이 반드시 판독 및 기록 엑세스에 대해 이용가능한지 알도록 프로그램되어 있고, 슬레이브 포트(104)는 때때로 판독 엑세스를 이용할 수 있다.
슬레이브 포트(104)가 리프레쉬 모드에서 동작 중이 아닌 경우, 슬레이브 리프레쉬 어드레스는 슬레이브 행/열 어드레스 버퍼(138)에 전송되어, 거기에 저장된다. 시스템(100)이 리프레쉬 모드에서 동작하는 경우, 슬레이브 리프레쉬 어드레스가 판독되어 슬레이브 리프레쉬 어드레스에 대응하는 DRAM 셀은 후술한 바와 같이 슬레이브 포트(104)를 통해 리프레쉬된다.
후술한 바와 같이, 슬레이브 포트 제어 신호 RAS는 슬레이브 포트(104)의 동작 모드, 즉 슬레이브 포트(104)가 리프레쉬 모드 또는 판독 모드에서 동작되는지 여부를 결정한다. 슬레이브 포트 제어 신호 RAS는 외부 회로, 예컨대 메모리 컨트롤러 또는 프로세서에 의해 슬레이브 포트 제어 회로(140)에 발생되어 전송된다.
상기 시스템(100)은 각각 마스터 포트(102) 및 슬레이브 포트(104)에 연결된 마스터 비트 라인(BLM) 및 슬레이브 비트 라인(BLS)를 포함하며, 상기 데이터 어레이의 상기 각각의 이중 포트 DRAM 셀(하나의 DRAM 셀이 도 2에 도시되어 있음)의 마스터 포트(102) 및 슬레이브 포트(104)는 각각 마스터 감지 증폭기 회로(116) 및 슬레이브 감지 증폭기 회로(136)에 연결되어 있다. 각각의 비트 라인은 인접한 비활성의 비트 라인을 포함하며, 결합 효과로 인한 잡음을 억제하기 위하여 겹친 비트 라인 아키텍쳐를 구현한다.
두 쌍의 상보형 비트 라인(BLS), 즉 BLM(i), BLM(i+1) 및 BLS(i), BLS(i+1)이 도 2에 도시되어 있다. 첫 번째 2개의 비트 라인[BLM(i), BLM(i+1)]은 마스터 비트 라인이며 제1 쌍으로서 그룹화되고, 마스트 감지 증폭기 회로(116)에 공급되는 반면에, 두 번째 2개의 비트 라인[BLS(i), BLS(i+1)]은 슬레이브 비트 라인이며, 제2 쌍으로 그룹화되고, 슬레이브 감지 증폭기 회로(136)에 공급된다.
또한, 상기 시스템(100)은 종래의 DRAM 회로 설계에서 주지하는 바와 같이, 데이터 어레이(106)의 이중 포트 DRAM 셀(160)을 각각의 마스트 워드 라인 구동기 (110)와 슬레이브 워드 라인 구동기(130)에 각각 연결하는 대응 마스터 워드 라인(WLM) 및 대응 슬레이브 워드 라인(WLM)을 포함한다. 하기의 서브 섹션에서 기술되는 본 발명의 트래픽 제어 규칙에 따라 제1 워드 라인(WLM)은 마스터 포트 (102)에 엑세스하는 하고, 제2 워드 라인(WLS)은 슬레이브 포드(104)에 엑세스한다. 결론적으로, 상기 시스템(100)은 데이터 입력 및 데이터 출력 라인(152, 154)을 포함하며, 상기 시스템(100)은 해당 기술 분야에서 잘 알려진 바와 같이 상기 순서대로 수신과 송신에 의해 외부 장치와 통신한다.
도 3a를 참조하여 보면, 본 발명에 따른 쌍을 이루고 있는 비트 라인의 그룹은 데이터 어레이(106)로서 부가 도시되어 있으며, 하기에 보다 상세하게 도시될 될 것이다. 상기 데이터 어레이(106)는 4개의 행과 N개의 열을 포함하여 총 4xN DRAM 셀을 구성한다. 데이터 어레이(106)는 적정 수의 워드 라인 및 비트 라인을 갖는 소정 수의 행 및 열의 DRAM 셀로 여겨질 수 있다.
제1 쌍의 비트 라인[BLM(1), BLM(2)], 제3 쌍의 비트 라인[BLM(3), BLM(4)],제N-1 쌍의 비트 라인[BLM(N-1), BLM(N)]은 마스터 비트 라인 쌍이다. 각각의 마스터 비트 라인 쌍은 마스트 감지 증폭기 회로(116) 내에 있는 대응 증폭기(AMP_M1, AMP_M2, AMP_M3)에 공급되며, 각각의 슬레이브 비트 라인 쌍은 슬레이브 감지 증폭기 회로(136) 내에 있는 대응 증폭기(AMP_S1, AMP_S2, AMP_S3)에 공급된다. 데이터 어레이(106)는 4개의 마스터 워드 라인(WLM1-WLM4)과 슬레이브 워드 라인(WLS1-WLS4)을 더 포함한다.
또한, 각각의 DRAM 셀(200A-203N)은 DRAM 셀(200A)용으로 도시된 C2와 C3 같은 한 쌍의 기생 커패시터를 포함한다. 이들 기생 커패시터들 중의 하나는 트루 비트 라인을 워드 라인에 연결하고, 다른 기생 커패시터는 트루 비트 라인의 상보형 비트 라인을 동일한 워드 라인에 연결한다. 따라서, 상보형 비트 라인은 대략 동일한 로드, 즉, 비트 라인은 동일한 수의 장치에 연결되며, 대략 동일한 워드 라인 대 비트 라인 결합 커패시턴스를 갖게 된다. 기생 커패시터(C2, C3)용의 바람직한 커패시턴스 범위는 대략 10 펜토 패럿(fentofarads)이다.
따라서, 기생 커패시터(C2, C3)가 트루 비트 라인과 상보형 비트 라인 사이에서 전압 레벨 차이의 변화가 발생하지 않도록 하는 것, 즉 워드 라인 대 비트 라인 결합 효과로 인하여 상보형 비트 라인의 전압 레벨이 감소되는 동안 트루 비트 라인의 전압 레벨은 증가한다는 것을 나타내기 때문에, 이 효과 인하여 발생한 잡음을 억제하게 된다. 예컨대, 해당 기술 분야에 잘 알려진 바와 같이 워드 라인(WLM1)이 활성화되어 DRAM 셀 내에서 동작하는 경우, 워드 라인(WLM1)은 기생 커패시터(C2, C3)의 전압에서의 증가로 인하여 동일한 전압 단위로 트루 비트라인[BLM(1)] 및 상보형 비트 라인[BLM(2)]에 커플업된다. 즉 더 높은 전압 레벨을 발생시키기 때문에, 워드 라인 대 비트 라인 결합으로 인한 모든 효과는 상쇄된다. 결과적으로 워드 라인 대 비트 라인 결합 효과에 의해 발생된 잡음은 대부분 억제된다.
종래의 개방 비트 라인 DRAM 아키텍쳐 시스템에서, 신호가 발생되는 동안 워드 라인의 전압 레벨은 증가하는 경우, 비트 라인들 중의 하나의 비트 라인은 커플업,즉 비트 라인의 전압 레벨이 증가한다. 더미 어레이에 연결된 상보형 비트 라인은 커플다운, 즉 이의 전압 레벨이 감소한다. 따라서, 워드 라인 대 비트 라인 결합 효과로 생성된 잡음이 개방 비트 라인 시스템에서는 억제되지 않는다.
또한, 신호 감지 주기 동안 비트 라인 대 기판 결합 효과에 의해 발생된 잡음은 본 발명의 이중 포트의 겹칩 비트 라인 DRAM 아키텍쳐 시스템에 의해 상당히 감소되는 것으로 나타내어 지고 있다. 한 쌍의 비트 라인 내에서 신호를 증폭하는 동안, 트루 비트 라인은 마스터 감지 증폭기 회로(116) 및 슬레이브 감지 증폭기 회로(136) 내의 증폭기에 의해 Vdd까지 증가하고, 또한 트루 비트 라인의 상보형 비트 라인은 접지 전위까지 떨어질 것이다. 따라서, 트루 비트 라인이 Vdd까지 증가하는 경우, 비트 라인 대 기판 커패시턴스로 인하여 트루 비트 라인은 기판을 Vdd, 즉 트루 비트 라인과 접지 전위 사이의 전압 전위까지 커플업시킨다. 유사하게, 트루라인의 상보형 비트 라인은 접지 전위까지 떨어지는 경우, 상보형 비트 라인은 비트 라인 대 기판 커패시턴스로 인하여 접지 전위까지 떨어지게 되어 모든 비트 라인 대 기판 결합 효과가 상쇄된다. 결과적으로, 비트 라인 대 기판 결합 효과로 인해 발생한 잡음은 대분분 억제된다.
간혹 비트 라인은 Vdd까지 상승하지 않고, Vdd보다 낮은 레벨까지만 상승하며, 또한 간혹 다른 비트 라인은 접지 전위까지 하강하지 않고, 접지 전위보다 높은 레벨로 떨어지는 것에 주목해야 한다. 그러나, 명확하게 하기 위하여 본 명세서에서는 Vdd와 접지 전위로 떨어지는 것으로 기술하였다.
또한, 각 쌍의 비트 라인은 적어도 한 쌍의 기생 커패시턴스, 예컨대 비트 라인 쌍[BLM(1), BLM(2)]으로 도시된 C4 및 C5를 구비하며, 이들은 대략 동일한 커패시턴스를 갖는다. 기생 커패시턴스(C4, C5)용의 바람직한 커패시턴스의 범위는 30 내지 60 펜토 패럿이다. 이들 기생 커패시터들 중의 하나의 커패시터는 트루 비트 라인의 커패시턴스를 나타내고, 나머지 기생 커패시터는 상보형 비트 라인의 커패시턴스를 나타낸다.
도 3을 참조하여 보면, 비트 라인 대 비트 라인 결합으로 인한 모든 효과를 상쇄시키기 위하여, 비트 라인은 이중 포트의 겹친 비트 라인 DRAM 데이터 어레이(106A)로 도시된 바와 같이 비트 라인 트위스티드 아키텍쳐로 배열될 필요가 있다. DRAM 어레이(106)용의 기생 커패시터(C4, C5)와 유사하게, DRAM 어레이(106A)용의 기생 커패시터(C4', C5')들은 동일한 커패시턴스를 갖는다. 따라서, 전술된 바와 같이 각각의 트루 비트 라인은 DRAM 셀 동작하는 동안 상승하거나 하강하게 되고, 트루 라인의 상보형 비트 라인은 이와 반대로 하강하거나 상승하게 되어 비트 라인 대 비트 라인 결합으로 인한 효과는 상쇄된다. 결과적으로, 비트 라인 대 비트 라인 결합 효과는 상당히 억제된다.
예컨대, 도 3c에 도시된 바와 같이, 도 3c는 도 3b 중의 일부분의 DRAM 어레이(106A)를 도시하고 있으며, 메모리 시스템이 동작하는 동안 트루 비트 라인은 대략 Vdd까지 증가함에 따라, 트루 비트 라인의 상보형 비트 라인은 접지 전위 까지 떨어지며, 이와 반대의 경우, 메모리 시스템이 동작하는 동안 트루 비트 라인은 대략 접지 전위까지 떨어짐에 따라, 트루 비트 라인의 상보형 비트 라인은 Vdd까지 상승하므로, 비트 라인 대 비트 라인 결합은 상쇄된다. 따라서, 비트 라인 대 비트 라인 결합으로 인한 잡음은 억제된다.
비트 라인은 해당 기술 분야에 잘 알려진 바와 같이, 신호 감지 주기 동안 마스터 및 슬레이브 감지 증폭기(116A, 136A) 내의 사전 충전 회로로 인하여 대략 1/2 Vdd로부터 Vdd까지 상승하거나, 1/2 Vdd로부터 접지 전위까지 하강한다. 따라서, 전압 전위, 즉 각 쌍의 비트 라인 사이, 예컨대 신호가 생성되는 동안 도 3c의 A 지점에서의 트루 비트 라인[BLS(1)]과 트루 비트 라인의 상보형 비트 라인[BLS(2)] 사이의 기생 커패시턴스는 1/2 Vdd로부터 대락 Vdd까지 상승하고, 예컨대 도 3c의 B 지점에서도 1/2 Vdd로부터 접지 전위로 하강한다. 그러므로, 비트 라인 대 비트 라인 결합이 상쇄되므로, 이러한 결합으로 인한 잡음이 억제된다.
데이터 어레이는 4개의 행와 N개의 열을 포함하여 총 4xN DRAM 셀을 구성한다. 데이터 어레이(106A)는 적정한 수의 워드 라인과 비트 라인을 갖는 DRAM에서 어떤 수의 행와 열을 구비할 수 있다고 여겨진다.
제2 쌍의 비트 라인[BLM(1), BLM(2)], 제4 쌍의 비트 라인[BLM(3), BLM(4)] 및 제N 쌍의 비트 라인[BLM(N-1), BLM(N)]은 마스터 비트 쌍이다. 제1 쌍의 비트라인[BLS(1), BLS(2)], 제3 쌍의 비트 라인[BLS(3), BLS(4)] 및 제N-1 쌍의 비트 라인[BLS(N-1), BLS(N)]은 슬레이브 비트 쌍이다. 각각의 마스터 비트 라인 쌍은 마스트 감지 증폭기 회로(116) 내에 있는 대응 증폭기(AMP_M1, AMP_M2, AMP_MN)에 공급되며, 각각의 슬레이브 비트 라인 쌍은 슬레이브 감지 증폭기 회로(136) 내에 있는 대응 증폭기(AMP_S1, AMP_S2, AMP_SN)에 공급된다. 데이터 어레이(106)는 4개의 마스터 워드 라인(WLM1-WLM4)과 슬레이브 워드 라인(WLS1-WLS4)을 더 포함한다.
각각의 비트 라인은 4개의 행 보다 많은 행를 구비한 DRAM 어레이용으로 1번 이상 트위스트된다고 여겨진다. 예컨대, 6개의 행를 구비한 DRAM용으로 각각의 비트 라인은 2회 트위스트되고, 10개의 행를 구비한 DRAM용으로 각각의 비트 라인은 4회 트위스티드 된다.
DRAM 어레이(106)와 유사하게, 각각의 DRAM 셀(200A-203N)은 DRAM 셀(200A)용으로 도시된 C2와 C3 같은 한 쌍의 기생 커패시터를 포함한다. 이들 기생 커패시터들 중의 하나는 트루 비트 라인을 워드 라인에 연결하고, 다른 기생 커패시터는 트루 비트 라인의 상보형 비트 라인을 동일한 워드 라인에 연결한다. 따라서, 전술한 바와 같이 이들 기생 커패시터는 워드 라인 대 비트 라인 결합 커패시터이다. 트루 및 상보형 비트 라인은 대략 동일한 로드를 갖게 되는데, 이는 즉, 비트 라인들이 동일한 수의 장치에 연결됨을 의미하며, 대략 동일한 워드 라인 대 비트 라인 결합 커패시턴스를 갖게 된다. 기생 커패시터(C2', C3')용의 바람직한 커패시턴스 범위는 대략 10펜토 패럿이다.
전술한 바와 같이, 비트 라인의 각 쌍에도 역시 정전 용량이 거의 동일한 기생 커패시터, 즉 비트 라인 쌍(BLS(1), BLS(2))에 대해 도시된 커패시터 C4', C5'가 있다. 기생 커패시터(C4', C5')의 양호한 정전 용량의 범위는 30∼60 펜토 패럿이다. 상기 기생 커패시터 중 하나는 실제 비트 라인의 정전 용량에 영향을 미치고 다른 기생 커패시터는 상보형 비트 라인의 정전 용량에 영향을 미친다.
도 3a를 참조하여 설명한 바와 같이 DRAM 어레이(106A)는 워드 라인과 비트 라인의 결합과, 비트 라인과 기판과의 결합으로 인한 잡음을 억제하도록 설계되지만, DRAM 어레이(106)는 워드 라인과 비트 라인과의 결합과, 비트 라인과 기판과의 결합에서의 잡음만 억제하도록 설계되기 때문에, 결합 효과로 인한 잡음을 최대로 억제하기 위해서 시스템(100)은 DRAM 어레이(106A)를 포함하는 것이 바람직하다.
게다가, 양 DRAM 어레이(106, 106A)에서, 각 워드 라인은 기생 커패시터를 포함하며, 그 예로서 워드 라인 WLM1는 DRAM 어레이 106에 대해 C6과 DRAM 어레이 106A에 대해서 C6'을 포함한다. 기생 커패시터(C6, C6')는 특정 워드 라인과 접지 사이에서의 워드 라인 정전 용량이나 전위를 나타낸다. 기생 커패시터(C6, C6')의 양호한 정전 용량은 약 1 pF이다. 모든 기생 커패시터 즉, DRAM 어레이(106)에서의 C2-C6과 DRAM 어레이(106A)에 대한 C2'-C6'는 배선(wiring), 디바이스의 게이트 산화물 등으로 인해 실현된다.
추가적으로, 이하에서 더 설명되겠지만, 시스템은 데이터 어레이(106) 내의 DRAM 셀 즉, DRAM 셀 160의 마스터 포트(104)와 슬레이브 포트(102)를 통해 동시 엑세스 요청을 결정하는 비교기(156)를 포함한다.
B. 데이터 무결성 유지
이제 도 4 내지 도 7을 참조하여, 이중 포트의, 접힌 비트 라인 DRAM 아키텍쳐 시스템(100)의 동작과 상기 시스템(100)이 데이터 무결성을 어떻게 유지시키는 지에 대해 설명하겠다. 데이터 무결성을 유지하기 위하여, DRAM 셀의 2개 포트로부터 동일 워드 라인을 엑세스하는 것은 피해야만 한다. 그러나, 이론상, 성능과 데이터 처리 속도를 향상시키기 위해서는 이중 포트 DRAM에 있어서 양쪽 포트는 자유롭게 엑세스 가능해야 한다. 본 발명의 핵심은 양쪽 포트를 통해 DRAM 셀을 동시에 엑세스하려는 시도가 발생할 때 가능한 한 어떠한 어드레스 충돌도 처리할 수 있는 내장 트래픽 제어 논리 시스템이다.
도 4의 파형도를 참조하면, 재생 모드 동안, 예컨대 버스트(또는 분산 재생) 엑세스가 발생할 때, 슬레이브 포트(104)는 이용 불가능하다. 슬레이브 포트(104)가 재생 모드에 있지 않을 경우, 슬레이브 포트(104)는 오직 판독 엑세스에 대해서 이용 가능해진다. 마스터 포트(102)는 판독 또는 기록 엑세스를 어느 때라도 수행할 수 있다. 기록 엑세스는 오직 마스터 포트(102)를 통해서만 수행될 수 있다.
따라서, 이중 포트의, 접힌 비트 라인 DRAM 아키텍쳐 시스템(100)는 SRAM 아키텍쳐 시스템과 같이 동작하는 것으로 설명될 수 있는데, 그 까닭은 SRAM 시스템처럼, 재생 엑세스가 숨겨지는 동안 즉, 외부 프로세서 등의 외부 회로로부터 특정의 재생 요청을 요청하지 않고 어느 때라도 재생 엑세스가 수행될 수 있는 동안에, 어떤 한 포트에서는 판독 또는 기록 엑세스에 대해 항상 임의의 엑세스가 가능하다. 그러나, 이중 포트의, 접힌 비트 라인 DRAM 아키텍쳐 시스템(100)의 성능이 단일 포트의 SRMA 아키텍쳐 시스템보다 일반적으로 우수하다. 예를 들어, 단일 포트SRAM의 사이클 시간이 이중 포트의, 접힌 비트 라인 DRAM 아키텍쳐 시스템(100)보다 2배 미만으로 빠르다면, 이중 포트의 DRAM 시스템(100)을 사용함으로써 데이터 속도는 단일 포트 SRAM을 사용하는 것과 같거나 더 빠를 것이다.
이중 포트의, 접힌 비트 라인 DRAM 아키텍쳐 시스템(100)에 대한 마스터 포트와 슬레이브 포트 제어 회로(120, 140)는 다음의 4개의 트래픽 규칙에 따라 동작하도록 설계된다.
1. DRAM 셀이 판독 엑세스와, 이어서 뒤따르는 판독 엑세스에 대해 마스터 포트(102) 또는 슬레이브 포트(104)의 어느 한 포트에 의해 워드 라인을 경유하여 엑세스된다면, DRAM 셀은 자동으로 재생된다. 따라서, 더이상 특정 워드 라인에 대해 재생 엑세스를 수행할 필요가 없으며, 슬레이브 포트(102)를 통해 예정된 동시 재생 요청이 캔슬된다. 또한, DRAM 셀이 기록 엑세스용 마스터 포트(102)에 의해 워드 라인을 경유하여 엑세스된다면, 동일 워드 라인상에서 슬레이브 포트(104)를 통해 예정된 동시 재생 요청도 캔슬된다.
2. DRAM 셀이 마스터 포트(540)를 통해 예정된 기록 엑세스 요청과 슬레이브 포트(536)을 통해 예정된 판독 엑세스 요청에 기초하여 기록 및 판독 동작을 동시에 수행하기 위해 동일한 행 어드레스 워드 라인의 2개의 포트를 경유하여 엑세스된다면, DRAM 셀에 기록된 가장 최근 데이터가 판독되는 것이 항상 바람직하다. 그러므로, 전술한 바와 같이, 데이터는 마스터 포트(102)를 통해 DRAM 셀에 기록될 수만 있기 때문에, 데이터는 마스터 포트(102)를 통해 DRAM 셀에 기록된다. 데이터가 DRAM 셀에 기록되는 동안, 시스템(100)은 적어도 I/O 버퍼(122)를 경유하여 출력 데이터 버스(154)에 데이터를 기록하며, 이것은 판독 동작과 거의 동등하다. 즉, 데이터가 입력 데이터 버스(152)를 경유하여 I/O 버퍼(122)에 의해 수신될 때, 데이터가 출력 데이터 버스(154)에 기록되어야 한다면, I/O 버퍼(122)는, DRAM 셀에 데이터를 전송하는 동시에 출력 데이터 버스(154)에 데이터를 전송하다. 따라서, 데이터는 DRAM 셀과 데이터 버스(154)에 동시에 기록되어 기록 및 판독 요청을 만족시킨다. 판독 요청이 만족되므로, 슬레이브 포트(104)를 통해 예정된 판독 요청은 캔슬된다.
3. DRAM 셀이 2개의 동시 판독 동작에 대해 동일 행 어드레스 워드 라인의 2개 포트를 경유하여 엑세스된다면, 하나의 판독 동작이 적절하므로, 슬레이브 포트(104)를 통해 예정된 판독 요청은 무시된다.
4. 기록 엑세스는 슬레이브 포트(104)를 통해서는 불가능하므로(기록 엑세스는 마스터 포트(102)를 통해서만 수행될 수 있다), 기록 대 기록 어드레스의 충돌은 있을 수 없다.
마스터 포트(102)와 슬레이브 포트(104)에 대한 2개의 제어 회로(120, 140) 각각은 도 5와 도 6에 개략적으로 도시되어 있다. 슬레이브 포트 제어 회로(140)에는 5개의 상이한 입력 신호를 수신하기 위한 5개의 입력 노드가 있다. 상기 신호는 기록 요청 신호(W), 판독 요청 신호(R), 재생 요청 신호(F), 슬레이브 포트 제어 신호(RAS), 매치(match) 신호(M)를 포함한다. 기록 및 판독 요청 신호가 기록 및/또는 판독 동작을 수행하는 외부 회로, 즉 프로세서부터 수신된다. 상술한 바와 같이, 슬레이브 포트 제어 신호(RAS) 역시 외부 회로, 즉 프로세서에 의해 수신된다.
매치 신호(M)는 도 7을 참조하여 이하에서 설명될 우선 회로의 비교기(156)에 의해 제공된다. 매치 신호(M)의 논리값에 따라, 슬레이브 포트(104)로의 엑세스를 허가하거나 캔슬하기 위해 슬레이브 포트 제어 회로(140)에도 역시 슬레이브 포트 출력 신호(SS)를 슬레이브 포트 회로 즉, 슬레이브 행 디코더(128)와 슬레이브 워드 라인 구동기(130)에 전송하기 위한 1개의 출력 노드가 있다. 슬레이브 행 디코더(128)는 종래의 DRAM 회로 설계에서 알려진, 슬레이브 포트 워드 라인(WLS)을 구동하는 슬레이브 워드 라인 구동기(130)에 연결된다.
도 6을 참조하여, 마스터 포트 제어 신호(120)는 기록 요청 신호(W), 판독 요청 신호(R) 및 매치 신호(M)를 수신하기 위한 3개의 입력 노드를 포함한다. 마스터 포트 제어 신호(120)는 판독 통과 신호(WTS)를 마스터 제어 회로 즉, 마스터 행(row) 디코더(108), 마스터 워드 라인 구동기(110)와, I/O 버퍼(122)에 전송하기 위한 출력 노드를 더 포함하여, 기록 및 판독 엑세스를 동시에 수행한다. 마스터 행 디코더(108)는 종래의 DRAM 회로 설계에서 잘 알려진 마스터 포트 워드 라인(WLM)을 구동하는 마스터 워드 라인 구동기 (110)에 연결된다.
계속해서 도 5와 도 6을 참조하고, 비교기(156)와 마스터 포트 및 슬레이브 포트 제어 회로(120, 140)를 포함하는, 도 7에 도시된 우선 회로를 참조하여, 이제 마스터 포트와 슬레이브 포트 제어 회로(120, 140)의 동작에 대해서 설명하기로 한다. 우선 회로(170)는 3개의 업무 요청 신호 즉, 기록 요청 신호(W), 판독 요청 신호(R) 및 재생 요청 신호(F)를 이용하여, 슬레이브 포트 제어 회로(140)가 출력한 슬레이브 포트 출력 신호(SS)와 마스터 포트 제어 회로 (120)가 출력한 기록 통과신호(WTS)가 논리 하이값(high)인지 논리 로우값(low)인지 결정한다.
비교기(156)에 입력된 마스터, 슬레이브 행 어드레스가 상이하여 마스터 포트(102)와 슬레이브 포트(104) 양쪽에 동시 엑세스를 허용할 때, 슬레이브 포트 제어 회로(140)는 논리 하이값 슬레이브 포트 출력 신호(SS)를 슬레이브 포트 제어 회로 즉, 슬레이브 행 디코더(128)와 마스터 워드 라인 구동기(130)에 전송하도록 설계된다. 또한, 마스터 행 디코더(108)와 마스터 행 디코더(128)에 의해 선택된 행 어드레스가 일치되거나 매치될 때, 마스터 포트(102)를 통해 요청된 업무는 트래픽 규칙에 따라 슬레이브 포트(104)를 통해 요청된 업무보다 우선 순위가 더 높거나 같기 때문에, 슬레이브 포트 제어 회로(140)는 논리 로우값 슬레이브 포트 출력 신호(SS)를 전송하도록 설계된다.
종래 기술에서 잘 알려진 바와 같이, 마스터, 슬레이브 행 어드레스는 마스터 행렬 어드레스 버퍼(18)와 슬레이브 행렬 어드레스 버퍼(138) 각각에 의해 외부 회로 즉, 프로세서로부터 수신된 마스터, 슬레이브 어드레스로부터 추출된다. 예컨대, 외부 회로가 메모리 셀로부터 데이터를 판독하거나 메모리 셀에 데이터를 기록하도록 DRAM 어레이(106)에 엑세스를 요청할 경우이다.
따라서, 우선 회로(170)의 비교기(156)가 마스터 및 슬레이브 행 어드레스를 비교한 후, 행 어드레스가 일치된다면, 논리 하이값 매치 신호(M)는 마스터 포트와 슬레이브 포트 제어 회로(120, 140)에 전송되고, 슬레이브 포트 제어 신호(RAS)는 비활성된다.
그 결과, 슬레이브 포트 제어 회로(140)는 논리 행 슬레이브 포트 출력신호(SS)를 슬레이브 포트 회로군에 전송하여 슬레이브 포트(104)에 대한 엑세스를 캔슬하고, 따라서 데이터 통합 문제를 피하기 위해 슬레이브 포트(104)를 통해 수행되도록 스케쥴링된 작업을 캔슬한다. 마스터 포트(102)에 대한 엑세스는 캔슬되지 않으며, 따라서, 마스터 포트(102)를 통해 수행되도록 스케쥴링된 작업은 캔슬되지 않는다. 그 결과, 이 작업은 계속해서 수행된다.
기본적으로, 도 7에 도시한 우선 순위 회로(170)는 수행되도록 스케쥴링된 작업들에 우선 순위을 부여하고, 이 때, 행(row) 어드레스가 동일한 경우에 마스터 포트(102)를 통해 수행되도록 스케쥴링된 작업은 슬레이브 포트(104)를 통해 수행되도록 스케쥴링된 작업보다 높은 우선 순위가 주어진다. 그러나, 마스터 포트 (102)를 통해 수행되도록 스케쥴링된 작업이 기록 엑세스가고 슬레이브 포트(104)를 통해 수행되도록 스케쥴링된 작업이 판독 엑세스라면, 그 작업들은 마스터 포트(102)를 통해 DRAM 셀(160)에 동시에 기록하고 출력 데이터 버스(154)를 통해 동시에 기록함으로써 수행된다. 슬레이브 포트(104)를 통해 예정된 판독 엑세스 요청은 캔슬된다.
슬레이브 포트 제어 회로(140)에서, 기록 요청 신호(W)는 제1 인버터(INV1)를 통해 입력된다. 제1 인버터(INV1)의 출력은 제1 및 제2 AND 게이트, 즉 AND1, AND2에 입력된다. 제1 AND 게이트(AND1)의 출력은 멀티플렉서(MUX1)의 상부 입력단에 입력된다. 판독 요청 신호(R)는 제1 AND 게이트(AND1), 멀티플렉서(MUX1)의 하부 입력단 및 제2 인버터(INV2)에 입력된다. 제2 인버터(INV2)의 출력은 제2 AND 게이트(AND2)에 입력된다. 제2 AND 게이트(AND2)의 출력은 멀티플렉서(MUX2)의 상부 입력단에 입력된다. 리프레쉬 요청 신호(F)는 제2 AND 게이트(AND2)와 멀티플렉서(MUX2)의 하부 입력단에 입력된다.
멀티플렉서(MUX1)의 출력은 제3 AND 게이트(AND3)에 입력된다. 멀티플렉서 (MUX2)의 출력은 제4 AND 게이트(AND4)에 입력된다. 슬레이브 포트 제어 신호(RAS)는 제3 및 제4 AND 게이트(AND3, AND4)에 입력된다. 제3 및 제4 AND 게이트(AND3, AND4)의 출력은 OR 게이트에 입력되고, OR 게이트는 슬레이브 포트 출력 신호(SS)를 출력한다.
도 6에 도시한 마스터 포트 제어 회로(120)에 관하여, 기록 요청 신호와 판독 요청 신호는 AND 게이트(AND)에 입력된다. AND 게이트(AND)의 출력은 멀티플렉서(MUX)의 상부 입력단에 입력된다. 멀티플렉서(MUX)의 하부 입력단은 접지에 연결된다. 멀티플렉서(MUX)의 출력은 기록 통과 신호(WTS)이다.
전술한 바와 같이, 일치 신호(M)의 논리 레벨을 기초로 하여, 멀티플렉서 (MUX, MUX1, MUX2)의 출력은 상부 입력단 또는 하부 입력단 중 어느 하나이다. 3개의 멀티플렉서(MUX, MUX1, MUX2)는 비교기(156)에 의해서 전송된 일치 신호(M)를 수신한다. 따라서, 일치 신호(M)는 멀티플렉서(MUX, MUX1, MUX2)를 위한 제어 신호가 된다. 일치 신호(M)가 논리 하이 신호이면, 즉 행 어드레스들이 동일하면, 멀티플렉서(MUX, MUX1, MUX2)의 상부 입력단이 출력된다. 일치 신호(M)가 논리 행 신호이면, 즉 행 어드레스들이 동일하지 않으면, 멀티플렉서(MUX1, MUX2)의 하부 입력단이 출력된다.
표 1은 논리 하이 및 논리 행 일치 신호(M)의 경우에 기록 요청 신호(W), 판독 요청 신호(R), 리프레쉬 요청 신호(F) 및 멀티플렉서(MUX1, MUX2)의 출력단들[마스터 포트 제어 회로(120)의 멀티플렉서(MUX)의 출력단, 즉 기록 통과 신호(WTS)를 포함]을 위한 입력 구성을 도시하고 있다. 또한, 표 1은 슬레이브 포트 제어 신호(RAS)와 슬레이브 포트 출력 신호(SS)의 논리 레벨을 도시하고 있다.
슬레이브 포트 제어 신호(RAS)와 슬레이브 포트 출력 신호(SS)의 기록, 판독 및 리프레쉬 요청 입력의 구성, 멀티플렉서의 출력 및 논리 레벨
M W R F MUX1출력 MUX2출력 MUX출력 RAS SS WTS
0 1 0 1 0 1 0 1 1 0
0 1 1 0 1 0 0 1 1 0
1 1 0 1 0 0 0 0 0 0
1 1 1 0 0 0 1 0 0 1
판독 요청과 리프레쉬 요청은 슬레이브 포트(104)에 의해서 동시에 수행될 수 없으므로, 판독 요청 신호(R)가 논리 하이인 경우에는 리프레쉬 요청 신호(F)는 논리 행이고, 그리고 그 역의 경우도 성립함을 주목한다. 또한, 표 1을 보면, 일치 신호(M)가 논리 행 신호인 경우에는 슬레이브 포트 제어 신호(RAS)는 인에이블되고, 일치 신호(M)가 논리 하이 신호인 경우에는 슬레이브 포트 제어 신호(RAS)는 디스에이블되어, 각각 논리 하이 또는 논리 행 슬레이브 포트 출력 신호(SS)를 출력한다. 즉, 마스터 행 어드레스와 슬레이브 행 어드레스가 동일하지 않으면, 슬레이브 포트(104)를 통해 요청되는 작업과 마스터 포트(102)를 통해 요청되는 작업은 동시에 수행된다. 마스터 행 어드레스와 슬레이브 행 어드레스가 동일하면, 그것이 기록-판독 요청이 아닌 한[후술하는 바와 같이, 두 개의 작업은 높은 기록 통과 신호(WTS)로 인해 동시에 수행됨], 마스터 포트(102)를 통해 요청된 작업이 먼저 수행된다.
표 1은 복수 개의 요청 신호들 중 하나의 요청 신호만이 논리 하이 신호인 소정의 입력 구성을 도시하지는 않고 있다. 그 이유는, 이러한 경우가 발생하면, 어드레스의 충돌은 있을 수 없고, 마스터 포트 제어 회로(120)와 슬레이브 포트 제어 회로(140)는 엑세스되지 않기 때문이다.
표 1의 최종행에서 도시한 기록-판독 요청의 경우에, 즉 기록 요청와 판독 요청의 양자가, 각각 마스터 포트(102)와 슬레이브 포트(104)를 통해서 수행될 동일의 행 어드레스를 거쳐서 동시에 요청될 때, 도 6에 도시한 마스터 포트 제어 회로(120)는 높은 기록 통과 신호(WTS)를 출력한다. 이것은 기록 요청 신호(W)와 판독 요청 신호(R)를 AND 게이트(AND)에 입력함으로써 달성된다. 기록-판독 엑세스 요청이 만들어질 때 기록 요청 신호(W)와 판독 요청 신호(R)는 논리 하이 신호이므로, AND 게이트(AND)의 출력은 논리 하이 신호이다. 일치 신호(M)는 논리 하이 신호이므로, 멀티플렉서(MUX)의 상부 입력, 즉 논리 하이 기록 통과 신호(WTS)가 시스템 제어 회로군에 출력되어, 시스템(100)은 2개의 엑세스 요청을 동시에 수행하게 된다. 전술한 바와 같이, 시스템(100)은 데이터를 DRAM 셀(160)에 기록하고, 데이터를 출력 데이터 버스(154)에 동시에 기록하여, 2개의 엑세스 요청을 동시에 수행한다.
행 어드레스가 동일하지 않으면, 비교기(156)는 논리 행 일치 신호(M)를 멀티플렉서(MUX)에 출력하고, 멀티플렉서(MUX)는 하부 입력단을 출력한다. 멀티플렉서(MUX)의 하부 입력단은 접지에 연결되어 있으므로, 멀티플렉서(MUX)의 출력은 논리 행 신호이다. 즉 논리 행 기록 통과 신호(WTS)가 표 1의 제1 행과 제2 행에서 도시한 바와 같이 출력된다.
결론적으로, 이중 포트의 접힌 비트선 DRAM 아키텍쳐 시스템(100)은 작업 요청 신호와 슬레이브 포트 제어 신호(RAS)를 우선 순위 회로(170) 내에 입력하므로, 어드레스의 충돌이 발생하면, 시스템(100)은 평이한 동시의 이중 포트 동작을 유지하고 있는 동안에 데이터 무결성을 유지한다.
Ⅱ. 이중 포트, 공유된 어드레스 버스 DRAM 아키텍쳐 시스템
A. 시스템 구성 및 결합 효과로 인한 잡음의 억제
이제, 도 8 내지 도 12를 참조하여 이중 포트, 공유된 어드레스 버스 DRAM 아키텍쳐 시스템에 관하여 설명한다. 전체 시스템은 도 8에 도시되어 있고, 통상 참조 번호 500으로 표기되어 있다. 시스템(500)은 아키텍쳐와 동작이 이중 포트 접힌 비트선 아키텍쳐 시스템과 유사하다. 다만, 마스터 행 디코더(108) 및 슬레이브 행 디코더(128), 마스터 워드선 구동기(110) 및 슬레이브 워드선 구동기(130), 마스터 포트 제어 회로(120) 및 슬레이브 포트 제어 회로(140), 그리고 마스터 행/열(column) 어드레스 버퍼(118) 및 슬레이브 행/열(column) 어드레스 버퍼(138)은 이들 구성 요소 내의 어드레스 버스가 DRAM 회로 설계상 공지된 바와 같이 그리고 마스터 포트 회로 및 슬레이브 포트 회로에 대해 후술하는 바와 같이 공유되도록 조합된다는 사실은 제외한다. 따라서, 보다 작은 제어 회로군이 필요하고, 모든 제어 회로군은 데이터 어레이(502) 중 한 쪽에 설치될 수 있다. 따라서, 제조 비용과, 시스템(500)을 구현하는데 이용되는 표면적 크기가 감소된다.
조합된 구성 요소는, 마스터 포트 제어 회로(506)(도 11)와 슬레이브 포트 제어 회로(508)(도 10)을 갖는 마스터/슬레이브 포트 제어 회로(504), 마스터/슬레이브 행 디코더(510), 마스터/슬레이브 워드선 구동기(512) 및, 리프레쉬 어드레스 발생기(516)로부터는 슬레이브 리프레쉬 어드레스를 그리고 외부 프로세서 등의 외부 회로군으로부터는 마스터 어드레스를 수신할 수 있는 마스터/슬레이브 프리펫치 어드레스 버퍼(514)를 포함하고 있다.
아키텍쳐와 동작이 시스템(100)의 구성 요소와 종래의 DRAM 아키텍쳐 시스템과 유사한 시스템(500)의 구성 요소에는 마스터 열 디코더(518), 마스터 I/O 스위치(520), 마스터 감지 증폭기(522), 슬레이브 열 디코더(524), 슬레이브 I/O 스위치(526), 슬레이브 감지 증폭기(528) 및 I/O 버퍼(530)가 있다. 시스템(100)과는 달리, 데이터가 슬레이브 포트(536)을 통해서 시스템(500)의 DRAM 셀(534)에 기록될 수 있으므로, 출력 버퍼(142)와 상이한 다른 I/O 버퍼(532)는 슬레이브 포트에 포함되어 있다.
그러나, 시스템(100)과 유사하게, 데이터는 슬레이브 포트(536)를 통해 리프레쉬되고 판독될 수 있고, 데이터는 각 DRAM 셀의 마스터 포트(540)를 통해 기록 및 판독될 수 있다. 데이터는 2개의 I/O 버퍼(530, 532)와 입출력 데이터 버스(542, 544)를 거쳐서 DRAM 셀(534)에 의해 수신 및 송신된다.
각 DRAM 셀은 DRAM 셀(534)로 도시한 바와 같이 이중 포트 DRAM 셀이므로, 하나의 각 DRAM 셀은 마스터 포트(540)와 슬레이브 포트(536) 외에도 2개의 전송트랜지스터(N1 및 N2)와 1개의 기억 커패시터(C1)를 포함하고 있다.
또한, 시스템(500)은 슬레이브 행 어드레스 및 마스터 행 어드레스를 수신하여, 이들 어드레스가 동일한지 여부를 결정하기 위해 비교하는 비교기(546)를 구비한다. 또한, 이하에 도 12를 참조하여 기술하는 바와 같이, 비교기(546)는 마스터 및 슬레이브 포트(540, 536) 사이에서 요청하는 데이터 엑세스의 우선 순위를 선정하기 위한 마스터 포트 및 슬레이브 포트 제어 회로(506, 508)를 구비하는 우선 순위 선정 회로(548)의 일부이다.
데이터 어레이(502)는 이중 포트에 접힌 비트선 DRAM 아키텍쳐 시스템(100)의 데이터 어레이[106: 도 3a 참조) 및 데이터 어레이[106A: 도 3b 참조]에 대한 아키텍쳐와 유사할 수 있다. 따라서, 시스템(100)과 유사하게, 시스템(100)은 비트선쌍을 형성하기 위해 각 트루 비트선을 위한 데이터 어레이(502)상에 적어도 상보형 비트선을 제공함으로써, 워드선 대 비트선 결합, 비트선 대 비트선 결합 및 비트선 대 기판 결합에 기인하는 잡음을 억제한다. 이에 따라, 모든 비트선쌍{예컨대, 마스터 비트선쌍 [BLM(i), BLM(i+1)] 및 슬레이브 비트선쌍[BLS(i), BLS(i+1)]}은 모든 비트선쌍의 대응하는 마스터 감지 증폭 회로(518) 또는 슬레이브 감지 증폭 회로(528)에 결합된다. 또한, 각 비트선 및 워드선은 데이터 어레이(106)내에 있는 각 비트선 및 워드선의 대응하는 커패시터와 거의 동일한 용량을 갖는 동일한 커패시터에 결합된다. 그러므로, 데이터 어레이(502)는 각 워드선(예컨대, 마스터 워드선 WLM 및 슬레이브 워드선 WLS)이 데이터 어레이(502)의 일측면상에 배치되어 있는 마스터/슬레이브 워드선 구동기(512)에 결합되어 있다는사실을 제외하면, 데이터 어레이(106)에 대한 아키텍쳐와 유사하다.
상기한 바와 같이, 이 데이터 어레이가 워드선 대 비트선 결합, 비트선 대 비트선 결합, 비트선 대 비트선 결합 및 비트선 대 기판 결합에 기인하는 잡음을 억제할 수 있는 반면에, 데이터 어레이(106)가 워드선 대 비트선 결합 및 비트선 대 기판 결합만에 기인하는 잡음을 억제할 수 있을 뿐이기 때문에, 시스템(500)이 도 3b에 도시된 바와 같은 트위스티드 비트선을 갖는 데이터 어레이(106A)를 구비하는 것이 바람직하다.
B. 데이터 무결성 유지
이중 포트에 공유형인 어드레스 버스 DRAM 아키텍쳐 시스템(500)에 있어서, 어드레스 버스가 공유되기 때문에, 하나의 포트만이 특정 시간동안(즉, 하나의 클럭 사이클 중 1/2 사이클동안과 같은) 특정 워드선을 통하여 엑세스될 수 있다. 예를 들면, 하나의 클럭 사이클 중 첫번째 1/2 사이클동안 마스터 포트(540)가 엑세스되고, 하나의 클럭 사이클 중 두번째 1/2 사이클동안 슬레이브 포트(536)가 엑세스된다. 이러한 엑세스 타입을 스태거형이라고 칭한다.
도 9의 파형도를 참조하면, 리프레쉬 모드동안[예컨대, 버스트(또는 분배형) 리프레쉬 엑세스가 발생하는 시간에), 슬레이브 포트(536)는 이용할 수 없다. 슬레이브 포트(536)가 리프레쉬 모드시에 사용하지 못하는 경우, 슬레이브 포트(536)는 판독 또는 기록 엑세스를 위해 이용 가능하게 된다. 소정 시간에 마스터 포트(540)가 판독 및 기록을 수행할 수 있다. 그러므로, 시스템(100)과는 달리, 시스템(500)에 있어서 기록 엑세스는 마스터 및 슬레이브 포트(540, 536)를 통하여 수행될 수있다.
또한, 이중 포트에 접힌 비트선 DRAM 아키텍쳐 시스템(100)과 마찬가지로, 이중 포트에 공유형인 어드레스 버스 DRAM 아키텍쳐 시스템(500)은 또한 SRAM 시스템과 마찬가지로, 리프레쉬 엑세스가 숨겨진, 즉 리프레쉬 엑세스가 외부 제어기로부터 소정의 리프레쉬 요청을 요청하는 없이 소정 시간에 수행될 수 있는 동안 하나의 포트가 항상 판독 또는 기록 엑세스에 대해 랜덤하게 엑세스 가능하기 때문에, SRAM 아키텍쳐 시스템과 같이 동작하는 것으로서 기술될 수 있다.
이중 포트에 공유형인 어드레스 버스 DRAM 아키텍쳐 시스템(500)을 위한 마스터 포트 및 슬레이브 포트 제어 회로(506, 508)는 다음의 5개의 트래픽 규칙에 따라 동작하도록 설계된다.
1. DRAM 셀이 판독 또는 기록 동작동안 마스터 포트(540)를 통하여 워드선을 거쳐 엑세스되는 경우, 그 후 판독 또는 기록 동작이 뒤따르고, DRAM 셀이 동일 워드선을 거쳐 슬레이브 포트(536)를 통하여 리프레쉬된다. 따라서, 슬레이브 포트(536)를 통하여 요청된 동시 리프레쉬 요청이 캔슬된다.
2. DRAM 셀이 마스터 포트(540)를 통하여 요청된 기록 엑세스 요청 및 슬레이브 포트(536)를 통하여 요청된 판독 엑세스 요청에 기초하여 기록 및 판독 동작을 동시적으로 수행하기 위한 동일 행 어드레스 워드선의 두개의 포트를 통하여 엑세스되는 경우, DRAM에 가장 최근에 기록된 데이터가 판독된다. 따라서, 데이터가 마스터 포트(540)를 통하여 DRAM 셀에 기록된다. 데이터가 DRAM 셀에 기록되는 동안, 시스템(500)은 적어도 I/O 버퍼(530)를 거쳐 출력 데이터 버스(544)를 통하여데이터를 기록한다. 즉, 데이터가 입력 데이터 버스(542)를 거쳐 I/O 버퍼(530)에 의해 수신되는 바와 같이, 데이터가 출력 데이터 버스(544)에 기록될 경우, I/O 버퍼(530)는 데이터를 출력 데이터 버스(544)로 전송하는 한편, 동시에 데이터를 DRAM 셀로 전송한다. 따라서, 데이터는 기록 및 판독 요청을 만족시키기 위해 DRAM 셀 및 데이터 버스(544)에 동시에 기록된다. 판독 요청을 만족시키고 있기 때문에, 슬레이브 포트(536)를 통하여 요청된 판독 요청이 캔슬된다.
3. DRAM 셀이 두 개의 동시 판독 동작을 위한 동일 행 어드레스 워드선의 두 개의 포트를 거쳐 엑세스되는 경우, 하나의 판독 동작이 적당하기 때문에 슬레이브 포트(536)를 통하여 요청된 판독 요청이 무시된다.
4. 슬레이브 포트(536)를 통하여 요청된 기록 요청은 마스터 포트(540)를 통하여 요청된 동시 기록 요청보다 높은 우선권을 갖고, 이에 따라 마스터 포트(540)를 통하여 요청된 기록 요청이 캔슬된다. 이것은 마스터 포트(540)를 통하여 요청된 기록 요청이 슬레이브 포트(536)를 통하여 기록 요청을 요청하기 전에 1/2 사이클을 발생시키기 때문이다. 따라서, 슬레이브 포트(536)를 통하여 요청된 기록 요청은 마스터 포트(540)를 통하여 요청된 기록 요청에 대응하는 데이터보다 더욱 최근 또는 갱신된 데이터를 갖는다. 따라서, 기록 요청을 수행하기 위해 마스터 포트(540)를 통한 불필요한 엑세스[데이터가 슬레이브 포트(536)를 통하여 요청된 기록 요청에 의해 1/2 사이클 이후에 덮어쓰여지기 때문에, 엑세스가 불필요하다고 간주됨]를 방지하기 위해서는, 마스터 포트(540)를 통하여 요청된 기록 요청이 캔슬된다.
5. 슬레이브 포트(536)를 통하여 요청된 기록 요청은 동일 행 어드레스의 마스터 포트(540)를 통하여 요청된 동시 판독 요청보다 더욱 높은 우선권을 갖고, 이에 따라 마스터 포트(540)를 통하여 요청된 기록 요청이 캔슬된다. 이 규칙은 상기 두번째 규칙과 유사하다. 즉, DRAM 셀이 동일 행 어드레스에 대해 기록 및 판독 동작을 동시에 수행하기 위한 두 개의 포트를 거쳐 엑세스되는 경우, DRAM 셀에 가장 최근에 기록된 데이터가 판독되는 것이 항상 바람직하다. 따라서, 데이터는 슬레이브 포트(536)를 통하여 DRAM 셀에 기록된다. 데이터가 DRAM 셀에 기록되는 한편, 시스템(500)은 I/O 버퍼(532)를 거쳐 출력 데이터 버스(544)를 통하여 데이터를 기록한다. 즉, 데이터가 입력 데이터 버스(542)를 거쳐 I/O 버퍼(532)에 의해 수신되는 바와 같이, 데이터가 출력 데이터 버스(544)에 기록될 경우, I/O 버퍼(532)는 데이터를 출력 데이터 버스(544)로 전송하는 한편, 동시에 데이터를 DRAM 셀로 전송한다. 따라서, 데이터는 기록 및 판독 요청을 만족시키기 위해 DRAM 셀 및 출력 데이터 버스(544)로 동시에 기록된다. 판독 요청을 만족시키고 있기 때문에, 마스터 포트(540)를 통하여 요청된 판독 요청이 캔슬된다.
도 10 및 도 11은 슬레이브 및 마스터 포트(536, 540)를 위한 두 개의 제어 회로(508, 506) 각각을 개략적으로 도시한다. 슬레이브 포트 제어 회로(508)는 7개의 상이한 입력 신호를 수신하기 위한 7개의 입력 노드를 구비한다. 이들 신호는 슬레이브 기록 요청 신호 SW, 마스터 판독 요청 신호 MR, 슬레이브 판독 요청 신호 SW, 리프레쉬 요청 신호 F, 슬레이브 포트 제어 신호 RAS, 마스터 기록 요청 신호 MW 및 매치 신호 M을 포함한다. 슬레이브 기록 신호, 마스터 기록 신호, 슬레이브판독 신호 및 마스터 판독 신호는 기록 및/또는 판독 동작을 수행하기 위한 중앙 처리 장치와 같은 외부 프로세서로부터 수신된다. 상기한 바와 같이, 슬레이브 포트 제어 신호 RAS가 또한 외부 프로세서로부터 수신된다.
이하에 기술된 도 12를 추가적으로 참조하면, 비교기(508)는 매치 신호 M을 제공한다. 또한, 슬레이브 포트 제어 회로(508)는 슬레이브 포트 출력 신호 SS 및 제1 기록 스루(write-through) 신호 WTS1를 매치 신호 M의 논리값에 따라서 슬레이브 포트(536)로의 엑세스를 허용하거나 캔슬하기 위한 [마스터/슬레이브 행 디코더(510), 마스터/슬레이브 워드선 구동기(512) 및 I/O 버퍼(532)와 같은] 슬레이브 포트 회로로 전송하기 위한 두 개의 출력 노드를 구비한다. 종래의 DRAM 회로 설계에서 알려져 있는 바와 같이, 마스터/슬레이브 행 디코더(510)는 하나의 슬레이브 포트 워드선 WLS를 구동하는 하나의 마스터/슬레이브 워드선 구동기(512)를 선택한다.
도 11을 참조하면, 마스터 포트 제어 회로(506)는 슬레이브 기록 요청 신호 SW, 마스터 기록 요청 신호 MW, 슬레이브 판독 요청 신호 SR, 마스터 판독 요청 신호 MR, 슬레이브 포트 제어 신호 RAS 및 매치 신호 M을 수신하기 위한 6개의 입력 노드를 구비한다. 마스터 포트 제어 회로(506)는 마스터 포트 출력 신호 MS 및 제2 기록 스루 신호 WTS2를 매치 신호 M의 논리값에 따라서 마스터 포트(540)로의 엑세스를 허용하거나 캔슬하기 위한 [마스터/슬레이브 행 디코더(510), 마스터/슬레이브 워드선 구동기(512) 및 마스터 I/O 버퍼(530)과 같은] 마스터 제어 회로로 전송하기 위한 두 개의 출력 노드를 더 구비한다. 종래의 DRAM 회로 설계에서 알려져있는 바와 같이, 마스터/슬레이브 행 디코더(510)는 하나의 마스터 포트 워드선 WLM을 구동하는 하나의 마스터/슬레이브 워드선 구동기(512)를 선택한다.
이하, 슬레이브 포트 제어 회로(508) 및 마스터 포트 제어 회로(506)의 동작은 도 10 및 도 11과 도 12에 도시된 바와 같은 우선 순위 제어 회로(548)에 연속해서 설명되고 있는데, 상기 우선 순위 제어 회로(548)는 비교기(546)와, 도 8에 도시된 바와 같은 마스터/슬레이브 포트 제어 회로(504)내에 포함된 슬레이브 포트 제어 회로(508) 및 마스터 포트 제어 회로(506)를 포함하고 있다.
우선 순위 제어 회로(548)는 5개의 태스크 요청 신호, 즉 슬레이브 기록 요청 신호(SW), 마스터 기록 요청 신호(MW), 마스터 판독 요청 신호(MR), 슬레이브 판독 요청 신호(SR) 및 리프레쉬 요청 신호(F)를 사용하는데, 이는 슬레이브 포트 제어 회로(508)에 의해 출력되는 슬레이브 포트 출력 신호(SS) 및 마스터 포트 제어 회로(506)에 의해 출력되는 마스터 포트 출력 신호(MS)가 논리 하이이거나 또는 논리 행인지의 여부를 판정하기 위해 사용된다. 슬레이브 포트 제어 회로(508) 및 마스터 포트 제어 회로(506)는 논리 하이인 슬레이브 포트 출력 신호(SS) 및 마스터 포트 출력 신호(MS)를, 비교기(546)의 내부에 입력된 슬레이브 행 어드레스 및 마스터 행 어드레스가 슬레이브 포트(536) 및 마스터 포트(540)를 통하여 DRAM 셀(534)로의 엑세스 가능성이 상이하게 되었을 때 마스터/슬레이브 행 디코더(510) 및 마스터/슬레이브 워드선 구동기(512)와 같은 마스터/슬레이브 포트 제어 회로로 각각 전송하기 위해서 설계되고 있다.
상기 슬레이브 및 마스터 행 어드레스는 외부 회로로부터 마스터/슬레이브프리페치 어드레스 버퍼(514)에 의해 수신된 슬레이브 및 마스터 어드레스로부터 유도된다.
만일 마스터 및 슬레이브 행 어드레스가 동일한 경우, 즉 상기한 마스터 및 슬레이브 행 어드레스가 비교기(546)에 의해 판정됨에 따라서 DRAM 셀의 동일한 행에 대응하는 경우라면, 슬레이브 포트 제어 회로(508)는, 슬레이브 포트(536)로의 엑세스를 삭제하기 위해 논리 행 슬레이브 포트 출력 신호(SS)를, 슬레이브 포트(536)를 통해 요청된 태스크가 기록 엑세스 요청이고 마스터 포트(540)를 통해 요청된 태스크가 판독 또는 기록 엑세스 요청중 어느 하나인 경우를 제외하면 상기 마스터 포트(540)를 통해 요청된 태스크가 소정의 우선 순위보다 높거나 같은 우선 순위를 갖기 때문에, 슬레이브 포트 회로로 전송하도록 설계되고 있다.
특히, 슬레이브 포트(536)를 통해 요청된 태스크가 마스터 포트(540)를 통해 요청된 태스크와 무관하게 기록 엑세스 요청인 경우라면, 슬레이브 포트 제어 회로(508)는 논리 하이인 슬레이브 포트 출력 신호(SS)를 슬레이브 포트(536)를 통하여 DRAM 셀(534)로의 엑세스가 가능하도록 슬레이브 포트 회로로 전송하기 위해 설계되고 있다. 만일 슬레이브 포트(536)를 통해 요청된 태스크가 기록 엑세스 요청이고 마스터 포트(540)를 통해 요청된 태스크가 판독 엑세스 요청인 경우라면, 슬레이브 포트 제어 회로(508)는 양쪽의 요청을 동시에 실행하기 위해 신호(WTS1)를 통해 논리 하이 기록을 전송하기 위해 설계되고 있다.
따라서, 비교기(546)가 마스터 행 및 슬레이브 행 어드레스를 비교한 후, 만일 행 어드레스가 동일한 경우, 즉 DRAM 셀의 동일한 행에 대응하는 경우라면, 논리 하이 매치 신호(M)는 슬레이브 포트 제어 회로(508) 및 마스터 포트 제어 회로(506)로 전송된다. 슬레이브 포트 제어 신호(RAS)는 동작 불능 상태가 된다. 그 결과, 슬레이브 포트 제어 회로(508)는 슬레이브 포트(536)로의 엑세스를 캔슬하기 위해 논리 행 슬레이브 포트 출력 신호(SS)를 슬레이브 포트 회로로 전송하고, 슬레이브 포트(536)를 통해 실행하는 것이 예정된 태스크를 캔슬시킨다. 마스터 포트(540)로의 엑세스는 논리 하이 마스터 포트 출력 신호(MS)를 전송하는 것에 의해 캔슬되지는 않고, 슬레이브 포트(536)를 통해 예정된 엑세스 요청이 기록 엑세스 요청이 되지 않으면 마스터 포트(540)를 통해 예정된 태스크가 실행된다.
만일 슬레이브 포트(536)를 통해 예정된 엑세스 요청이 기록 엑세스 요청인 경우, 즉 슬레이브 기록 신호(SW)가 논리 하이 신호인 경우라면, 슬레이브 포트 출력 신호(SS)가 슬레이브 포트 회로로부터 출력되고 논리 하이 슬레이브 기록 신호(SW)가 슬레이브 포트 회로(508)(도 10 참조)의 OR 게이트로 직접 입력되기 때문에, 슬레이브 포트 출력 신호(SS)는 논리 하이 신호 상태가 된다. 따라서, 슬레이브 포트 제어 회로는 동작 가능하고, 스레이브 포트(536)를 통해서 엑세스가 가능하게 된다. 이와 동시에, 마스터 포트 제어 회로는, 논리 행 마스터 포트 출력 신호(MS)가 이하의 표 2를 참조하여 다시 예시되는 바와 같이 마스터 포트 제어 회로(506)로부터 마스터 포트 제어 회로로 전송되기 때문에, 동작 불능 상태가 된다.
본질적으로, 우선 순위 제어 회로(548)는 실행이 예정된 태스크의 우선 순위를 매기는데, 여기서 마스터 포트(540)를 통해 실행이 예정된 태스크는, 양쪽의 태스크가 슬레이브 포트(536)를 통해 실행이 예정되지 않고 마스터 포트(540)가 기록엑세스되지 않는 한 행 어드레스가 동일하게 되었을 때 슬레이브 포트(536)를 통해 실행이 예정된 태스크에 대하여 크거나 같은 우선 순위를 제공한다.
슬레이브 포트 제어 회로(508)에서, 마스터 기록 요청 신호(MW)는 제1 인버터(INV1)를 통해 입력된다. 이 제1 인버터(INV1)의 출력은 제1 및 제2 AND 게이트(AND1, AND2)에 입력된다. 슬레이브 판독 요청 신호(SR)는 제1 AND 게이트(AND1), 멀티플렉서(MUX1)의 하부 입력, 및 제2 인버터(INV2)로 입력된다. 이 제2 인버터(INV2)의 출력은 제2 AND 게이트(AND2)에 입력된다. 리프레쉬 요청 신호(F)는 제2 AND 게이트(AND2) 및 멀티플렉서(MUX2)의 하부 입력으로 입력된다. 제2 AND 게이트(AND2)의 출력은 멀티플렉서(MUX2)의 상부 입력으로 입력된다. 마스터 판독 요청 신호(MR)는 제3 AND 게이트(AND3)의 입력으로 입력된다.
멀티플렉서(MUX1)의 출력은 제4 AND 게이트(AND4)로 입력된다. 멀티플렉서 (MUX2)의 출력은 제5 AND 게이트(AND5)로 입력된다. 슬레이브 포트 제어 신호(RAS)는 제4 및 제5 AND 게이트(AND4, AND5)로 입력된다. 제4 및 제5 AND 게이트(AND4, AND5)의 출력은 슬레이브 포트 출력 신호(SS)를 출력하는 OR 게이트로 입력된다.
슬레이브 기록 요청 신호(SW)는 OR 게이트 및 제3 AND 게이트(AND3)로 입력된다. 제3 AND 게이트(AND3)의 출력은 멀티플렉서(MUX3)의 상부 입력으로 입력된다. 멀티플렉서(MUX3)의 하부 입력은 접지로 시도되고, 멀티플렉서(MUX3)의 출력은 제1 기록 통과 신호(WTS1)이다.
전술한 바와 같이, 매치 신호(M)의 논리 레벨에 기초하여, 멀티플렉서(MUX1, MUX2, MUX3)의 출력은 상부 입력 또는 하부 입력중 어느 하나가 되는데, 즉 매치신호(M)가 논리 하이 신호이면 멀티플렉서(MUX1, MUX2, MUX3)의 상부 입력이 출력되고, 매치 신호(M)가 논리 행 신호이면 멀티플렉서(MUX1, MUX2, MUX3)의 하부 입력이 출력된다. 3개의 멀티플렉서(MUX1, MUX2, MUX3)는 비교기(546)에 의해 전송된 매치 신호(M)를 수신한다. 그에 따라 매치 신호(M)는 멀티플렉서(MUX1, MUX2, MUX3)를 위한 제어 신호가 된다.
마스터 포트 제어 회로(506)에서, 슬레이브 기록 요청 신호(SW)는 인버터(INV)를 통해 입력된다. 이 인버터(INV1)의 출력은 멀티플렉서(MUXA)의 상부 입력에 입력된다. 멀티플렉서(MUXA)의 출력은 AND 게이트(ANDA)에 입력된다. 슬레이브 포트 제어 신호(RAS)는 AND 게이트(ANDA)로 입력된다.
마스터 기록 요청 신호(MW) 및 마스터 판독 요청 신호(MR)는 OR 게이트(OR)에 입력된다. OR 게이트(OR)의 출력은 멀티플렉서(MUXA)의 하부 입력으로 입력된다. 마스터 판독 요청 신호(MR)는 AND 게이트(ANDA)에 입력된다. 슬레이브 판독 요청 신호(SR)는 AND 게이트(ANDB)에 입력된다. AND 게이트(ANDB)의 출력은 멀티플렉서(MUXB)의 상부 입력으로 입력된다. 멀티플렉서(MUXB)의 하부 입력은 접지로 시도되고, 멀티플렉서(MUXB)의 출력은 제2 기록 통과 신호(WTS2)이다.
매치 신호(M)의 논리 레벨에 기초하여, 멀티플렉서(MUXA, MUXB)의 출력은 상부 입력 또는 하부 입력중 어느 하나가 된다. 2개의 멀티플렉서(MUXA, MUXB)는 비교기(546)에 의해 전송된 매치 신호(M)를 수신한다. 그에 따라 매치 신호(M)는 멀티플렉서(MUXA, MUXB)를 위한 제어 신호가 된다. 만일 매치 신호(M)가 논리 하이 신호이면 멀티플렉서(MUXA, MUXB)의 상부 입력은 멀티플렉서(MUXA, MUXB)에 의해출력된다. 만일 매치 신호(M)가 논리 행 신호이면 멀티플렉서(MUXA, MUXB)의 하부 입력은 멀티플렉서(MUXA, MUXB)에 의해 출력된다.
표 2에는 논리 하이 및 논리 행 매치 신호(M)에 대하여, 슬레이브 기록 요청 신호(SW)와, 마스터 기록 요청 신호(MW)와, 판독 요청 신호(R)와, 리프레쉬 요청 신호(F)와, 멀티플렉서(MUX1, MUX2, MUX3, MUXA, MUXB)의 출력과, 슬레이브 포트 제어 회로(508) 및 마스터 포트 제어 회로(506)의 출력, 즉 슬레이브 포트 출력 신호(SS), 마스터 포트 출력 신호(MS) 및 제1 및 제2 기록 통과 신호(WTS1, WTS2)에 대한 입력 아키텍쳐가 도시되고 있다.
논리 하이 및 논리 행 매치 신호에 대한 슬레이브 기록, 마스터 기록, 판독 및 리프레쉬 요청 입력 아키텍쳐, 멀티플렉서의 출력, 슬레이브 포트 제어 회로 및 마스터 포트 제어 회로의 출력
M SW MW MR SR F MUX1출력 MUX2출력 MUX3출력 MUXZ출력 MUXB출력 SS MS WTS1 WTS2
0 0 1 0 0 1 0 1 0 1 0 1 1 0 0
0 0 1 0 1 0 1 0 0 1 0 1 1 0 0
0 1 0 1 0 0 0 0 0 1 0 1 1 0 0
0 1 1 0 0 0 0 0 0 1 0 1 1 0 0
1 0 1 0 0 1 0 0 0 1 0 0 1 0 0
1 0 1 0 1 0 0 0 0 1 1 0 1 0 1
1 1 0 1 0 0 1 0 1 0 0 1 0 1 0
1 1 1 0 0 0 0 0 0 0 0 1 0 0 0
슬레이브 기록 요청, 슬레이브 판독 요청 및 리프레쉬 요청이 슬레이브 포트(536)(도 9 참조)에 의하여 동시에 실행될 수 없기 때문에, 슬레이브 기록 요청 신호(SW), 슬레이브 판독 요청 신호(SR) 또는 리프레쉬 요청 신호(F)가 논리 하이 신호인 경우, 다른 2개의 신호들은 논리 행 신호가 된다. 즉, 슬레이브 기록 요청 신호(SW), 슬레이브 판독 요청 신호(SR) 및 리프레쉬 요청 신호(F)는 단지 하나의 엑세스 요청이 특정 시간에 슬레이브 포트(536)를 통하여 구성될 수 있기 때문에, 상호 배타적 신호가 된다.
또, 슬레이브 기록 요청 신호(SW)가 논리 하이 신호일 때 마스터 기록 요청 신호(MW)와 마스터 판독 요청 신호(MR)는 모두 논리 하이 신호가 될 수 없다는 것에 주목한다. 또한, 마스터 기록 요청 신호(MW)가 논리 하이 신호일 때 슬레이브 기록 요청 신호(SW) 및 슬레이브 판독 요청 신호(SR)는 모두 논리 하이 신호가 될 수 없다는 것을 주목한다.
표 2는 하나의 요청 신호만이 논리 하이 신호인 경우의 입력 구성에 대해서는 나타내지 않고 있다. 만일 하나의 요청 신호만이 논리 하이 신호로 되면, 어드레스 충돌이 발생할 수 없고 마스터 및 슬레이브 포트 제어 회로(506, 508)는 엑세스되지 않기 때문이다.
추가로, 표 2에서는 일치 신호(M)가 논리 행 신호일 때 슬레이브 포트 제어 신호(RAS)가 인에이블되고, 일치 신호(M)가 논리 하이 신호일 때 슬레이브 포트 제어 신호(RAS)가 디세이블되는 것을 고려하고 있다.
표 2에 따르면, 마스터 및 슬레이브 행 어드레스가 동일하지 않을 때 슬레이브 포트(536)를 통하여 요청된 타스크 및 마스터 포트(540)를 통하여 요청된 타스크는 논리 하이 슬레이브 포트 출력 신호(SS) 및 논리 하이 마스터 포트 출력 신호(MS)를 출력함으로써 동시에 수행된다.
기록 슬레이브 판독 요청의 경우에, 즉 기록 및 판독 요청이 모두 각각 마스터 및 슬레이브 포트(540, 536)을 통하여 수행되도록 동일한 행 어드레스를 거쳐 동시에 요청되면, 도 10에 도시된 슬레이브 포트 제어 회로(508)는 행의 완전 기록(write-through) 신호(WTS1)를 출력하고, 도 11에 도시된 마스터 포트 제어 회로(506)는 하이의 완전 기록 신호(WTS2)를 출력한다. 마스터 판독-슬레이브 기록 요청의 경우에, 슬레이브 포트 제어 회로(508)는 하이의 완전 기록 신호(WTS1)를 출력하고, 마스터 포트 제어 회로(506)는 행의 완전 기록 신호(WTS2)를 출력한다. 완전 기록 신호(WTS1, WTS2)는 시스템(500)이 기록 및 판독 엑세스 요청을 동시에 수행하게 한다. 이것은 2개의 요청이 동시에 수행되도록 데이터를 DRAM 셀(160)에 동시에 기록하는 한편 데이터를 출력 데이터 버스(544)를 통하여 기록함으로써 달성된다.
결국, 이중 포트의 공유 어드레스 버스 DRAM 아키텍쳐 시스템(500)이 우선 순위 회로(548) 내에 타스크 요청 신호와 슬레이브 포트 제어 신호(RAS)를 입력하기 때문에, 어드레스 충돌이 발생할 때에 시스템(500)은 데이터 무결성을 유지함과 동시에 원활한 동시성의 이중 포트 동작을 유지한다.
III. 개방 비트 라인의 이중 포트 DRAM 아키텍쳐 시스템의 제조 방법
이하, 싱글 포트 SRAM 어레이보다 대략 2배 정도 작은 크기를 갖는 소형의 개방 비트 라인의 이중 포트 DRAM 어레이를 제조하는 방법에 대하여 설명한다. 이와 같은 작은 어레이의 크기 때문에, 개방 비트 라인의 이중 포트 DRAM 어레이는 싱글 포트 SRAM 어레이보다 IC 설계 기술자에게 더 매력적이다.
이 방법은 이중 포트 DRAM 어레이 내의 각 DRAM에 대한 소형 크기를 실현하기 위하여, 각각의 전송 장치 즉 어레이 내의 트랜지스터를 위한 수직 전송 게이트 전극의 제조를 수반한다. 도 13은 참조 번호 '20'으로 표시한 개방 비트 라인의 이중 포트 DRAM 셀을 도시하고, 도 14는 이중 포트 DRAM 셀 어레이 레이아웃을 도시한다. 도 13 내지 도 15에 도시되어 있는 바와 같이, 각각의 DRAM 셀(20)은 적어도 하나의 딥 트랜치 저장 커패시터(22)와, 실리콘으로 형성되는 것이 바람직한 2개의 활성 영역(24)과, 2개의 매립 스트랩 노드 콘택트(32)와, 반도체 기판 내에 형성된 2개의 게이트 산화물 트랜지스터 채널(26)을 포함한다.
상기 매립 스트랩 노드 콘택트(32) 중의 하나와 상기 채널(26) 중의 하나는 상기 2개의 활성 영역(24) 중의 하나와 상기 딥 트랜치 저장 커패시터(22)의 교차점에 형성된다. 다른 하나의 매립 스트랩 노드 콘택트(32)와 다른 하나의 채널(26)은 다른 하나의 활성 영역(24)과 딥 트랜치 저장 커패시터(22)의 교차점에 형성된다. 각각의 DRAM 셀(20)은 또한 비트 라인 콘택트(CB1, CB2)를 통하여 비트 라인(BL1, BL2)에 접속됨과 동시에, 워드 라인(WL1, WL2)에 접속된다.
도 14의 A-A 선을 따라 취한 도 15의 단면도를 참조하여 뒤에서 설명하는 바와 같이, 2개의 수직 지향된 엑세스 트랜지스터(34)가 기판 내에 형성된다. 하나의 트랜지스터(34)는 딥 트랜치 저장 커패시터(22)의 각 측면에 제조된다. 예를 들어, 뒤에서 상세하게 설명하는 바와 같이, 각 트랜지스터(34)의 트랜지스터 채널(26)은 딥 트랜치 저장 커패시터(22)의 상부 영역의 측벽(28)을 따라 형성된다. 싱글 포트 DRAM 셀의 딥 트랜치 측벽 수직 엑세스 트랜지스터를 제조하는 것에 관한 설명은라덴스(Radens) 등에 의한 "4Gb/16Gb DRAM용의 0.135 □26F2트랜치 측벽 수직 장치 셀"(VLSI 심포지움 2000, p.39, 2000) 및 그루에닝(Gruening) 등에 의한 "4Gb/16Gb용의 수직 엑세스 트랜지스터 및 매립 스트랩(VERI BEST)을 갖는 신규한 트랜치 DRAM 셀"(Electron Devices Meeting 1999, p.25, 1999)에 기재되어 있으며, 상기 문헌의 내용들은 인용함으로써 이 명세서에 통합된 것으로 본다.
유일한 어레이 셀 레이아웃은 2개의 독립 워드 라인(WL1, WL2) 및 비트 라인 콘택트(CB1, CB2)를 통한 2개의 비트 라인(BL1, BL2)을 따라 단일 저장용 딥 트랜치 커패시터(22)의 어드레싱을 가능하게 한다. 비트 라인(BL1, BL2)은, 공지되어 있는 바와 같이, 위상 시프트 마스크 기술 또는 측벽 이미지 기술을 사용하여 형성되는 것이 바람직하다. 딥 트랜치 커패시터(22)와 트랜치 측벽의 수직 지향된 엑세스 트랜지스터(34)는 상기 그루에닝 등 및 라덴스 등의 논문에서 설명하고 있는 것과 같은 종래의 처리 기술을 이용하여 형성된다.
도 14에 도시된 바와 같은 개방 비트 라인 DRAM 셀 어레이 레이아웃의 각각의 개방 비트 라인 이중 포트 DRAM 셀(20)을 제조하는 동안에, 딥 트랜치(DT)는 공지되어 있는 석판 인쇄 기술 및 반응성 이온 에칭(RIE)과 같은 에칭 기술을 이용하여 기판(29) 내에 패턴화되고, 박막 노드 커패시터 유전체(30)는 딥 트랜치(DT)의 측벽(28)을 따라 질화 실리콘의 저압 기상법(LPCVD)을 이용하여 형성되는 것이 좋다. 박막 노드 커패시터 유전체(30)는 딥 트랜치(DT)를 기판(29)으로부터 절연시킨다.
절연 칼라(isolation collar)(31)는 공지의 기술을 이용하여 딥 트랜치(DT)의 상부 영역을 따라 형성된다. 절연 칼라(31)는 산화 실리콘으로 형성되는 것이 좋다. 딥 트랜치(DT)는 종래의 충진(充塡) 기술을 이용하여 반도체로 충진된다. 딥 트랜치(DT)는 LPCVD에 의해 As가 도핑된 폴리실리콘으로 충전되는 것이 좋다. 매립 스트랩 노드 콘택트(32)는 HF 함유 용액과 같은 습식 화학 에칭에 의해 절연 칼라(31)에서 개방되고, LPCVD 실리콘은 공지된 바와 같이 증착되고 에치백된다.
트랜치 탑 절연 유전체(33)는 딥 트랜치 저장 커패시터(22)의 수평면을 따라 이방성 증착을 얻기 위하여 고밀도 플라즈마(HDP) 증착을 이용하여 증착된다. 게이트 산화물 수직 채널(26)은 종래의 산화 기술을 이용하여 딥 트랜치(DT)의 상부 영역의 측벽(28)을 따라 성장된다. 수직 전송 게이트 전극(35)은 바람직하게는 LPCVD 폴리실리콘 증착에 의하여 딥 트랜치(DT)의 상부 영역에 형성된다.
절연 트랜치(36)는 사진 석판술, RIE, 증착 및 화학 기계적 평탄화(CMP) 기술과 같은 종래의 기술을 이용하여 딥 트랜치(DT)를 이등분하도록 형성된다. 절연 트랜치(36)는 게이트 산화물 수직 채널(26)을 좌측 및 우측 채널(26)로 분리하고, 게이트 전극(35)을 좌측 및 우측 게이트 전극(35)으로 분리하며, 매립 스트랩 노드 콘택트(32)를 좌측 및 우측 매립 스트랩 노드 콘택트(32)로 분리한다.
좌측 성분들, 즉 좌측 게이트 산화물 채널(26), 좌측 게이트 전극(35) 및 좌측 매립 스트랩 노드 콘택트(32)는 이중 포트 DRAM 셀(20)의 하나의 트랜지스터(34)의 성분들이다. 우측 성분들, 즉 우측 게이트 산화물 채널(26), 우측 게이트 전극(35) 및 우측 매립 스트랩 노드 콘택트(32)는 이중 포트 DRAM셀(20)의 다른 하나의 트랜지스터(34)의 성분들이다. 매립 스트랩 노드 콘택트(32)는 게이트 산화물 채널(26)의 하나의 소스/드레인 영역(이것은 수행하는 동작 형태, 즉 기록 동작인지 또는 판독 동작인지 여부에 따라 결정됨)으로써 작용하고, 딥 트랜치(DT)로부터 As를 외부 확산(outdiffusion)시킴으로써 형성된다. 다른 소스/드레인 영역은 기판(29)의 표면에 위치된다.
수직 지향된 엑세스 트랜지스터(34)의 성분들과 워드 라인(WL1, WL2)은 종래의 증착, 석판 인쇄, RIE 및 이온 주입 반도체 처리 기술을 이용하여 형성된다. 비트 라인 콘택트(CB1, CB2)는 어레이 내의 주입된 p-웰(39) 위의 주입된 또는 확산된 소스/드레인 n+ 영역(38)과 접촉하도록 형성된다. 수직 지향된 엑세스 트랜지스터 (34) 중 하나는 비트 라인 콘택트(CB1)를 통하여 비트 라인(BL1)에 의해 엑세스되고, 다른 수직 지향된 엑세스 트랜지스터(34)는 비트 라인 콘택트(CB2)를 통하여 비트 라인 (BL2)에 의해 엑세스된다.
2개의 수직 지향된 엑세스 트랜지스터(34)는 게이트 산화물 채널(26)이 MOSFET 트랜지스터용으로 알려져 있는 반전 채널로 구성된 MOSFET 트랜지스터일 수 있다.
IV. 접힌 비트 라인 이중 포트 DRAM 아키텍쳐 시스템의 제조 방법
이하, 도 3A 및 도3B에 도시되어 있고, 워드 라인-비트 라인, 비트 라인-비트 라인 및 비트 라인-기판 결합에 기인에 의한 잡음을 억제할 수 있는 각종 실시예의 접힌 비트 라인(folded- bitline) 이중 포트 DRAM 어레이의 제조 방법에 대하여 설명한다. 몇 개의 실시예는 1/2 피치 비트 라인 레이아웃을 사용함으로써 종래의 이중 포트 DRAM 어레이보다 더 소형의 이중 포트 DRAM 어레이를 제공한다. 그 제조 방법은 전술한 개방 비트 라인 이중 포트 DRAM 아키텍쳐 시스템의 제조 방법과 유사하다.
즉, 그 방법은 이중 포트 DRAM 어레이 내 각 DRAM 셀의 소형화를 실현하기 위하여 각 전송 장치의 수직 전송 게이트 전극 또는 어레이 내의 트랜지스터를 제조하는 것을 수반한다. 이제, 제1 실시예의 접힌 비트 라인 이중 포트 DRAM 어레이의 제조 방법을 도 16 내지 도 21을 참조하여 설명한다.
도 16 및 17을 참조하면 일반적으로 참조번호 600으로 표시된 DRAM 셀이 도시되었다. 이중 포트 DRAM 셀(600)은 적어도 딥 트랜치 저장 커패시터(604)와 바람직하게 실리콘으로 형성된 두 개의 활성 영역(606)과, 두 개의 매립 스트랩 노드 콘택트(639)와, 2개의 게이트 산화막 수직 채널(602)을 포함한다.
하나의 매립 스트랩 노드 콘택트(639) 및 하나의 채널(602)은 딥 트랜치 저장 커패시터(604)와 두 개의 활성 영역(606)중의 하나와의 교점에 형성된다. 다른 매립 스트랩 노드 콘택트(639) 및 다른 채널(602)은 딥 트랜치 저장 커패시터(604)와 다른 활성 영역(606)과의 교점에 형성된다. DRAM 셀(600)은 또한 비트 라인(612 및 614; BL1 및 BL2)에 비트 라인 콘택트(616, 618; CB1, CB2)를 통하여 접속되고, 워드 라인(608, 610; WL1, WL2)에 접속된다.
워드 라인(608; WL, 610; WL2)은 딥 트랜치 커패시터(604)의 상부 영역에 형성된 수직 전송 게이트 단자(611)(도 17)에 전기적으로 접속된다. 비트 라인(612; BL1, 614; BL2)은 소스/드레인 확산 영역(615; 도 17)에 비트 라인콘택트(616;CB1, 618;CB2)를 통하여 접속된다. 상보형 비트 라인(620; BL1')은 DRAM 셀(600) 위를 지나가며 다른 상보형 비트 라인(622; BL2')는 DRAM 셀(600)에 근접하여 지나간다.
트위스트 비트 라인의 단면도를 계속 참조하면, 도 17에 도시한 바와 같고 더 후술되고, 도 16 내의 선 C-C를 따라 얻어지는 이중 포트 DRAM 셀(600)과 두 개의 수직으로 향하는 엑세스 트랜지스터(601)는 기판(630) 내에 제작된다. 하나의 트랜지스터(601)는 딥 트랜지 저장 커패시터(604)의 각 측면에 형성된다. 예컨대, 더 후술되는 바와 같이 각 트랜지스터(601)를 위한 채널(602)은 딥 트랜지 저장 커패시터(604)의 상부 영역의 측벽(638)을 따라 형성된다. 딥 트랜치 측벽, 단일 포트 DRAM 셀 용의 수직으로 향하는 엑세스 트랜지스터 제조의 설명이 Randens 등 및 Gruening 등에 의해 규정되었다.
DRAM 셀(600)은 단결정 실리콘과 같은 반도체 기판(630) 상에서 제조된다. 딥 트랜치(DT)는 본 발명이 속하는 기술 분야에 알려진 종래 제조 기술을 사용하여 기판(630)에서 패턴화된다. 신(thin)노드 커패시터 유전체(641)는 딥 트랜치(DT)의 측벽(638)을 따라 종래 기술을 사용하여 형성된다. 신노드 커패시터 유전체(641)는 딥 트랜치를 기판 (630)으로부터 절연한다.
유전체 절연 칼라(636)는 딥 트랜치(DT)의 측벽(638)을 따라 바람직하게는 실리콘 산화물로 형성된다. 딥 트랜치(DT)는 종래의 충진 기술을 사용하여 반도체로 채워진다. 딥 트랜치(DT)는 바람직하게 As가 도핑된 폴리실리콘 LPCVD로 채워진다. 매립 스트랩 노드 콘택트(639)는 절연 칼라(636) 내에서 HF 함유 수용액과 같은 습식 화학 에칭에 의해 개방되고, LPCVD 실리콘은 본 발명이 속하는 기술분야에 알려진 바와 같이 증착 및 에치백된다.
트랜치 탑 절연 절연부(640)는 고밀도 증착을 사용하여 딥 트랜치 저장 커패시터(604)의 수평 표면을 따라 이방성 증착을 얻기 위해 증착된다. 게이트 산화막수직 채널(602)은 종래 성장 기법을 사용하여 딥 트랜치(DT)의 상부 영역의 측벽을 따라 성장한다. 수직 전송 게이트 전극(611)은 딥 트랜치(DT)의 상부 영역 내에 바람직하게는 실리콘의 LPCVD 증착으로 형성된다.
딥 트랜치(DT)를 양분하는 절연 트랜치(634)는 종래 기술을 사용하여 중간 레벨 유전체(632) 아래에 형성된다. 절연 트랜치(632)는 게이트 산화막 수직 채널 (602)을 좌, 우 채널로 분리하고, 게이트 전극(611)을 좌, 우 게이트 전극(611)으로 분리하며, 매립 스트랩 노드 콘택트(639)를 좌, 우 매립 스트랩 노드 콘택트(639)로 분리한다. 중간 레벨 유전체(ILD)(632)는 워드 라인(608, 610) 사이에 형성된다.
좌측 구성요소는, 즉, 좌측 트랜지스터 채널(602), 좌측 게이트 전극(611), 좌측 매립 스트랩 노드 콘택트(639)는 이중 포트 DRAM 셀(600)의 트랜지스터(601)의 하나의 구성요소이다. 우측 구성요소는, 즉, 우측 트랜지스터 채널(602), 우측 게이트 전극(611), 우측 매립 스트랩 노드 콘택트(639)는 이중 포트 DRAM 셀(600)의 다른 트랜지스터(601)의 구성요소이다. 매립 스트랩 노드 콘택트(639)는 게이트 산화막 채널(602)의 네가티브 소스/드레인 영역으로서 제공되고, 딥 트랜치(DT)로부터의 As의 외부 확산에 의해 형성된다.
수직으로 향한 엑세스 트랜지스터 소자는 기판(630)의 p-웰 영역(642) 내에 형성된다. 반도체 웨이퍼의 표면에의 n+ 영역(615)은 트랜지스터 채널(602)용 소스/드레인 확산 영역으로서 제공된다.
두 개의 수직으로 향한 엑세스 트랜지스터(601)가 MOSFET 트랜지스터인 것이 예상되며, 여기서 게이트 산화막 채널(602)은 MOSFET 트랜지스터의 기술분야에 알려진 반전 채널이다.
워드 라인(608, 610)은 커패시터(604)의 상부 영역 내에 형성된 트랜지스터 게이트 전극(611)에 전기적으로 접속된다. 비트 라인(612, 614)는 비트 라인 콘택트(616, 618)를 경유하여 트랜지스터 채널(602)의 소스/드레인 확산 영역(N+; 615)에 전기적으로 접속된다. 상보형 비트 라인(620)은 DRAM 셀(600)을 가로 지른다. 비트 라인(612, 614) 및 상보형 비트 라인(620)은 아마 본 기술분야에 알려진 위상 시프트 마스크 기술, 측벽 이미지 기술, 또는 측벽 스페이서 기술에 의해 제조된다.
딥 트랜치 커패시터(604) 및 도 17에 도시한 바와 같은 다른 아키텍쳐는 사진석판(photolithograph), 화학 기상법(CVD), 습식 화학 에칭 및 건식 에칭과 같은 통상의 반도체 처리 기술로 형성될 수 있다. 트랜치 측벽 수직 엑세스 트랜지스터의 바람직한 제조 과정의 설명이 Gruening 등 및 Radens 등에 의해 규정되었다. 현재 발표된 주제에 관심을 갖게하는 게이트 코넥터 제조의 설명이 2000년 7월 18일 공개된 미국 특허 제6,090,660호에 기술되어 있고, 이 내용은 본 명세서에서 참조 문헌으로 포함된다.
DRAM 셀(600)에 접속된 비트 라인(612, 614)을 제조하는 본 발명에 따른 방법이 기술될 것이고, DRAM 셀(600)을 위를 지나가는 상보형 비트 라인(620)은 방법에 있어서 종래 DRAM 셀(600) 보다 적은 칩 영역을 사용하기 위해 DRAM 셀(600)에 제공된다. 도 18은 트위스트 비트 라인의 상부 표면의 단면도를 예시하고 도 16에 도시된 이중 포트 DRAM 셀은 도 16에서 선 C-C를 따라 얻어진다. 비트 라인(또는 전도체)(612, 614, 620, 622)은 패턴 특징[예컨대, 일련의 노치(notch)](650)의 적어도 하나의 측벽(646)을 따라 중간 레벨 유전체(ILD; 632) 상에 형성된다. 적어도 두 개의 비트 라인(612, 620)은 패턴 특징(650)의 2F 피치 내에 형성된 적어도 DRAM 셀(600)에 접속된다.
비교를 목적으로 종래 기술 개방 비트 라인의 단면도, 이중 포트 DRAM 셀이 도 19에 도시되었다. 패턴 특징(660, 662)는 비트 라인 또는 전도체로서 제공된다. 단지 단일 전도체는 패턴 특징(660)의 2F 피치 내에 형성된다.
DRAM 셀(600)에 접속된 비트 라인(612, 620)과 같은 이중 포트 DRAM 어레이의 비트 라인을 제조하는 본 발명에 따른 방법은 레벨간 유전체(LCD; 632) 상의 2F 핏치 내에서 레벨간 유전체(LCD; 632) 내에 일련의 노치를 형성하기 위해 종래의 석판 기술을 사용하는 것을 필요로 한다. 그 다음, 전도성 금속(648)은 노치(650) 안으로 증착되고 노치(650)의 측벽(646)을 따라 전도성 금속을 남기기 위해 수직 방향으로 이방성적으로 에칭된다. 비트 라인은 각 DRAM 셀(600)의 구성요소 및 모든 어레이 워드 라인이 형성된 후 제조된다.
도 20은 도 16에 도시한 바와 같은 DRAM 셀(600)을 구비하는 데이터 어레이의 절반 핏치 비트 라인 레이아웃의 평면도를 예시하는 도면이다. 다시, 본 발명의 비트 라인 제조 방법으로 2 개의 비트 라인이 형성되고 패턴 특징(650)의 2F 핏치 즉, 일련의 노치 내에 제공된다.
도 21은 참조부호(700)으로 일반적으로 지적된 본 발명의 제1 실시예에 따르는 트위스트 비트 라인 이중 포트 DRAM 셀 어레이 레이아웃을 예시한다. 어레이 레이아웃(700)은 전술한 DRAM(600)을 포함하는 복수 개의 DRAM 셀을 포함한다.
어레이 레이아웃(700) 내의 각각의 DRAM 셀은 전술한 본 발명의 방법으로 제조된다. 어레이 레이아웃으로부터 두 형태의 DRAM 셀이 존재하는 것이 관찰될 수 있다. 상보형 비트 라인을 갖는 하나의 DRAM 셀은 셀[예컨대, DRAM 셀(600)]의 위를 지나가며, 비트 라인을 갖는 다른 DRAM 셀은 셀[예컨대, DRAM 셀(644)]의 위를 지나간다. 두 형태의 DRAM 셀은 여기서 기술된 본 발명의 방법으로 제조되며, 아날로그 소자를 포함한다. 예컨대, 같지 않은 DRAM 셀(600)과 DRAM 셀(644)은 비트 라인 콘택트(616)가 트루 비트 라인 대신에 상보형 비트 라인에 접촉하고 비트 라인 콘택트(618)는 또한 트루 비트 라인 대신에 상보형 비트 라인에 접촉하는 것을 제공한다.
도 22-26은 본 발명의 다른 실시예에 따르는 트위스트 비트 라인, 이중 포트 DRAM 셀 어레이 레이아웃을 예시한다. 이러한 어레이 레이아웃의 각 DRAM 셀은 제1 실시예를 참조한 전술한 제조 방법에 따라서 제조되고, 아날로그 구성요소를 포함한다, 도 22-26에 도시한 어레이 내의 DRAM 셀의 레이아웃은 이러한 도면의 각 하나와 함께 후술되는 바와 같이 변한다.
본 발명의 두번째 실시예에 있어서, 도 22는 접힌 비트 라인, 이중 포트의 DRAM 셀 어레이 레이아웃을 도시하고, 일반적으로 참조 번호(800)로 명시된다. 이러한 실시예에 있어서, 비트 라인(802)과 같은 트루 비트 라인은 어레이 레이아웃(800)의 각 DRAM 셀(804)을 지난다. 또한, 이러한 실시예에 있어서, 상기 제1 실시예의 경우와 유사하게, 각 DRAM 셀(804)의 상부 활성 영역(806)은 DRAM 셀의 좌측 비트 라인을 둘러싸고, 각 DRAM 셀(804)의 하부 활성 영역(810)은 DRAM 셀의 우측 비트 라인을 둘러싼다. 다시 말해서, 이러한 실시예에 있어서, 각 DRAM 셀은 첫번째 실시예의 DRAM 셀(664)과 유사하다.
본 발명의 세번째 실시예에 있어서, 도 23은 접힌 비트 라인, 이중 포트의 DRAM 셀 어레이 레이아웃을 도시하고, 일반적으로 참조 번호(900)로 명시된다. 이러한 실시예에 있어서, 비트 라인(902)과 같은 상보형 비트 라인은 어레이 레이아웃 (900)의 제1열의 각 DRAM 셀(904)을 지나고, 비트 라인(906)과 같은 트루 비트 라인은 제2열의 각 DRAM 셀(908)을 지난다.
또한, 이러한 실시예에 있어서, 제1 에레이 열에서 각 DRAM 셀의 상부 활성 영역(910)은 DRAM 셀의 우측 비트 라인을 둘러싸고, 각 DRAM 셀의 하부 활성 영역(912)은 DRAM 셀의 좌측 비트 라인을 둘러싼다. 인접한 열에서, 각 DRAM 셀의 상부 활성 영역(914)은 DRAM 셀의 우측 비트 라인을 둘러싸고, 각 DRAM의 하부 활성 영역(916)은 DRAM 셀의 좌측 비트 라인을 둘러싼다.
본 발명의 네번째 실시예에 있어서, 도 24는 접힌 비트 라인, 이중 포트의 DRAM 셀 어레이 레이아웃을 도시하고, 일반적으로 참조 번호(1000)로 명시된다. 이러한 실시예에 있어서, 비트 라인(1002)과 같은 트루 비트 라인은 어레이 레이아웃(1000)의 각 DRAM 셀(1004)을 지난다. 또한, 이러한 실시예에 있어서, 각 DRAM 셀(1004)의 각 활성 영역(1006)은 두 개의 DRAM 셀 즉, 어레이 레이아웃 (1000)의 최초열에 있는 각 DRAM의 상부 활성 영역 및 최종열에 있는 각 DRAM의 하부 활성 영역을 제외한 활성 영역(1006)의 좌측에 위치된 하나의 DRAM 셀 및 활성 영역(1006)의 우측에 위치된 하나의 DRAM 셀에 의해서 분할된다.
도 25 및 도 26은 본 발명에 따른 개방-비트 라인의 이중 포트 DRAM의 셀 어레이의 배치를 도시하고 있다. 도 25에 도시된 어레이 배치는 참조 번호(1100)에 의해 일반적으로 지정되고 도 26에 도시된 어레이 배치는 참조 번호(1200)에 의해 일반적으로 지정된다. 이러한 어레이 배치(1100, 1200)의 각각의 DRAM 셀(1102)은 적어도 딥-트랜치 커패시터(1104), 2 개의 활동 영역(1106) 및 2 개의 비트 라인 콘택트(1108)를 구비하고 있다. 어레이 배치(1100)의 각각의 비트 라인이 적어도 2 개의 DRAM 셀(1102)에 의해 이용되기 때문에, 어레이 배치(1100)는 어레이 배치(1200)보다 더욱 적은 칩 면적을 필요로 하고, 반면에 어레이 배치(1200)의 각각의 비트 라인은 단지 하나의 DRAM 셀(1102)에 의해 이용된다. 어레이 배치(1100, 1200)의 DRAM 셀(1102)은 도 13 내지 도 15를 참조하여 상기 설명된 방법에 따라 제작된다.
도 21 내지 도 24에 의해 설명되는 실시예는 도 18 내지 도 20을 참조하여 상기 설명되었듯이 패턴화된 특징의 2F 피치내에서 형성된 비트 라인을 구비하고 있고, 반면에 도 25 및 도 26에 의해 설명되는 실시예는 2F 피치내에 형성되지 않아서 더욱더 많은 칩 면적을 필요로하는 비트 라인을 구비하고 있다. 각각의 실시예에 필요한 DRAM 셀 소자 마다의 영역은 표 3에 나타내었다.
제1 실시예에서 제6 실시예까지의 각각의 DRAM 셀에 필요한 소자 마다의 영역
실시예 도면 DRAM 소자 셀당 영역
제1 실시예 21 18F2
제2 실시예 22 16F2
제3 실시예 23 18F2
제4 실시에 24 12F2
제5 실시예 25 36F2
제6 실시예 26 48F2
표 3으로부터 도 24에 의해 도시된 바와 같이, 제4의 실시예는 가장 콤팩트한 셀 영역을 가지고 있다는 점을 알 수 있다. 제4 실시예의 12F2의 콤팩트한 셀 영역은 적어도 2 개의 이중 포트의 DRAM 셀에 의해 비트 라인 콘택트와 1/2 피치 비트 라인을 공유함으로써 그리고 수직으로 향하는 엑세스 트랜지스터를 이용함으로써 얻어진다. 또한, 도 21 내지 도 26을 참조하여 설명된 모든 어레이 배치의 커패시터의 크기는 단일 포트의 SRAM의 크기에 3 배 이상이어서, DRAM 셀의 보류 시간은 매우 개선된다. 이로서 접힌 비트 라인, 이중 포트의 DRAM의 어레이 배치가 상기 설명되었듯이 필적하거나 또는 보다 나은 성능으로 종래의 단일 포트의 SRAM 어레이 배치보다 대략 4 배가 적어지는 것이 가능해진다.
도 3B 및 도 3C에 의해 도시된 바와 같이 트위스트 비트 라인으로 도 21 내지 도 24에 의해 도시된 접힌 비트 라인, 이중 포트의 DRAM 어레이 배치를 실행시킬 수 있어, 워드 라인과 비트 라인의 결합 및 비트 라인과 기판의 결합뿐만 아니라 비트 라인과 비트 라인과의 결합을 소거할 수 있다는 점이 기대된다.
본 명세서에서 설명된 것은 단지 본 발명의 원칙에 관한 어플리케이션의 설명이다. 예를 들면, 본 발명의 DRAM 어레이 아키텍쳐를 동작시키거나 또는 제작하기 위한 최고의 모드로서 상기 설명된 기능 및 방법은 단지 설명을 위한 목적용이다. 예를 들면, 특별한 일예에서 본 발명의 방법으로 제작되는 본 명세서에서 설명된 어레이 배치는 도 21 내지 도 26을 참조하여 설명된 설계 배치와 다른 다양한 설계 배치로서 제작될 수 있다. 그러므로, 다른 장치 및 방법이 본 발명의 범위와 기술적 사상을 벗어나지 않고서 종래 기술에 있어서의 당업자들에 의해 실행될 수 있다.

Claims (136)

  1. 어레이로 배열되는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀로서, 상기 대응하는 DRAM 셀에 엑세스를 인에이블하는 대응하는 제1 포트 및 대응하는 제2 포트가 있는 동적 랜덤 엑세스 메모리 셀을 구비하고,
    상기 각 DRAM 셀의 제1 포트 및 제2 포트를 통하여 슬레이트되는 동시 엑세스 요청에 우선 순위를 부여하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 시스템은 상기 제1 포트를 통하여 슬레이트되는 기록 또는 판독 엑세스 요청을 상기 제2 포트를 통하여 슬레이트되는 동시 판독 또는 리프레쉬 엑세스 요청보다 높은 우선 순위에 우선 순위를 부여하는 것인 메모리 시스템.
  3. 제1항에 있어서, 상기 메모리 시스템은 상기 제2 포트를 통하여 스레이트되는 기록 엑세스 요청을 상기 제1 포트를 통하여 슬레이트되는 동시 기록 또는 판독 엑세스 요청보다 높은 우선 순위에 우선 순위를 부여하는 것인 메모리 시스템.
  4. 제1항에 있어서, 상기 제1 포트는 판독 및 기록 엑세스로 이루어지는 군으로부터 선택되는 대응하는 DRAM 셀에 엑세스를 인에이블하고,
    상기 제2 포트는 판독, 기록 및 리프레쉬 엑세스로 이루어지는 군으로부터선택되는 대응하는 DRAM 셀에 엑세스를 인에이블하는 것인 메모리 시스템.
  5. 제1항에 있어서, 상기 우선 순위가 부여된 동시 엑세스 요청은 상기 제1 포트를 통하여 슬레이트되는 기록 엑세스 요청 및 데이터를 동시에 기록/ 판독하는 상기 제2 포트를 통하여 슬레이트되는 판독 엑세스 요청을 포함하는 것인 메모리 시스템.
  6. 제5항에 있어서, 상기 기록 및 판독 엑세스 요청은 상기 제1 포트를 통하여 대응하는 DRAM 셀에 상기 데이터를 기록하는 동시에 출력 버스를 통하여 상기 데이터를 기록하는 것인 상기 메모리 시스템에 의해 실행되는 것인 메모리 시스템.
  7. 제1항에 있어서, 상기 우선 순위가 부여된 동시 엑세스 요청은 데이터를 동시에 판독 및 기록하기 위하여 상기 제1 포트를 통하여 슬레이트되는 판독 엑세스 요청 및 상기 제2 포트를 통하여 슬레이트되는 기록 엑세스 요청을 포함하는 것인 메모리 시스템.
  8. 제7항에 있어서, 상기 판독 및 기록 엑세스 요청은 상기 제2 포트를 통하여 대응하는 DRAM 셀에 데이터를 기록하는 동시에 출력 버스를 통하여 상기 데이터를 기록하는 것인 상기 메모리 시스템에 의해 실행되는 것인 메모리 시스템.
  9. 제1항에 있어서, 상기 제1 포트는 제1의 1/2 클록 싸이클 동안 대응하는 DRAM 셀로 엑세스를 인에이블하고,
    상기 제2 포트는 제2의 1/2 클록 싸이클 동안 대응하는 DRAM 셀로 엑세스를 인에이블하는 것인 메모리 시스템.
  10. 제1항에 있어서, 상기 제2 포트를 통하여 리프레쉬 엑세스를 요청하는 DRAM 셀에 대응 어드레스를 발생하는 리프레쉬 어드레스 발생기를 더 포함하는 것인 메모리 시스템.
  11. 제10항에 있어서, 상기 어드레스는 상기 제2 포트가 판독 또는 기록 동작 동안에 엑세스되는 경우 어드레스 버퍼 내에 저장되는 것인 메모리 시스템.
  12. 제1항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 워드 라인 구동기 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 워드 라인 구동기 회로를 더 포함하는 것인 메모리 시스템.
  13. 제12항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  14. 제12항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  15. 제1항에 있어서, 상기 각 DRAM 셀의 상기 제1 포트에 결합되는 제1 감지 증폭기 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 감지 증폭기 회로를 포함하는 것인 메모리 시스템.
  16. 제15항에 있어서, 상기 제1 감지 증폭기 회로 및 제2 감지 증폭기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  17. 제1항에 있어서, 상기 각 DRAM 셀에 대한 비트 라인의 제1 및 제2 쌍을 더 포함하고,
    상기 제1 쌍은 상기 각 DRAM 셀의 제1 포트를 제1 감지 증폭기 회로에 접속하고, 상기 제2 쌍은 상기 각 DRAM 셀의 제2 포트를 제2 감지 증폭기 회로에 접속하며,
    상기 비트 라인 쌍은 상기 메모리 시스템의 동작 동안 결합에 의한 잡음을 억제하는 것인 메모리 시스템.
  18. 제17항에 있어서, 상기 제1 및 제2 쌍의 비트 라인은 트위스트 배치(twistedconfiguration)로 배열되는 것인 메모리 시스템.
  19. 제17항에 있어서, 상기 제1 쌍의 비트 라인은 슬레이브 감지 증폭기에 결합되고, 상기 제2 쌍의 비트 라인은 마스터 감지 증폭기에 결합되는 것인 메모리 시스템.
  20. 제1항에 있어서, 상기 각 DRAM 셀에 대하여 한 쌍의 워드 라인을 더 포함하고,
    상기 한 쌍의 워드 라인 중 제1 워드 라인은 상기 제1 포트를 제1 워드 라인 구동기 회로에 접속하고,
    상기 한 쌍의 워드 라인 중 제2 워드 라인은 상기 제2 포트를 제2 워드 라인 구동기 회로에 접속하는 것인 메모리 시스템.
  21. 제20항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  22. 제20항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  23. 제1항에 있어서, 상기 제1 포트 및 제2 포트에 각각 엑세스를 제어하는 제1포트 제어 회로 및 제2 포트 제어 회로를 더 포함하는 것인 메모리 시스템.
  24. 제23항에 있어서, 제1 포트 행 어드레스 및 제2 포트 행 어드레스를 수신하는 동시에 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 대응하는 DRAM 셀에 대응하는 경우를 결정하는 비교기를 더 포함하는 것인 메모리 시스템.
  25. 제24항에 있어서, 상기 비교기는 신호를 상기 제1 포트 제어 회로 및 제2 포트 제어 회로로 신호를 전송하는 출력 노드를 포함하고,
    상기 신호는 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 대응하는 DRAM 셀에 대응하는 경우를 지시하는 것인 메모리 시스템.
  26. 제25항에 있어서, 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 상기 어레이에서 대응하는 DRAM 셀과 동일한 DRAM 셀의 행에 대응하는 것을 상기 신호가 지시하는 경우에, 논리 행인 제2 포트 제어 신호는 상기 제2 포트 제어 회로에 전송되어 상기 제2 포트 제어 회로로 하여금 논리 행 신호를 제2 포트 제어 회로에 전송함으로써 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀에 엑세스를 방지하고, 반대인 경우에 논리 하이인 제2 포트 제어 신호는 상기 제2 포트 제어 신호로 전송되어 상기 제2 포트 제어 신호로 하여금 논리 하이 신호를 상기 제2 포트 제어 회로로 전송하는 것에 의해 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀로 엑세스를 허용하는 것인 메모리 시스템.
  27. 제25항에 있어서, 상기 신호는 상기 제1 포트 제어 회로의 적어도 하나의 멀티플렉서 및 상기 제2 포트 제어 회로의 적어도 하나의 멀티플렉서에 의해 수신되고, 상기 신호는 각 멀티플렉서에 대한 제어 신호인 것인 메모리 시스템.
  28. 제1항에 있어서, 상기 대응하는 DRAM 셀의 제2 포트를 통한 리프레쉬 엑세스 및 판독 엑세스는 동시에 실행되지 않는 것인 메모리 시스템.
  29. 제1항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 디코더 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 디코더 회로를 더 포함하는 것인 메모리 시스템.
  30. 제29항에 있어서, 상기 제1 디코더 회로 및 제2 디코더 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  31. 제29항에 있어서, 상기 제1 디코더 회로 및 상기 디코더 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  32. 어레이로 배열되는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀로서, 상기 대응하는 DRAM 셀에 엑세스를 인에이블하는 대응하는 제1 포트 및 제2 포트가 있는 동적 랜덤 엑세스 메모리 셀과,
    상기 대응하는 DRAM 셀을 엑세스하는 제1 및 제2 동시 엑세스 요청에 우선 순위를 부여하는 트래픽 제어 시스템을 포함하고,
    상기 제1 엑세스 요청은 상기 제1 포트를 통해 대응하는 DRAM 셀로 엑세스를 요청하고,
    상기 제2 엑세스 요청은 상기 제2 포트를 통하여 대응하는 DRAM 셀로 동시 엑세스를 요청하는 것인 메모리 시스템.
  33. 제32항에 있어서, 상기 제1 엑세스 요청은 상기 제1 포트를 통하여 슬레이트되는 기록 엑세스 요청이고, 상기 제2 엑세스 요청은 상기 대응하는 DRAM 셀로 동시에 데이터를 기록 및 판독하는 상기 제2 포트를 통하여 슬레이트되는 판독 엑세스 요청인 것인 메모리 시스템.
  34. 제33항에 있어서, 상기 트래픽 제어 시스템은 상기 제1 포트를 통하여 및 출력 버스로 상기 대응하는 DRAM 셀에 데이터를 기록함으로써 상기 기록 엑세스 요청 및 상기 판독 엑세스 요청을 동시에 실행시키는 것인 메모리 시스템.
  35. 제32항에 있어서, 상기 제1 엑세스 요청은 상기 제1 포트를 통하여 슬레이트되는 판독 엑세스 요청이고, 상기 제2 엑세스 요청은 상기 해당하는 DRAM 셀에 데이터를 동시에 판독 및 기록하는 상기 제2 포트를 통하여 슬레이트되는 기록 엑세스 요청인 것인 메모리 시스템.
  36. 제35항에 있어서, 상기 트래픽 제어 시스템은 상기 제2 포트를 통해서 및 출력 버스로 상기 대응하는 DRAM 셀에 상기 데이터가 기록되게 함으로써 상기 판독 엑세스 요청 및 상기 기록 엑세스 요청을 동시에 실행시키는 것인 메모리 시스템.
  37. 제32항에 있어서, 상기 제1 엑세스 요청은 상기 제1 포트를 통하여 슬레이트되는 기록 엑세스 요청이고, 상기 제2 엑세스 요청은 상기 대응하는 DRAM 셀에 데이터를 동시에 기록하는 상기 제2 포트를 통하여 슬레이트되는 기록 엑세스 요청인 것인 메모리 시스템.
  38. 제37항에 있어서, 상기 트래픽 제어 시스템은 상기 제1 포트를 통하여 슬레이트되는 상기 기록 엑세스 요청을 캔슬할 수 있고, 상기 제2 포트를 통하여 슬레이트되는 상기 기록 엑세스 요청을 실행시킬 수 있는 것인 메모리 시스템.
  39. 제32항에 있어서, 상기 제1 엑세스 요청은 상기 제1 포트를 통하여 슬레이트되는 판독 엑세스 요청이고, 상기 제2 엑세스 요청은 상기 대응하는 DRAM 셀로부터 제공된 데이터를 동시에 판독하는 상기 제2 포트를 통하여 슬레이트되는 판독 엑세스 요청인 것인 메모리 시스템.
  40. 제39항에 있어서, 상기 트래픽 제어 시스템에 의해 상기 제2 포트를 통하여 슬레이트되는 상기 판독 엑세스 요청을 캔슬하고, 상기 제1 포트를 통하여 슬레이트되는 판독 엑세스 요청을 실행하는 것인 메모리 시스템.
  41. 제32항에 있어서, 상기 제1 엑세스 요청은 제1의 1/2 클록 싸이클 동안 실행되고, 상기 제2 엑세스 요청은 제2의 1/2 클록 싸이클 동안 실행되는 것인 메모리 시스템.
  42. 제32항에 있어서, 상기 제2 포트를 통하여 리프레쉬 엑세스를 요청하는 DRAM 셀에 대응하는 어드레스를 발생하는 리프레쉬 어드레스 발생기를 더 포함하는 것인 메모리 시스템.
  43. 제42항에 있어서, 상기 어드레스는 상기 제2 포트가 판독 또는 기록 동작을 위하여 엑세스되는 경우 어드레스 버퍼 내에 기억되는 것인 메모리 시스템.
  44. 제32항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 워드 라인 구동기 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 워드 라인 구동기 회로를 더 포함하는 것인 메모리 시스템.
  45. 제44항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  46. 제44항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  47. 제32항에 있어서, 상기 각 DRAM 셀의 상기 제1 포트에 결합되는 제1 감지 증폭기 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 감지 증폭기 회로를 포함하는 것인 메모리 시스템.
  48. 제47항에 있어서, 상기 제1 감지 증폭기 회로 및 제2 감지 증폭기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  49. 제32항에 있어서, 상기 각 DRAM 셀에 대하여 제1 및 제2 쌍의 비트 라인을 더 포함하고,
    상기 제1 쌍은 상기 각 DRAM 셀의 상기 제1 포트를 제1 감지 증폭기 회로에 접속하고,
    상기 제2 쌍은 상기 각 DRAM 셀의 제2 포트를 제2 감지 증폭기 회로에 접속하는 것인 메모리 시스템.
  50. 제49항에 있어서, 적어도 한 쌍의 상보형 비트 라인 및 상기 적어도 한 쌍의 상보형 비트 라인 각각에 결합되는 적어도 하나의 워드 라인을 더 포함하고,
    상기 적어도 한 쌍의 상보형 비트 라인은 상기 메모리 시스템의 동작 동안 상기 적어도 하나의 워드 라인에 의한 결합에 의한 결합 잡음을 억제하는 것인 메모리 시스템.
  51. 제50항에 있어서, 상기 적어도 한 쌍의 상보형 비트 라인은 트위스트 배치 (twisted configuration)로 배열되는 것인 메모리 시스템.
  52. 제32항에 있어서, 상기 각 DRAM 셀에 대하여 한 쌍의 워드 라인을 더 포함하고,
    상기 한 쌍의 워드 라인 중 제1 워드 라인은 상기 제1 포트를 제1 워드 라인 구동기 회로에 접속하고,
    상기 한 쌍의 워드 라인 중 제2 워드 라인은 상기 제2 포트를 제2 워드 라인 구동기 회로에 접속하는 것인 메모리 시스템.
  53. 제52항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  54. 제52항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  55. 제32항에 있어서, 상기 트래픽 제어 시스템은 상기 제1 및 제2 포트를 통하여 대응하는 DRAM 셀로의 엑세스를 제어하는 제1 포트 제어 회로 및 제2 포트 제어 회로를 포함하는 것인 메모리 시스템.
  56. 제55항에 있어서, 상기 트래픽 제어 시스템은 제1 포트 행 어드레스 및 제2 포트 행 어드레스를 수신하는 동시에 상기 제1 포트 행 어드레스와 상기 제2 포트 행 어드레스가 상기 대응하는 DRAM 셀에 대응하는 경우를 결정하는 비교기를 포함하는 것인 메모리 시스템.
  57. 제56항에 있어서, 상기 비교기는 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 대응하는 DRAM 셀에 대응하는 경우를 지시하는 상기 제1 포트 제어 회로 및 제2 포트 제어 회로로 신호를 전송하는 출력 노드를 포함하는 것인 메모리 시스템.
  58. 제57항에 있어서, 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 상기 어레이에서 대응하는 DRAM 셀과 동일한 DRAM 셀의 행에 대응하는 것을 상기 신호가 지시하는 경우에, 논리 행인 제2 포트 제어 신호는 상기 제2 포트 제어 회로에 전송되어 상기 제2 포트 제어 회로로 하여금 논리 행 신호를 제2 포트 제어 회로에 전송함으로써 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀에 엑세스를 방지하고, 반대인 경우에 논리 하이인 제2 포트 제어 신호는 상기 제2 포트 제어 신호로 전송되어 상기 제2 포트 제어 신호로 하여금 논리 하이 신호를 상기 제2 포트 제어 회로로 전송하는 것에 의해 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀로 엑세스를 허용하는 것인 메모리 시스템.
  59. 제57항에 있어서, 상기 신호는 상기 행 포트 행 어드레스 및 상기 제2 포트 행 어드레스가 상기 대응하는 DRAM 셀에 대응하는 경우 논리 하이 레벨을 갖고, 반대인 경우에 상기 신호는 논리 행 레벨을 갖는 것인 메모리 시스템.
  60. 제57항에 있어서, 상기 신호는 상기 제1 포트 제어 회로의 적어도 하나의 멀티플렉서 및 상기 제2 포트 제어 회로의 적어도 하나의 멀티플렉서에 의해 수신되고, 상기 신호는 각 멀티플렉서에 대한 제어 신호인 것인 메모리 시스템.
  61. 제32항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 디코더 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 디코더 회로를 더 포함하는 것인 메모리 시스템.
  62. 제61항에 있어서, 상기 제1 디코더 회로 및 제2 디코더 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  63. 제61항에 있어서, 상기 제1 디코더 회로 및 상기 디코더 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  64. 어레이로 배열되는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀을 포함하고,
    상기 각 DRAM 셀은 대응하는 제1 포트 및 제2 포트를 갖고,
    상기 각 제1 포트는 판독 엑세스 및 기록 엑세스를 상기 대응하는 DRAM 셀로 인에이블하고,
    상기 각 제2 포트는 판독 엑세스 및 기록 엑세스를 상기 대응하는 DRAM 셀로 인에이블하며,
    상기 메모리 시스템에 의해 상기 대응하는 DRAM 셀로 한 번의 기록 엑세스가 상기 대응하는 DRAM 셀로 한 번의 판독 엑세스와 동시에 실행될 수 있는 것인 메모리 시스템.
  65. 제64항에 있어서, 상기 메모리 시스템에 의해 한 번의 기록 엑세스가 상기 대응하는 DRAM 셀로 동시 기록 엑세스보다 높은 우선 순위에서 우선 순위가 부여될 수 있는 것인 메모리 시스템.
  66. 제64항에 있어서, 상기 메모리 시스템에 의해 한 번의 판독 엑세스가 상기 대응하는 DRAM 셀로 동시 판독 엑세스보다 높은 우선 순위에서 우선 순위가 부여되는 것인 메모리 시스템.
  67. 기억 커패시터, 제1 포트 및 제2 포트를 갖는 멀티 포트 동적 램 엑세스 메모리(DRAM)를 엑세스하는 방법에 있어서,
    상기 제1 포트를 통하여 상기 기억 커패시터를 엑세스하는 제1 엑세스 요청을 수신하는 단계와,
    상기 제2 포트를 통하여 상기 기억 커패시터를 엑세스하는 제2 엑세스 요청을 수신하는 단계와,
    상기 제1 포트 또는 제2 포트를 통하여 상기 기억 커패시터를 엑세스하기 전에 상기 제1 및 제2 엑세스 요청에 우선 순위를 부여하는 단계를 포함하는 것인 멀티 포트 동적 램 엑세스 메모리 엑세스 방법.
  68. 제67항에 있어서, 상기 제1 및 제2 엑세스 요청을 동시에 실행하는 단계를 더 포함하고, 한 번의 엑세스 요청은 상기 기억 커패시터를 엑세스하지 않고 실행되는 것인 멀티 포트 동적 램 엑세스 메모리 엑세스 방법.
  69. 제67항에 있어서, 상기 동일한 행에서 상기 각 DRAM 셀은 각 워드 라인 쌍에접속되고, 동일한 열에서 상기 각 DRAM 셀은 2개의 각 비트 라인 쌍에 접속되는 것인 멀티 포트 동적 램 엑세스 메모리 엑세스 방법.
  70. 어레이로 배열되는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀로서, 상기 대응하는 DRAM 셀에 엑세스를 인에이블하는 대응하는 제1 포트 및 대응하는 제2 포트가 있는 복수의 동적 랜덤 엑세스 메모리 셀과,
    상기 대응하는 DRAM 셀을 엑세스하는 상기 제1 포트를 통해 대응하는 DRAM 셀로 엑세스를 요청하는 제1 엑세스 요청 및 상기 제2 포트를 통하여 대응하는 DRAM 셀로 동시에 엑세스를 요청하는 제2 엑세스 요청에 우선 순위를 부여하는 트래픽 제어 시스템과,
    상기 각 DRAM 셀에 대하여 각 DRAM 셀의 상기 제1 포트를 제1 감지 증폭기 회로에 접속하는 제1 쌍 비트 라인 및 상기 각 DRAM 셀의 제2 포트를 제2 감지 증폭기 회로에 접속하는 제2 쌍의 비트 라인을 포함하는 메모리 시스템.
  71. 제70항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 워드 라인 구동기 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 워드 라인 구동기 회로를 더 포함하는 것인 메모리 시스템.
  72. 제71항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  73. 제71항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  74. 제70항에 있어서, 적어도 한 쌍의 상보형 비트 라인 및 상기 적어도 한 쌍의 상보형 비트 라인 각각에 결합되는 적어도 하나의 워드 라인을 더 포함하고,
    상기 적어도 한 쌍의 상보형 비트 라인은 상기 메모리 시스템의 동작 동안 상기 적어도 하나의 워드 라인의 결합에 의한 결합 잡음을 억제하는 것인 메모리 시스템.
  75. 제74항에 있어서, 상기 적어도 한 쌍의 상보형 비트 라인은 트위스트 배치 (twisted configuration)로 배열되는 것인 메모리 시스템.
  76. 제70항에 있어서, 상기 각 DRAM 셀에 대하여 한 쌍의 워드 라인을 더 포함하고,
    상기 한 쌍의 워드 라인 중 제1 워드 라인은 상기 제1 포트를 제1 워드 라인 구동기 회로에 접속하고,
    상기 한 쌍의 워드 라인 중 제2 워드 라인은 상기 제2 포트를 제2 워드 라인 구동기 회로에 접속하는 것인 메모리 시스템.
  77. 제76항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  78. 제76항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  79. 제70항에 있어서, 상기 트래픽 제어 시스템은 상기 제1 및 제2 포트를 통하여 대응하는 DRAM 셀로 엑세스를 제어하는 제1 포트 제어 회로 및 제2 포트 제어 회로를 포함하는 것인 메모리 시스템.
  80. 제70항에 있어서, 상기 트래픽 제어 시스템은 제1 포트 행 어드레스 및 제2 포트 행 어드레스를 수신하는 동시에 상기 제1 포트 행 어드레스와 상기 제2 포트 행 어드레스가 상기 대응하는 DRAM 셀에 대응하는 경우를 결정하는 비교기를 포함하는 것인 메모리 시스템.
  81. 제80항에 있어서, 상기 비교기는 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 대응하는 DRAM 셀에 대응하는 경우를 지시하는 상기 제1 포트 제어 회로 및 제2 포트 제어 회로로 신호를 전송하는 출력 노드를 포함하는 것인 메모리 시스템.
  82. 제81항에 있어서, 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 상기 어레이에서 대응하는 DRAM 셀과 동일한 DRAM 셀의 행에 대응하는 것을 상기 신호가 지시하는 경우에, 논리 행인 제2 포트 제어 신호는 상기 제2 포트 제어 회로에 전송되어 상기 제2 포트 제어 회로로 하여금 논리 행 신호를 제2 포트 제어 회로에 전송함으로써 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀에 엑세스를 방지하는 반면, 논리 하이인 제2 포트 제어 신호는 상기 제2 포트 제어 신호로 전송되어 상기 제2 포트 제어 신호로 하여금 논리 하이 신호를 상기 제2 포트 제어 회로로 전송하는 것에 의해 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀로 엑세스를 허용하는 것인 메모리 시스템.
  83. 제89항에 있어서, 상기 신호는 상기 행 포트 행 어드레스 및 상기 제2 포트 행 어드레스가 상기 대응하는 DRAM 셀에 대응하는 경우 논리 하이 레벨을 갖고, 반대인 경우에 상기 신호는 논리 행 레벨을 갖는 것인 메모리 시스템.
  84. 제81항에 있어서, 상기 신호는 상기 제1 포트 제어 회로의 적어도 하나의 멀티플렉서 및 상기 제2 포트 제어 회로의 적어도 하나의 멀티플렉서에 의해 수신되고, 상기 신호는 각 멀티플렉서에 대한 제어 신호인 것인 메모리 시스템.
  85. 제70항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 디코더 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 디코더 회로를 더 포함하는 것인 메모리 시스템.
  86. 제85항에 있어서, 상기 제1 디코더 회로 및 제2 디코더 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  87. 제85항에 있어서, 상기 제1 디코더 회로 및 상기 디코더 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  88. 어레이로 배열되는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀로서, 상기 대응하는 DRAM 셀에 엑세스를 인에이블하는 대응하는 제1 포트 및 대응하는 제2 포트가 있는 복수의 동적 랜덤 엑세스 메모리 셀과,
    상기 각 DRAM 셀에 대하여 각 DRAM 셀의 상기 제1 포트를 제1 감지 증폭기 회로에 접속하는 제1 비트 라인 쌍 및 상기 각 DRAM 셀의 제2 포트를 제2 감지 증폭기 회로에 접속하는 제2 비트 라인 쌍을 포함하는 메모리 시스템.
  89. 제88항에 있어서, 상기 제1 및 제2 비트 라인 쌍은 트위스트 배치 (twisted configuration)로 배열되는 것인 메모리 시스템.
  90. 제88항에 있어서, 상기 각 DRAM 셀에 대하여 한 쌍의 워드 라인을 더 포함하고,
    상기 한 쌍의 워드 라인 중 제1 워드 라인은 상기 제1 포트를 제1 워드 라인 구동기 회로에 접속하고,
    상기 한 쌍의 워드 라인 중 제2 워드 라인은 상기 제2 포트를 제2 워드 라인 구동기 회로에 접속하는 것인 메모리 시스템.
  91. 제90항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  92. 제90항에 있어서, 상기 제1 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  93. 제88항에 있어서, 상기 대응하는 DRAM 셀을 엑세스하는 상기 제1 포트를 통해 대응하는 DRAM 셀로 엑세스를 요청하는 제1 엑세스 요청 및 상기 제2 포트를 통하여 대응하는 DRAM 셀로 동시에 엑세스를 요청하는 제2 엑세스 요청에 우선 순위를 부여하는 트래픽 제어 시스템을 더 포함하는 것인 메모리 시스템.
  94. 제93항에 있어서, 상기 트래픽 제어 시스템은 상기 제1 및 제2 포트를 통하여 대응하는 DRAM 셀로 엑세스를 제어하는 제1 포트 제어 회로 및 제2 포트 제어회로를 포함하는 것인 메모리 시스템.
  95. 제93항에 있어서, 상기 트래픽 제어 시스템은 제1 포트 행 어드레스 및 제2 포트 행 어드레스를 수신하는 동시에 상기 제1 포트 행 어드레스와 상기 제2 포트 행 어드레스가 상기 대응하는 DRAM 셀에 대응하는 경우를 결정하는 비교기를 포함하는 것인 메모리 시스템.
  96. 제95항에 있어서, 상기 비교기는 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 대응하는 DRAM 셀에 대응하는 경우를 지시하는 상기 제1 포트 제어 회로 및 제2 포트 제어 회로로 신호를 전송하는 출력 노드를 포함하는 것인 메모리 시스템.
  97. 제96항에 있어서, 상기 제1 포트 행 어드레스 및 제2 포트 행 어드레스가 상기 어레이에서 대응하는 DRAM 셀과 동일한 DRAM 셀의 행에 대응하는 것을 상기 신호가 지시하는 경우에, 논리 행인 제2 포트 제어 신호는 상기 제2 포트 제어 회로에 전송되어 상기 제2 포트 제어 회로로 하여금 논리 행 신호를 제2 포트 제어 회로에 전송함으로써 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀에 엑세스를 방지하고, 반대인 경우에 논리 하이인 제2 포트 제어 신호는 상기 제2 포트 제어 신호로 전송되어 상기 제2 포트 제어 신호로 하여금 논리 하이 신호를 상기 제2 포트 제어 회로로 전송하는 것에 의해 상기 제2 포트를 통하여 상기 대응하는 DRAM 셀로엑세스를 허용하는 것인 메모리 시스템.
  98. 제96항에 있어서, 상기 신호는 상기 행 포트 행 어드레스 및 상기 제2 포트 행 어드레스가 상기 대응하는 DRAM 셀에 대응하는 경우 논리 하이 레벨을 갖고, 반대인 경우에 상기 신호는 논리 행 레벨을 갖는 것인 메모리 시스템.
  99. 제96항에 있어서, 상기 신호는 상기 제1 포트 제어 회로의 적어도 하나의 멀티플렉서 및 상기 제2 포트 제어 회로의 적어도 하나의 멀티플렉서에 의해 수신되고, 상기 신호는 각 멀티플렉서에 대한 제어 신호인 것인 메모리 시스템.
  100. 제88항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 워드 라인 구동기 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 워드 라인 구동기 회로를 더 포함하는 것인 메모리 시스템.
  101. 제100항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  102. 제100항에 있어서, 상기 제1 워드 라인 구동기 회로 및 제2 워드 라인 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  103. 제88항에 있어서, 상기 각 DRAM 셀의 제1 포트에 결합되는 제1 디코더 회로와,
    상기 각 DRAM 셀의 제2 포트에 결합되는 제2 디코더 회로를 더 포함하는 것인 메모리 시스템.
  104. 제103항에 있어서, 상기 제1 디코더 회로 및 제2 디코더 회로는 상기 어레이의 반대측에 위치되는 것인 메모리 시스템.
  105. 제103항에 있어서, 상기 제1 디코더 회로 및 상기 디코더 구동기 회로는 상기 어레이의 동일측에 위치되는 것인 메모리 시스템.
  106. 비트 라인 대 비트 라인 결합 효과에 의한 잡음을 억제할 수 있는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM)에서 있어서,
    어레이로 배열되고 상기 대응하는 DRAM 셀로 각각 엑세스 가능한 대응하는 제1 포트 및 제2 포트를 갖는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀과,
    상기 어레이의 모든 비트 라인에 대하여 상보형 비트 라인을 포함하고,
    상기 각 상보형 비트 라인은 해당하는 비트 라인에 대하여 트위스트 배치로 상기 어레이를 횡단하고,
    신호 발생 기간 및 신호 감지 기간 동안, 상기 상보형 비트 라인은 높은 전압 레벨에 결합되고, 그 해당하는 비트 라인은 낮은 전압 레벨에 동일한 양만큼 결합되고, 반대로 비트 라인 대 비트 라인 결합 효과를 소거하는 것인 멀티 포트 동적 랜덤 엑세스 메모리.
  107. 복수의 DRAM 셀을 갖는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM)에서 비트 라인 대 비트 라인에 의한 잡음을 억제하는 방법에 있어서,
    상기 어레이의 각 비트 라인에 상보형 비트 라인을 제공하는 단계를 포함하고,
    상기 각 상보형 비트 라인은 해당하는 비트 라인에 대하여 트위스트 배치로 상기 어레이를 횡단하고,
    신호 발생 기간 및 신호 감지 기간 동안, 상기 상보형 비트 라인은 높은 전압 레벨에 결합되고, 그 해당하는 비트 라인은 낮은 전압 레벨에 동일한 양만큼 결합되며, 반대로 비트 라인 대 비트 라인 결합 효과를 소거하는 것인 멀티 포트 동적 랜덤 엑세스 메모리에서 비트 라인 대 비트 라인에 의한 잡음 억제 방법.
  108. 비트 라인 대 비트 라인 결합 효과에 의한 잡음을 억제할 수 있는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 아키텍쳐 시스템에 있어서,
    어레이로 배열되고 상기 대응하는 DRAM 셀로 각각 엑세스 가능한 대응하는 제1 포트 및 제2 포트를 갖는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀과,
    복수의 상보형 비트 라인 및 비트 라인 쌍을 형성하는 상기 어레이의 각 비트 라인에 대한 상보형 비트 라인과,
    상기 어레이를 가로질러 상기 복수의 상보형 비트 라인 및 비트 라인 쌍 중 적어도 한 쌍을 교차하는 적어도 하나의 워드 라인을 포함하고,
    워드 라인 활성 기간 동안, 상기 적어도 한 쌍의 워드 라인 및 비트 라인과 상기 적어도 한 쌍의 워드 라인 및 상보형 비트 라인 사이의 결합이 동일함으로써, 워드 라인 대 비트 라인 결합 효과를 소거하는 것인 비트 라인 대 비트 라인 결합 효과에 의한 잡음을 억제할 수 있는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 아키텍쳐 시스템.
  109. 복수의 DRAM 셀을 갖는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 어레이에서 워드 라인 대 비트 라인 결합 효과에 의한 잡음을 억제하는 방법에 있어서,
    상보형 비트 라인을 상기 어레이의 각 비트 라인에 제공하여 복수의 상보형 비트 라인 및 비트 라인 쌍을 형성하는 단계를 포함하고,
    적어도 한 개의 워드 라인은 상기 어레이를 가로질러 상기 복수의 상보형 비트 라인과 비트 라인 쌍 중 적어도 한 쌍을 교차하며,
    워드 라인 활성 기간 동안, 상기 적어도 한 쌍의 워드 라인 및 비트 라인과 상기 적어도 한 쌍의 워드 라인 및 상보형 비트 라인 사이의 결합이 동일함으로써, 워드 라인 대 비트 라인 결합 효과를 소거하는 것인 복수의 DRAM 셀을 갖는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 어레이에서 워드 라인 대 비트 라인 결합 효과에 의한 잡음을 억제하는 방법.
  110. 비트 라인 대 기판 결합 효과에 의한 잡음을 억제할 수 있는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 아키텍쳐 시스템에 있어서,
    어레이로 배열되고 기판 상에 제조되며 상기 대응하는 DRAM 셀로 각각 엑세스 가능한 대응하는 제1 포트 및 제2 포트를 갖는 복수의 동적 랜덤 엑세스 메모리 (DRAM) 셀과,
    복수의 상보형 비트 라인 및 비트 라인 쌍을 형성하는 상기 어레이의 각 비트 라인에 대하여 상보형 비트 라인을 포함하고,
    상기 각 비트 라인 쌍 중 하나는 상기 기판에 고전압 레벨을 결합하고, 다른 비트 라인 쌍은 신호 발생 기간 및 신호 감지 기간 동안 저전압 레벨로 동일한 양만큼 상기 기판을 결합함으로써, 상기 비트 라인 대 기판 결합 효과를 소거하는 것인 비트 라인 대 기판 결합 효과에 의한 잡음을 억제할 수 있는 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 아키텍쳐 시스템.
  111. 기판에 복수의 DRAM 셀을 제조한 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 어레이에서 비트 라인 대 기판 결합 효과에 의한 잡음을 억제하는 방법에 있어서,
    상기 어레이의 각 비트 라인에 상보형 비트 라인을 제공하여 복수의 상보형 비트 라인 및 비트 라인 쌍을 형성하는 단계를 포함하고,
    상기 각 비트 라인 쌍 중 하나는 상기 기판을 고전압 레벨에 결합하고,
    다른 비트 라인 쌍은 신호 발생 기간 및 신호 감지 기간 동안 상기 기판을저전압 레벨에 동일한 양만큼 결합하는 것인 기판에 복수의 DRAM 셀을 제조한 멀티 포트 동적 랜덤 엑세스 메모리(DRAM) 어레이에서 비트 라인 대 기판 결합 효과에 의한 잡음을 억제하는 방법.
  112. 어레이로 배열되는 복수의 동적 랜덤 엑세스 메모리(DRAM) 셀로서, 제1 소자 및 제2 소자로 엑세스를 인에이블하는 대응하는 제1 포트 및 대응하는 제2 포트가 있는 동적 랜덤 엑세스 메모리 셀을 구비하고,
    상기 제1 및 제2 소자는 수직 방향으로 지향되는 것인 메모리 시스템.
  113. 제112항에 있어서, 상기 각 DRAM 셀은 제1 및 제2 트랜치 측벽을 갖는 딥 트랜치(deep-trench)를 더 포함하고,
    상기 제1 트랜치 측벽의 일부분은 상기 제1 소자용 수직 채널로서 작용하고,
    상기 제2 트랜치 측벽의 일부분은 상기 제2 소자용 수직 채널로서 작용하는 것인 메모리 시스템.
  114. 제113항에 있어서, 상기 제1 및 제2 트랜치 측벽은 상기 제1 트랜치 측벽과 제2 트랜치 측벽 사이에 실제로 얕은 트랜치 격리 영역을 형성하는 딥 트랜치 커패시터용 커패시터 노드로서 작용하는 것인 메모리 시스템.
  115. 제114항에 있어서, 상기 얕은 트랜치 격리 영역은 상기 제1 및 제2 소자의부품을 분리하기 위하여 배치되고, 상기 제1 및 제2 소자는 트랜지스터인 것인 메모리 시스템.
  116. 제113항에 있어서, 상기 각각의 제1 및 제2 소자는 상기 트랜치 측벽부에 인접한 게이트 전극을 포함하는 것인 메모리 시스템.
  117. 제113항에 있어서, 상기 각 제1 및 제2 소자는 상기 채널에 전기적으로 결합되는 소스/드레인 영역을 포함하는 것인 메모리 시스템.
  118. 제112항에 있어서, 상기 어레이는 접힌 비트 라인 어레이 또는 개방 비트 라인 어레이 중 하나인 것인 메모리 시스템.
  119. 제112항에 있어서, 상기 어레이는 워드 라인 대 비트 라인, 비트 라인 대 비트 라인 및 비트 라인 대 기판 결합에 의한 잡음을 억제하는 것인 메모리 시스템.
  120. 제112항에 있어서, 상기 제1 소자에 전기적으로 결합되는 제1 워드 라인 및 상기 제2 소자에 전기적으로 결합되는 제2 워드 라인을 더 포함하는 것인 메모리 시스템.
  121. 제112항에 있어서, 상기 어레이는 1/2 피치에서 형성되는 복수의 트루 비트라인(true bitlines) 및 상보형 비트 라인을 포함하는 것인 메모리 시스템.
  122. 제112항에 있어서, 상기 제1 소자는 제1 비트 라인에 의해 상기 제1 포트를 통하여 엑세스되고, 상기 제2 소자는 제2 비트 라인에 의해 제2 포트를 경유하여 엑세스되며,
    상기 제1 및 제2 비트 라인은 비트 라인 접촉을 통하여 그 해당하는 DRAM 셀에 접속되는 것인 메모리 시스템.
  123. 제121항에 있어서, 상기 각 비트 라인 접촉은 상기 어레이의 적어도 2개의 인접한 DRAM 셀에 의해 공유되는 것인 메모리 시스템.
  124. 제122항에 있어서, 상기 비트 라인 접촉은 상기 제1 및 제2 소자에 인접하게 음의 소스/드레인 영역을 통하여 해당하는 DRAM 셀에 접속되는 것인 메모리 시스템.
  125. 제112항에 있어서, 상기 적어도 한 개의 비트 라인은 상기 각 DRAM 셀을 걸쳐 통과하는 것인 메모리 시스템.
  126. 제125항에 있어서, 상기 적어도 하나의 비트 라인은 상보형 비트 라인인 것인 메모리 시스템.
  127. 제112항에 있어서, 상기 대응하는 DRAM 셀의 크기는 12 F2내지 18 F2의 범위내에 있는 것인 메모리 시스템.
  128. 적어도 2개의 수직 방향 트랜지스터와,
    상기 적어도 2개의 수직 방행 트랜지스터의 부품을 분할하는 얕은 트랜치 격리 영역을 형성하는 적어도 한 개의 딥 트랜치 커패시터를 포함하고,
    상기 적어도 한 개의 딥 트랜치 커패시터의 일부분은 상기 적어도 2개의 수직 방향 트랜지스터 중 한 개의 적어도 일부분으로 함께 연장하는 것인 반도체 아키텍쳐.
  129. 제128항에 있어서, 상기 반도체 아키텍쳐는 이중 포트 DRAM 셀인 것인 반도체 아키텍쳐.
  130. 제129항에 있어서, 상기 DRAM 셀의 크기는 12 F2내지 18 F2의 범위내에 있는 것인 반도체 아키텍쳐.
  131. 이중 포트 동적 랜덤 엑세스 메모리(DRAM)를 제조하는 방법에 있어서,
    반도체 기판 내에 트랜치를 형성하는 단계와,
    상기 트랜치의 상부 영역에 게이트 전극을 형성하는 단계와,
    상기 딥 트랜치 내에 유전성을 제공하여 상기 트랜치를 상부 및 하부 영역으로 분리하는 단계와,
    상기 트랜치의 상부 영역의 측벽과 하부 영역의 측벽을 접속하는 매립 띠 (buried-strap) 접속을 형성하는 단계와,
    격리 트랜치 영역을 제공하여 상기 게이트 전극을 제1 및 제2 게이트 전극으로 분리하고, 상기 매립 띠 접속을 상기 제1 및 제2 매립 띠 접속으로 분리하며, 상기 측벽을 상기 제1 및 제2 측벽을 분리하는 단계를 포함하고,
    상기 제1 및 제2 게이트 전극과, 상기 제1 및 제2 매립 띠 접속과, 상기 제1 및 제2 측벽은 각각 제1 및 제2 소자의 부품이고,
    상기 제1 및 제2 소자는 전기적으로 병렬인 것인 이중 포트 동적 랜덤 엑세스 메모리(DRAM) 제조 방법.
  132. 제131항에 있어서, 상기 트랜치는 상기 트랜치를 반도체로 채우는 단계를 더 포함하는 것인 이중 포트 동적 랜덤 엑세스 메모리(DRAM) 제조 방법.
  133. 제131항에 있어서, 대응하는 워드 라인을 상기 제1 및 제2 게이트 전극에 전기적으로 접속하는 단계와,
    상기 반도체 기판의 표면에 제1 및 제2 소스/드레인 영역을 형성하는 단계와,
    상기 반도체 기판의 표면에 적어도 하나의 비트 라인 접촉을 제공하는 단계와,
    상기 반도체 기판의 표면에 적어도 하나의 비트 라인 접촉을 통하여 대응하는 비트 라인을 상기 제1 및 제2 소스/드레인 영역에 전기적으로 접속하는 단계와,
    상기 트랜치의 측벽의 일부분에 따라 유전성 격리 칼러(collar)를 형성하는 단계를 더 포함하는 것인 이중 포트 동적 랜덤 엑세스 메모리(DRAM) 제조 방법.
  134. 제133항에 있어서, 상기 대응하는 비트 라인을 적어도 하나의 비트 라인 접촉을 통하여 제1 및 제2 소스/드레인 영역에 전기적으로 접속하는 단계는,
    상기 반도체 기판의 표면에 측벽을 갖는 패턴 특징을 형성하는 단계와,
    상기 패턴 특징 내에 전도성 재료를 증착하는 단계와,
    상기 패턴 특징의 측벽을 따라 상기 전도성 재료를 남기기 위하여 상기 전도성 재료를 에칭하는 단계를 포함하고,
    상기 적어도 하나의 접촉은 적어도 하나의 측벽을 접촉하여 상기 적어도 하나의 측벽을 따라 있는 전도성 재료와 적어도 하나의 비트 라인 접촉사이에 전기적인 접속을 제공하는 것인 이중 포트 동적 랜덤 엑세스 메모리(DRAM) 제조 방법.
  135. 제131항에 있어서, 상기 DRAM 셀 상에 적어도 하나의 비트 라인을 제공하는 단계를 더 포함하는 것인 이중 포트 동적 랜덤 엑세스 메모리(DRAM) 제조 방법.
  136. 반도체 기판의 표면에 측벽을 갖는 패턴 특징을 형성하는 단계와,
    상기 패턴 특징 내에 전도성 재료를 증착하는 단계와,
    상기 전도성 재료를 에칭하여 상기 패턴 특징의 측벽을 따라 상기 전도성 재료를 남기는 단계를 포함하고,
    상기 측벽을 따라 있는 전도성 재료는 복수의 비트 라인을 형성하는 것인 DRAM 어레이의 복수의 비트 라인을 형성하는 방법.
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