JPS594155A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、単一トランジスタで構成されたダイナミック
・ランダム・アクセス・メモリ・セルを有する半導体記
憶装置の改良に関する。

従来技術と問題点 現在、半導体記憶装置に於けるダイナミック・ランダム
・アクセス・メモリ・セルとしては１トランジスタ・１
キヤパシタからなるメモリ・セルが主流をなしているが
、このメモリ・セルでは、（１） キャパシタに蓄積された電荷を直接読み出すようにして
いるので、限られた面積に多数のメモリ・セルを形成す
るには、どうしてもメモリ・セルの占有面積を小さくし
なければならず、従って、キャパシタの面積が犠牲にな
ることが多い。

しかし、キャパシタは必要最小限の電荷を蓄積できなけ
ればならないから、その要求を充足するため、薄い良質
の絶縁膜（キャパシタの誘電体膜）を形成できるように
したり、形状を工夫したりすることが行なわれているが
、これらについては限界がある。

そこで、近年、前記従来技術の欠点を解消するものとし
て、テーパ・アイソレーテッド型ダイナミック・ゲイン
・セルと呼ばれるダイナミック・ランダム・アクセス・
メモリ・セルを有する半導体記憶装置が開発され、特開
昭５６−１０１６８９号公報に公開されている。

ここに開示されているメモリ・セルは、基板内に埋め込
みチャネル及び該チャネル上の電荷蓄積用ｐｎ接合を有
し、従来のこの種のメモリ・セル（２） に於ける電荷蓄積用キャパシタは存在せず、平面で見た
面積はトランジスタ１個分しかなく、極めて小型であり
ながら充分に大きなセル出力電圧が得られる点に大きな
特徴がある。

第１図は、前記メモリ・セルのゲート長方向に直交する
方向に切断した要部断面図である。

図に於いて、１はｐ型半導体基板、２ばフィールド絶縁
膜、３はゲート絶縁膜、４はｎ型埋め込みチャネル領域
、５はｐ型フローティング・ゲート領域、６は多結晶シ
リコン・ゲート電極をそれぞれ示している。

図から判るように、フローティング・ゲート領域５は、
表面をゲート絶縁膜３で、また、下面をｎ型埋め込みチ
ャネル領域で囲まれ、電気的に完全にフロートした状態
にある。

このメモリ・セルに書込みを行なうには、ｎ型埋め込み
チャネル領域４に接するｎ＋型ソース領域（紙面の手前
或いは裏側に位置するので図示されていない）の電位を
引き下げ、多結晶シリコン・ゲート電極６の電位をハイ
・レベルにすると、ｐ（３） 型フローティング・ゲート領域５に於けるホールはｎ型
埋め込みチャネル領域４を突き抜けてｐ型半導体基板１
へ流入する。即ち、ｐチャネルＭＯＳトランジスタのソ
ース・ドレイン間にパンチ・スルー電流が流れたことに
なり、そして、これに依り、フローティング・ゲート領
域５はエレクトロン・リッヂの状態になる。

また、同様にして、多結晶シリコン・ゲート電極６の電
位のみをロウ・レベルにするとホールの注入は起きない
。このようなホールの注入の有無に依りメモリ・セルを
成すＭｏ５ｔ・ランジスタのしきい値は変化するので、
これを情報の“１”及び“０”に対応させるものである
。

ところで、このメモリ・セルでは、埋め込みチャネルを
有するＭｏｓ＋・ランジスタのソース領域をワード線に
、ドレイン領域をビット線に、ゲート電極をデータ線に
それぞれ接続したものであり、メモリ・セル・アレイ中
から特定のメモリ・セルを選択するに際しては、まず、
アドレス信号で特定されたワード線の電位を保持状態で
あるＶＩｌｌＤしく４） ヘル（電源電位）から適当に引き下げ、この時ビット線
に生じる電圧変化をセンス増幅器で増幅し、アドレス信
号で特定されたビット線若しくはセンス増幅器の電圧を
更に増幅して出力するようにしている。従って、同一の
ワード線上にあるメモリ・セル群に於いては１セル毎に
１本のビット線が必要である。第２図には、斯かるメモ
リ・セル・アレイの要部平面図が表わされている。

第２図に於いて、Ｗｌ、Ｗ２．Ｗ３・・・はアルミニウ
ムのワード線、Ｂｌ、Ｂ２．Ｂ３・・・は拡散層からな
るビット線、Ｄｌ、Ｄ２．Ｄ３・・・は多結晶シリコン
からなるデータ線（ゲート電極）、ＭＣは１ビット分の
メモリ・セルをそれぞれ示し、２重ハツチングした部分
はフィールド絶縁膜を表わしている。

図から判るように、この半導体記憶装置では、現在、広
く普及している１６に、６４に等のダイナミックＲＡＭ
　（Ｒａｎｄｏｍ　　ＡｃｃｅｓｓＭｅｍｏｒｙ）のよ
うな大型の蓄積用キャパシタは存在せず、キャパシタが
ないだけメモリ・セル（５） の面積が小型であり高集積化に向いている。

ところが、前記したように、メモリ・セル・アレイから
特定セルを選択する為にはワード線を共有するセルから
それぞれビット線を引き出さなければならない。これは
、従来の通常のものと同じであると考えられるかも知れ
ないが、従来のものでは、ワード線は各セルのトランス
ファ・ゲートを接続するものであり、ビット線はトラン
ジスタのソース領域及びドレイン領域を接続する為のも
前記テーパ・アイソレーテッド型ダイナミック・ゲイン
・セルでは、ワード線もビット線もトランジスタのソー
ス領域或いはドレイン領域に接続されるものであるから
、それ等の線は同一階層に存在し、配線のレイアウトは
甚だ困難になる。その結果、１ビット当りトランジスタ
１個の面積とビット線接続部分の面積が必要となり、こ
のビット線引き出し部分の面積はメモリ用キャパシタの
面積と比べれば小さいが、隣接ビット線間のアイソ（６
） レーションのために必要なセパレーション部分の面積と
を併せると無視できない面積を占有する。

発明の目的 本発明は、前記の如き半導体記憶装置に於りるビット線
引き出し部分の一部を不要とする構成となし、１ビット
当りのセル面積を小さくすることができるようにするも
のである。

発明の実施例 第３図は、本発明−実施例の要部平面図であり、ビット
線を除き、第１図に関して説明した部分と同部分は同記
号で指示しである。

図に於いて、Ｂ１１．Ｂ１２．Ｂ１３・・・はビット線
を表わしている。

本実施例に於けるビット線Ｂｌ１等はワード線方向に隣
接する二つのセルに共通になっている。

即ち、第１図に見られる例えばビット線Ｂ２及びＢ３が
１本になって共通化されていると考えれば良い。

このように、従来のビット線２本分が本実施例に於ける
ビット線１本になっていること、及び、（７） 従来必要とされていた隣接ピッｌ−線間のセパレーショ
ン部分が不要であることから、メモリ・セルの面積は極
めて小さくすることができる。

ざて、前記のようにビット線を共通化した場合、従来知
られているメモリ・セルの駆動方法では、ピッｌ−線を
共有する二つの隣接メモリ・セルは単に電気的に並列接
続されているだけとなり、両メモリ・セルのデータが混
合され、正確なデータ読め１秋りば不可能になる。

本発明では、このよ・うにビット線を共有する二つのメ
モリ・セルのデータが混合されるのを防くため、独特の
メモリ駆動方法を採っている。次にそれを説明するが、
それには、第２図に関して説明した従来型メモリの駆動
方法を表わすタイミング・チャートである第４図及び本
発明に於けるメモリ駆動方法を表わすタイミング・チャ
ートである第５図を参照すると判り易い。

従来のメモリ駆動方法では、第４図に見られるように、
読み出し時には、ワード線をｖｎｏレベルより引き下げ
、全てのデータ線をＶＣａレベル（ＶＧＧ（８） は接地電位と電源電位ＶＤＤの間の電圧であり、０〈■
。。≦ｖｎａである）としている。これに依りセンス・
アンプの入力端子には図示のごとき信号が現れるもので
ある。

本発明の場合、ワード線及びセンス・アンプの入力端子
に於ける電圧に関するタイミングは第４図の場合と全く
同じであるが、データ線に於ける電圧に関するタイミン
グは第５図のようにしなければならない。

即ち、読み出し時に於いて選択されるメモリ・セルのデ
ータ線は従来と同じく■。。レベルとするが、非選択の
メモリ・セルに関連するデータ線ばＶＧｌｌ、レベルに
り低い電位、例えば接地電位として当該メモリ・セルを
カット・オフするものである、このようなことが可能で
あるのは、テーパ・アイソレーテッド型ダイナミック・
ゲイン・セルでは接合ゲートＦＥＴのゲートをフローテ
ィング状態とし、当該ゲートと容量性接合したコントロ
ール・ゲート（ＭＯＳゲート）を持つ構造となっている
ため、保持状態に於けるゲート・バイアス電（９） 圧であるＶ。、レベルを変化させれば、その変化は容量
性結合に依ってフローティング・ゲートに伝えることが
でき、従って、該フローティング・ゲートの電位は変調
され、保持情報の１”、０”の如何に拘わらずメモリ・
セルである接合ゲートＦＥＴをカッ！・・オフさせるこ
とができるのである。

とごろで、前記した読み出しは非破壊で行なわれる。従
って、本発明のメモリの構成法の一つとして、ビット線
ヲ共有する二つのメモリ・セルに対し、一方のデータを
読み出してからそのデータをセンス・アンプ側のデータ
・レジスタに記憶させ、次に他方のデータを読み出し、
再書き込みは前記両データをデータ線に同時に転送して
一度に二つのメモリ・セルのデータに対して行なうよう
にするとよい。

本発明に於けるようなメモリ駆動方法では、読み出し時
に、隣接する二つのメモリ・セルの区別を確実にするに
はデータ線をワード線と同時に、また、更に確実にする
ためにはそれに先立って駆（１０） 動されなければならない。その理由は、読み出し動作が
ワード線駆動時に行なわれること、そして、その際には
非選択メモリ・セルが確実にカット・オフされていなけ
ればならないことに依る。

従って、このときのデータ線の選択はロウ・アドレス・
データの一部を解読に依り行なうと良い。

第６図は、アドレス・マルチプレックス方式をを採った
本発明半導体記憶装置の一実施例に於げるメモリ・チッ
プの内部構成を表わすブロック図である。

図に於いて、１１．Ａ、１１Ｂはメモリ・セル・アレイ
、１２Ａ、１２Ｂはデータ線セレクト用スイッチ回路、
１３Ａ、１３Ｂはカラム・デコーダ（Ｙセレクト）、１
４はセンス・アンプ及びカラム・データ・レジスタ、１
５Ａ、Ｂはロウ・デコーダ（Ｘセレクト）、１６はアド
レス・バッファ回路、Ｉ７はＸ、　　Ｙ分離回路、ＣＡ
Ｓ及びＲＡＳはタイミング信号をそれぞれ示している。

このブロック図からも明らかなように、データ線セレク
ト用スイッチ回路１２Ａ、Ｂはカラム側に配設されてい
ても、カラムの選択と同時に駆動していたのでは、前記
したようにタイミングが遅れてしま・うので、この駆動
はロウ・デコーダ■５Ａ、　　Ｂと同時の仕事になって
いる。即ち、アドレス・バッファ回路１６に入ったアド
レス信号ばＸｌＹ分離回路からのタイミング信号ＣＡＳ
或いはＲＡＳに依ってカラム・アドレス信号であるかロ
ウ・アドレス信号であるかを判定されて出力され、ロウ
・アドレス信号であれば、ロウ・データ１５Ａ。

Ｂに送られると共にデータ線セレクト用スイッチ回路１
２Δ、Ｂにも送られるようになっている。

また、図から判るように、ビット線を共有する二つのメ
モリ・セルがワード・アドレス・データで分離される形
式になっているため、従来のものに於いてｍＸｎビット
のセル・アレイ　（ロウがｍビット、カラムがｎビット
）は、本発明ではｍ　／　２×２ｎピッ１−のセル・ア
レイにすることに依り実質的に同一のアドレス構成とす
ることができる。

図の構成では、ｍ＝ｎの場合を示し、ｎ／２　Ｘ　２ｎ
ビットのセル・アレイを用いている。

本発明では、前記した実施例の外ｔこ種々の変形を得る
ことができ、例えば、通常の待機時には、データ線を接
地レヘルにして全てのメモリ・セルがカット・オフされ
た状態となし、選択メモリ・セルのデータ線のみをＶＧ
Ｇレベルにすることで特定セルを駆動することも可能で
ある。また、実施例では、ピッ１−線として拡散領域を
用いたが、多結晶シリコン或いはメタルでも同様に構成
できる。

発明の効果 本発明に依れば、テーパ・アイソレーテッド型ダイナミ
ック・ゲイン・セルをメモリ・セルとするメモリ・セル
・アレイを有する半導体記憶装置に於いて、ワード線方
向に隣接する二つのメモリ・セルを一つのビット線に共
通に接続することが可

【図面の簡単な説明】

第１図は従来例の要部断面図、第２図は従来例の要部平
面図、第３図は本発明一実施例の要部平面図、第４図及
び第５図は本発明一実施例の動作（１３） を従来例と対比して説明するためのタイミング・チャー
Ｉ・、第６図は本発明一実施例を１チツプにした場合の
内部構成を説明するためのブロック図である。 図に於いて、Ｗｌ、Ｗ２．Ｗ３・・・はワード線、Ｂｌ
　　、Ｂ２．、Ｂ３　　・・・はビット線、ＤＩ、Ｄ２
．Ｄ３・・・はデータ線、ＭＣは１ビット分のメモリ・
セルである。 特許出願人　　　富士通株式会社 代理人弁理士　　工具　久五部 （外３名） （１４） 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. テーパ・アイソレーテッド型ダイナミック・ゲイン・セ
   ルをメモリ・セルとするメモリ・セル・アレイを有する
   半導体記憶装置に於いて、ワード線方向に隣接する二つ
   のメモリ・セルを−っのビット線に共通に接続してなる
   ことを特徴とする半導体記憶装置。