JP2004303283A - 半導体記憶装置 - Google Patents
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Abstract
【課題】データリテンションテストのテスト時間を短縮して、生産性を向上させることができるスタティック型半導体記憶装置を提供する。
【解決手段】メモリセル（ＭＣ，１０）にデータを書き込んで、データ保持状態で電源電圧を下げた後に、ワード線（ＷＬ）を立ち上げてメモリセルのアクセストランジスタをＯＮさせ、ビット線を介してメモリセルの記憶ノード（ｎｄ）のデータ保持保証高電位（“Ｈ”）をリークさせて安定低電位（“Ｌ”）に下げるときに、ビット線対の電位の一方を高電位“Ｈ”、他方を低電位“Ｌ”とし、記憶ノードの高電位“Ｈ”を高電位“Ｈ”側に接続されたビット線にリークさせる。
【選択図】 図２
【解決手段】メモリセル（ＭＣ，１０）にデータを書き込んで、データ保持状態で電源電圧を下げた後に、ワード線（ＷＬ）を立ち上げてメモリセルのアクセストランジスタをＯＮさせ、ビット線を介してメモリセルの記憶ノード（ｎｄ）のデータ保持保証高電位（“Ｈ”）をリークさせて安定低電位（“Ｌ”）に下げるときに、ビット線対の電位の一方を高電位“Ｈ”、他方を低電位“Ｌ”とし、記憶ノードの高電位“Ｈ”を高電位“Ｈ”側に接続されたビット線にリークさせる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ＳＲＡＭ等におけるデータリテンション時の最小電圧規格を保証するテストにおいて、データリテンション時間の短縮を図ったスタティック型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
データリテンション時間の短縮を図った半導体記憶装置としては、例えば、特許文献１では、Ｘデコーダバッファとアナログスイッチと、トランジスタからなる基準電圧源を設け、わずかな保持時間の後、データをリードするだけで、保持不良が除去でき、テスト時間を短縮するＩＣメモリが開示されている。また、特許文献２では、データ書き込み後、電源電圧をデータ保持電圧よりも低い通常データ保持可能な電圧まで下げ、所定時間経過後、電源電圧を第２のデータ保持可能電圧まで上昇させ、セルノード電位を急速にデータ保持可能電圧に近づける半導体スタティックＲＡＭの低電源電圧データ保持特性の試験方法が開示されている。
【０００３】
また、特許文献２では、書込み状態のＳＲＡＭにおいて、電源電圧をデータ保持可能電圧以下に短時間下げた後、再びデータ保持可能電圧に戻すことにより、リテンションテスト時間を短縮するＳＲＡＭの低電源電圧データ保持特性の試験方法が開示されている。
【０００４】
スタティック型半導体記憶装置におけるデータリテンション時の最小電圧規格を保証するテストについて、簡単に説明する。テスト内容は、第１の工程では、動作保証電圧範囲内の電源電圧（例えば５Ｖ）で全メモリセルにデータを書き込み、第２の工程では、スタンバイ状態にして電源電圧をデータリテンション時の最小電圧規格以下（例えば２Ｖ）に下げる。第３の工程では、電源電圧を通常レベル（例えば５Ｖ）に上げて全メモリセルのデータを読み出し、第１の工程で書き込んだデータが保持されているかを判定する。
【０００５】
第２の工程でのデータリテンション時間は、少なくとも外部の電源電圧を下げることに応じて、メモリセルの“Ｈ”レベルを保持している記憶ノードの電位が下降し始めてから安定するまでに要する時間であり、この記憶ノードの電位は、例えば５Ｖから下げられ２Ｖで安定する。従って、メモリセルの記憶ノードと電源との間の抵抗が大きいほど、記憶ノードの“Ｈ”レベル電位が電源へリークする電流が小さくなり、記憶ノードの電位が安定するまでの時間が長くなる。
【０００６】
図１９は従来のスタティック型半導体記憶装置の回路構成図、図２０はその動作タイミング図、図２１は各メモリセルの回路構成図である。図１９、図２０及び図２１を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について以下に説明する。図中の回路のずべての素子は共通の電源に接続され、通常電源Ｖｃｃにより電源電圧が供給されるものとする。タイミングｔ０以前（ライト期間）に動作保証電圧範囲内の高電源電圧Ｖｃｃ＝Ｖａ（例えば５Ｖ）でメモリセルにデータが書き込まれ、タイミングｔ０〜ｔ９１までの期間はデータリテンション状態としている。
【０００７】
先ず、タイミングｔ０以前に高電圧Ｖｃｃ＝Ｖａでメモリセルにデータを書き込むライト動作時には、外部信号／ＣＳを“Ｌ”レベルとすることにより、内部信号ＣＳＷを“Ｈ”とし、外部アドレス信号ＡＤＤに応じて、ロウデコーダ１１、カラムデコーダ１２が動作し、ワード線ＷＬ０〜ＷＬｎのうちの１つ、およびカラム選択線ＣＬ０〜ＣＬｍのうちの１つを選択的に“Ｈ”レベルにして、各ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに接続されるカラムゲート１３の１つをＯＮさせて、１つのメモリセルとライトドライバー１４を接続状態にする。
【０００８】
ライトドライバー１４に入力される内部信号ＷＥＬと書き込みデータＤＩＮは、外部信号／ＷＥ＝“Ｌ”にすることにより、内部信号ＷＥＬ＝“Ｌ”となり、外部信号ＤＱのレベルに応じて内部信号ＤＩＮが変化し、ライトドライバー１４から出力される内部信号ＩＯとＩＯＢは、ＰＭＯＳトランジスタＰ１，Ｐ２を介して相反の電位レベル“Ｈ”と“Ｌ”として出力される。
【０００９】
次に、タイミングｔ０で外部信号／ＣＳをハイレベル“Ｈ”にすることにより、内部信号ＣＳＷがローレベル“Ｌ”になり、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”になり、全メモリセルＭＣ００〜ＭＣｎｍが非選択状態となる。つまり、図２１に示すメモリセル回路内のアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦとなり、データ保持状態となる。このとき、／ＣＳを“Ｈ”にしたことにより、内部信号ＤＩＮ，ＷＥＬは所定の電位に固定され、カラム選択線ＣＬ０〜ＣＬｍ及びＩＯ、ＩＯＢも所定の電位に固定され、外部信号に応じて変化することはない。
【００１０】
次に、タイミングｔ０〜ｔ１の期間ではチップ内部をデータリテンション状態にして、タイミングｔ１で電源電圧ＶｃｃをＶａ（例えば５Ｖ）からＶｈ（例えば２Ｖ）に下げる。図２１に示すメモリセルの記憶ノード（ｎｄ，／ｎｄ）は、一方が“Ｈ”、他方が“Ｌ”の相反電位を保持しており、例えば記憶ノードｎｄが“Ｈ”電位とすると、アクセストランジスタＮ１およびドライバトランジスタＮ２はＯＦＦしており、ＶｃｃをＶｈに下げる直前は、ノードｎｄの電位はデータ書き込み時のＶｃｃ＝Ｖａ（例えば５Ｖ）にほぼ等しく、ＶｃｃをＶｈに下げた直後から、記憶ノードｎｄの“Ｈ”電位は高抵抗Ｒ１を介して、電源Ｖｃｃへリークし始めて、タイミングｔ９０で低電位Ｖｈ（例えば２Ｖ）にほぼ等しい電位まで下降して安定状態となる。
【００１１】
ここで、図２１では高抵抗負荷型のメモリセルを例示しているが、ＴＦＴ負荷型も同様であり、高抵抗Ｒ１，Ｒ２の抵抗値は、スタンバイ電流を抑えるために、ギガオーダー以上の高抵抗値のものを使用している。
【００１２】
【特許文献１】
特開平４−２７８３００号公報（図１）
【特許文献２】
特開平５−２９０５９９号公報（図１）
【００１３】
【発明が解決しようとする課題】
しかしながら、上述のような従来の構成では、メモリセル回路内の高抵抗Ｒ１，Ｒ２の抵抗値は、スタンバイ電流を抑えるためにギガオーダー以上に設定されているために、記憶ノードの“Ｈ”電位が高抵抗Ｒ１，Ｒ２を介して電源Ｖｃｃへリークするリーク電流は微小となり、タイミングｔ１〜ｔ９０の時間はそれに応じて長くなる。
【００１４】
即ち、データリテンション時に外部電源Ｖｃｃを下げるときに、メモリセルの記憶ノードの“Ｈ”電位が下がるデータリテンション時間ｔ１〜ｔ９０は、リーク電流が微小であることから、長くなる。データリテンションテストのテスト時間は、図２０のｔ１〜ｔ９０で示すようにデータリテンション時間が大部分を占めており、データリテンション時間は数秒〜数十秒もの長さを要し、生産性において問題があった。
【００１５】
本発明は、上記課題を解決するためになされたもので、データリテンションテストにおいて、データリテンション時に外部電源を下げるのに応じてメモリセルの記憶ノードの“Ｈ”電位が下がる速度を速めることにより、データリテンション時間を短くすることを可能にし、データリテンションテストのテスト時間を短縮して、生産性を向上させることができるスタティック型半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明によるスタティック型の半導体記憶装置は、２つの記憶ノードを有するラッチ回路と、これらの記憶ノードにそれぞれ接続されたアクセストランジスタ対とを有するスタティック型メモリセルと、アクセストランジスタにそれぞれ接続されたたビット線対と、アクセストランジスタ対に接続されたワード線と、ビット線の電位をイコライズするビット線イコライズ回路と、ワード線を選択するアドレス信号が入力されるアドレスバッファと、ビット線対に外部から入力されるデータに応じてビット線データを出力するライトドライバとを備え、半導体装置の動作を非活性化する信号および半導体装置をテストするテスト信号が入力されたときに、ビット線イコライズ信号を非活性化し、アドレスバッファおよびライトドライバを活性化する制御回路を備えることを特徴とする。上記構成により、データリテンション時にワード線を立ち上げてもメモリセルの保持データを破壊することなく、セル記憶ノードの高電位を速やかに下げることができ、リテンションテスト時間を短縮することができる。
【００１７】
【発明の実施の形態】
図１乃至図１８を用いて本発明の実施の形態について以下に説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。また、各図において、各種制御信号で上付線を付した信号、例えば、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ等はＬＯＷアクティブ信号であることを示し、例えばＬレベルのときにデータが出力され、Ｈレベルのときに出力ディスエーブル状態となることを示すものとする。
【００１８】
（実施の形態１）
本発明の実施の形態１について図１乃至図３を参照して以下に説明する。図１は本発明に係る半導体チップにおけるチップセレクト信号／ＣＳ、テスト信号ＴＥ、アドレス信号ＡＤの生成を示す概略図、図２は本発明の実施の形態１に係るスタティック型半導体記憶装置の回路構成図、図３はその動作タイミング図を示す。
【００１９】
図１に示す半導体チップにおいて、データリテンション時は、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｈ”とし、アドレス信号ＡＤに応じてワード線を選択する。通常動作時は、／ＣＳ＝“Ｌ”かつＴＥ＝“Ｌ”とし、アドレス信号ＡＤに応じてワード線を選択する。スタンバイ時は、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｌ”とし、アドレス信号ＡＤが変化してもワード線は選択されない。
【００２０】
図２及び図３に示す本実施の形態１に係る回路構成と、図１９に示す従来の構成との主な相違点は、本実施の形態では、ロウデコーダ１１とカラムデコーダ１２に入力する制御信号ＴＭＷＣ線を追加したことにより、それに応じてロウデコーダとカラムデコーダの構成を変えたことである。フリップフロップ構成の（ＭＯＳスタティック型）メモリセルアレイ１０、カラムゲート回路１３及びライトドライバー１４の構成は従来構成と同様である。
【００２１】
図２に示す回路構成において、ビット線イコライズ回路（ＢＥＣ）はビット線の電位をイコライズする。アドレスバッファ８にはワード線を選択するアドレス信号が入力され、ライトドライバ１４は、ビット線対に外部から入力されるデータに応じてビット線データを出力する。制御回路６は、半導体装置の動作を非活性化する信号および半導体装置をテストするテスト信号（ＴＥ）が入力されたときに、ビット線イコライズ回路を非活性化し、アドレスバッファ８およびライトドライバ１４を活性化する
【００２２】
図２に示すスタティック型半導体記憶装置の回路構成では、通常動作時は、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｈ”であり、ワード線の選択アドレスが変化する場合は、ワード線を選択する前にビット線・／ビット線の電位をイコライズするビット線イコライズ回路（ＢＥＣ）が動作する。しかし、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｈ”のとき、ビット線イコライズ回路（ＢＥＣ）の動作を制御回路により、動作を停止させる。これは、もし動作を停止させないと、ライトドライバによりビット線・／ビット線の電位を固定できないためである。
【００２３】
図２及び図３を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について、以下に説明する。図中の回路のずべての素子の電源Ｖｃｃは共通で、通常電源Ｖｃｃにより供給されるものとする。先ず、タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａ（例えば５Ｖ）に設定して全メモリセルに同一のデータを書き込む。このように、本実施の形態では、全メモリセルの保持データが同一であることを前提としている。
【００２４】
次に、タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０で外部信号／ＣＳ＝“Ｌ”，／ＷＥ＝“Ｌ”として書き込み状態にするとともに、外部信号ＤＱのレベルを、全メモリセル（ＭＣ）に書き込んだデータに合わせた“Ｈ”または“Ｌ”の電位として入力する。これにより、内部信号ＣＳＷ＝“Ｈ”，ＷＥＬ＝“Ｌ”となり、ライトドライバー１４に入力されるＤＩＮとＷＥＬの電位レベルに応じてＩＯ、ＩＯＢの電位は決まり、ライトドライバー１４内のＰＭＯＳトランジスタＰ１，Ｐ２を介して出力されるＩＯ、ＩＯＢの電位は、全メモリセルに書き込んだデータに一致する相反の電位（“Ｈ”または“Ｌ”）となる。
【００２５】
また、外部信号ＴＭＷＣを“Ｌ”とし、内部信号ＣＳＷを“Ｈ”とすることにより、ロウデコーダ１１を介して全ワード線ＷＬ０〜ＷＬｎが“Ｈ”になり、同様に、カラムデコーダ１２を介して全カラム選択線ＣＬ０〜ＣＬｍが“Ｈ”となる。これにより、各ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに接続される全てのカラムゲート（１３）をＯＮさせた状態で、全メモリセルＭＣ００〜ＭＣｎｍの記憶ノード（ｎｄ，／ｎｄ）の一方に“Ｈ”、他方に“Ｌ”の相反の電位をライトドライバー１４から供給する。
【００２６】
次に、タイミングｔ１〜ｔ５までの期間（リーク期間）では、チップ内部をデータリテンション状態にして、タイミングｔ１で電源電圧ＶｃｃをＶａからＶｈ（例えば２Ｖ）に下げる。このとき、図２１に示すメモリセルの記憶ノードｎｄまたは／ｎｄの“Ｈ”電位が、メモリセルのアクセストランジスタＮ１（またはＮ３）、ビット線（ＢＩＴ）、カラムゲート１３を介してライトドライバ１４に接続され、ライトドライバ１４のＰＭＯＳトランジスタ（Ｐ１またはＰ２）でＯＮしている。
【００２７】
従って、記憶ノードの“Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、内部信号ＩＯまたはＩＯＢに“Ｈ”電位を供給している方のＰＭＯＳトランジスタ（Ｐ１またはＰ２）を介して電源Ｖｃｃにリークして、急速に記憶ノードの“Ｈ”電位を下げることができる。ただし、上記構成では、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから下降している。
【００２８】
次にタイミングｔ５〜ｔ２０までの期間（スタンバイ状態）においては、／ＣＳ，／ＷＥを“Ｈ”にすることにより内部信号ＣＳＷ＝“Ｌ”，ＷＥＬ＝“Ｈ”となり、外部信号ＤＱのレベルを任意に固定し、ＴＭＷＣ＝“Ｈ”とすることにより、内部信号ＤＩＮ，ＷＥＬ，ＣＬ０〜ＣＬｍは所定の電位に固定され、これら所定の内部信号ＤＩＮ，ＷＥＬに基いて、ライトドライバー１４から出力される内部信号ＩＯ，ＩＯＢも所定電位に固定されて、外部信号に応じて変化しない。
【００２９】
即ち、ＣＳＷ＝“Ｌ”、ＴＭＷＣ＝“Ｈ”により全ワード線ＷＬ０〜ＷＬｎおよびカラム選択線ＣＬ０〜ＣＬｍが“Ｌ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦしているので、メモリセルの記憶ノードの“Ｈ”電位（Ｖｈ＋Ｖｔｈ）は、メモリセル内の高抵抗Ｒ１またはＲ２（図２１参照）を介して、電源Ｖｃｃへ穏やかにリークし、タイミングｔ２０においてＶｃｃ＝Ｖｈの低電位で安定状態となる。
【００３０】
以上のように、本実施の形態によれば、メモリセルの記憶ノードの“Ｈ”電位がＶａから（Ｖｈ＋Ｖｔｈ）まで急速に下がり、低電位で安定状態となるまでに要する時間を大幅に短縮することができる。これは、メモリセルの高抵抗Ｒ１、Ｒ２の抵抗値がギガオーダー以上であるのに対して、メモリセルのアクセストランジスタＮ１（またはＮ３）、ビット線（ＢＩＴ）、カラムゲート１３介して接続されたライトドライバー１４へのリーク経路の抵抗値が数キロΩと小さく、リーク電流が大きくなることによる。
【００３１】
これにより、データリテンションテストにおいて、データリテンション時に外部電源をＶａからＶｈに下げるのに応じて、メモリセルの記憶ノードの“Ｈ”電位が下がる速度を速めることにより、データリテンション時間を短くすることを可能にし、データリテンションテストのテスト時間を短縮して、生産性を向上させることができる。
【００３２】
（実施の形態２）
本発明の実施の形態２について図４乃び図５を参照して以下に説明する。図４は本発明の実施の形態２に係るスタティック型半導体記憶装置の回路構成図、図５はその動作タイミング図を示す。
【００３３】
図４及び図５に示す本実施の形態２に係る回路構成と、図１９に示す従来の構成との主な相違点は、ロウデコーダ１１とカラムデコーダ１２に入力する制御信号ＴＭＷＣ，ＴＭＷＥ１，ＴＭＷＥ２の制御信号線を追加したことにより、それに応じてロウデコーダとカラムデコーダの構成を変えたことである。メモリセルアレイ１０、カラムゲート回路１３及びライトドライバーの構成は従来構成と同様である。
【００３４】
図４及び図５を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について、以下に説明する。図中の回路のずべての素子の電源は共通で、通常電源Ｖｃｃにより供給されるものとする。先ず、タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａ（例えば５Ｖ）に設定して全メモリセルにビット線方向で隣り合うセルが相反となるようにデータを書き込む。このように、本実施の形態では、書き込み後のデータが、タイミングｔ０時点でワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続されたメモリセルと、ワード線ＷＬ１， ３， ５， ．．． ， ｎに接続されたメモリセルとが相反のデータを保持しているとする。
【００３５】
次に、タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０で外部信号／ＣＳ＝“Ｌ”，／ＷＥ＝“Ｌ”として書き込み状態にするとともに、実施の形態１と同様に、外部信号ＤＱの入力レベルに応じて、ライトドライバー１４から出力される内部信号ＩＯ、ＩＯＢの電位は、相反の電位（“Ｈ”または“Ｌ”）となる。ここで、内部信号ＩＯ、ＩＯＢの電位は、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続されたメモリセルの保持データと一致させるように外部信号ＤＱを入力する。
【００３６】
外部信号ＴＭＷＣを“Ｌ”、ＴＭＷＥ１＝“Ｈ”、ＴＭＷＥ２＝“Ｈ”により、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”になり、同様に、全カラム選択線ＣＬ０〜ＣＬｍが“Ｈ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタＮ１（またはＮ３）がＯＦＦ状態、全てのカラムゲートをＯＮ状態で、ライトドライバー１４から全ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続されたメモリセルの保持データと一致する電位レベルの内部信号ＩＯ，ＩＯＢが出力される。
【００３７】
次に、タイミングｔ１〜ｔ５までの期間（第１のリーク期間）では、ＴＭＷＥ１＝“Ｌ”にして、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１を“Ｈ”にして、メモリセルのアクセストランジスタＮ１（またはＮ３）をＯＮにしている。これにより、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続される全メモリセルの記憶ノードの “Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、ライトドライバー１４へリークされ、急速に上記対応の記憶ノードの“Ｈ”電位を下げることができる。ただし、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから急速に下降している。
【００３８】
次に、タイミングｔ５〜ｔ６までの期間では、外部信号ＴＭＷＥ１＝“Ｈ”にして、全ＷＬ０〜ＷＬｎ＝“Ｌ”にして、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタＮ１（またはＮ３）がＯＦＦ状態で、外部信号ＤＱの入力レベルを反転する。これにより、内部信号ＩＯ，ＩＯＢの電位は、ワード線ＷＬ１， ３， ５， ．．． ， ｎに接続されたメモリセルの保持データと一致する電位レベルが出力される。
【００３９】
次に、タイミングｔ６〜ｔ１１までの期間（第２のリーク期間）では、外部信号ＴＭＷＥ２＝“Ｌ”にして、ワード線ＷＬ１， ３， ５， ．．． ， ｎ ＝“Ｈ”にして、対応メモリセルのアクセストランジスタＮ１（またはＮ３）をＯＮにする。これにより、ワード線ＷＬ１， ３， ５， ．．． ， ｎに接続される全メモリセルの記憶ノードの “Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、ライトドライバー１４へリークされ、急速に上記対応の記憶ノードの“Ｈ”電位を下げることができる。ただし、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから急速に下降している。
【００４０】
次にタイミングｔ１１〜ｔ３０までの期間（スタンバイ状態）においては、／ＣＳ，／ＷＥを“Ｈ”にすることにより内部信号ＣＳＷ＝“Ｌ”，ＷＥＬ＝“Ｈ”となり、外部信号ＤＱのレベルを任意に固定し、ＴＭＷＣ＝“Ｈ”、ＴＭＷＥ１＝“Ｈ”、ＴＭＷＥ２＝“Ｈ”により、内部信号ＤＩＮ，ＷＥＬ，ＣＬ０〜ＣＬｍは所定の電位に固定され、これら所定の内部信号ＤＩＮ，ＷＥＬに基いて、ライトドライバー１４か出力される内部信号ＩＯ，ＩＯＢも所定電位に固定され、外部信号に応じて変化しない。
【００４１】
このとき、全ワード線ＷＬ０〜ＷＬｎおよびカラム選択線ＣＬ０〜ＣＬｍが“Ｌ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦしているので、メモリセルの記憶ノードの“Ｈ”電位（Ｖｈ＋Ｖｔｈ）は、メモリセルの高抵抗Ｒ１またはＲ２（図２１参照）を介して、電源Ｖｃｃへ穏やかにリークし、タイミングｔ３０においてＶｃｃ＝Ｖｈの低電位で安定状態となる。
【００４２】
以上のように、本実施の形態によれば、実施の形態１と同様の効果があり、さらに、実施の形態１では全メモリセルの保持データが同一の場合に限定されるのに対して、本実施の形態では、ビット線方向で隣り合うメモリセルが相反のデータを保持する場合も、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができるとともに、全メモリセルの保持データが同一の場合も、実施の形態１と同等の効果が得られる。
【００４３】
（実施の形態３）
本発明の実施の形態３について図６乃び図７を参照して以下に説明する。図６は本発明の実施の形態３に係るスタティック型半導体記憶装置の回路構成図、図７はその動作タイミング図を示す。
【００４４】
図６及び図７に示す本実施の形態３に係る回路構成と、図１９に示す従来の構成との主な相違点は、ロウデコーダ１１とカラムデコーダ１２に入力する制御信号ＴＭＷＣ，ＴＭＷＥ，ＴＭＤＲの制御信号線を追加し、さらにライトドライバーを１つ追加したことである。メモリセルアレイ１０、カラムゲート回路１３及びライトドライバーの構成は従来構成と同様である。
【００４５】
図６及び図７を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について、以下に説明する。図中の回路のずべての素子の電源は共通で、通常電源Ｖｃｃにより供給されるものとする。タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａ（例えば５Ｖ）に設定して全メモリセルにワード線方向で隣り合うセルが相反となるようにデータを書き込む。このように、本実施の形態では、書き込み後のデータが、タイミングｔ０時点でビット線ＢＩＴ０， ２， ４， ．．． ， ｍ−１に接続されたメモリセルと、ビット線ＢＩＴ１， ３， ５， ．．． ， ｍ に接続されたメモリセルとが相反のデータを保持しているとする。
【００４６】
先ず、ライトドライバー系の回路構成とその動作について説明する。通常のデータ書き込み（通常ライト）時は、外部信号ＴＭＤＲ＝“Ｈ”にして、トランスファーゲートＴＧ１をＯＮに、ＴＧ２をＯＦＦにして、内部信号ＤＩＮに応じて、第１ライトドライバー１４’及び第２ライトドライバー１４ともにこれらの出力端子ＯＵＴ１，ＯＵＴ２に同じ電位を出力する。第１ライトドライバー１４’の出力は、内部信号線ＩＯ１，ＩＯＢ１に接続され、さらに内部信号線ＩＯ１，ＩＯＢ１はカラムゲート１３を介してビット線ＢＩＴ０， ２， ４， ．．． ， ｍ−１に接続されている。
【００４７】
一方、第２ライトドライバー１４の出力は、内部信号線ＩＯ２，ＩＯＢ２に接続され、さらに内部信号線ＩＯ２，ＩＯＢ２はカラムゲート１３を介してビット線ＢＩＴ１， ３， ５， ．．． ， ｍ に接続されている。このように、通常ライト動作は外部信号ＴＭＤＲ＝“Ｈ”にすることで従来と同様である。
【００４８】
外部信号ＴＭＤＲ＝“Ｌ”にすると、メモリセルの記憶ノードの“Ｈ”電位を高速でリークさせるためのテストモードになり、トランスファーゲートＴＧ１をＯＦＦに、ＴＧ２をＯＮにして、内部信号ＤＩＮに応じて、第１ライトドライバー１４’は信号線ＩＯ１，ＩＯＢ１に、通常とは相反の電位を出力し、第２ライトドライバー１４は信号線ＩＯ２，ＩＯＢ２に通常と同じ電位を出力する。
【００４９】
次に、タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０で外部信号／ＣＳ＝“Ｌ”，／ＷＥ＝“Ｌ”として書き込み状態にするとともに、ビット線ＢＩＴ１， ３， ５， ．．． ， ｍ に接続されたメモリセルの保持データと一致させるように外部信号ＤＱを入力する。これと同時に、外部信号ＴＭＤＲ＝“Ｌ”によりテストモードになり、第１ライトドライバー１４’から信号線ＩＯ１，ＩＯＢ１に、ビット線ＢＩＴ０， ２， ４， ．．． ， ｍ−１に接続されているメモリセルの保持データと一致する電位が出力され、第２ライトドライバー１４から信号線ＩＯ２，ＩＯＢ２に、ビット線ＢＩＴ１， ３， ５， ．．． ， ｍに接続されているメモリセルの保持データと一致する電位が出力される。
【００５０】
外部制御信号ＴＭＷＣ＝“Ｌ”，ＴＭＷＥ＝“Ｈ”により、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”になり、同様に、全カラム選択線ＣＬ０〜ＣＬｍが“Ｈ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタがＯＦＦ状態、全てのカラムゲートをＯＮ状態で、ライトドライバー１４、１４’から全ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに、全メモリセルの保持データと一致する電位レベルの内部信号ＩＯ，ＩＯＢが出力される。
【００５１】
次に、タイミングｔ１〜ｔ５までの期間（リーク期間）では、外部信号ＴＭＷＥ＝“Ｌ”にして、全ワード線ＷＬ０〜ｎを“Ｈ”にして、メモリセルのアクセストランジスタＮ１（またはＮ３）をＯＮにしている。これにより、全メモリセルの記憶ノードの “Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、第１及び第２ライトドライバー１４’、１４へリークされ、急速に記憶ノードの“Ｈ”電位を下げることができる。ただし、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから急速に下降している。
【００５２】
次にタイミングｔ５〜ｔ２０までの期間（スタンバイ状態）においては、／ＣＳ，／ＷＥを“Ｈ”により内部信号ＣＳＷ＝“Ｌ”，ＷＥＬ＝“Ｈ”となり、外部信号ＤＱのレベルを任意に固定し、ＴＭＷＣ＝“Ｈ”、ＴＭＷＥ＝“Ｈ”により、全ワード線ＷＬ０〜ＷＬｎおよびカラム選択線ＣＬ０〜ＣＬｍが“Ｌ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦしているので、メモリセルの記憶ノードの“Ｈ”電位（Ｖｈ＋Ｖｔｈ）は、メモリセルの高抵抗Ｒ１またはＲ２（図２１参照）を介して、電源Ｖｃｃへ穏やかにリークし、タイミングｔ２０においてＶｃｃ＝Ｖｈの低電位で安定状態となる。
【００５３】
以上のように、本実施の形態によれば、実施の形態１と同様の効果があり、さらに、実施の形態１では全メモリセルの保持データが同一の場合に限定されるのに対して、本実施の形態では、ワード線方向で隣り合うメモリセルが相反のデータを保持する場合も、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができるとともに、全メモリセルの保持データが同一の場合も、実施の形態１と同等の効果が得られる。
【００５４】
（実施の形態４）
本発明の実施の形態４について図８乃び図９を参照して以下に説明する。図８は本発明の実施の形態４に係るスタティック型半導体記憶装置の回路構成図、図９はその動作タイミング図を示す。
【００５５】
図８及び図９に示す本実施の形態４に係る回路構成は、図４に示す実施の形態２と図６に示す実施の形態３とを組み合わせた構成であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。本実施の形態によれば、実施の形態１、２，３と同様の効果があり、さらに、ワード線方向、及びビット線方向で隣り合うメモリセルが相反のデータを保持（チェッカー模様のデータを保持）する場合も、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができる。
【００５６】
（実施の形態５）
本発明の実施の形態５について図１０乃び図１１を参照して以下に説明する。図１０は本発明の実施の形態５に係るスタティック型半導体記憶装置の回路構成図、図１１はその動作タイミング図を示す。
【００５７】
図１０に示す本実施の形態５に係る回路構成は、図２に示す実施の形態１の構成に対して、電源を通常電源Ｖｃｃ 以外にメモリセル及びライトドライバー専用の電源ＶｃｃＭ を追加して２電源構成としたことが相違点であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。
【００５８】
本実施の形態５によれば、データリテンションテストでは、メモリセル用の電源ＶｃｃＭ だけを下げればよい。即ち、ＶｃｃＭは、タイミングｔ１からデータリテンション完了のタイミングｔ１０ までＶｃｃＭ＝Ｖｈとしている。よって、通常電源Ｖｃｃ のレベルをライト動作時のレベルＶａのままとすることにより、メモリセルのアクセストランジスタのゲートへの入力ワード線のレベルがメモリセル用の電源ＶｃｃＭ＝Ｖｈ より高い電位Ｖａ にすることができる。よって、Ｖａ＞Ｖｈ＋Ｖｔｈ （Ｖｔｈはアクセストランジスタの閾値）であれば、タイミングｔ１〜ｔ５までの期間（リーク期間）において、ライトドライバーへのリークによりメモリセルの記憶ノードの“Ｈ”電位を急速にＶｈ まで下げることができる。
【００５９】
以上のように、本実施の形態によれば、実施の形態１よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位をＶｈ まで下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に２電源構成を適用した場合も同様の効果が得られる。
【００６０】
（実施の形態６）
本発明の実施の形態６について図１２を参照して以下に説明する。図１２は本発明の実施の形態６に係るスタティック型半導体記憶装置の回路構成図を示す。
図１２に示す本実施の形態６に係る回路構成は、図１０に示す実施の形態５の構成に対して、メモリセル及びライトドライバー専用の電源ＶｃｃＭ をさらに分けて、メモリセル専用のＶｃｃＭとライトドライバー専用の電源ＶｃｃＢ を設け、３電源構成としたことが相違点であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。
【００６１】
本実施の形態６によれば、図１１に示した実施の形態５における動作タイミングにおいて、ライトドライバー専用の電源ＶｃｃＢ は、図１１に示したメモリセル及びライトドライバー専用の電源ＶｃｃＭと同様に電位供給させ、本実施の形態６のメモリセル専用のＶｃｃＭは、タイミングｔ０ 以前のライト動作時からデータリテンション完了のタイミングｔ１０ までＶｃｃＭ＝Ｖｈとしておく。これにより、各メモリセルで、ライト動作直後はメモリセルの記憶ノードの“Ｈ”電位は、ライトドライバーの“Ｈ”電位＝Ｖａ からアクセストランジスタのＶｔｈ 分下がったレベル（Ｖａ−Ｖｔｈ）になる。
【００６２】
従って、アクセストランジスタがＯＦＦした後、そのままにしておくと、ＶｃｃＭ＝Ｖａ の場合は、ＶｃｃＭからメモリセルの高抵抗を介して電位供給され、（Ｖａ−Ｖｔｈ）からＶａ まで上昇していくが、ＶｃｃＭ＝Ｖｈ としておくと、（Ｖａ−Ｖｔｈ）からＶｈ まで下がっていく。
【００６３】
以上のように、本実施の形態によれば、実施の形態５よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位をＶｈ まで下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に本実施の形態の３電源構成を適用した場合も同様の効果が得られる。
【００６４】
（実施の形態７）
本発明の実施の形態７について図１３を参照して以下に説明する。図１３は本発明の実施の形態７に係るスタティック型半導体記憶装置の動作タイミング図を示す。
【００６５】
本実施の形態７は、図１０及び図１１に示す実施の形態５の構成において、Ｖａ＜Ｖｈ＋Ｖｔｈ （Ｖｔｈはアクセストランジスタの閾値）の場合には、タイミングｔ１〜ｔ５までの期間（リーク期間）において、アクセストランジスタがＯＮしないので、ライトドライバーへのリークができず、メモリセルの記憶ノードの“Ｈ”電位を急速にＶｈ まで下げることができない。
【００６６】
このような場合に、本実施の形態７では、図１３に示すように、通常電源Ｖｃｃをライト動作後にＶｘ （ここで、Ｖｘ＜Ｖｈ＋Ｖｔｈ）に上げることにより、アクセストランジスタをＯＮさせることができる。
【００６７】
以上のように、本実施の形態によれば、メモリセル以外の素子に供給する電源Ｖｃｃについて、ライト動作時の電位Ｖａよりも、メモリセルの記憶ノードの“Ｈ”電位を急速にリークさせる時の電位を高く（Ｖｘ）することにより、Ｖａ＜Ｖｈ＋Ｖｔｈの場合であっても、実施の形態５と同様の効果が得られる。
【００６８】
（実施の形態８）
本発明の実施の形態８について図１４を参照して以下に説明する。図１４は本発明の実施の形態８に係るスタティック型半導体記憶装置の回路構成図を示す。
図１４に示す本実施の形態８に係る回路構成は、図２に示す実施の形態１の構成に対して、各ビット線対にＰＭＯＳクロスカップルのビット線負荷回路１５を追加したことが相違点であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。
【００６９】
本実施の形態８によれば、ライトドライバーへのリークによりメモリセルの記憶ノードの“Ｈ”電位を急速に下げる時に、各ビット線対の“Ｈ”電位側にドレインが接続されたビット線負荷回路１５のＰＭＯＳはＯＮしており、クロスカップル型にした他方のＰＭＯＳはＯＦＦしている状態となり、ライトドライバーへのリークに加えて、上記ビット線負荷回路１５のＰＭＯＳを介して記憶ノードの“Ｈ”電位はリークする。
【００７０】
以上のように、本実施の形態によれば、実施の形態１よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位を下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に上記ビット線負荷回路１５のＰＭＯＳを適用した場合も同様の効果が得られる。
【００７１】
（実施の形態９）
本発明の実施の形態９について図１５を参照して以下に説明する。図１５は本発明の実施の形態９に係るスタティック型半導体記憶装置の回路構成図を示す。
図１５に示す本実施の形態９に係る回路構成は、図２に示す実施の形態１の構成に対して、昇圧回路１６を追加し、外部電源電圧Ｖｃｃより高い電位ＶｃｃＦをロウデコーダ１１及びカラムデコーダ１２の電源として供給するように構成している。
【００７２】
上記のように構成したことにより、各メモリセルのアクセストランジスタのゲート電圧及びカラムゲート１３のＮＭＯＳゲート電圧を高めて、メモリセルの記憶ノードの“Ｈ”電位をリークさせる時のリーク電流を上げて、記憶ノードの“Ｈ”電位をより速く下げることができる。
【００７３】
また、昇圧回路１６による電位ＶｃｃＦを（Ｖｃｃ＋Ｖｔｈ）以上にしておくことにより、メモリセルの記憶ノードの“Ｈ”電位をＶｈまでライトドライバー１４へのリークにより下げることができる。
【００７４】
以上のように、本実施の形態によれば、実施の形態１よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位を下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に上記昇圧回路１６による電位ＶｃｃＦを適用した場合も同様の効果が得られる。
【００７５】
（実施の形態１０）
本発明の実施の形態１０について図１６、図１７乃び図１８を参照して以下に説明する。図１６は本発明の実施の形態１０に係るスタティック型半導体記憶装置の回路構成図、図１７はその動作タイミング図、図１８は図１７の回路構成に含まれるラッチ回路構成を示す。
【００７６】
図１６及び図１７に示す本実施の形態の回路構成と、図１９に示す従来の構成との主な相違点は、本実施の形態では、ロウデコーダ１１に入力する制御信号ＴＭＷＤの制御信号線を追加し、さらに各ビット線対に制御信号ＴＭＬで制御するデータラッチ回路０〜ｍを追加したことである。
【００７７】
また、ビット線イコライザー１７を設け、ビット線イコライザー１７を制御信号ＴＭＬにより非活性状態とすることができるようにしている。ビット線イコライザー１７は、アドレス変化に応じて発生されるＡＴＤパルスの発生期間中にビット線イコライザー内のＰＭＯＳがＯＮしてビット線対ＢＩＴとＢＩＴＢをショートさせ、ビット線対に電源電位Ｖｃｃを供給するものである。各ラッチ回路は、図１８に示すように、クロスカップル型ＰＭＯＳ及びＮＭＯＳトランジスタを有し、外部制御信号ＴＭＬ（ＴＭＬＢ）により制御動作される。
【００７８】
タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａに設定して各メモリセルに任意のデータを書き込む。このように、本実施の形態では、書き込み後のデータが、タイミングｔ０時点で各メモリセルが任意のデータを保持していることを前提とする。
【００７９】
タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０では外部信号／ＣＳ＝“Ｌ”（固定），／ＷＥ＝“Ｈ”で、外部制御信号ＴＭＷＤ＝“Ｌ”とすることにより、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”とし、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタをＯＦＦ状態とする。外部制御信号ＴＭＬを“Ｈ”として各ラッチ回路０〜ｍを活性状態にし、ビット線イコライザー１７を非活性状態にする。
【００８０】
タイミングｔ１〜ｔ２までの期間において、外部信号／ＣＳ＝“Ｌ”の状態で、／ＷＥ＝“Ｌ”として書き込み状態とし、メモリセルＭＣ００の保持データと一致させるように外部信号ＤＱを入力する。外部アドレス入力により、カラム選択線ＣＬ０＝“Ｈ”，ＣＬ１〜ＣＬｍ＝“Ｌ”とし、メモリセルＭＣ００が接続されるビット線対ＢＩＴ０，ＢＩＴＢ０に接続されるカラムゲート（図中左端）をＯＮとする。このとき他のカラムゲートはＯＦＦ状態である。
【００８１】
ライトドライバー１４により、ラッチ回路０にメモリセルＭＣ００の保持データと同じデータが書き込まれる。これにより、ビット線対ＢＩＴ０，ＢＩＴＢ０に接続されるカラムゲートがＯＦＦになった場合でも、外部制御信号ＴＭＬ＝“Ｈ”で各ラッチ回路０〜ｍを活性状態にしている間は、ラッチ回路０からビット線対ＢＩＴ０，ＢＩＴＢ０にメモリセルＭＣ００の保持データに一致する電位が出力されることになる。
【００８２】
次に、タイミングｔ２〜ｔ３までの期間では、タイミングｔ１〜ｔ２までの期間と同じ要領で、ラッチ回路１にメモリセルＭＣ０１の保持データと同じデータが書き込まれる。このようにして、タイミングｔ１１までのデータラッチ期間、順次、ワード線ＷＬ０に接続されるメモリセルＭＣ００， ０１， ０２， …， ０ｍのそれぞれラッチ回路０〜ｍに書き込んでいく。この書き込みの際にアドレスを変化させるので、ビット線イコライザーを活性状態にしておくと、イコライズしたときに、すでにラッチ回路に書き込んだデータが反転してしまう可能性がある。これを防ぐために、ビット線イコライザーを非活性状態にしておくことが必要である。
【００８３】
次に、タイミングｔ１１〜ｔ１２までの期間（リーク期間）においては、外部信号ＴＭＷＤ＝“Ｈ”にして、ワード線ＷＬ０を“Ｈ”にし他のワード線は“Ｌ”として、ワード線ＷＬ０に接続されるメモリセルＭＣ００， ０１， ０２， …， ０ｍのアクセストランジスタＮ１（またはＮ３）をＯＮにしている。これにより、各メモリセルの記憶ノードの “Ｈ”電位は、ラッチ回路を介してリークし、低電位Ｖｈまで急速に下げられる。ただし、記憶ノードの “Ｈ”電位を低電位Ｖｈまで下げるには、Ｖａ＞Ｖｈ＋Ｖｔｈ （Ｖｔｈはアクセストランジスタの閾値）にする必要がある。
【００８４】
このように、タイミングｔ１〜ｔ１２までの期間は、ワード線ＷＬ０に接続されるメモリセルＭＣ００， ０１， ０２， …， ０ｍの記憶ノードの “Ｈ”電位をリークさせるサイクルといえる。タイミングｔ１〜ｔ１２までの期間と同じ要領でワード線ＷＬ１〜ｎまで、順次、各メモリセルの記憶ノードの “Ｈ”電位をリークさせていく。
【００８５】
以上のように、本実施の形態によれば、実施の形態５の効果を含み、実施の形態１〜４と同様の効果があり、さらに、本実施の形態では、各メモリセルがいかなるデータを保持する場合でも、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができる。また、実施の形態６〜９の効果を含めることにより、さらに、記憶ノードの“Ｈ”電位のリークを速めることもできる。
【００８６】
【発明の効果】
以上のように、本発明によれば、メモリセルの記憶ノードの“Ｈ”電位が急速に下がり、低電位で安定状態となるまでに要する時間を大幅に短縮することができ、データリテンションテストにおいて、データリテンション時間を短くすることを可能にし、生産性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体チップにおける各種信号を示す概略図。
【図２】本発明の実施の形態１に係るスタティック型半導体記憶装置の回路構成図。
【図３】図２に示す回路構成の動作タイミングチャート。
【図４】本発明の実施の形態２に係るスタティック型半導体記憶装置の回路構成図。
【図５】図３に示す回路構成の動作タイミングチャート。
【図６】本発明の実施の形態３に係るスタティック型半導体記憶装置の回路構成図。
【図７】図６に示す回路構成の動作タイミングチャート。
【図８】本発明の実施の形態４に係るスタティック型半導体記憶装置の回路構成図。
【図９】図８に示す回路構成の動作タイミングチャート。
【図１０】本発明の実施の形態５に係るスタティック型半導体記憶装置の回路構成図。
【図１１】図１０に示す回路構成の動作タイミングチャート。
【図１２】本発明の実施の形態６に係るスタティック型半導体記憶装置の回路構成図。
【図１３】本発明の実施の形態７に係るスタティック型半導体記憶装置の動作タイミングチャート。
【図１４】本発明の実施の形態８に係るスタティック型半導体記憶装置の回路構成図。
【図１５】本発明の実施の形態９に係るスタティック型半導体記憶装置の回路構成図。
【図１６】本発明の実施の形態１０に係るスタティック型半導体記憶装置の回路構成図。
【図１７】図１６に示す回路構成の動作タイミングチャート。
【図１８】本発明の実施の形態で使用されるラッチ回路の構成図。
【図１９】従来のスタティック型半導体記憶装置の回路構成図。
【図２０】図１９に示す従来の回路構成の動作タイミングチャート。
【図２１】メモリセルの回路構成図。
【符号の説明】
１０ メモリセルアレイ、 １１ ロウデコーダ、 １２ カラムデコーダ、 １３ カラムゲート、 １４ ライトドライバー、 １５ ビット線負荷回路、 １６ 昇圧回路、 １７ ビット線イコライザー、 ＭＣメモリセル、 ＢＩＴ ビット線、 ＷＬ ワード線、 ＣＬ カラム線、 Ｖｃｃ 電源電圧
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ＳＲＡＭ等におけるデータリテンション時の最小電圧規格を保証するテストにおいて、データリテンション時間の短縮を図ったスタティック型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
データリテンション時間の短縮を図った半導体記憶装置としては、例えば、特許文献１では、Ｘデコーダバッファとアナログスイッチと、トランジスタからなる基準電圧源を設け、わずかな保持時間の後、データをリードするだけで、保持不良が除去でき、テスト時間を短縮するＩＣメモリが開示されている。また、特許文献２では、データ書き込み後、電源電圧をデータ保持電圧よりも低い通常データ保持可能な電圧まで下げ、所定時間経過後、電源電圧を第２のデータ保持可能電圧まで上昇させ、セルノード電位を急速にデータ保持可能電圧に近づける半導体スタティックＲＡＭの低電源電圧データ保持特性の試験方法が開示されている。
【０００３】
また、特許文献２では、書込み状態のＳＲＡＭにおいて、電源電圧をデータ保持可能電圧以下に短時間下げた後、再びデータ保持可能電圧に戻すことにより、リテンションテスト時間を短縮するＳＲＡＭの低電源電圧データ保持特性の試験方法が開示されている。
【０００４】
スタティック型半導体記憶装置におけるデータリテンション時の最小電圧規格を保証するテストについて、簡単に説明する。テスト内容は、第１の工程では、動作保証電圧範囲内の電源電圧（例えば５Ｖ）で全メモリセルにデータを書き込み、第２の工程では、スタンバイ状態にして電源電圧をデータリテンション時の最小電圧規格以下（例えば２Ｖ）に下げる。第３の工程では、電源電圧を通常レベル（例えば５Ｖ）に上げて全メモリセルのデータを読み出し、第１の工程で書き込んだデータが保持されているかを判定する。
【０００５】
第２の工程でのデータリテンション時間は、少なくとも外部の電源電圧を下げることに応じて、メモリセルの“Ｈ”レベルを保持している記憶ノードの電位が下降し始めてから安定するまでに要する時間であり、この記憶ノードの電位は、例えば５Ｖから下げられ２Ｖで安定する。従って、メモリセルの記憶ノードと電源との間の抵抗が大きいほど、記憶ノードの“Ｈ”レベル電位が電源へリークする電流が小さくなり、記憶ノードの電位が安定するまでの時間が長くなる。
【０００６】
図１９は従来のスタティック型半導体記憶装置の回路構成図、図２０はその動作タイミング図、図２１は各メモリセルの回路構成図である。図１９、図２０及び図２１を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について以下に説明する。図中の回路のずべての素子は共通の電源に接続され、通常電源Ｖｃｃにより電源電圧が供給されるものとする。タイミングｔ０以前（ライト期間）に動作保証電圧範囲内の高電源電圧Ｖｃｃ＝Ｖａ（例えば５Ｖ）でメモリセルにデータが書き込まれ、タイミングｔ０〜ｔ９１までの期間はデータリテンション状態としている。
【０００７】
先ず、タイミングｔ０以前に高電圧Ｖｃｃ＝Ｖａでメモリセルにデータを書き込むライト動作時には、外部信号／ＣＳを“Ｌ”レベルとすることにより、内部信号ＣＳＷを“Ｈ”とし、外部アドレス信号ＡＤＤに応じて、ロウデコーダ１１、カラムデコーダ１２が動作し、ワード線ＷＬ０〜ＷＬｎのうちの１つ、およびカラム選択線ＣＬ０〜ＣＬｍのうちの１つを選択的に“Ｈ”レベルにして、各ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに接続されるカラムゲート１３の１つをＯＮさせて、１つのメモリセルとライトドライバー１４を接続状態にする。
【０００８】
ライトドライバー１４に入力される内部信号ＷＥＬと書き込みデータＤＩＮは、外部信号／ＷＥ＝“Ｌ”にすることにより、内部信号ＷＥＬ＝“Ｌ”となり、外部信号ＤＱのレベルに応じて内部信号ＤＩＮが変化し、ライトドライバー１４から出力される内部信号ＩＯとＩＯＢは、ＰＭＯＳトランジスタＰ１，Ｐ２を介して相反の電位レベル“Ｈ”と“Ｌ”として出力される。
【０００９】
次に、タイミングｔ０で外部信号／ＣＳをハイレベル“Ｈ”にすることにより、内部信号ＣＳＷがローレベル“Ｌ”になり、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”になり、全メモリセルＭＣ００〜ＭＣｎｍが非選択状態となる。つまり、図２１に示すメモリセル回路内のアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦとなり、データ保持状態となる。このとき、／ＣＳを“Ｈ”にしたことにより、内部信号ＤＩＮ，ＷＥＬは所定の電位に固定され、カラム選択線ＣＬ０〜ＣＬｍ及びＩＯ、ＩＯＢも所定の電位に固定され、外部信号に応じて変化することはない。
【００１０】
次に、タイミングｔ０〜ｔ１の期間ではチップ内部をデータリテンション状態にして、タイミングｔ１で電源電圧ＶｃｃをＶａ（例えば５Ｖ）からＶｈ（例えば２Ｖ）に下げる。図２１に示すメモリセルの記憶ノード（ｎｄ，／ｎｄ）は、一方が“Ｈ”、他方が“Ｌ”の相反電位を保持しており、例えば記憶ノードｎｄが“Ｈ”電位とすると、アクセストランジスタＮ１およびドライバトランジスタＮ２はＯＦＦしており、ＶｃｃをＶｈに下げる直前は、ノードｎｄの電位はデータ書き込み時のＶｃｃ＝Ｖａ（例えば５Ｖ）にほぼ等しく、ＶｃｃをＶｈに下げた直後から、記憶ノードｎｄの“Ｈ”電位は高抵抗Ｒ１を介して、電源Ｖｃｃへリークし始めて、タイミングｔ９０で低電位Ｖｈ（例えば２Ｖ）にほぼ等しい電位まで下降して安定状態となる。
【００１１】
ここで、図２１では高抵抗負荷型のメモリセルを例示しているが、ＴＦＴ負荷型も同様であり、高抵抗Ｒ１，Ｒ２の抵抗値は、スタンバイ電流を抑えるために、ギガオーダー以上の高抵抗値のものを使用している。
【００１２】
【特許文献１】
特開平４−２７８３００号公報（図１）
【特許文献２】
特開平５−２９０５９９号公報（図１）
【００１３】
【発明が解決しようとする課題】
しかしながら、上述のような従来の構成では、メモリセル回路内の高抵抗Ｒ１，Ｒ２の抵抗値は、スタンバイ電流を抑えるためにギガオーダー以上に設定されているために、記憶ノードの“Ｈ”電位が高抵抗Ｒ１，Ｒ２を介して電源Ｖｃｃへリークするリーク電流は微小となり、タイミングｔ１〜ｔ９０の時間はそれに応じて長くなる。
【００１４】
即ち、データリテンション時に外部電源Ｖｃｃを下げるときに、メモリセルの記憶ノードの“Ｈ”電位が下がるデータリテンション時間ｔ１〜ｔ９０は、リーク電流が微小であることから、長くなる。データリテンションテストのテスト時間は、図２０のｔ１〜ｔ９０で示すようにデータリテンション時間が大部分を占めており、データリテンション時間は数秒〜数十秒もの長さを要し、生産性において問題があった。
【００１５】
本発明は、上記課題を解決するためになされたもので、データリテンションテストにおいて、データリテンション時に外部電源を下げるのに応じてメモリセルの記憶ノードの“Ｈ”電位が下がる速度を速めることにより、データリテンション時間を短くすることを可能にし、データリテンションテストのテスト時間を短縮して、生産性を向上させることができるスタティック型半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明によるスタティック型の半導体記憶装置は、２つの記憶ノードを有するラッチ回路と、これらの記憶ノードにそれぞれ接続されたアクセストランジスタ対とを有するスタティック型メモリセルと、アクセストランジスタにそれぞれ接続されたたビット線対と、アクセストランジスタ対に接続されたワード線と、ビット線の電位をイコライズするビット線イコライズ回路と、ワード線を選択するアドレス信号が入力されるアドレスバッファと、ビット線対に外部から入力されるデータに応じてビット線データを出力するライトドライバとを備え、半導体装置の動作を非活性化する信号および半導体装置をテストするテスト信号が入力されたときに、ビット線イコライズ信号を非活性化し、アドレスバッファおよびライトドライバを活性化する制御回路を備えることを特徴とする。上記構成により、データリテンション時にワード線を立ち上げてもメモリセルの保持データを破壊することなく、セル記憶ノードの高電位を速やかに下げることができ、リテンションテスト時間を短縮することができる。
【００１７】
【発明の実施の形態】
図１乃至図１８を用いて本発明の実施の形態について以下に説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。また、各図において、各種制御信号で上付線を付した信号、例えば、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ等はＬＯＷアクティブ信号であることを示し、例えばＬレベルのときにデータが出力され、Ｈレベルのときに出力ディスエーブル状態となることを示すものとする。
【００１８】
（実施の形態１）
本発明の実施の形態１について図１乃至図３を参照して以下に説明する。図１は本発明に係る半導体チップにおけるチップセレクト信号／ＣＳ、テスト信号ＴＥ、アドレス信号ＡＤの生成を示す概略図、図２は本発明の実施の形態１に係るスタティック型半導体記憶装置の回路構成図、図３はその動作タイミング図を示す。
【００１９】
図１に示す半導体チップにおいて、データリテンション時は、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｈ”とし、アドレス信号ＡＤに応じてワード線を選択する。通常動作時は、／ＣＳ＝“Ｌ”かつＴＥ＝“Ｌ”とし、アドレス信号ＡＤに応じてワード線を選択する。スタンバイ時は、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｌ”とし、アドレス信号ＡＤが変化してもワード線は選択されない。
【００２０】
図２及び図３に示す本実施の形態１に係る回路構成と、図１９に示す従来の構成との主な相違点は、本実施の形態では、ロウデコーダ１１とカラムデコーダ１２に入力する制御信号ＴＭＷＣ線を追加したことにより、それに応じてロウデコーダとカラムデコーダの構成を変えたことである。フリップフロップ構成の（ＭＯＳスタティック型）メモリセルアレイ１０、カラムゲート回路１３及びライトドライバー１４の構成は従来構成と同様である。
【００２１】
図２に示す回路構成において、ビット線イコライズ回路（ＢＥＣ）はビット線の電位をイコライズする。アドレスバッファ８にはワード線を選択するアドレス信号が入力され、ライトドライバ１４は、ビット線対に外部から入力されるデータに応じてビット線データを出力する。制御回路６は、半導体装置の動作を非活性化する信号および半導体装置をテストするテスト信号（ＴＥ）が入力されたときに、ビット線イコライズ回路を非活性化し、アドレスバッファ８およびライトドライバ１４を活性化する
【００２２】
図２に示すスタティック型半導体記憶装置の回路構成では、通常動作時は、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｈ”であり、ワード線の選択アドレスが変化する場合は、ワード線を選択する前にビット線・／ビット線の電位をイコライズするビット線イコライズ回路（ＢＥＣ）が動作する。しかし、／ＣＳ＝“Ｈ”かつＴＥ＝“Ｈ”のとき、ビット線イコライズ回路（ＢＥＣ）の動作を制御回路により、動作を停止させる。これは、もし動作を停止させないと、ライトドライバによりビット線・／ビット線の電位を固定できないためである。
【００２３】
図２及び図３を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について、以下に説明する。図中の回路のずべての素子の電源Ｖｃｃは共通で、通常電源Ｖｃｃにより供給されるものとする。先ず、タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａ（例えば５Ｖ）に設定して全メモリセルに同一のデータを書き込む。このように、本実施の形態では、全メモリセルの保持データが同一であることを前提としている。
【００２４】
次に、タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０で外部信号／ＣＳ＝“Ｌ”，／ＷＥ＝“Ｌ”として書き込み状態にするとともに、外部信号ＤＱのレベルを、全メモリセル（ＭＣ）に書き込んだデータに合わせた“Ｈ”または“Ｌ”の電位として入力する。これにより、内部信号ＣＳＷ＝“Ｈ”，ＷＥＬ＝“Ｌ”となり、ライトドライバー１４に入力されるＤＩＮとＷＥＬの電位レベルに応じてＩＯ、ＩＯＢの電位は決まり、ライトドライバー１４内のＰＭＯＳトランジスタＰ１，Ｐ２を介して出力されるＩＯ、ＩＯＢの電位は、全メモリセルに書き込んだデータに一致する相反の電位（“Ｈ”または“Ｌ”）となる。
【００２５】
また、外部信号ＴＭＷＣを“Ｌ”とし、内部信号ＣＳＷを“Ｈ”とすることにより、ロウデコーダ１１を介して全ワード線ＷＬ０〜ＷＬｎが“Ｈ”になり、同様に、カラムデコーダ１２を介して全カラム選択線ＣＬ０〜ＣＬｍが“Ｈ”となる。これにより、各ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに接続される全てのカラムゲート（１３）をＯＮさせた状態で、全メモリセルＭＣ００〜ＭＣｎｍの記憶ノード（ｎｄ，／ｎｄ）の一方に“Ｈ”、他方に“Ｌ”の相反の電位をライトドライバー１４から供給する。
【００２６】
次に、タイミングｔ１〜ｔ５までの期間（リーク期間）では、チップ内部をデータリテンション状態にして、タイミングｔ１で電源電圧ＶｃｃをＶａからＶｈ（例えば２Ｖ）に下げる。このとき、図２１に示すメモリセルの記憶ノードｎｄまたは／ｎｄの“Ｈ”電位が、メモリセルのアクセストランジスタＮ１（またはＮ３）、ビット線（ＢＩＴ）、カラムゲート１３を介してライトドライバ１４に接続され、ライトドライバ１４のＰＭＯＳトランジスタ（Ｐ１またはＰ２）でＯＮしている。
【００２７】
従って、記憶ノードの“Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、内部信号ＩＯまたはＩＯＢに“Ｈ”電位を供給している方のＰＭＯＳトランジスタ（Ｐ１またはＰ２）を介して電源Ｖｃｃにリークして、急速に記憶ノードの“Ｈ”電位を下げることができる。ただし、上記構成では、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから下降している。
【００２８】
次にタイミングｔ５〜ｔ２０までの期間（スタンバイ状態）においては、／ＣＳ，／ＷＥを“Ｈ”にすることにより内部信号ＣＳＷ＝“Ｌ”，ＷＥＬ＝“Ｈ”となり、外部信号ＤＱのレベルを任意に固定し、ＴＭＷＣ＝“Ｈ”とすることにより、内部信号ＤＩＮ，ＷＥＬ，ＣＬ０〜ＣＬｍは所定の電位に固定され、これら所定の内部信号ＤＩＮ，ＷＥＬに基いて、ライトドライバー１４から出力される内部信号ＩＯ，ＩＯＢも所定電位に固定されて、外部信号に応じて変化しない。
【００２９】
即ち、ＣＳＷ＝“Ｌ”、ＴＭＷＣ＝“Ｈ”により全ワード線ＷＬ０〜ＷＬｎおよびカラム選択線ＣＬ０〜ＣＬｍが“Ｌ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦしているので、メモリセルの記憶ノードの“Ｈ”電位（Ｖｈ＋Ｖｔｈ）は、メモリセル内の高抵抗Ｒ１またはＲ２（図２１参照）を介して、電源Ｖｃｃへ穏やかにリークし、タイミングｔ２０においてＶｃｃ＝Ｖｈの低電位で安定状態となる。
【００３０】
以上のように、本実施の形態によれば、メモリセルの記憶ノードの“Ｈ”電位がＶａから（Ｖｈ＋Ｖｔｈ）まで急速に下がり、低電位で安定状態となるまでに要する時間を大幅に短縮することができる。これは、メモリセルの高抵抗Ｒ１、Ｒ２の抵抗値がギガオーダー以上であるのに対して、メモリセルのアクセストランジスタＮ１（またはＮ３）、ビット線（ＢＩＴ）、カラムゲート１３介して接続されたライトドライバー１４へのリーク経路の抵抗値が数キロΩと小さく、リーク電流が大きくなることによる。
【００３１】
これにより、データリテンションテストにおいて、データリテンション時に外部電源をＶａからＶｈに下げるのに応じて、メモリセルの記憶ノードの“Ｈ”電位が下がる速度を速めることにより、データリテンション時間を短くすることを可能にし、データリテンションテストのテスト時間を短縮して、生産性を向上させることができる。
【００３２】
（実施の形態２）
本発明の実施の形態２について図４乃び図５を参照して以下に説明する。図４は本発明の実施の形態２に係るスタティック型半導体記憶装置の回路構成図、図５はその動作タイミング図を示す。
【００３３】
図４及び図５に示す本実施の形態２に係る回路構成と、図１９に示す従来の構成との主な相違点は、ロウデコーダ１１とカラムデコーダ１２に入力する制御信号ＴＭＷＣ，ＴＭＷＥ１，ＴＭＷＥ２の制御信号線を追加したことにより、それに応じてロウデコーダとカラムデコーダの構成を変えたことである。メモリセルアレイ１０、カラムゲート回路１３及びライトドライバーの構成は従来構成と同様である。
【００３４】
図４及び図５を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について、以下に説明する。図中の回路のずべての素子の電源は共通で、通常電源Ｖｃｃにより供給されるものとする。先ず、タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａ（例えば５Ｖ）に設定して全メモリセルにビット線方向で隣り合うセルが相反となるようにデータを書き込む。このように、本実施の形態では、書き込み後のデータが、タイミングｔ０時点でワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続されたメモリセルと、ワード線ＷＬ１， ３， ５， ．．． ， ｎに接続されたメモリセルとが相反のデータを保持しているとする。
【００３５】
次に、タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０で外部信号／ＣＳ＝“Ｌ”，／ＷＥ＝“Ｌ”として書き込み状態にするとともに、実施の形態１と同様に、外部信号ＤＱの入力レベルに応じて、ライトドライバー１４から出力される内部信号ＩＯ、ＩＯＢの電位は、相反の電位（“Ｈ”または“Ｌ”）となる。ここで、内部信号ＩＯ、ＩＯＢの電位は、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続されたメモリセルの保持データと一致させるように外部信号ＤＱを入力する。
【００３６】
外部信号ＴＭＷＣを“Ｌ”、ＴＭＷＥ１＝“Ｈ”、ＴＭＷＥ２＝“Ｈ”により、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”になり、同様に、全カラム選択線ＣＬ０〜ＣＬｍが“Ｈ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタＮ１（またはＮ３）がＯＦＦ状態、全てのカラムゲートをＯＮ状態で、ライトドライバー１４から全ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続されたメモリセルの保持データと一致する電位レベルの内部信号ＩＯ，ＩＯＢが出力される。
【００３７】
次に、タイミングｔ１〜ｔ５までの期間（第１のリーク期間）では、ＴＭＷＥ１＝“Ｌ”にして、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１を“Ｈ”にして、メモリセルのアクセストランジスタＮ１（またはＮ３）をＯＮにしている。これにより、ワード線ＷＬ０， ２， ４， ．．． ， ｎ−１に接続される全メモリセルの記憶ノードの “Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、ライトドライバー１４へリークされ、急速に上記対応の記憶ノードの“Ｈ”電位を下げることができる。ただし、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから急速に下降している。
【００３８】
次に、タイミングｔ５〜ｔ６までの期間では、外部信号ＴＭＷＥ１＝“Ｈ”にして、全ＷＬ０〜ＷＬｎ＝“Ｌ”にして、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタＮ１（またはＮ３）がＯＦＦ状態で、外部信号ＤＱの入力レベルを反転する。これにより、内部信号ＩＯ，ＩＯＢの電位は、ワード線ＷＬ１， ３， ５， ．．． ， ｎに接続されたメモリセルの保持データと一致する電位レベルが出力される。
【００３９】
次に、タイミングｔ６〜ｔ１１までの期間（第２のリーク期間）では、外部信号ＴＭＷＥ２＝“Ｌ”にして、ワード線ＷＬ１， ３， ５， ．．． ， ｎ ＝“Ｈ”にして、対応メモリセルのアクセストランジスタＮ１（またはＮ３）をＯＮにする。これにより、ワード線ＷＬ１， ３， ５， ．．． ， ｎに接続される全メモリセルの記憶ノードの “Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、ライトドライバー１４へリークされ、急速に上記対応の記憶ノードの“Ｈ”電位を下げることができる。ただし、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから急速に下降している。
【００４０】
次にタイミングｔ１１〜ｔ３０までの期間（スタンバイ状態）においては、／ＣＳ，／ＷＥを“Ｈ”にすることにより内部信号ＣＳＷ＝“Ｌ”，ＷＥＬ＝“Ｈ”となり、外部信号ＤＱのレベルを任意に固定し、ＴＭＷＣ＝“Ｈ”、ＴＭＷＥ１＝“Ｈ”、ＴＭＷＥ２＝“Ｈ”により、内部信号ＤＩＮ，ＷＥＬ，ＣＬ０〜ＣＬｍは所定の電位に固定され、これら所定の内部信号ＤＩＮ，ＷＥＬに基いて、ライトドライバー１４か出力される内部信号ＩＯ，ＩＯＢも所定電位に固定され、外部信号に応じて変化しない。
【００４１】
このとき、全ワード線ＷＬ０〜ＷＬｎおよびカラム選択線ＣＬ０〜ＣＬｍが“Ｌ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦしているので、メモリセルの記憶ノードの“Ｈ”電位（Ｖｈ＋Ｖｔｈ）は、メモリセルの高抵抗Ｒ１またはＲ２（図２１参照）を介して、電源Ｖｃｃへ穏やかにリークし、タイミングｔ３０においてＶｃｃ＝Ｖｈの低電位で安定状態となる。
【００４２】
以上のように、本実施の形態によれば、実施の形態１と同様の効果があり、さらに、実施の形態１では全メモリセルの保持データが同一の場合に限定されるのに対して、本実施の形態では、ビット線方向で隣り合うメモリセルが相反のデータを保持する場合も、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができるとともに、全メモリセルの保持データが同一の場合も、実施の形態１と同等の効果が得られる。
【００４３】
（実施の形態３）
本発明の実施の形態３について図６乃び図７を参照して以下に説明する。図６は本発明の実施の形態３に係るスタティック型半導体記憶装置の回路構成図、図７はその動作タイミング図を示す。
【００４４】
図６及び図７に示す本実施の形態３に係る回路構成と、図１９に示す従来の構成との主な相違点は、ロウデコーダ１１とカラムデコーダ１２に入力する制御信号ＴＭＷＣ，ＴＭＷＥ，ＴＭＤＲの制御信号線を追加し、さらにライトドライバーを１つ追加したことである。メモリセルアレイ１０、カラムゲート回路１３及びライトドライバーの構成は従来構成と同様である。
【００４５】
図６及び図７を参照して、データリテンションテストによるデータリテンション時のチップ内部の動作について、以下に説明する。図中の回路のずべての素子の電源は共通で、通常電源Ｖｃｃにより供給されるものとする。タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａ（例えば５Ｖ）に設定して全メモリセルにワード線方向で隣り合うセルが相反となるようにデータを書き込む。このように、本実施の形態では、書き込み後のデータが、タイミングｔ０時点でビット線ＢＩＴ０， ２， ４， ．．． ， ｍ−１に接続されたメモリセルと、ビット線ＢＩＴ１， ３， ５， ．．． ， ｍ に接続されたメモリセルとが相反のデータを保持しているとする。
【００４６】
先ず、ライトドライバー系の回路構成とその動作について説明する。通常のデータ書き込み（通常ライト）時は、外部信号ＴＭＤＲ＝“Ｈ”にして、トランスファーゲートＴＧ１をＯＮに、ＴＧ２をＯＦＦにして、内部信号ＤＩＮに応じて、第１ライトドライバー１４’及び第２ライトドライバー１４ともにこれらの出力端子ＯＵＴ１，ＯＵＴ２に同じ電位を出力する。第１ライトドライバー１４’の出力は、内部信号線ＩＯ１，ＩＯＢ１に接続され、さらに内部信号線ＩＯ１，ＩＯＢ１はカラムゲート１３を介してビット線ＢＩＴ０， ２， ４， ．．． ， ｍ−１に接続されている。
【００４７】
一方、第２ライトドライバー１４の出力は、内部信号線ＩＯ２，ＩＯＢ２に接続され、さらに内部信号線ＩＯ２，ＩＯＢ２はカラムゲート１３を介してビット線ＢＩＴ１， ３， ５， ．．． ， ｍ に接続されている。このように、通常ライト動作は外部信号ＴＭＤＲ＝“Ｈ”にすることで従来と同様である。
【００４８】
外部信号ＴＭＤＲ＝“Ｌ”にすると、メモリセルの記憶ノードの“Ｈ”電位を高速でリークさせるためのテストモードになり、トランスファーゲートＴＧ１をＯＦＦに、ＴＧ２をＯＮにして、内部信号ＤＩＮに応じて、第１ライトドライバー１４’は信号線ＩＯ１，ＩＯＢ１に、通常とは相反の電位を出力し、第２ライトドライバー１４は信号線ＩＯ２，ＩＯＢ２に通常と同じ電位を出力する。
【００４９】
次に、タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０で外部信号／ＣＳ＝“Ｌ”，／ＷＥ＝“Ｌ”として書き込み状態にするとともに、ビット線ＢＩＴ１， ３， ５， ．．． ， ｍ に接続されたメモリセルの保持データと一致させるように外部信号ＤＱを入力する。これと同時に、外部信号ＴＭＤＲ＝“Ｌ”によりテストモードになり、第１ライトドライバー１４’から信号線ＩＯ１，ＩＯＢ１に、ビット線ＢＩＴ０， ２， ４， ．．． ， ｍ−１に接続されているメモリセルの保持データと一致する電位が出力され、第２ライトドライバー１４から信号線ＩＯ２，ＩＯＢ２に、ビット線ＢＩＴ１， ３， ５， ．．． ， ｍに接続されているメモリセルの保持データと一致する電位が出力される。
【００５０】
外部制御信号ＴＭＷＣ＝“Ｌ”，ＴＭＷＥ＝“Ｈ”により、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”になり、同様に、全カラム選択線ＣＬ０〜ＣＬｍが“Ｈ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタがＯＦＦ状態、全てのカラムゲートをＯＮ状態で、ライトドライバー１４、１４’から全ビット線対ＢＩＴ０，ＢＩＴＢ０〜ＢＩＴｍ，ＢＩＴＢｍに、全メモリセルの保持データと一致する電位レベルの内部信号ＩＯ，ＩＯＢが出力される。
【００５１】
次に、タイミングｔ１〜ｔ５までの期間（リーク期間）では、外部信号ＴＭＷＥ＝“Ｌ”にして、全ワード線ＷＬ０〜ｎを“Ｈ”にして、メモリセルのアクセストランジスタＮ１（またはＮ３）をＯＮにしている。これにより、全メモリセルの記憶ノードの “Ｈ”電位は、メモリセルの高抵抗Ｒ１またはＲ２を介することなく、第１及び第２ライトドライバー１４’、１４へリークされ、急速に記憶ノードの“Ｈ”電位を下げることができる。ただし、メモリセルのアクセストランジスタＮ１がＮＭＯＳであるので、低レベルの電源電圧Ｖｃｃ＝Ｖｈよりもアクセストランジスタの閾値電圧Ｖｔｈ分だけ高い電位（Ｖｈ＋Ｖｔｈ）までＶａから急速に下降している。
【００５２】
次にタイミングｔ５〜ｔ２０までの期間（スタンバイ状態）においては、／ＣＳ，／ＷＥを“Ｈ”により内部信号ＣＳＷ＝“Ｌ”，ＷＥＬ＝“Ｈ”となり、外部信号ＤＱのレベルを任意に固定し、ＴＭＷＣ＝“Ｈ”、ＴＭＷＥ＝“Ｈ”により、全ワード線ＷＬ０〜ＷＬｎおよびカラム選択線ＣＬ０〜ＣＬｍが“Ｌ”となり、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦしているので、メモリセルの記憶ノードの“Ｈ”電位（Ｖｈ＋Ｖｔｈ）は、メモリセルの高抵抗Ｒ１またはＲ２（図２１参照）を介して、電源Ｖｃｃへ穏やかにリークし、タイミングｔ２０においてＶｃｃ＝Ｖｈの低電位で安定状態となる。
【００５３】
以上のように、本実施の形態によれば、実施の形態１と同様の効果があり、さらに、実施の形態１では全メモリセルの保持データが同一の場合に限定されるのに対して、本実施の形態では、ワード線方向で隣り合うメモリセルが相反のデータを保持する場合も、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができるとともに、全メモリセルの保持データが同一の場合も、実施の形態１と同等の効果が得られる。
【００５４】
（実施の形態４）
本発明の実施の形態４について図８乃び図９を参照して以下に説明する。図８は本発明の実施の形態４に係るスタティック型半導体記憶装置の回路構成図、図９はその動作タイミング図を示す。
【００５５】
図８及び図９に示す本実施の形態４に係る回路構成は、図４に示す実施の形態２と図６に示す実施の形態３とを組み合わせた構成であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。本実施の形態によれば、実施の形態１、２，３と同様の効果があり、さらに、ワード線方向、及びビット線方向で隣り合うメモリセルが相反のデータを保持（チェッカー模様のデータを保持）する場合も、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができる。
【００５６】
（実施の形態５）
本発明の実施の形態５について図１０乃び図１１を参照して以下に説明する。図１０は本発明の実施の形態５に係るスタティック型半導体記憶装置の回路構成図、図１１はその動作タイミング図を示す。
【００５７】
図１０に示す本実施の形態５に係る回路構成は、図２に示す実施の形態１の構成に対して、電源を通常電源Ｖｃｃ 以外にメモリセル及びライトドライバー専用の電源ＶｃｃＭ を追加して２電源構成としたことが相違点であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。
【００５８】
本実施の形態５によれば、データリテンションテストでは、メモリセル用の電源ＶｃｃＭ だけを下げればよい。即ち、ＶｃｃＭは、タイミングｔ１からデータリテンション完了のタイミングｔ１０ までＶｃｃＭ＝Ｖｈとしている。よって、通常電源Ｖｃｃ のレベルをライト動作時のレベルＶａのままとすることにより、メモリセルのアクセストランジスタのゲートへの入力ワード線のレベルがメモリセル用の電源ＶｃｃＭ＝Ｖｈ より高い電位Ｖａ にすることができる。よって、Ｖａ＞Ｖｈ＋Ｖｔｈ （Ｖｔｈはアクセストランジスタの閾値）であれば、タイミングｔ１〜ｔ５までの期間（リーク期間）において、ライトドライバーへのリークによりメモリセルの記憶ノードの“Ｈ”電位を急速にＶｈ まで下げることができる。
【００５９】
以上のように、本実施の形態によれば、実施の形態１よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位をＶｈ まで下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に２電源構成を適用した場合も同様の効果が得られる。
【００６０】
（実施の形態６）
本発明の実施の形態６について図１２を参照して以下に説明する。図１２は本発明の実施の形態６に係るスタティック型半導体記憶装置の回路構成図を示す。
図１２に示す本実施の形態６に係る回路構成は、図１０に示す実施の形態５の構成に対して、メモリセル及びライトドライバー専用の電源ＶｃｃＭ をさらに分けて、メモリセル専用のＶｃｃＭとライトドライバー専用の電源ＶｃｃＢ を設け、３電源構成としたことが相違点であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。
【００６１】
本実施の形態６によれば、図１１に示した実施の形態５における動作タイミングにおいて、ライトドライバー専用の電源ＶｃｃＢ は、図１１に示したメモリセル及びライトドライバー専用の電源ＶｃｃＭと同様に電位供給させ、本実施の形態６のメモリセル専用のＶｃｃＭは、タイミングｔ０ 以前のライト動作時からデータリテンション完了のタイミングｔ１０ までＶｃｃＭ＝Ｖｈとしておく。これにより、各メモリセルで、ライト動作直後はメモリセルの記憶ノードの“Ｈ”電位は、ライトドライバーの“Ｈ”電位＝Ｖａ からアクセストランジスタのＶｔｈ 分下がったレベル（Ｖａ−Ｖｔｈ）になる。
【００６２】
従って、アクセストランジスタがＯＦＦした後、そのままにしておくと、ＶｃｃＭ＝Ｖａ の場合は、ＶｃｃＭからメモリセルの高抵抗を介して電位供給され、（Ｖａ−Ｖｔｈ）からＶａ まで上昇していくが、ＶｃｃＭ＝Ｖｈ としておくと、（Ｖａ−Ｖｔｈ）からＶｈ まで下がっていく。
【００６３】
以上のように、本実施の形態によれば、実施の形態５よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位をＶｈ まで下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に本実施の形態の３電源構成を適用した場合も同様の効果が得られる。
【００６４】
（実施の形態７）
本発明の実施の形態７について図１３を参照して以下に説明する。図１３は本発明の実施の形態７に係るスタティック型半導体記憶装置の動作タイミング図を示す。
【００６５】
本実施の形態７は、図１０及び図１１に示す実施の形態５の構成において、Ｖａ＜Ｖｈ＋Ｖｔｈ （Ｖｔｈはアクセストランジスタの閾値）の場合には、タイミングｔ１〜ｔ５までの期間（リーク期間）において、アクセストランジスタがＯＮしないので、ライトドライバーへのリークができず、メモリセルの記憶ノードの“Ｈ”電位を急速にＶｈ まで下げることができない。
【００６６】
このような場合に、本実施の形態７では、図１３に示すように、通常電源Ｖｃｃをライト動作後にＶｘ （ここで、Ｖｘ＜Ｖｈ＋Ｖｔｈ）に上げることにより、アクセストランジスタをＯＮさせることができる。
【００６７】
以上のように、本実施の形態によれば、メモリセル以外の素子に供給する電源Ｖｃｃについて、ライト動作時の電位Ｖａよりも、メモリセルの記憶ノードの“Ｈ”電位を急速にリークさせる時の電位を高く（Ｖｘ）することにより、Ｖａ＜Ｖｈ＋Ｖｔｈの場合であっても、実施の形態５と同様の効果が得られる。
【００６８】
（実施の形態８）
本発明の実施の形態８について図１４を参照して以下に説明する。図１４は本発明の実施の形態８に係るスタティック型半導体記憶装置の回路構成図を示す。
図１４に示す本実施の形態８に係る回路構成は、図２に示す実施の形態１の構成に対して、各ビット線対にＰＭＯＳクロスカップルのビット線負荷回路１５を追加したことが相違点であり、データリテンション時のチップ内部の動作も同様であるので、その詳細な説明は省略する。
【００６９】
本実施の形態８によれば、ライトドライバーへのリークによりメモリセルの記憶ノードの“Ｈ”電位を急速に下げる時に、各ビット線対の“Ｈ”電位側にドレインが接続されたビット線負荷回路１５のＰＭＯＳはＯＮしており、クロスカップル型にした他方のＰＭＯＳはＯＦＦしている状態となり、ライトドライバーへのリークに加えて、上記ビット線負荷回路１５のＰＭＯＳを介して記憶ノードの“Ｈ”電位はリークする。
【００７０】
以上のように、本実施の形態によれば、実施の形態１よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位を下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に上記ビット線負荷回路１５のＰＭＯＳを適用した場合も同様の効果が得られる。
【００７１】
（実施の形態９）
本発明の実施の形態９について図１５を参照して以下に説明する。図１５は本発明の実施の形態９に係るスタティック型半導体記憶装置の回路構成図を示す。
図１５に示す本実施の形態９に係る回路構成は、図２に示す実施の形態１の構成に対して、昇圧回路１６を追加し、外部電源電圧Ｖｃｃより高い電位ＶｃｃＦをロウデコーダ１１及びカラムデコーダ１２の電源として供給するように構成している。
【００７２】
上記のように構成したことにより、各メモリセルのアクセストランジスタのゲート電圧及びカラムゲート１３のＮＭＯＳゲート電圧を高めて、メモリセルの記憶ノードの“Ｈ”電位をリークさせる時のリーク電流を上げて、記憶ノードの“Ｈ”電位をより速く下げることができる。
【００７３】
また、昇圧回路１６による電位ＶｃｃＦを（Ｖｃｃ＋Ｖｔｈ）以上にしておくことにより、メモリセルの記憶ノードの“Ｈ”電位をＶｈまでライトドライバー１４へのリークにより下げることができる。
【００７４】
以上のように、本実施の形態によれば、実施の形態１よりもさらに速くメモリセルの記憶ノードの“Ｈ”電位を下げ、データリテンション時間を短縮することができる。また、実施の形態２，３，４に上記昇圧回路１６による電位ＶｃｃＦを適用した場合も同様の効果が得られる。
【００７５】
（実施の形態１０）
本発明の実施の形態１０について図１６、図１７乃び図１８を参照して以下に説明する。図１６は本発明の実施の形態１０に係るスタティック型半導体記憶装置の回路構成図、図１７はその動作タイミング図、図１８は図１７の回路構成に含まれるラッチ回路構成を示す。
【００７６】
図１６及び図１７に示す本実施の形態の回路構成と、図１９に示す従来の構成との主な相違点は、本実施の形態では、ロウデコーダ１１に入力する制御信号ＴＭＷＤの制御信号線を追加し、さらに各ビット線対に制御信号ＴＭＬで制御するデータラッチ回路０〜ｍを追加したことである。
【００７７】
また、ビット線イコライザー１７を設け、ビット線イコライザー１７を制御信号ＴＭＬにより非活性状態とすることができるようにしている。ビット線イコライザー１７は、アドレス変化に応じて発生されるＡＴＤパルスの発生期間中にビット線イコライザー内のＰＭＯＳがＯＮしてビット線対ＢＩＴとＢＩＴＢをショートさせ、ビット線対に電源電位Ｖｃｃを供給するものである。各ラッチ回路は、図１８に示すように、クロスカップル型ＰＭＯＳ及びＮＭＯＳトランジスタを有し、外部制御信号ＴＭＬ（ＴＭＬＢ）により制御動作される。
【００７８】
タイミングｔ０以前（ライト動作工程）において通常電源Ｖｃｃを動作保証電圧範囲内の高電位Ｖａに設定して各メモリセルに任意のデータを書き込む。このように、本実施の形態では、書き込み後のデータが、タイミングｔ０時点で各メモリセルが任意のデータを保持していることを前提とする。
【００７９】
タイミングｔ０〜ｔ１までの期間（モードセット期間）において、タイミングｔ０では外部信号／ＣＳ＝“Ｌ”（固定），／ＷＥ＝“Ｈ”で、外部制御信号ＴＭＷＤ＝“Ｌ”とすることにより、全ワード線ＷＬ０〜ＷＬｎが“Ｌ”とし、全メモリセルＭＣ００〜ＭＣｎｍのアクセストランジスタをＯＦＦ状態とする。外部制御信号ＴＭＬを“Ｈ”として各ラッチ回路０〜ｍを活性状態にし、ビット線イコライザー１７を非活性状態にする。
【００８０】
タイミングｔ１〜ｔ２までの期間において、外部信号／ＣＳ＝“Ｌ”の状態で、／ＷＥ＝“Ｌ”として書き込み状態とし、メモリセルＭＣ００の保持データと一致させるように外部信号ＤＱを入力する。外部アドレス入力により、カラム選択線ＣＬ０＝“Ｈ”，ＣＬ１〜ＣＬｍ＝“Ｌ”とし、メモリセルＭＣ００が接続されるビット線対ＢＩＴ０，ＢＩＴＢ０に接続されるカラムゲート（図中左端）をＯＮとする。このとき他のカラムゲートはＯＦＦ状態である。
【００８１】
ライトドライバー１４により、ラッチ回路０にメモリセルＭＣ００の保持データと同じデータが書き込まれる。これにより、ビット線対ＢＩＴ０，ＢＩＴＢ０に接続されるカラムゲートがＯＦＦになった場合でも、外部制御信号ＴＭＬ＝“Ｈ”で各ラッチ回路０〜ｍを活性状態にしている間は、ラッチ回路０からビット線対ＢＩＴ０，ＢＩＴＢ０にメモリセルＭＣ００の保持データに一致する電位が出力されることになる。
【００８２】
次に、タイミングｔ２〜ｔ３までの期間では、タイミングｔ１〜ｔ２までの期間と同じ要領で、ラッチ回路１にメモリセルＭＣ０１の保持データと同じデータが書き込まれる。このようにして、タイミングｔ１１までのデータラッチ期間、順次、ワード線ＷＬ０に接続されるメモリセルＭＣ００， ０１， ０２， …， ０ｍのそれぞれラッチ回路０〜ｍに書き込んでいく。この書き込みの際にアドレスを変化させるので、ビット線イコライザーを活性状態にしておくと、イコライズしたときに、すでにラッチ回路に書き込んだデータが反転してしまう可能性がある。これを防ぐために、ビット線イコライザーを非活性状態にしておくことが必要である。
【００８３】
次に、タイミングｔ１１〜ｔ１２までの期間（リーク期間）においては、外部信号ＴＭＷＤ＝“Ｈ”にして、ワード線ＷＬ０を“Ｈ”にし他のワード線は“Ｌ”として、ワード線ＷＬ０に接続されるメモリセルＭＣ００， ０１， ０２， …， ０ｍのアクセストランジスタＮ１（またはＮ３）をＯＮにしている。これにより、各メモリセルの記憶ノードの “Ｈ”電位は、ラッチ回路を介してリークし、低電位Ｖｈまで急速に下げられる。ただし、記憶ノードの “Ｈ”電位を低電位Ｖｈまで下げるには、Ｖａ＞Ｖｈ＋Ｖｔｈ （Ｖｔｈはアクセストランジスタの閾値）にする必要がある。
【００８４】
このように、タイミングｔ１〜ｔ１２までの期間は、ワード線ＷＬ０に接続されるメモリセルＭＣ００， ０１， ０２， …， ０ｍの記憶ノードの “Ｈ”電位をリークさせるサイクルといえる。タイミングｔ１〜ｔ１２までの期間と同じ要領でワード線ＷＬ１〜ｎまで、順次、各メモリセルの記憶ノードの “Ｈ”電位をリークさせていく。
【００８５】
以上のように、本実施の形態によれば、実施の形態５の効果を含み、実施の形態１〜４と同様の効果があり、さらに、本実施の形態では、各メモリセルがいかなるデータを保持する場合でも、メモリセルの記憶ノードの“Ｈ”電位を急速にリークすることができる。また、実施の形態６〜９の効果を含めることにより、さらに、記憶ノードの“Ｈ”電位のリークを速めることもできる。
【００８６】
【発明の効果】
以上のように、本発明によれば、メモリセルの記憶ノードの“Ｈ”電位が急速に下がり、低電位で安定状態となるまでに要する時間を大幅に短縮することができ、データリテンションテストにおいて、データリテンション時間を短くすることを可能にし、生産性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体チップにおける各種信号を示す概略図。
【図２】本発明の実施の形態１に係るスタティック型半導体記憶装置の回路構成図。
【図３】図２に示す回路構成の動作タイミングチャート。
【図４】本発明の実施の形態２に係るスタティック型半導体記憶装置の回路構成図。
【図５】図３に示す回路構成の動作タイミングチャート。
【図６】本発明の実施の形態３に係るスタティック型半導体記憶装置の回路構成図。
【図７】図６に示す回路構成の動作タイミングチャート。
【図８】本発明の実施の形態４に係るスタティック型半導体記憶装置の回路構成図。
【図９】図８に示す回路構成の動作タイミングチャート。
【図１０】本発明の実施の形態５に係るスタティック型半導体記憶装置の回路構成図。
【図１１】図１０に示す回路構成の動作タイミングチャート。
【図１２】本発明の実施の形態６に係るスタティック型半導体記憶装置の回路構成図。
【図１３】本発明の実施の形態７に係るスタティック型半導体記憶装置の動作タイミングチャート。
【図１４】本発明の実施の形態８に係るスタティック型半導体記憶装置の回路構成図。
【図１５】本発明の実施の形態９に係るスタティック型半導体記憶装置の回路構成図。
【図１６】本発明の実施の形態１０に係るスタティック型半導体記憶装置の回路構成図。
【図１７】図１６に示す回路構成の動作タイミングチャート。
【図１８】本発明の実施の形態で使用されるラッチ回路の構成図。
【図１９】従来のスタティック型半導体記憶装置の回路構成図。
【図２０】図１９に示す従来の回路構成の動作タイミングチャート。
【図２１】メモリセルの回路構成図。
【符号の説明】
１０ メモリセルアレイ、 １１ ロウデコーダ、 １２ カラムデコーダ、 １３ カラムゲート、 １４ ライトドライバー、 １５ ビット線負荷回路、 １６ 昇圧回路、 １７ ビット線イコライザー、 ＭＣメモリセル、 ＢＩＴ ビット線、 ＷＬ ワード線、 ＣＬ カラム線、 Ｖｃｃ 電源電圧
Claims (14)
- ２つの記憶ノードを有するラッチ回路と、これらの記憶ノードにそれぞれ接続されたアクセストランジスタ対とを有するスタティック型メモリセルと、
前記アクセストランジスタにそれぞれ接続されたたビット線対と、
前記アクセストランジスタ対に接続されたワード線と、
前記ビット線の電位をイコライズするビット線イコライズ回路と、
前記ワード線を選択するアドレス信号が入力されるアドレスバッファと、
前記ビット線対に外部から入力されるデータに応じてビット線データを出力するライトドライバと、
半導体装置の動作を非活性化する信号および前記半導体装置をテストするテスト信号が入力されたときに、前記ビット線イコライズ回路を非活性化し、前記アドレスバッファおよび前記ライトドライバを活性化する制御回路とを備える半導体記憶装置。 - 前記非活性化する信号および前記テスト信号が入力されたときに、前記制御回路により、前記ワード線を選択するワード線選択回路に複数の前記ワード線を選択させる請求項１に記載の半導体記憶装置。
- 前記非活性化する信号および前記テスト信号が入力されたときに、前記制御回路により、前記ワード線を選択するワード線選択回路に全てのワード線中の半分のワード線を選択させる請求項１に記載の半導体記憶装置。
- 前記制御回路により、前記ワード線を選択するワード線選択回路に複数の前記ワード線を選択させる時に、全ビット線中の半分のビット線の電位と、もう一方の半分のビット線の電位を相反の電位とした請求項２記載の半導体記憶装置。
- 前記制御回路により、前記ワード線を選択するワード線選択回路に全てのワード線中の半分のワード線を選択させる時に、全ビット線中の半分のビット線の電位と、もう一方の半分のビット線の電位を相反の電位とした請求項１記載の半導体記憶装置。
- 前記全てのワード線を非選択とし、データリテンション状態を維持しながら、外部からのデータ入力に応じて、ビット線対の電位を変化させる請求項１記載の半導体記憶装置。
- 前記メモリセルに供給する第１の電源と、上記以外の素子に供給する第２の電源との２つの電源を有する請求項１記載の半導体記憶装置。
- 前記メモリセルに供給する第１の電源と、前記メモリセルの記憶ノードからのリーク電流が流れ込む第２の電源と、上記以外の素子に供給する第３の電源との３つの電源を有する請求項１記載の半導体記憶装置。
- 前記第２または第３の電源から電圧供給されるワード線およびカラム選択線への電位出力ドライバーを備え、前記メモリセルの記憶ノードの高電位をリークさせる時の前記第２または第３の電源電位は、前記メモリセルへのデータ書き込み時の電位よりも高くした請求項７または８記載の半導体記憶装置。
- 前記ビット線対にＰＭＯＳクロスカップル負荷を接続し、該ＰＭＯＳクロスカップル負荷を介して前記メモリセルの記憶ノードの高電位をリークさせる請求項１記載の半導体記憶装置。
- チップ内部に昇圧回路を備え、前記外部電源より高い電位を前記メモリセルのアクセストランジスタのゲートに与えて、前記メモリセルの記憶ノードの高電位をリークさせる時の前記アクセストランジスタのリーク電流を大きくした請求項１記載の半導体記憶装置。
- 前記ビット線に接続されるカラムゲートを介して、前記メモリセルの記憶ノードの高電位をリークさせ、チップ内部に昇圧回路を備えることにより、外部電源より高い電位を前記カラムゲートのＮＭＯＳトランジスタのゲートに与えて、前記メモリセルの記憶ノードの高電位をリークさせる時の前記カラムゲートのＮＭＯＳトランジスタのリーク電流を大きくした請求項１記載の半導体記憶装置。
- 前記ビット線対に前記ラッチ回路を接続し、該ラッチ回路は前記ビット線対の一方に高電位を、他方に低電位を出力し、前記ラッチ回路を介して前記メモリセルの記憶ノードの高電位をリークさせる請求項１記載の半導体記憶装置。
- 各ビット線対に接続される前記ラッチ回路に、カラムゲートを介して、順次データを書き込んでいくときに、外部アドレス入力によりカラムゲート選択時に、アドレス変化に応じて一定期間に前記ビット線対をイコライズする動作を非活性にし、前記ラッチ回路に書き込んだデータをビット線イコライズにより反転させないようにする請求項１３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003091237A JP2004303283A (ja) | 2003-03-28 | 2003-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003091237A JP2004303283A (ja) | 2003-03-28 | 2003-03-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
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| JP2004303283A true JP2004303283A (ja) | 2004-10-28 |
Family
ID=33404656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003091237A Pending JP2004303283A (ja) | 2003-03-28 | 2003-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004303283A (ja) |
-
2003
- 2003-03-28 JP JP2003091237A patent/JP2004303283A/ja active Pending
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