KR20230168173A - 수신 회로 및 메모리 - Google Patents

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KR20230168173A
KR20230168173A KR1020237013120A KR20237013120A KR20230168173A KR 20230168173 A KR20230168173 A KR 20230168173A KR 1020237013120 A KR1020237013120 A KR 1020237013120A KR 20237013120 A KR20237013120 A KR 20237013120A KR 20230168173 A KR20230168173 A KR 20230168173A
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pmos transistor
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unit
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KR1020237013120A
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펭 린
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 발명은 수신 회로 및 메모리를 제공하며, 수신 회로는, 제1 입력 신호 및 제2 입력 신호를 수신하고 제1 입력 신호와 제2 입력 신호를 비교하며, 제1 출력 신호 및 제2 출력 신호를 출력하되, 차동 모드에서 제1 입력 신호 및 제2 입력 신호는 각각 제1 신호 및 제2 신호이고, 단일 종단 모드에서 제1 입력 신호는 제1 신호와 제2 신호 중의 하나이며, 제2 입력 신호는 참조 전압 신호이며, 제1 신호 및 제2 신호는 상보적이도록 구성된 입력 버퍼; 및 제1 출력 신호 및 제2 출력 신호를 수신하고 제1 출력 신호와 제2 출력 신호의 전압차를 증폭하여, 제1 내부 신호 및 제2 내부 신호를 출력하도록 구성된 전환 모듈을 포함한다.

Description

수신 회로 및 메모리
관련 출원에 대한 상호 참조
본 발명은 출원 번호가 202210623097.6이고, 출원일이 2022년 06월 01일이며, 출원 명칭이 “수신 회로 및 메모리”인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본 출원에 인용된다.
본 발명은 수신 회로 및 메모리에 관한 것이지만 이에 한정되지 않는다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)는 컴퓨터에 흔히 사용되는 반도체 메모리 장치로서, 많은 중복된 저장 유닛으로 구성된다. 각 저장 유닛은 일반적으로 커패시터 및 트랜지스터를 포함하며, 트랜지스터의 게이트는 워드 라인과 서로 연결되고, 드레인은 비트 라인과 서로 연결되며, 소스는 커패시터와 서로 연결되고, 워드 라인에서의 전압 신호는 트랜지스터의 온 또는 오프를 제어할 수 있음으로써, 비트 라인을 통해 커패시터에 저장된 데이터 정보를 판독하거나, 비트 라인을 통해 데이터 정보를 커패시터에 기입하여 저장한다.
DRAM은 더블 데이터 레이트(Double Data Rate, DDR) 동적 랜덤 메모리, GDDR(Graphics Double Data Rate) 동적 랜덤 메모리, 저전력 더블 데이터 레이트(Low Power Double Data Rate, LPDDR) 동적 랜덤 메모리를 포함할 수 있다. DRAM이 모바일 분야에 점점 많이 응용되는 것과 같이, DRAM 응용의 분야가 점점 많아짐에 따라, 사용자가 DRAM 소비 전력 지표에 대한 요구가 점점 높아지고 있다.
아래에는 본 발명에 대해 상세히 설명하는 주제의 개요이다. 본 개요는 청구범위의 보호 범위를 한정하려는 것이 아니다.
본 발명은 수신 회로 및 메모리를 제공한다.
본 발명의 제1 측면은 수신 회로를 제공하고, 상기 수신 회로는, 제1 입력 신호 및 제2 입력 신호를 수신하고 상기 제1 입력 신호와 상기 제2 입력 신호를 비교하며, 제1 출력 신호 및 제2 출력 신호를 출력하되, 차동 모드에서 상기 제1 입력 신호 및 상기 제2 입력 신호는 각각 제1 신호 및 제2 신호이고, 단일 종단 모드에서 상기 제1 입력 신호는 상기 제1 신호 및 상기 제2 신호 중의 하나이며, 상기 제2 입력 신호는 참조 전압 신호이고, 상기 제1 신호 및 상기 제2 신호는 상보적이도록 구성된 입력 버퍼; 및 상기 제1 출력 신호 및 상기 제2 출력 신호를 수신하고 상기 제1 출력 신호와 상기 제2 출력 신호의 전압차를 증폭하여, 제1 내부 신호 및 제2 내부 신호를 출력하도록 구성된 전환 모듈을 포함한다.
여기서, 상기 수신 회로는, 원시 제1 신호, 원시 제2 신호 및 원시 참조 전압 신호를 수신하고, 모드 선택 신호에 응답하여, 상기 입력 버퍼에 상기 제1 입력 신호 및 상기 제2 입력 신호를 제공하되, 상기 모드 선택 신호는 상기 단일 종단 모드 또는 상기 차동 모드를 나타내기 위한 것이고, 상기 제1 신호는 상기 원시 제1 신호에 대응되며, 상기 제2 신호는 상기 원시 제2 신호에 대응되고, 상기 원시 참조 전압 신호는 상기 참조 전압 신호에 대응되도록 구성된 선택 모듈을 더 포함한다.
여기서, 상기 선택 모듈은, 제1 선택 유닛 및 제2 선택 유닛을 포함하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 하나는 상기 원시 제1 신호 및 상기 원시 참조 전압 신호를 수신하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 다른 하나는 상기 원시 제2 신호 및 상기 원시 참조 전압 신호를 수신하며; 상기 단일 종단 모드에서, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 하나는 상기 모드 선택 신호에 응답하여 상기 제1 신호 또는 상기 제2 신호를 출력하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 다른 하나는 상기 모드 선택 신호에 응답하여 상기 참조 전압 신호를 출력하며; 상기 차동 모드에서, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 하나는 상기 모드 선택 신호에 응답하여 상기 제1 신호를 출력하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 다른 하나는 상기 모드 선택 신호에 응답하여 상기 제2 신호를 출력한다.
여기서, 상기 입력 버퍼는, 바이어스 전압 신호에 응답하여 제1 노드에 전류를 제공하도록 구성된 전류 제어 모듈; 입력 모듈; 및 상기 입력 모듈에 연결된 부하 모듈을 포함하고, 상기 입력 모듈은 상기 제1 노드에 연결되고, 상기 입력 모듈은 제2 노드 및 제3 노드를 거쳐 상기 부하 모듈에 연결되며; 여기서, 상기 입력 모듈은 상기 제1 입력 신호 및 상기 제2 입력 신호를 수신하고, 상기 제2 노드는 상기 제1 출력 신호를 출력하며, 상기 제3 노드는 상기 제2 출력 신호를 출력한다.
여기서, 상기 전류 제어 모듈은, 상기 단일 종단 모드에서 상기 제1 노드에 제공된 전류로 하여금 상기 차동 모드에서 상기 제1 노드에 제공된 전류보다 작도록 하기 위해, 상기 바이어스 전압 신호에 응답하여 상기 제1 노드의 전류를 조정하도록 구성된다.
여기서, 상기 전류 제어 모듈은, 상기 제1 노드에 연결되고, 상기 바이어스 전압 신호에 응답하여 턴 온되어 상기 제1 노드에 제1 전류를 제공하도록 구성된 제1 제어 유닛; 및 상기 제1 노드에 연결되고, 제어 신호 및 상기 바이어스 전압 신호에 응답하여 턴 온되어 상기 제1 노드에 제2 전류를 제공하도록 구성된 제2 제어 유닛을 포함하며; 여기서, 상기 단일 종단 모드에서 상기 제1 제어 유닛은 턴 온되고 상기 제2 제어 유닛은 턴 온되지 않으며, 상기 차동 모드에서 상기 제1 제어 유닛 및 상기 제2 제어 유닛은 모두 턴 온된다.
여기서, 상기 제1 제어 유닛은, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터를 포함하며, 상기 제1 PMOS 트랜지스터의 게이트는 인에이블 신호를 수신하고, 상기 제1 PMOS 트랜지스터의 소스는 전원 전압에 연결되며; 상기 제2 PMOS 트랜지스터의 소스 및 상기 제3 PMOS 트랜지스터의 소스는 모두 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인 및 상기 제3 PMOS 트랜지스터의 드레인은 모두 상기 제1 노드에 연결되며, 상기 제2 PMOS 트랜지스터의 게이트 및 상기 제3 PMOS 트랜지스터의 게이트는 모두 상기 바이어스 전압 신호를 수신한다.
여기서, 상기 제2 제어 유닛은, 제4 PMOS 트랜지스터, 제5 PMOS 트랜지스터 및 제6 PMOS 트랜지스터를 포함하며, 상기 제4 PMOS 트랜지스터의 게이트는 상기 제어 신호를 수신하고, 상기 제4 PMOS 트랜지스터의 소스는 전원 전압에 연결되며; 상기 제5 PMOS 트랜지스터의 소스 및 상기 제6 PMOS 트랜지스터의 소스는 모두 상기 제4 PMOS 트랜지스터의 드레인에 연결되고, 상기 제5 PMOS 트랜지스터의 드레인 및 상기 제6 PMOS 트랜지스터의 드레인은 모두 상기 제1 노드에 연결되며, 상기 제5 PMOS 트랜지스터의 게이트 및 상기 제6 PMOS 트랜지스터의 게이트는 모두 상기 바이어스 전압 신호를 수신한다.
여기서, 상기 입력 모듈은, 제7 PMOS 트랜지스터 및 제8 PMOS 트랜지스터를 포함하며, 상기 제7 PMOS 트랜지스터의 게이트는 상기 제1 입력 신호를 수신하고, 상기 제7 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되며, 상기 제7 PMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고; 상기 제8 PMOS 트랜지스터의 게이트는 상기 제2 입력 신호를 수신하고, 상기 제8 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되며, 상기 제8 PMOS 트랜지스터의 드레인은 상기 제3 노드에 연결된다.
여기서, 상기 부하 모듈은, 상기 제2 노드와 접지단 사이에 연결된 제1 부하 유닛; 및 상기 제3 노드와 접지단 사이에 연결된 제2 부하 유닛을 포함하고, 상기 제1 부하 유닛은, 상기 단일 종단 모드에서 상기 제1 부하 유닛의 등가 저항값이 상기 차동 모드에서 상기 제1 부하 유닛의 등가 저항값보다 크도록 구성되고; 상기 제2 부하 유닛은, 상기 단일 종단 모드에서 상기 제2 부하 유닛의 등가 저항값이 상기 차동 모드에서 상기 제2 부하 유닛의 등가 저항값보다 크도록 구성된다.
여기서, 상기 제1 부하 유닛은, 상기 제2 노드와 제4 노드 사이에 연결된 제1 저항; 및 상기 제4 노드와 상기 접지단 사이에 연결된 제1 조절 가능한 부하를 포함하며, 상기 제1 조절 가능한 부하는, 조절 신호에 응답하여 상기 제1 조절 가능한 부하의 등가 저항값을 조정하고, 상기 단일 종단 모드에서 상기 제1 조절 가능한 부하의 등가 저항값이 상기 차동 모드에서 상기 제1 조절 가능한 부하의 등가 저항값보다 크도록 구성되고; 상기 제2 부하 유닛은, 상기 제3 노드와 제5 노드 사이에 연결된 제2 저항; 및 상기 제5 노드와 상기 접지단 사이에 연결된 제2 조절 가능한 부하를 포함하며, 상기 제2 조절 가능한 부하는 상기 조절 신호에 응답하여 상기 제2 조절 가능한 부하의 등가 저항값을 조정하고, 상기 단일 종단 모드에서 상기 제2 조절 가능한 부하의 등가 저항값이 상기 차동 모드에서 상기 제2 조절 가능한 부하의 등가 저항값보다 크도록 구성된다.
여기서, 상기 제1 조절 가능한 부하는, 상기 제4 노드와 접지단 사이에 연결된 제3 저항; 및 제1 MOS 트랜지스터를 포함하며, 상기 제1 MOS 트랜지스터의 제1 단은 상기 제4 노드에 연결되고, 상기 제1 MOS 트랜지스터의 제2 단은 상기 접지단에 연결되며, 상기 제1 MOS 트랜지스터의 제어단은 상기 조절 신호를 수신하고, 여기서, 상기 단일 종단 모드에서, 상기 제1 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 오프되고, 상기 차동 모드에서, 상기 제1 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 온된다.
여기서, 상기 제2 조절 가능한 부하는, 상기 제5 노드와 상기 접지단 사이에 연결된 제4 저항; 및 제2 MOS 트랜지스터를 포함하고, 상기 제2 MOS 트랜지스터의 제1 단은 상기 제5 노드에 연결되고, 상기 제2 MOS 트랜지스터의 제2 단은 상기 접지단에 연결되며, 상기 제2 MOS 트랜지스터의 제어단은 상기 조절 신호를 수신하고, 여기서, 상기 단일 종단 모드에서, 상기 제2 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 오프되고, 상기 차동 모드에서, 상기 제2 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 온된다.
여기서, 상기 전환 모듈은, 상기 제1 출력 신호와 상기 제2 출력 신호의 전압차를 증폭하도록 구성된 증폭 유닛; 및 상기 증폭 유닛에 의해 증폭된 후의 상기 제1 출력 신호 및 상기 제2 출력 신호에 대해 레벨 로직 전환을 수행하고, 상기 제1 내부 신호 및 상기 제2 내부 신호를 출력하도록 구성된 전환 유닛을 포함한다.
여기서, 상기 증폭 유닛은 또한, 상기 단일 종단 모드에서의 상기 제1 동작 전류로 하여금 상기 차동 모드에서의 제1 동작 전류보다 작도록 하기 위해, 제1 바이어스 신호에 응답하여 상기 증폭 유닛의 제1 동작 전류를 조정하도록 구성된다.
여기서, 상기 전환 유닛은 또한, 상기 단일 종단 모드에서의 상기 제2 동작 전류로 하여금 상기 차동 모드에서의 제2 동작 전류보다 작도록 하기 위해, 제2 바이어스 신호에 응답하여 상기 전환 유닛의 제2 동작 전류를 조정하도록 구성된다.
본 발명의 제2 측면은 메모리를 제공하고, 상기 메모리는 제1 측면에 따른 수신 회로를 포함한다.
본 발명의 실시예에서 제공한 수신 회로 및 메모리에서, 입력 버퍼는 제1 신호 및 제2 신호를 모두 이용하여 차동 모드에서 운용될 수 있고, 제1 신호와 제2 신호 중의 하나 및 참조 전압 신호를 이용하여 단일 종단 모드에서 운용될 수도 있으며, 즉 동일한 입력 버퍼는 차동 모드에서도 운용될 수 있고, 단일 종단 모드에서도 운용될 수 있어, 수신 회로의 복잡도를 저하시키고, 수신 회로의 레이아웃 면적을 저하시키는데 유리하다. 또한, 단일 종단 모드에서, 입력 버퍼는 제1 신호 및 제2 신호 중의 하나만 수신하고, 추가로 수신되는 신호는 참조 전압 신호이므로, 수신 회로에서의 동작 전류를 저하시킬 수 있음으로써, 수신 회로의 소비 전력을 저하시키는데 유리하다.
도면 및 상세한 설명을 열독하고 이해한 후, 다른 측면을 이해할 수 있다.
명세서에 병합되어 명세서의 일부로 구성된 도면은 본 발명의 실시예를 도시하고, 설명과 함께 본 발명의 실시예의 원리를 설명하는데 사용된다. 이러한 도면에서, 유사한 도면 부호는 유사한 요소를 나타내기 위한 것이다. 아래의 설명에서 도면은 본 발명의 일부 실시예일 뿐, 전부 실시예가 아니다. 본 분야의 통상의 기술자에게 있어서, 창조적 노동을 부여하지 않는 전제하에서도, 이러한 첨부 도면에 따라 다른 도면을 획득할 수 있다.
도 1은 본 발명의 일 실시예에서 제공한 수신 회로의 기능 블록도이다.
도 2는 수신 회로의 기능 블록도이다.
도 3 내지 도 6은 본 발명의 일 실시예에서 제공한 수신 회로의 다른 4 가지 기능 블록도이다.
도 7 및 도 8은 본 발명의 일 실시예에서 제공한 수신 회로 중 입력 버퍼의 2 가지 회로 구조 예시도이다.
도 9 내지 도 11은 본 발명의 일 실시예에서 제공한 수신 회로 중 부하 모듈의 3 가지 회로 구조 예시도이다.
아래에서 본 발명의 실시예에서의 도면을 결합하여, 본 발명의 실시예에서의 기술 방안을 명확하고 완전하게 설명하며, 설명된 실시예는 본 발명의 일부 실시예일 뿐, 전부 실시예가 아닌 것은 자명하다. 본 발명에서의 실시예에 기반하여, 본 분야의 통상의 기술자는 창조적 노동을 부여하지 않는 전제하에서 획득한 모든 다른 실시예는, 모두 본 발명이 보호하는 범위에 속한다. 설명해야 할 것은, 충돌되지 않는 경우, 본 발명에서의 실시예 및 실시예에서의 특징은 서로 임의적으로 조합될 수 있다.
분석에 따르면, 수신 회로는 실제 수요에 따라 차동 모드 또는 단일 종단 모드에서 동작하지만, 수신 회로는 차동 모드 및 단일 종단 모드에 대해 각각 별도의 클록 경로를 작성하며, 즉 차동 모드에서 수신 회로가 수신한 클록 신호와 단일 종단 모드에서 수신 회로가 수신한 클록 신호는 상이한 클록 경로를 사용한다.
도 2를 참조하면, 도 2는 수신 회로의 기능 블록도이고, 수신 회로는 하나의 전환 모듈(13) 및 두 개의 입력 버퍼를 포함하며, 두 개의 입력 버퍼 중 하나는 차동 입력 버퍼(11)이고, 다른 하나는 단일 종단 입력 버퍼(12)이다. 수신 회로가 차동 모드에서 동작될 경우, 차동 입력 버퍼(11)는 동작 상태이고, 이때 단일 종단 입력 버퍼(12)는 비동작 상태이며, 차동 입력 버퍼(11)는 제1 클록 경로를 통해 제1 입력 신호 Dqs_t 및 제2 입력 신호 Dqs_c를 수신하여, 전환 모듈(13)에 출력하고, 전환 모듈(13)을 통해 제1 내부 신호 Dqst 및 제2 내부 신호 Dqsc를 출력하며; 수신 회로가 단일 종단 모드에서 동작될 경우, 단일 종단 입력 버퍼(12)는 동작 상태이고, 이때 차동 입력 버퍼(11)는 비동작 상태이며, 단일 종단 입력 버퍼(12)는 제2 클록 경로를 통해 제1 입력 신호 Dqs_t 또는 제2 입력 신호 Dqs_c 중의 하나를 수신하고, 참조 전압 신호 vref를 수신하여, 전환 모듈(13)에 출력하고, 전환 모듈(13)을 통해 제1 내부 신호 Dqst 및 제2 내부 신호 Dqsc를 출력한다.
이로부터 알다시피, 차동 입력 버퍼(11)가 제1 입력 신호 Dqs_t 및 제2 입력 신호 Dqs_c를 수신할 경우 사용한 것은 제1 클록 경로이고, 단일 종단 입력 버퍼(12)가 제1 입력 신호 Dqs_t 또는 제2 입력 신호 Dqs_c 중의 하나를 수신할 경우 사용한 것은 제2 클록 경로이며, 제1 클록 경로와 제2 클록 경로는 상이함으로써, 수신 회로가 차동 모드와 단일 종단 모드 사이에서 스위칭될 경우, 제1 클록 경로와 제2 클록 경로 사이에 간섭이 존재할 수 있어, 입력 버퍼에 의해 수신된 제1 입력 신호 Dqs_t 및 제2 입력 신호 Dqs_c 중 적어도 하나는 글리치(glitch)를 생성하므로, 전환 모듈(13)에 의해 출력된 제1 내부 신호 Dqst 및 제2 내부 신호 Dqsc의 정확성이 저하된다. 또한, 수신 회로에서 두 가지 입력 버퍼를 설계하면, 수신 회로의 레이아웃을 간소화하는데 불리하고, 수신 회로의 복잡도를 증가시키며, 수신 회로의 전체적인 소비 전력을 절약하는데도 불리하다.
본 발명의 실시예는 수신 회로 및 메모리를 제공하고, 수신 회로에서, 입력 버퍼는 제1 신호 및 제2 신호를 모두 이용하여 차동 모드에서 동작할 수 있고, 제1 신호 및 제2 신호 중의 하나 및 참조 전압 신호를 이용하여 단일 종단 모드에서 동작할 수도 있으며, 즉 동일한 입력 버퍼는 차동 모드에서도 운용될 수 있고, 단일 종단 모드에서도 운용될 수 있어, 수신 회로의 복잡도를 저하시키고, 수신 회로의 레이아웃 면적을 저하시키는데 유리하다. 또한, 단일 종단 모드에서, 입력 버퍼는 제1 신호 및 제2 신호 중의 하나만 수신하고, 추가로 수신되는 신호는 참조 전압 신호이므로, 수신 회로에서의 동작 전류를 저하시킬 수 있음으로써, 수신 회로의 소비 전력을 저하시키는데 유리하다.
본 발명의 일 실시예는 수신 회로를 제공하며, 아래에서 도면을 결합하여 본 발명의 일 실시예에서 제공한 수신 회로를 상세히 설명한다. 도 1, 도 3 내지 도 6은 본 발명의 일 실시예에서 제공한 수신 회로의 5 가지 기능 블록도이고; 도 7 및 도 8은 본 발명의 일 실시예에서 제공한 수신 회로 중 입력 버퍼의 2 가지 회로 구조 예시도이며; 도 9 내지 도 11은 본 발명의 일 실시예에서 제공한 수신 회로 중 부하 모듈의 3 가지 회로 구조 예시도이다.
도 1 및 도 3을 결합하여 참조하면, 수신 회로는, 제1 입력 신호 input1 및 제2 입력 신호 input2를 수신하고 제1 입력 신호 input1 및 제2 입력 신호 input2를 비교하며, 제1 출력 신호 out1_p 및 제2 출력 신호 out1_n을 출력하되, 차동 모드에서 제1 입력 신호 input1 및 제2 입력 신호 input2는 각각 제1 신호 In1 및 제2 신호 In2이고, 단일 종단 모드에서 제1 입력 신호 input1는 제1 신호 In1와 제2 신호 In2 중의 하나이며, 제2 입력 신호 input2는 참조 전압 신호 vref이고, 제1 신호 In1 및 제2 신호 In2는 상보적이도록 구성된 입력 버퍼(101); 및 제1 출력 신호 out1_p 및 제2 출력 신호 out1_n을 수신하고 제1 출력 신호 out1_p와 제2 출력 신호 out1_n의 전압차를 증폭하여, 제1 내부 신호 out2_p 및 제2 내부 신호 out2_n을 출력하도록 구성된 전환 모듈(102)을 포함한다.
이로부터 알다시피, 본 발명의 실시예에서 제공한 수신 회로에서, 차동 모드에서도 운용될 수 있고 단일 종단 모드에서도 운용될 수 있는 하나의 입력 버퍼(101)를 설계하였으며, 일 측면에 있어서, 수신 회로의 복잡도 및 수신 회로의 레이아웃 면적을 저하시키는데 유리하고, 다른 한 측면에 있어서, 입력 버퍼(101)는 차동 모드 및 단일 종단 모드에서 동일한 전송 경로를 통해 제1 입력 신호 input1 및 제2 입력 신호 input2를 수신하므로, 수신 회로가 차동 모드와 단일 종단 모드 사이에서 스위칭될 경우, 제1 입력 신호 input1 및 제2 입력 신호 input2가 받는 간섭을 저하시키는데 유리하고, 전환 모듈(102)에 의해 출력된 제1 내부 신호 out2_p 및 제2 내부 신호 out2_n의 정확성을 향상시키며, 또 하나의 측면에 있어서, 수신 회로의 복잡도를 간소화하고, 하나의 입력 버퍼(101)만 사용하여 수신 회로의 동작 전류를 저하시키는데 유리함으로써, 수신 회로의 전체적인 소비 전력을 저하시키는데 유리하다.
일부 실시예에서, 제1 신호 In1 및 제2 신호 In2는 각각 클록 신호 및 상보적 클록 신호일 수 있다. 수신 회로는 차동 모드에서 동작될 경우, 일반적으로 주파수가 더욱 높은 신호를 수신하여 더욱 높은 성능을 획득하기 위해 사용되며; 수신 회로는 단일 종단 모드에서 동작될 경우, 다만 하나의 클록 신호를 수신하되, 상기 클록 신호의 주파수는 비교적 낮고, 참조 전압 신호 vref를 수신하여, 주파수가 비교적 낮은 동작에 사용되어 소비 전력을 절약한다.
일부 실시예에서, 도 5를 참조하면, 입력 버퍼(101)는, 바이어스 전압 신호 bias0에 응답하여 제1 노드 net1에 전류를 제공하도록 구성된 전류 제어 모듈(111); 입력 모듈(112) 및 입력 모듈(112)에 연결된 부하 모듈(113)을 포함할 수 있으며, 입력 모듈(112)은 제1 노드 net1에 연결되고, 입력 모듈(112)은 제2 노드 net2 및 제3 노드 net3을 거쳐 부하 모듈(113)에 연결되며; 여기서, 입력 모듈(112)은 제1 입력 신호 input1 및 제2 입력 신호 input2를 수신하고, 제2 노드 net2는 제1 출력 신호 out1_p(참조 도 1)를 출력하며, 제3 노드 net3는 제2 출력 신호 out1_n(참조 도 1)을 출력한다.
일부 실시예에서, 도 5를 계속하여 참조하면, 전류 제어 모듈(111)은, 단일 종단 모드에서 제공된 제1 노드 net1의 전류로 하여금 차동 모드에서 제공된 제1 노드 net1의 전류보다 작도록 하기 위해, 바이어스 전압 신호 bias0에 응답하여 제1 노드 net1에 제공된 전류를 조정하도록 구성된다. 이로써, 수신 회로 중 단일 종단 모드에서의 동작 전류를 저하시켜, 수신 회로의 전체 소비 전력을 저하시키는데 유리하다.
하나의 예에서, 도 7을 참조하면, 전류 제어 모듈(111)은, 제1 PMOS 트랜지스터 MP1, 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3을 포함할 수 있으며, 제1 PMOS 트랜지스터 MP1의 게이트는 인에이블 신호 EnN을 수신하고, 제1 PMOS 트랜지스터 MP1의 소스는 전원 전압 Vccl에 연결되며; 제2 PMOS 트랜지스터 MP2의 소스 및 제3 PMOS 트랜지스터 MP3의 소스는 모두 제1 PMOS 트랜지스터 MP1의 드레인에 연결되고, 제2 PMOS 트랜지스터 MP2의 드레인 및 제3 PMOS 트랜지스터 MP3의 드레인은 모두 제1 노드 net1에 연결되며, 제2 PMOS 트랜지스터 MP2의 게이트 및 제3 PMOS 트랜지스터 MP3의 게이트는 모두 바이어스 전압 신호 bias0을 수신한다. 이로써, 제어 인에이블 신호 EnN은 입력 버퍼(101)가 동작하는지 여부의 총스위치로 사용될 수 있으며, 예컨대, 제어 인에이블 신호 EnN이 저레벨일 경우, 제1 PMOS 트랜지스터 MP1은 턴 온되어, 입력 버퍼(101)로 하여금 동작 가능하도록 하고; 제어 인에이블 신호 EnN이 고레벨일 경우, 제1 PMOS 트랜지스터 MP1은 턴 오프되며, 이때 바이어스 전압 신호 bias0이 고레벨이든 저레벨이든, 입력 버퍼(101)에는 모두 전류 통로가 없으며, 즉 입력 버퍼(101)는 동작하지 않는다.
또한, 바이어스 전압 신호 bias0의 레벨값을 제어하는 것을 통해 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3의 턴 온 정도를 조정함으로써, 전류 제어 모듈(111)이 단일 종단 모드에서 제1 노드 net1에 제공한 전류로 하여금 차동 모드에서 제1 노드 net1에 제공한 전류보다 작도록 하는데 유리하다. 예컨대, 차동 모드에서, 바이어스 전압 신호 bias0을 제1 레벨값에 있도록 제어하고, 단일 종단 모드에서, 바이어스 전압 신호 bias0이 제2 레벨값에 있도록 제어하며, 제2 레벨값은 제1 레벨값보다 큼으로써, 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3이 차동 모드에서의 턴 온 정도는 단일 종단 모드에서의 턴 온 정도보다 크므로, 차동 모드에서 제1 노드 net1 위치의 전류로 하여금 단일 종단 모드에서 제1 노드 net1 위치의 전류보다 크도록 한다.
일부 실시예에서, 도 8을 참조하면, 전류 제어 모듈(111)은, 제1 노드 net1에 연결되고, 바이어스 전압 신호 bias0에 응답하여 턴 온되어 제1 노드 net1에 제1 전류를 제공하도록 구성된 제1 제어 유닛(1111); 및 제1 노드 net1에 연결되고, 제어 신호 SeEn 및 바이어스 전압 신호 bias0에 응답하여 턴 온되어 제1 노드 net1에 제2 전류를 제공하도록 구성된 제2 제어 유닛(1112)을 포함할 수 있으며; 여기서, 단일 종단 모드에서 제1 제어 유닛(1111)은 턴 온되고 제2 제어 유닛(1112)은 턴 온되지 않으며, 차동 모드에서 제1 제어 유닛(1111) 및 제2 제어 유닛(1112)은 모두 턴 온된다. 이로부터 알다시피, 단일 종단 모드에서, 제1 제어 유닛(1111)의 하나의 전류 통로만 턴 온되어 제1 노드 net1에 전류를 제공하고, 즉 제1 노드 net1 위치의 전류는 제1 전류이며, 차동 모드에서, 제1 제어 유닛(1111) 및 제2 제어 유닛(1112)의 두 개의 병렬된 전류 통로가 턴 온되어 제1 노드 net1에 전류를 제공하고, 즉 제1 노드 net1 위치의 전류는 제1 전류와 제2 전류의 합이므로, 단일 종단 모드에서 제1 노드 net1 위치의 전류로 하여금 차동 모드에서 제1 노드 net1 위치의 전류보다 작도록 한다.
일부 실시예에서, 도 8을 계속하여 참조하면, 제1 제어 유닛(1111)은, 제1 PMOS 트랜지스터 MP1, 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3을 포함할 수 있으며, 제1 PMOS 트랜지스터 MP1의 게이트는 인에이블 신호 EnN을 수신하고, 제1 PMOS 트랜지스터 MP1의 소스는 전원 전압 Vccl에 연결되며; 제2 PMOS 트랜지스터 MP2의 소스 및 제3 PMOS 트랜지스터 MP3의 소스는 모두 제1 PMOS 트랜지스터 MP1의 드레인에 연결되고, 제2 PMOS 트랜지스터 MP2의 드레인 및 제3 PMOS 트랜지스터 MP3의 드레인은 모두 제1 노드 net1에 연결되며, 제2 PMOS 트랜지스터 MP2의 게이트 및 제3 PMOS 트랜지스터 MP3의 게이트는 모두 바이어스 전압 신호 bias0을 수신한다. 여기서, 제어 인에이블 신호 EnN은 제1 제어 유닛(1111)이 동작하는지 여부의 총스위치로 사용될 수 있으며, 예컨대, 제어 인에이블 신호 EnN이 저레벨일 경우, 제1 PMOS 트랜지스터 MP1은 턴 온되어, 제1 제어 유닛(1111)으로 하여금 동작 가능하도록 하고; 제어 인에이블 신호 EnN이 고레벨일 경우, 제1 PMOS 트랜지스터 MP1은 턴 오프되며, 이때 바이어스 전압 신호 bias0이 고레벨이든 저레벨이든, 제1 제어 유닛(1111)에는 모두 전류 통로가 없으며, 즉 제1 제어 유닛(1111)은 동작하지 않는다.
여기서, 도 8을 계속하여 참조하면, 제2 제어 유닛(1112)은, 제4 PMOS 트랜지스터 MP4, 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6을 포함할 수 있으며, 제4 PMOS 트랜지스터 MP4의 게이트는 제어 신호 SeEn을 수신하고, 제4 PMOS 트랜지스터 MP4의 소스는 전원 전압 Vccl에 연결되며; 제5 PMOS 트랜지스터 MP5의 소스 및 제6 PMOS 트랜지스터 MP6의 소스는 모두 제4 PMOS 트랜지스터 MP4의 드레인에 연결되고, 제5 PMOS 트랜지스터 MP5의 드레인 및 제6 PMOS 트랜지스터 MP6의 드레인은 모두 제1 노드 net1에 연결되며, 제5 PMOS 트랜지스터 MP5의 게이트 및 제6 PMOS 트랜지스터 MP6의 게이트는 모두 바이어스 전압 신호 bias0을 수신한다.
하나의 예에서, 단일 종단 모드에서, 인에이블 신호 EnN은 저레벨로서, 제1 PMOS 트랜지스터 MP1로 하여금 턴 온되도록 하고, 바이어스 전압 신호 bias0은 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3로 하여금 턴 온되도록 하는 레벨값이며, 바이어스 전압 신호 bias0의 레벨값 크기를 조절하는 것을 통해 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3의 턴 온 정도를 제어하여, 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3에 흐르는 전류의 크기를 제어할 수 있고, 제어 신호 SeEn은 고레벨로서, 제4 PMOS 트랜지스터 MP4로 하여금 오프 상태에 있도록 하면, 바이어스 전압 신호 bias0의 레벨값에 관계없이, 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6에는 전류가 흐르지 않으며, 즉 제2 제어 유닛(1112)이 턴 온되지 않고, 제1 노드 net1 위치의 전류는 제1 제어 유닛(1111)에 의해서만 제공되며; 차동 모드에서, 인에이블 신호 EnN은 저레벨로서, 제1 PMOS 트랜지스터 MP1로 하여금 턴 온되도록 하고, 바이어스 전압 신호 bias0은 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3로 하여금 턴 온되도록 하는 레벨값이며, 바이어스 전압 신호 bias0의 레벨값 크기를 조절하는 것을 통해 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3의 턴 온 정도를 제어하여, 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3에 흐르는 전류의 크기를 제어할 수 있고, 제어 신호 SeEn도 저레벨로서, 제4 PMOS 트랜지스터 MP4로 하여금 턴 온되도록 하며, 바이어스 전압 신호 bias0도 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6으로 하여금 턴 온되도록 하는 레벨값이고, 바이어스 전압 신호 bias0의 레벨값 크기를 조절하는 것을 통해 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6의 턴 온 정도를 제어하여, 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6에 흐르는 전류의 크기를 제어할 수 있으며, 즉 제1 제어 유닛(1111) 및 제2 제어 유닛(1112)은 모두 턴 온되고, 제1 노드 net1 위치의 전류는 제1 전류와 제2 전류의 합이다.
일부 실시예에서, 도 7 및 도 8을 참조하면, 입력 모듈(112)은, 제7 PMOS 트랜지스터 MP7 및 제8 PMOS 트랜지스터 MP8을 포함할 수 있으며, 제7 PMOS 트랜지스터 MP7의 게이트는 제1 입력 신호 input1을 수신하고, 제7 PMOS 트랜지스터 MP7의 소스는 제1 노드 net1에 연결되며, 제7 PMOS 트랜지스터 MP7의 드레인은 제2 노드 net2에 연결되고; 제8 PMOS 트랜지스터 MP8의 게이트는 제2 입력 신호 input2를 수신하고, 제8 PMOS 트랜지스터 MP8의 소스는 제1 노드 net1에 연결되며, 제8 PMOS 트랜지스터의 드레인은 제3 노드 net3에 연결된다.
설명해야 할 것은, 제1 입력 신호 input1과 제2 입력 신호 input2의 레벨값 변화는 동기적이 아니므로, 제1 입력 신호 input1을 수신하는 제7 PMOS 트랜지스터 MP7의 턴 온 시각으로 하여금 제2 입력 신호 input2를 수신하는 제8 PMOS 트랜지스터 MP8의 턴 온 시각과 상이하도록 하고, 동일한 시각에서, 제7 PMOS 트랜지스터 MP7의 턴 온 정도는 제8 PMOS 트랜지스터 MP8의 턴 온 정도와 상이하다. 이해할 수 있는 것은, 제7 PMOS 트랜지스터 MP7의 턴 온 정도가 제8 PMOS 트랜지스터 MP8의 턴 온 정도와 상이한 것에 기반하여, 제7 PMOS 트랜지스터 MP7과 제8 PMOS 트랜지스터 MP8이 제1 노드 net1 위치에 대한 전류의 분류 능력도 상이하므로, 제2 노드 net2 위치의 전압으로 하여금 제3 노드 net3 위치의 전압과 상이하도록 한다.
하나의 예에서, 제1 입력 신호 input1의 레벨값이 제2 입력 신호 input2의 레벨값보다 높을 경우, 제8 PMOS 트랜지스터 MP8의 턴 온 정도는 제7 PMOS 트랜지스터 MP7의 턴 온 정도보다 크므로, 제1 노드 net1위치의 전류로 하여금 제8 PMOS 트랜지스터 MP8이 위치한 통로에 더욱 많이 흐로도록 하고, 제3 노드 net3 위치의 전류로 하여금 제2 노드 net2 위치의 전류보다 크도록 하며, 제3 노드 net3 위치의 전압으로 하여금 제2 노드 net2 위치의 전압보다 높도록 함으로써, 제3 노드 net3에 의해 출력된 제2 출력 신호 out1_n 레벨값으로 하여금 높도록 하고, 제2 노드 net2에 의해 출력된 제1 출력 신호 out1_p 레벨값으로 하여금 낮도록 하며, 즉 제1 출력 신호 out1_p 및 제2 출력 신호 out1_n으로 하여금 상보적이도록 한다.
일부 실시예에서, 도 7 및 도 8을 참조하면, 부하 모듈(113)은, 제2 노드 net2와 접지단 사이에 연결된 제1 부하 유닛(1131); 및 제3 노드 net3와 접지단 사이에 연결된 제2 부하 유닛(1132)을 포함할 수 있으며, 제1 부하 유닛(1131)은, 단일 종단 모드에서 제1 부하 유닛(1131)의 등가 저항값이 차동 모드에서 제1 부하 유닛(1131)의 등가 저항값보다 크도록 구성되고; 제2 부하 유닛(1132)은, 단일 종단 모드에서 제2 부하 유닛(1132)의 등가 저항값이 차동 모드에서 제2 부하 유닛(1132)의 등가 저항값보다 크도록 구성된다. 이로부터 알다시피, 제1 부하 유닛(1131)이든 제2 부하 유닛(1132)이든, 단일 종단 모드에서의 등가 저항값은 모두 차동 모드에서의 등가 저항값보다 크다. 단일 종단 모드에서 제1 노드 net1 위치의 전류가 차동 모드에서 제1 노드 net1 위치의 전류보다 작고, 제1 노드 net1 위치의 전류는 제2 노드 net2 위치의 전류 및 제3 노드 net3 위치의 전류의 총합이므로, 제8 PMOS 트랜지스터 MP8의 턴 온 정도와 제7 PMOS 트랜지스터 MP7의 턴 온 정도가 상이한 전제하에, 단일 종단 모드에서 제2 노드 net2 위치의 전류와 제3 노드 net3 위치의 전류 차이의 절대값이 제1 차이값이고, 차동 모드에서 제2 노드 net2 위치의 전류와 제3 노드 net3 위치의 전류 차이의 절대값이 제2 차이값이면, 제1 차이값은 제2 차이값보다 작다.
이로써, 제1 부하 유닛(1131)이든 제2 부하 유닛(1132)이든, 단일 종단 모드에서의 등가 저항값이 모두 차동 모드에서의 등가 저항값보다 클 때, 더욱 큰 등가 저항이 단일 종단 모드에서 제2 노드 net2 위치의 전류와 제3 노드 net3 위치의 전류 차이로 하여금 비교적 작도록 할 수 있는 경우, 제2 노드 net2 위치의 전압과 제3 노드 net3 위치의 전압 차이는 비교적 클 수 있고, 즉 단일 종단 모드에서 제2 노드 net2 위치와 제3 노드 net3 위치는 여전히 비교적 큰 전압 스윙(swing)이 있다.
이해할 수 있는 것은, 제1 부하 유닛(1131)의 등가 저항과 제2 노드 net2 위치에 흘러 지나가는 전류의 곱은 제1 곱이고, 제2 부하 유닛(1132)의 등가 저항과 제3 노드 net3 위치에 흘러 지나가는 전류의 곱은 제2 곱이며, 제2 노드 net2 위치의 전압과 제3 노드 net3 위치의 전압 차이는 제1 곱과 제2 곱 차이이다. 하나의 예에서, 제1 부하 유닛(1131)의 등가 저항이 제2 부하 유닛(1132)의 등가 저항과 같으면, 제2 노드 net2 위치의 전압과 제3 노드 net3 위치의 전압 차이는, 제2 노드 net2 위치에 흘러 지나가는 전류와 제3 노드 net3 위치의 전류 차이와, 상기 등가 저항의 곱이다.
일부 실시예에서, 도 9를 참조하면, 제1 부하 유닛(1131)은 서로 직렬된 제1 서브 저항 R1및 제2 서브 저항 R2와 서로 병렬된 제3 서브 저항 R3 및 제4 서브 저항 R4를 포함할 수 있으며, 여기서, 제1 서브 저항 R1의 일단은 제2 노드 net2에 연결되고, 제1 서브 저항 R1의 타단은 제2 서브 저항 R2의 일단에 연결되며, 제2 서브 저항 R2의 타단은 동시에 제3 서브 저항 R3의 일단 및 제4 서브 저항 R4의 일단에 연결되고, 제3 서브 저항 R3의 타단은 제4 서브 저항 R4의 타단에 연결되며; 제2 부하 유닛(1132)은 서로 직렬된 제5 서브 저항 R5 및 제6 서브 저항 R6과 서로 병렬된 제7 서브 저항 R7 및 제8 서브 저항 R8을 포함할 수 있으며, 여기서, 제5 서브 저항 R5의 일단은 제3 노드 net3에 연결되고, 제5 서브 저항 R5의 타단은 제6 서브 저항 R6의 일단에 연결되며, 제6 서브 저항 R6의 타단은 동시에 제7 서브 저항 R7의 일단 및 제8 서브 저항 R8의 일단에 연결되고, 제7 서브 저항 R7의 타단은 제8 서브 저항 R8의 타단에 연결된다.
설명해야 할 것은, 제1 부하 유닛(1131)이든 제2 부하 유닛(1132)이든, 도 9에서 다만 직렬된 서브 저항의 개수는 2 개이고, 병렬된 서브 저항의 개수는 2 개 인것으로 예를 들었지만, 실제 응용에서, 수신 회로에서 제1 부하 유닛(1131) 및 제2 부하 유닛(1132) 중 적어도 하나의 등가 저항에 대한 실제 요구에 따라, 직렬된 서브 저항의 개수 및 병렬된 서브 저항의 개수를 합리하게 설계할 수 있거나, 몇 개의 서로 직렬된 서브 저항만 설계하여 제1 부하 유닛(1131) 및 제2 부하 유닛(1132) 중의 적어도 하나를 구성할 수 있고, 또는 몇 개의 서로 병렬된 서브 저항만 설계하여 제1 부하 유닛(1131) 및 제2 부하 유닛(1132) 중 적어도 하나를 구성할 수 있으며, 또는 병렬 회로가 이미 형성된 몇 개의 서브 저항 그룹을 설계하여 제1 부하 유닛(1131) 및 제2 부하 유닛(1132) 중 적어도 하나를 구성할 수 있다.
일부 실시예에서, 도 10 및 도 11을 참조하면, 제1 부하 유닛(1131)은, 제2 노드 net2와 제4 노드 net4 사이에 연결된 제1 저항(1133); 및 제4 노드 net4와 접지단 사이에 연결된 제1 조절 가능한 부하(1134)를 포함할 수 있으며, 제1 조절 가능한 부하(1134)는, 조절 신호 SeEnN에 응답하여 제1 조절 가능한 부하(1134)의 등가 저항값을 조정하고, 단일 종단 모드에서 제1 조절 가능한 부하(1134)의 등가 저항값이 차동 모드에서 제1 조절 가능한 부하(1134)의 등가 저항값보다 크도록 구성되며; 제2 부하 유닛(1132)은, 제3 노드 net3와 제5 노드 net5 사이에 연결된 제2 저항(1135); 및 제5 노드 net5와 접지단 사이에 연결된 제2 조절 가능한 부하(1136)를 포함할 수 있으며, 제2 조절 가능한 부하(1136)는, 조절 신호 SeEnN에 응답하여 제2 조절 가능한 부하(1136)의 등가 저항값을 조정하고, 단일 종단 모드에서 제2 조절 가능한 부하(1136)의 등가 저항값이 차동 모드에서 제2 조절 가능한 부하(1136)의 등가 저항값보다 크도록 구성된다. 이로써, 단일 종단 모드에서 제1 조절 가능한 부하(1134)의 등가 저항값이 차동 모드에서 제1 조절 가능한 부하(1134)의 등가 저항값보다 크도록 제어하는 것을 통해, 단일 종단 모드에서 제1 부하 유닛(1131)의 등가 저항값이 차동 모드에서 제1 부하 유닛(1131)의 등가 저항값보다 크도록 보장하는데 유리하고; 단일 종단 모드에서 제2 조절 가능한 부하(1136)의 등가 저항값이 차동 모드에서 제2 조절 가능한 부하(1136)의 등가 저항값보다 크도록 제어하는 것을 통해, 단일 종단 모드에서 제2 부하 유닛(1132)의 등가 저항값이 차동 모드에서 제2 부하 유닛(1132)의 등가 저항값보다 크도록 보장하는데 유리하다.
설명해야 할 것은, 일부 실시예에서, 제1 저항(1133) 및 제2 저항(1135)의 저항값은 0이고, 즉 부하 모듈(113)에 조절 가능한 부하 부분만 존재하며, 제2 노드 net2와 제4 노드 net4는 전위가 동일한 노드이고, 제3 노드 net3와 제5 노드 net5는 전위가 동일한 노드이다.
일부 실시예에서, 도 11을 참조하면, 제1 조절 가능한 부하(1134)는, 제4 노드 net4와 접지단 사이에 연결된 제3 저항(1137); 및 제1 MOS 트랜지스터 M1을 포함할 수 있으며, 제1 MOS 트랜지스터 M1의 제1 단은 제4 노드 net4에 연결되고, 제1 MOS 트랜지스터 M1의 제2 단은 접지단에 연결되며, 제1 MOS 트랜지스터 M1의 제어단은 조절 신호 SeEnN을 수신하고, 여기서, 단일 종단 모드에서, 제1 MOS 트랜지스터 M1은 조절 신호 SeEnN에 응답하여 턴 오프되고, 차동 모드에서, 제1 MOS 트랜지스터 M1은 조절 신호 SeEnN에 응답하여 턴 온된다.
이해할 수 있는 것은, 제3 저항(1137)과 제1 MOS 트랜지스터 M1은 병렬 관계이고, 단일 종단 모드에서, 제1 MOS 트랜지스터 M1이 조절 신호 SeEnN에 응답하여 턴 오프될 경우, 제1 조절 가능한 부하(1134)는 제3 저항(1137)에 의해 구성되고, 차동 모드에서, 제1 MOS 트랜지스터 M1이 조절 신호 SeEnN에 응답하여 턴 온될 경우, 제1 조절 가능한 부하(1134)는 제3 저항(1137) 및 제1 MOS 트랜지스터 M1에 의해 병렬되어 구성되며, 제3 저항(1137)의 저항값은 병렬된 제3 저항(1137) 및 제1 MOS 트랜지스터 M1의 총저항값보다 큼으로써, 단일 종단 모드에서 제1 조절 가능한 부하(1134)의 등가 저항값이 차동 모드에서 제1 조절 가능한 부하(1134)의 등가 저항값보다 큰 것을 구현한다.
설명해야 할 것은, 도 11에서 제3 저항(1137)이 4 개의 순차적으로 직렬된 제9 서브 저항 R9, 제10 서브 저항 R10, 제11 서브 저항 R11 및 제12서브 저항 R12을 포함하는 것으로 예를 들었지만, 실제 응용에서, 수신 회로에서 제3 저항(1137)의 저항값에 대한 실제 요구에 따라, 서로 직렬된 서브 저항의 개수를 합리하게 설계할 수 있거나, 몇 개의 서로 병렬된 서브 저항을 설계하여 제3 저항(1137)을 구성할 수 있고, 또는 병렬 회로가 이미 형성된 몇 개의 서브 저항 그룹을 설계하여 제3 저항(1137)을 구성할 수 있으며, 또는 직렬된 서브 저항도 존해하고 병렬된 서브 저항도 존재하는 제3 저항(1137)을 설계할 수 있다. 또한, 도 11에서 제1 MOS 트랜지스터 M1은 NMOS 트랜지스터인 것으로 예를 들면, 단일 종단 모드에서, 조절 신호 SeEnN은 저레벨이고, 제1 MOS 트랜지스터 M1은 오프 상태이며, 차동 모드에서, 조절 신호 SeEnN은 고레벨이고, 제1 MOS 트랜지스터 M1은 턴 온되며; 실제 응용에서, 제1 MOS 트랜지스터 M1은 PMOS 트랜지스터이면, 단일 종단 모드에서, 조절 신호 SeEnN은 고레벨이고, 제1 MOS 트랜지스터 M1은 오프 상태이며, 차동 모드에서, 조절 신호 SeEnN은 저레벨이고, 제1 MOS 트랜지스터 M1은 턴 온될 수도 있다.
여기서, 도 11을 계속하여 참조하면, 제2 조절 가능한 부하(1136)는, 제5 노드 net5와 접지단 사이에 연결된 제4 저항(1138); 및 제2 MOS 트랜지스터 M2를 포함할 수 있으며, 제2 MOS 트랜지스터 M2의 제1 단은 제5 노드 net5에 연결되고, 제2 MOS 트랜지스터 M2의 제2 단은 접지단에 연결되며, 제2 MOS 트랜지스터 M2의 제어단은 조절 신호 SeEnN을 수신하고, 여기서, 단일 종단 모드에서, 제2 MOS 트랜지스터 M2는 조절 신호 SeEnN에 응답하여 턴 오프되고, 차동 모드에서, 제2 MOS 트랜지스터 M2는 조절 신호 SeEnN에 응답하여 턴 온된다.
이해할 수 있는 것은, 제4 저항(1138)과 제2 MOS 트랜지스터 M2는 병렬 관계이고, 단일 종단 모드에서, 제2 MOS 트랜지스터 M2가 조절 신호 SeEnN에 응답하여 턴 오프될 경우, 제2 조절 가능한 부하(1136)는 제4 저항(1138)에 의해 구성되고, 차동 모드에서, 제2 MOS 트랜지스터 M2가 조절 신호 SeEnN에 응답하여 턴 온될 경우, 제2 조절 가능한 부하(1136)는 제4 저항(1138) 및 제2 MOS 트랜지스터 M2에 의해 병렬되어 구성되며, 제4 저항(1138)의 저항값은 병렬된 제4 저항(1138) 및 제2 MOS 트랜지스터 M2의 총저항값보다 큼으로써, 단일 종단 모드에서 제2 조절 가능한 부하(1136)의 등가 저항값이 차동 모드에서 제2 조절 가능한 부하(1136)의 등가 저항값보다 큰 것을 구현한다.
설명해야 할 것은, 도 11에서 제4 저항(1138)이 4 개의 순차적으로 직렬된 제13 서브 저항 R13, 제14 서브 저항 R14, 제15 서브 저항 R15 및 제16 서브 저항 R16을 포함하는 것으로 예를 들었지만, 실제 응용에서, 수신 회로에서 제4 저항(1138)의 저항값에 대한 실제 요구에 따라, 서로 직렬된 서브 저항의 개수를 합리하게 설계할 수 있거나, 몇 개의 서로 병렬된 서브 저항을 설계하여 제4 저항(1138)을 구성할 수 있으며, 또는 병렬 회로가 이미 형성된 몇 개의 서브 저항 그룹을 설계하여 제4 저항(1138)을 구성할 수 있고, 또는 직렬된 서브 저항도 존재하고 병렬된 서브 저항도 존재하는 제4 저항(1138)을 설계할 수 있다. 또한, 도 11에서 제2 MOS 트랜지스터 M2는 NMOS 트랜지스터인 것으로 예를 들면, 단일 종단 모드에서, 조절 신호 SeEnN은 저레벨이고, 제2 MOS 트랜지스터 M2는 오프 상태이며, 차동 모드에서, 조절 신호 SeEnN은 고레벨이고, 제2 MOS 트랜지스터 M2는 턴 온되며; 실제 응용에서, 제2 MOS 트랜지스터 M2는 PMOS 트랜지스터이면, 단일 종단 모드에서, 조절 신호 SeEnN은 고레벨이고, 제2 MOS 트랜지스터 M2는 오프 상태이며, 차동 모드에서, 조절 신호 SeEnN은 저레벨이고, 제2 MOS 트랜지스터 M2는 턴 온될 수도 있다.
계속하여 도 11을 참조하면, 일부 실시예에서, 제1 저항(1133)은, 서로 직렬된 제1 서브 저항 R1과 제2 서브 저항 R2 및 서로 병렬된 제3 서브 저항 R3과 제4 서브 저항 R4을 포함할 수 있으며, 여기서, 제1 서브 저항 R1의 일단은 제2 노드 net2에 연결되고, 제1 서브 저항 R1의 타단은 제2 서브 저항 R2의 일단에 연결되며, 제2 서브 저항 R2의 타단은 동시에 제3 서브 저항 R3의 일단 및 제4 서브 저항 R4의 일단에 연결되고, 제3 서브 저항 R3의 타단은 제4 서브 저항 R4의 타단에 연결된다.
제2 저항(1135)은 서로 직렬된 제5 서브 저항 R5 과 제6 서브 저항 R6 및 서로 병렬된 제7 서브 저항 R7 과 제8 서브 저항 R8을 포함할 수 있으며, 여기서, 제5 서브 저항 R5의 일단은 제3 노드 net3에 연결되고, 제5 서브 저항 R5의 타단은 제6 서브 저항 R6의 일단에 연결되며, 제6 서브 저항 R6의 타단은 동시에 제7 서브 저항 R7의 일단 및 제8 서브 저항 R8의 일단에 연결되고, 제7 서브 저항 R7의 타단은 제8 서브 저항 R8의 타단에 연결된다.
일부 실시예에서, 도 3을 참조하면, 수신 회로는 또한, 원시 제1 신호 In1, 원시 제2 신호 In2 및 원시 참조 전압 신호 vref를 수신하고, 모드 선택 신호 mode select에 응답하여, 입력 버퍼(101)에 제1 입력 신호 input1 및 제2 입력 신호 input2를 제공하도록 구성된 선택 모듈(103)을 포함할 수 있으며, 여기서, 모드 선택 신호 mode select는 단일 종단 모드 또는 차동 모드를 나타내기 위한 것이고, 제1 신호 In1은 원시 제1 신호 In1에 대응되고, 제2 신호 In2는 원시 제2 신호 In2에 대응되며, 원시 참조 전압 신호 vref는 참조 전압 신호 vref에 대응된다.
이로써, 수신 회로는 선택 모듈(103)을 통해 수신 회로가 수신한 신호가 원시 제1 신호 In1 및 원시 제2 신호 In2이도록 제어함으로써, 입력 버퍼(101)가 수신한 신호로 하여금 제1 신호 In1 및 제2 신호 In2이도록 하여, 차동 모드에서 동작할 수 있고, 또는 수신 회로는 선택 모듈(103)을 통해 수신 회로가 수신한 신호가 원시 제1 신호 In1 및 원시 제2 신호 In2 중의 하나 및 원시 참조 전압 신호 vref이도록 제어함으로써, 입력 버퍼(101)가 수신한 신호로 하여금 제1 신호 In1 및 제2 신호 In2 중의 하나 및 참조 전압 신호 vref이도록 하여, 단일 종단 모드에서 동작할 수 있다.
일부 실시예에서, 모드 선택 신호 mode select는, 차동 모드를 나타내기 위한 제1 모드 선택 신호(도면에 도시되지 않음)와, 단일 종단 모드를 나타내기 위한 제2 모드 선택 신호(도면에 도시되지 않음)를 포함할 수 있다. 예컨대, 선택 모듈(103)이 수신한 모드 선택 신호 mode select가 제1 모드 선택 신호일 경우, 선택 모듈(103)은 수신 회로가 수신한 신호가 원시 제1 신호 In1 및 원시 제2 신호 In2이도록 제어하여, 입력 버퍼(101)가 수신한 신호로 하여금 제1 신호 In1 및 제2 신호 In2이도록 하고; 선택 모듈(103)이 수신한 모드 선택 신호 mode select가 제2 모드 선택 신호일 경우, 선택 모듈(103)은 수신 회로가 수신한 신호가 원시 제1 신호 In1 및 원시 제2 신호 In2 중의 하나 및 원시 참조 전압 신호 vref이도록 제어하여, 입력 버퍼(101)가 수신한 신호로 하여금 제1 신호 In1 및 제2 신호 In2 중의 하나 및 참조 전압 신호 vref이도록 한다.
다른 일부 실시예에서, 선택 모듈(103)은 모드 선택 신호 mode select의 두 가지 상태에 기반하여 수신 회로가 차동 모드 또는 단일 종단 모드에서 동작하는지를 제어할 수도 있다. 예컨대, 선택 모듈(103)이 수신한 모드 선택 신호 mode select가 고레벨일 경우, 선택 모듈(103)이 수신한 신호가 원시 제1 신호 In1 및 원시 제2 신호 In2이도록 제어하여, 입력 버퍼(101)가 수신한 신호로 하여금 제1 신호 In1 및 제2 신호 In2이도록 하며; 선택 모듈(103)이 수신한 모드 선택 신호 mode select가 저레벨일 경우, 선택 모듈(103)이 수신한 신호가 원시 제1 신호 In1 및 원시 제2 신호 In2 중의 하나 및 원시 참조 전압 신호 vref이도록 제어하여, 입력 버퍼(101)가 수신한 신호로 하여금 제1 신호 In1 및 제2 신호 In2 중의 하나 및 참조 전압 신호 vref이도록 한다.
일부 실시예에서, 도 4를 참조하면, 선택 모듈(103)은, 제1 선택 유닛(123) 및 제2 선택 유닛(133)을 포함할 수 있으며, 제1 선택 유닛(123)과 제2 선택 유닛(133) 중의 하나는 원시 제1 신호 In1 및 원시 참조 전압 신호 vref를 수신하고, 다른 하나는 원시 제2 신호 In2 및 원시 참조 전압 신호 vref를 수신하며; 단일 종단 모드에서, 제1 선택 유닛(123)과 제2 선택 유닛(133) 중의 하나는 모드 선택 신호 mode select에 응답하여 제1 신호 In1 또는 제2 신호 In2를 출력하고, 다른 하나는 모드 선택 신호 mode select에 응답하여 참조 전압 신호 vref를 출력하며; 차동 모드에서, 제1 선택 유닛(123)과 제2 선택 유닛(133) 중의 하나는 모드 선택 신호 mode select에 응답하여 제1 신호 In1를 출력하고, 다른 하나는 모드 선택 신호 mode select에 응답하여 제2 신호 In2를 출력한다.
하나의 예에서, 도 4를 계속하여 참조하면, 제1 선택 유닛(123)은 원시 제1 신호 In1 및 원시 참조 전압 신호 vref를 수신하고, 제2 선택 유닛(133)은 원시 제2 신호 In2 및 원시 참조 전압 신호 vref를 수신한다.
단일 종단 모드에서, 제1 선택 유닛(123)은 모드 선택 신호 mode select에 응답하여 제1 신호 In1를 출력하고, 제2 선택 유닛(133)은 모드 선택 신호 mode select에 응답하여 참조 전압 신호 vref를 출력하며, 또는, 제1 선택 유닛(123)은 모드 선택 신호 mode select에 응답하여 참조 전압 신호 vref를 출력하고, 제2 선택 유닛(133)은 모드 선택 신호 mode select에 응답하여 제2 신호 In2를 출력하여, 입력 버퍼(101)가 수신한 신호가 제1 신호 In1 및 제2 신호 In2 중의 하나 및 참조 전압 신호 vref인 것을 구현한다.
차동 모드에서, 제1 선택 유닛(123)은 모드 선택 신호 mode select에 응답하여 제1 신호 In1을 출력하고, 제2 선택 유닛(133)은 모드 선택 신호 mode select에 응답하여 제2 신호 In2를 출력하여, 입력 버퍼(101)가 수신한 신호가 제1 신호 In1 및 제2 신호 In2인 것을 구현한다.
일부 실시예에서, 도 6을 참조하면, 전환 모듈(102)은, 제1 출력 신호 out1_p와 제2 출력 신호 out1_n의 전압차를 증폭하도록 구성된 증폭 유닛(122); 및 증폭 유닛(122)에 의해 증폭된 후의 제1 출력 신호 및 제2 출력 신호에 대해 레벨 로직 전환을 수행하고, 제1 내부 신호 out2_p 및 제2 내부 신호 out2_n을 출력하도록 구성된 전환 유닛(132)을 포함할 수 있다.
설명해야 할 것은, 증폭 유닛(122)에 의해 증폭된 제1 출력 신호 및 제2 출력 신호에 대해 레벨 로직 전환을 수행하는 것은, 제2 노드 net2에 의해 출력된 제1 출력 신호 out1_p 및 제3 노드 net3에 의해 출력된 제2 출력 신호 out1_n을 아날로그 레벨로부터 디지털 레벨로 전환하는 것을 가리키며, 즉 전환 모듈(102)에 의해 출력된 제1 내부 신호 out2_p 및 제2 내부 신호 out2_n 중 적어도 하나의 고레벨 상태로 하여금 전원 전압에 무한히 접근하도록 하고, 제1 내부 신호 out2_p 및 제2 내부 신호 out2_n 중 적어도 하나의 저레벨 상태로 하여금 접지단 전압에 무한히 접근하도록 하여, 향후 로직 회로의 처리를 용이하게 한다.
일부 실시예에서, 도 6을 계속하여 참조하면, 증폭 유닛(122)은 또한, 단일 종단 모드에서의 제1 동작 전류로 하여금 차동 모드에서의 제1 동작 전류보다 작도록 하기 위해, 제1 바이어스 신호 Bias1에 응답하여 증폭 유닛(122)의 제1 동작 전류를 조정하도록 구성된다. 이로써, 수신 회로가 단일 종단 모드에서의 동작 전류가 차동 모드에서의 동작 전류보다 작도록 추가적으로 보장하는데 유리함으로써, 수신 회로의 전체 소비 전력을 저하시키는데 유리하다.
일부 실시예에서, 도 6을 계속하여 참조하면, 전환 유닛(132)은 또한, 단일 종단 모드에서의 제2 동작 전류로 하여금 차동 모드에서의 제2 동작 전류보다 작도록 하기 위해, 제2 바이어스 신호 Bias2에 응답하여 전환 유닛(132)의 제2 동작 전류를 조정하도록 구성된다. 이로써, 수신 회로가 단일 종단 모드에서의 동작 전류가 차동 모드에서의 동작 전류보다 작도록 추가적으로 보장하는데 유리함으로써, 수신 회로의 전체 소비 전력을 저하시키는데 유리하다.
설명해야 할 것은, 제1 바이어스 신호 Bias1 및 제2 바이어스 신호 Bias2는 동일한 바이어스 신호일 수 있으므로, 수신 회로의 복잡도를 저하시키는데 유리하다.
아래에서 도 8에 도시된 수신 회로를 예로 들어 본 발명 일 실시예에서 제공한 수신 회로의 동작 원리를 설명한다. 설명해야 할 것은, 앞서 제1 제어 유닛(1111), 제2 제어 유닛(1112), 입력 모듈(112) 및 부하 모듈(113)의 동작 원리를 이미 간략하게 설명하였으며, 아래에서 도 8을 결합하여 수신 회로의 전체적인 동작 원리를 간략하게 설명한다.
도 8을 참조하면, 단일 종단 모드에서, 인에이블 신호 EnN은 저레벨이고, 제1 PMOS 트랜지스터 MP1은 턴 온되며, 바이어스 전압 신호 bias0은 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3으로 하여금 턴 온되도록 하는 레벨값이고, 바이어스 전압 신호 bias0의 레벨값 크기를 조절하는 것을 통해 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3의 턴 온 정도를 제어할 수 있으며; 제어 신호 SeEn은 고레벨로서, 제4 PMOS 트랜지스터 MP4로 하여금 오프 상태에 있도록 하여, 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6에 전류가 흐르지 않으며, 즉 제2 제어 유닛(1112)은 턴 온되지 않는다.
차동 모드에서, 인에이블 신호 EnN은 저레벨이고, 제1 PMOS 트랜지스터 MP1은 턴 온되며, 바이어스 전압 신호 bias0은 제2 PMOS 트랜지스터 MP2 및 제3 PMOS 트랜지스터 MP3로 하여금 턴 온되도록 하는 레벨값이고, 제어 신호 SeEn도 저레벨이며, 제4 PMOS 트랜지스터 MP4는 턴 온되고, 바이어스 전압 신호 bias0도 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6로 하여금 턴 온되도록 하는 레벨값이며, 바이어스 전압 신호 bias0의 레벨값 크기를 조절하는 것을 통해 제5 PMOS 트랜지스터 MP5 및 제6 PMOS 트랜지스터 MP6의 턴 온 정도를 제어한다.
상기 두 가지 모드에서, 제1 입력 신호 input1의 레벨값이 제2 입력 신호 input2의 레벨값보다 클 경우, 제3 노드 net3에 의해 출력된 제2 출력 신호 out1_n 레벨값으로 하여금 높도록 하고, 제2 노드 net2에 의해 출력된 제1 출력 신호 out1_p 레벨값으로 하여금 낮도록 한다. 제1 입력 신호 input1의 레벨값이 제2 입력 신호 input2의 레벨값보다 낮을 경우, 제3 노드 net3에 의해 출력된 제2 출력 신호 out1_n 레벨값으로 하여금 낮도록 하고, 제2 노드 net2에 의해 출력된 제1 출력 신호 out1_p 레벨값으로 하여금 높도록 한다. 또한, 단일 종단 모드에서 부하 모듈(113)의 등가 저항값이 차동 모드에서 부하 모듈(113)의 등가 저항값보다 큼으로서, 단일 종단 모드에서 제2 노드 net2 위치의 전류와 제3 노드 net3 위치의 전류 차이로 하여금 비교적 작도록 하는 경우, 제2 노드 net2 위치의 전압과 제3 노드 net3 위치의 전압 차이가 비교적 클 수 있으며, 즉 단일 종단 모드에서 제2 노드 net2 위치와 제3 노드 net3 위치로 하여금 여전히 비교적 큰 전압 스윙이 있도록 한다.
상기 내용을 종합하면, 차동 모드에도 운용될 수 있고 단일 종단 모드에도 운용될 수 있는 하나의 입력 버퍼(101)를 설계하면, 일 측면에서, 수신 회로의 복잡도 및 수신 회로의 레이아웃 면적을 저하시키는데 유리하고, 다른 하나의 측면에서, 입력 버퍼(101)는 차동 모드 및 단일 종단 모드에서 동일한 전송 경로를 통해 제1 입력 신호 input1 및 제2 입력 신호 input2를 수신하므로, 수신 회로가 차동 모드와 단일 종단 모드 사이에서 스위칭될 경우, 제1 입력 신호 input1 및 제2 입력 신호 input2가 받는 간섭을 저하시키는데 유리하여, 전환 모듈(102)에 의해 출력된 제1 내부 신호 out2_p 및 제2 내부 신호 out2_n의 정확성을 향상시킬 수 있으며, 또 다른 하나의 측면에서, 단일 종단 모드에서 수신 회로의 동작 전류로 하여금 차동 모드에서 수신 회로의 동작 전류보다 작도록 하여, 수신 회로가 단일 종단 모드에서의 소비 전력을 저하시키는데 유리하다.
본 발명의 다른 하나의 실시예는 메모리를 더 제공하고, 상기 메모리는 전술한 수신 회로를 포함한다. 이로써, 메모리는 제1 신호 In1, 제2 신호 In2 및 참조 전압 신호 vref를 선택적으로 수신하여 차동 모드 또는 단일 종단 모드에서 선택적으로 동작될 수 있다. 차동 모드에서, 메모리가 수신한 제1 신호 In1 및 제2 신호 In2는 상보적인 두 개의 클록 신호일 수 있고, 제1 신호 In1 및 제2 신호 In2의 주파수는 비교적 높으므로, 메모리의 처리 속도 및 동작 성능을 향상시킬 수 있으며; 단일 종단 모드에서, 메모리는 제1 신호 In1 및 제2 신호 In2 중의 하나만 수신하고, 즉 하나의 클록 신호만 수신하여 비교적 낮은 주파수로 동작하여, 소비 전력을 절약하는데 유리하다. 또한, 메모리가 수신한 제1 신호 In1 및 제2 신호 In2는 차동 모드 및 단일 종단 모드에서 공유할 수 있고, 인에이블 신호 EnN, 바이어스 전압 신호 bias0, 제어 신호 SeEn 및 부하 모듈(113) 등을 조정하는 것을 통해, 메모리가 단일 종단 모드에서의 동작 전류를 저하시켜, 메모리의 전체 소비 전력을 저하시킬 수 있다.
일부 실시예에서, 메모리는 DDR5 메모리와 같은 DDR 메모리일 수 있다.
본 명세서의 각 실시예 또는 실시형태는 점진적인 방식을 사용하여 설명하며, 각 실시예에서 중점적으로 설명한 것은 모두 다른 실시예와의 상이한 부분이며, 각 실시예 사이의 동일하거나 유시한 부분은 서로 참조하면 된다.
본 명세서의 설명에서, 참조 용어 “실시예”, “예시적인 실시예”, “일부 실시형태”, “예시적인 실시형태”, “예” 등의 설명은 실시형태 또는 예에서 설명된 구체적인 특정, 구조, 재료 또는 특점이 본 발명의 적어도 하나의 실시형태 또는 예에 포함되는 것을 뜻한다.
본 명세서에서, 상기 용어에 해한 예시적 표현은 반드시 동일한 실시형태 또는 예를 의미하는 것은 아니다. 또한, 설명된 구체적인 특정, 구조, 재료 또는 특점은 임의의 하나 또는 복수 개의 실시형태 또는 예에서 적합한 방식으로 결합될 수 있다.
본 발명의 설명에서, 설명해야 할 것은, 용어 “중심”, “상”, “하”, “왼쪽”, “오른쪽”, “수직”, “수평”, “내”, “외” 등이 지시한 방위 또는 위치 관계는 도면에 도시된 것에 기반한 방위 또는 위치 관계이며, 다만 본 발명의 설명의 편이와 간결한 설명을 위한 것일 뿐, 해당 장치 또는 부품이 무조건 특정된 방위를 구비하고, 특정된 방위로 구성되고 조작되는 것을 의미하거나 암시하지 않으므로, 본 발명에 대한 한정으로 이해해서는 안된다.
이해할 수 있는 것은, 본 발명에 사용된 용어 “제1”, “제2”등은 본 발명에서 다양한 구조를 설명하기 위한 것이나, 이러한 구조는 이러한 용어에 한정되지 않는다. 이러한 용어는 다만 첫 번째 구조와 다른 하나의 구조를 구분하기 위한 것이다.
하나 또는 복수 개의 도면에서, 동일한 부품은 유사한 도면 부호를 사용하여 나타낸다. 명확성을 위해, 도면에서의 복수 개의 부분은 비례에 따라 그려지지 않았다. 또한, 일부 널리 알려진 부분은 도시되지 않을 수 있다. 간결함을 위해, 하나의 도면에서 복수 개의 단계에 의해 획득된 구조를 설명할 수 있다. 본 발명을 더욱 명확하게 이해하기 위해, 아래에서 소자의 구조, 재료, 사이즈, 처리 공정 및 기술과 같은 본 발명의 많은 특정된 세부 사항을 설명한다. 본 분야의 통상의 기술자가 이해한 것과 같이, 이러한 특정된 세부 사항에 따라 본 발명을 구현하지 않아도 된다.
마지막으로 설명해야 할 것은, 위에서의 각 실시예는 다만 본 발명을 설명하기 위한 기술 방안일 뿐, 본 발명에 대해 한정하려는 것이 아니며; 전술한 실시예를 참조하여 본 발명을 상세히 설명하였지만, 본 분야의 통상의 기술자는, 전술한 각 실시예에 기재된 기술 방안을 보정할 수 있거나, 그 중의 일부 또는 전부 기술 특징에 대해 동등한 교체를 수행할 수 있음을 이해할 수 있고; 이러한 보정 또는 교체는, 상응한 기술 방안의 본질로 하여금 본 발명의 각 실시예의 기술 방안의 범위를 벗어나도록 하지 않는다.
본 발명의 실시예에 제공된 수신 회로 및 메모리에서, 입력 버퍼는 제1 신호 및 제2 신호를 모두 이용하여 차동 모드에서 운용될 수 있고, 제1 신호와 제2 신호 중의 하나 및 참조 전압 신호를 이용하여 단일 종단 모드에서 운용될 수도 있으며, 즉 동일한 입력 버퍼는 차동 모드에서도 운용될 수 있고, 단일 종단 모드에서도 운용될 수 있어, 수신 회로의 복잡도를 저하시키고, 수신 회로의 레이아웃 면적을 저하시키는데 유리하다. 또한, 단일 종단 모드에서, 입력 버퍼는 제1 신호 및 제2 신호 중의 하나만 수신하고, 추가로 수신되는 신호는 참조 전압 신호이므로, 수신 회로에서의 동작 전류를 저하시킬 수 있어, 수신 회로의 소비 전력을 저하시키는데 유리하다.

Claims (17)

  1. 수신 회로로서,
    제1 입력 신호 및 제2 입력 신호를 수신하고 상기 제1 입력 신호와 상기 제2 입력 신호를 비교하며, 제1 출력 신호 및 제2 출력 신호를 출력하되, 차동 모드에서 상기 제1 입력 신호 및 상기 제2 입력 신호는 각각 제1 신호 및 제2 신호이고, 단일 종단 모드에서 상기 제1 입력 신호는 상기 제1 신호 및 상기 제2 신호 중의 하나이며, 상기 제2 입력 신호는 참조 전압 신호이고, 상기 제1 신호 및 상기 제2 신호는 상보적이도록 구성된 입력 버퍼; 및
    상기 제1 출력 신호 및 상기 제2 출력 신호를 수신하고 상기 제1 출력 신호와 상기 제2 출력 신호의 전압차를 증폭하여, 제1 내부 신호 및 제2 내부 신호를 출력하도록 구성된 전환 모듈을 포함하는 것을 특징으로 하는 수신 회로.
  2. 제1항에 있어서,
    상기 수신 회로는,
    원시 제1 신호, 원시 제2 신호 및 원시 참조 전압 신호를 수신하고, 모드 선택 신호에 응답하여, 상기 입력 버퍼에 상기 제1 입력 신호 및 상기 제2 입력 신호를 제공하되, 상기 모드 선택 신호는 상기 단일 종단 모드 또는 상기 차동 모드를 나타내기 위한 것이며, 상기 제1 신호는 상기 원시 제1 신호에 대응되고, 상기 제2 신호는 상기 원시 제2 신호에 대응되며, 상기 원시 참조 전압 신호는 상기 참조 전압 신호에 대응되도록 구성된 선택 모듈을 더 포함하는 것을 특징으로 하는 수신 회로.
  3. 제2항에 있어서,
    상기 선택 모듈은, 제1 선택 유닛 및 제2 선택 유닛을 포함하고,
    상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 하나는 상기 원시 제1 신호 및 상기 원시 참조 전압 신호를 수신하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 다른 하나는 상기 원시 제2 신호 및 상기 원시 참조 전압 신호를 수신하며;
    상기 단일 종단 모드에서, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 하나는 상기 모드 선택 신호에 응답하여 상기 제1 신호 또는 상기 제2 신호를 출력하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 다른 하나는 상기 모드 선택 신호에 응답하여 상기 참조 전압 신호를 출력하며;
    상기 차동 모드에서, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 하나는 상기 모드 선택 신호에 응답하여 상기 제1 신호를 출력하고, 상기 제1 선택 유닛과 상기 제2 선택 유닛 중의 다른 하나는 상기 모드 선택 신호에 응답하여 상기 제2 신호를 출력하는 것을 특징으로 하는 수신 회로.
  4. 제1항에 있어서,
    상기 입력 버퍼는,
    바이어스 전압 신호에 응답하여 제1 노드에 전류를 제공하도록 구성된 전류 제어 모듈;
    입력 모듈; 및
    상기 입력 모듈에 연결된 부하 모듈을 포함하며,
    상기 입력 모듈은 상기 제1 노드에 연결되고, 상기 입력 모듈은 제2 노드 및 제3 노드를 거쳐 상기 부하 모듈에 연결되며;
    상기 입력 모듈은 상기 제1 입력 신호 및 상기 제2 입력 신호를 수신하고, 상기 제2 노드는 상기 제1 출력 신호를 출력하며, 상기 제3 노드는 상기 제2 출력 신호를 출력하는 것을 특징으로 하는 수신 회로.
  5. 제4항에 있어서,
    상기 전류 제어 모듈은, 상기 단일 종단 모드에서 상기 제1 노드에 제공된 전류로 하여금 상기 차동 모드에서 상기 제1 노드에 제공된 전류보다 작도록 하기 위해, 상기 바이어스 전압 신호에 응답하여 상기 제1 노드의 전류를 조정하도록 구성되는 것을 특징으로 하는 수신 회로.
  6. 제4항에 있어서,
    상기 전류 제어 모듈은,
    상기 제1 노드에 연결되고, 상기 바이어스 전압 신호에 응답하여 턴 온되어 상기 제1 노드에 제1 전류를 제공하도록 구성된 제1 제어 유닛; 및
    상기 제1 노드에 연결되고, 제어 신호 및 상기 바이어스 전압 신호에 응답하여 턴 온되어 상기 제1 노드에 제2 전류를 제공하도록 구성된 제2 제어 유닛을 포함하고;
    상기 단일 종단 모드에서 상기 제1 제어 유닛은 턴 온되고 상기 제2 제어 유닛은 턴 온되지 않으며, 상기 차동 모드에서 상기 제1 제어 유닛 및 상기 제2 제어 유닛은 모두 턴 온되는 것을 특징으로 하는 수신 회로.
  7. 제6항에 있어서,
    상기 제1 제어 유닛은, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터를 포함하고,
    상기 제1 PMOS 트랜지스터의 게이트는 인에이블 신호를 수신하고, 상기 제1 PMOS 트랜지스터의 소스는 전원 전압에 연결되며;
    상기 제2 PMOS 트랜지스터의 소스 및 상기 제3 PMOS 트랜지스터의 소스는 모두 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인 및 상기 제3 PMOS 트랜지스터의 드레인은 모두 상기 제1 노드에 연결되며, 상기 제2 PMOS 트랜지스터의 게이트 및 상기 제3 PMOS 트랜지스터의 게이트는 모두 상기 바이어스 전압 신호를 수신하는 것을 특징으로 하는 수신 회로.
  8. 제6항에 있어서,
    상기 제2 제어 유닛은, 제4 PMOS 트랜지스터, 제5 PMOS 트랜지스터 및 제6 PMOS 트랜지스터를 포함하고,
    상기 제4 PMOS 트랜지스터의 게이트는 상기 제어 신호를 수신하고, 상기 제4 PMOS 트랜지스터의 소스는 전원 전압에 연결되며;
    상기 제5 PMOS 트랜지스터의 소스 및 상기 제6 PMOS 트랜지스터의 소스는 모두 상기 제4 PMOS 트랜지스터의 드레인에 연결되고, 상기 제5 PMOS 트랜지스터의 드레인 및 상기 제6 PMOS 트랜지스터의 드레인은 모두 상기 제1 노드에 연결되며, 상기 제5 PMOS 트랜지스터의 게이트 및 상기 제6 PMOS 트랜지스터의 게이트는 모두 상기 바이어스 전압 신호를 수신하는 것을 특징으로 하는 수신 회로.
  9. 제4항에 있어서,
    상기 입력 모듈은, 제7 PMOS 트랜지스터 및 제8 PMOS 트랜지스터를 포함하고,
    상기 제7 PMOS 트랜지스터의 게이트는 상기 제1 입력 신호를 수신하고, 상기 제7 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되며, 상기 제7 PMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고;
    상기 제8 PMOS 트랜지스터의 게이트는 상기 제2 입력 신호를 수신하고, 상기 제8 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되며, 상기 제8 PMOS 트랜지스터의 드레인은 상기 제3 노드에 연결되는 것을 특징으로 하는 수신 회로.
  10. 제4항에 있어서,
    상기 부하 모듈은, 상기 제2 노드와 접지단 사이에 연결된 제1 부하 유닛; 및
    상기 제3 노드와 접지단 사이에 연결된 제2 부하 유닛을 포함하고,
    상기 제1 부하 유닛은, 상기 단일 종단 모드에서 상기 제1 부하 유닛의 등가 저항값이 상기 차동 모드에서 상기 제1 부하 유닛의 등가 저항값보다 크도록 구성되고;
    상기 제2 부하 유닛은, 상기 단일 종단 모드에서 상기 제2 부하 유닛의 등가 저항값이 상기 차동 모드에서 상기 제2 부하 유닛의 등가 저항값보다 크도록 구성되는 것을 특징으로 하는 수신 회로.
  11. 제10항에 있어서,
    상기 제1 부하 유닛은,
    상기 제2 노드와 제4 노드 사이에 연결된 제1 저항; 및
    상기 제4 노드와 상기 접지단 사이에 연결된 제1 조절 가능한 부하를 포함하고,
    상기 제1 조절 가능한 부하는, 조절 신호에 응답하여 상기 제1 조절 가능한 부하의 등가 저항값을 조정하고, 상기 단일 종단 모드에서 상기 제1 조절 가능한 부하의 등가 저항값이 상기 차동 모드에서 상기 제1 조절 가능한 부하의 등가 저항값보다 크도록 구성되고;
    상기 제2 부하 유닛은,
    상기 제3 노드와 제5 노드 사이에 연결된 제2 저항; 및
    상기 제5 노드와 상기 접지단 사이에 연결된 제2 조절 가능한 부하를 포함하고,
    상기 제2 조절 가능한 부하는, 상기 조절 신호에 응답하여 상기 제2 조절 가능한 부하의 등가 저항값을 조정하고, 상기 단일 종단 모드에서 상기 제2 조절 가능한 부하의 등가 저항값이 상기 차동 모드에서 상기 제2 조절 가능한 부하의 등가 저항값보다 크도록 구성되는 것을 특징으로 하는 수신 회로.
  12. 제11항에 있어서,
    상기 제1 조절 가능한 부하는,
    상기 제4 노드와 접지단 사이에 연결된 제3 저항; 및
    제1 MOS 트랜지스터를 포함하며,
    상기 제1 MOS 트랜지스터의 제1 단은 상기 제4 노드에 연결되고, 상기 제1 MOS 트랜지스터의 제2 단은 상기 접지단에 연결되며, 상기 제1 MOS 트랜지스터의 제어단은 상기 조절 신호를 수신하고, 상기 단일 종단 모드에서, 상기 제1 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 오프되고, 상기 차동 모드에서, 상기 제1 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 온되는 것을 특징으로 하는 수신 회로.
  13. 제11항에 있어서,
    상기 제2 조절 가능한 부하는,
    상기 제5 노드와 상기 접지단 사이에 연결된 제4 저항; 및
    제2 MOS 트랜지스터를 포함하며,
    상기 제2 MOS 트랜지스터의 제1 단은 상기 제5 노드에 연결되고, 상기 제2 MOS 트랜지스터의 제2 단은 상기 접지단에 연결되며, 상기 제2 MOS 트랜지스터의 제어단은 상기 조절 신호를 수신하고, 상기 단일 종단 모드에서, 상기 제2 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 오프되고, 상기 차동 모드에서, 상기 제2 MOS 트랜지스터는 상기 조절 신호에 응답하여 턴 온되는 것을 특징으로 하는 수신 회로.
  14. 제1항에 있어서,
    상기 전환 모듈은,
    상기 제1 출력 신호와 상기 제2 출력 신호의 전압차를 증폭하도록 구성된 증폭 유닛; 및
    상기 증폭 유닛에 의해 증폭된 후의 상기 제1 출력 신호 및 상기 제2 출력 신호에 대해 레벨 로직 전환을 수행하고, 상기 제1 내부 신호 및 상기 제2 내부 신호를 출력하도록 구성된 전환 유닛을 포함하는 것을 특징으로 하는 수신 회로.
  15. 제14항에 있어서,
    상기 증폭 유닛은 또한, 상기 단일 종단 모드에서의 상기 제1 동작 전류로 하여금 상기 차동 모드에서의 제1 동작 전류보다 작도록 하기 위해, 제1 바이어스 신호에 응답하여 상기 증폭 유닛의 제1 동작 전류를 조정하도록 구성되는 것을 특징으로 하는 수신 회로.
  16. 제14항에 있어서,
    상기 전환 유닛은 또한, 상기 단일 종단 모드에서의 상기 제2 동작 전류로 하여금 상기 차동 모드에서의 제2 동작 전류보다 작도록 하기 위해, 제2 바이어스 신호에 응답하여 상기 전환 유닛의 제2 동작 전류를 조정하도록 구성되는 것을 특징으로 하는 수신 회로.
  17. 메모리로서,
    제1항 내지 제16항 중 어느 한 항에 따른 수신 회로를 포함하는 것을 특징으로 하는 메모리.
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