KR20190049112A - 반도체 장치 및 이를 이용한 시스템 - Google Patents
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Abstract
입력 신호 및 입력 바 신호에 응답하여 제 1 버퍼링 신호를 생성하고 출력하는 제 1 버퍼; 기준 전압 및 상기 입력 신호에 응답하여 제 2 버퍼링 신호를 생성하고 출력하는 제 2 버퍼; 및 선택 신호에 응답하여 상기 제 1 버퍼링 신호 및 상기 제 2 버퍼링 신호 중 하나의 신호를 내부 회로에 전달하는 선택 회로를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로 반도체 장치 및 이를 이용한 시스템에 관한 것이다.
반도체 장치는 데이터를 저장하고 저장된 데이터를 출력하도록 구성되며, 컨트롤러는 이러한 반도체 장치를 제어하도록 구성된다.
반도체 장치와 컨트롤러를 포함하는 시스템은 저속 동작과 고속동작에서도 정확한 데이터 송수신 동작을 수행하도록 개발되고 있다.
본 발명은 정확한 데이터 송수신 동작을 수행할 수 있는 반도체 장치 및 이를 이용한 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 입력 신호 및 입력 바 신호에 응답하여 제 1 버퍼링 신호를 생성하고 출력하는 제 1 버퍼; 기준 전압 및 상기 입력 신호에 응답하여 제 2 버퍼링 신호를 생성하고 출력하는 제 2 버퍼; 및 선택 신호에 응답하여 상기 제 1 버퍼링 신호 및 상기 제 2 버퍼링 신호 중 하나의 신호를 내부 회로에 전달하는 선택 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 커맨드 및 어드레스에 응답하여 설정 신호를 생성 및 출력하는 설정 회로; 퓨즈 커팅 유무에 따라 레벨이 결정되는 퓨즈 신호를 생성 및 출력하는 퓨즈 회로; 상기 설정 신호 및 상기 퓨즈 신호에 응답하여 데이터 스트로브 신호 및 데이터 스트로브 바 신호에 응답하여 복수개의 데이터 래치 타이밍 신호를 생성하거나, 상기 데이터 스트로브 신호, 상기 데이터 스트로브 바 신호 및 기준 전압에 응답하여 상기 복수개의 데이터 래치 타이밍 신호를 생성하는 데이터 래치 타이밍 신호 생성 회로; 및 상기 복수개의 데이터 래치 타이밍 신호에 응답하여 데이터를 래치하고 정렬하여 내부 데이터를 생성 및 출력하는 데이터 정렬 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템은 커맨드, 어드레스 및 클럭을 제공하고, 데이터 및 데이터 스트로브 신호를 송수신하는 컨트롤러 및 상기 커맨드, 상기 어드레스 및 상기 클럭을 제공 받고, 상기 데이터 및 상기 데이터 스트로브 신호를 송수신하는 반도체 장치를 포함하며, 상기 반도체 장치는 상기 커맨드 및 상기 어드레스에 응답하여 설정 신호를 생성하는 설정 회로; 퓨즈 커팅 유무에 따라 레벨이 결정되는 퓨즈 신호를 생성하는 퓨즈 회로; 상기 데이터 스트로브 신호를 버퍼링하여 제 1 버퍼링 신호를 생성하는 제 1 버퍼; 기준 전압 레벨을 기초로 상기 데이터 스트로브 신호를 버퍼링하여 제 2 버퍼링 신호를 생성하는 제 2 버퍼; 상기 퓨즈 신호 및 상기 설정 신호에 응답하여 선택 신호를 생성하는 제어 회로; 상기 선택 신호에 응답하여 상기 제 1 버퍼링 신호 및 상기 제 2 버퍼링 신호 중 하나를 출력하는 선택 회로; 및 상기 선택 회로의 출력 신호를 분주시키는 분주 회로를 포함한다.
본 발명에 따른 반도체 장치 및 이를 이용한 시스템 동작 방법은 반도체 장치와 컨트롤러 사이에 데이터 송수신을 보다 정확하게 할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도,
도 2는 도 1의 데이터 래치 타이밍 신호 생성 회로의 구성도,
도 3은 도 2의 제어 회로의 구성도이다.
도 2는 도 1의 데이터 래치 타이밍 신호 생성 회로의 구성도,
도 3은 도 2의 제어 회로의 구성도이다.
본 발명의 실시예에 따른 반도체 장치 및 이를 이용한 시스템 동작 방법은 도 1에 도시된 바와 같이, 컨트롤러(100), 및 반도체 장치(200)를 포함할 수 있다.
상기 컨트롤러(100)와 상기 반도체 장치(200)는 전기적으로 연결되어, 신호들을 송수신하도록 구성될 수 있다.
예를 들어, 상기 컨트롤러(100)는 상기 반도체 장치(200)에 커맨드(CMD), 어드레스(ADD), 클럭(CLK), 데이터(DATA) 및 데이터 스트로브 신호(DQS)를 제공할 수 있다. 상기 반도체 장치(200)는 상기 컨트롤러(100)로부터 상기 커맨드(CMD), 상기 어드레스(ADD), 상기 클럭(CLK), 상기 데이터(DATA) 및 상기 데이터 스트로브 신호(DQS)를 입력 받고, 상기 컨트롤러(100)에 상기 데이터(DATA) 및 상기 데이터 스트로브 신호(DQS)를 제공할 수 있다. 이때, 상기 데이터 스트브 신호(DQS)는 반대 레벨의 데이터 스트로브 바 신호(DQSB)를 포함할 수 있다.
더욱 상세히 설명하면, 상기 반도체 장치(200)는 상기 클럭(CLK)에 동기되어 동작하며, 상기 커맨드(CMD) 및 상기 어드레스(ADD)에 응답하여 상기 데이터(DATA)를 저장하고, 저장된 데이터(DATA)를 출력하며, 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 데이터(DATA)를 입력 받고, 상기 데이터(DATA)를 출력하도록 구성될 수 있다.
상기 반도체 장치(200)는 설정 회로(210), 퓨즈 회로(220), 데이터 래치 타이밍 신호 생성 회로(230), 및 데이터 정렬 회로(240)를 포함할 수 있다.
상기 설정 회로(210)는 상기 반도체 장치(200)의 설정 환경에 따른 상기 반도체 장치(200)의 옵션(option) 정보를 저장하고, 출력하는 구성으로서, 모드 레지스터 셋(mode register set) 회로를 포함할 수 있다. 상기 설정 회로(210)는 상기 커맨드(CMD) 및 상기 어드레스(ADD)에 응답하여 설정 신호들(Set_s)의 레벨을 결정하고, 결정된 레벨의 설정 신호들을 출력할 수 있다. 본 발명의 실시예에서는 하나의 설정 신호(Set_s)만을 도시하고 설명하지만 이에 한정하는 것이 아님을 밝혀둔다.
상기 퓨즈 회로(220)는 퓨즈들의 커팅 유무에 따라 퓨즈 신호들의 레벨을 결정하고, 결정된 레벨의 신호를 출력하도록 구성될 수 있다. 상기 퓨즈 회로(220) 또한 많은 개수의 퓨즈 신호들을 출력할 수 있지만, 본 발명의 실시예에서는 두 개의 퓨즈 신호(Fuse<0:1>)만을 도시하고 설명한다.
예를 들어, 상기 퓨즈 회로(220)는 퓨즈들의 커팅 유무에 따라 제 1 퓨즈 신호(Fuse<0>) 및 제 2 퓨즈 신호(Fuse<1>)의 레벨을 결정하고, 결정된 레벨의 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)를 출력할 수 있다.
상기 설정 회로(210)의 출력 신호인 상기 설정 신호(Set_s)와 상기 퓨즈 회로(220)의 출력 신호인 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)는 모두 상기 반도체 장치(200)의 동작 모드에 따른 옵션들을 설정할 수 있는 신호들이다. 이때, 상기 설정 회로(210)는 상기 커맨드(CMD) 및 상기 어드레스(ADD)를 이용하여 상기 설정 신호(Set_s)의 레벨을 가변시킬 수 있으므로, 상기 컨트롤러(100)가 상기 설정 신호(Set_s)의 레벨을 가변시킬 수 있는 반면, 상기 퓨즈 회로(200)는 퓨즈 커팅 유무에 따라 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)의 레벨이 결정되므로, 한번 정해진 퓨즈 신호들(Fuse<0:1>)의 레벨은 가변시킬 수 없다.
상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 설정 신호(Set_s), 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>), 상기 데이터 스트로브 신호(DQS), 상기 데이터 스트로브 바 신호(DQSB) 및 기준 전압(Vref)에 응답하여 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성할 수 있다. 예를 들어, 상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 설정 신호(Set_s) 및 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)에 응답하여 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 선택하고, 선택된 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)에 따라 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성하여 출력할 수 있다. 또한, 상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 설정 신호(Set_s) 및 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)에 응답하여 상기 데이터 스트로브 신호(DQS), 상기 데이터 스트로브 바 신호(DQSB) 및 상기 기준 전압(Vref)에 따라 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성할 수 있다.
상기 데이터 정렬 회로(240)는 상기 데이터(DATA) 및 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)에 응답하여 내부 데이터(DATA_in<0:k>)를 생성하여 출력할 수 있다. 예를 들어, 상기 데이터 정렬 회로(240)는 상기 데이터(DATA)를 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)에 응답하여 래치하고, 래치된 데이터를 정렬하여 상기 내부 데이터(DATA_in<0:k>)로서 출력하도록 구성될 수 있다.
상기 데이터 래치 타이밍 신호 생성 회로(230)는 도 2에 도시된 바와 같이, 제 1 버퍼(231), 제 2 버퍼(232), 제어 회로(233), 선택 회로(234), 분주 회로(235), 제 1 동기 회로(236) 및 제 2 동기 회로(237)를 포함할 수 있다.
상기 제 1 버퍼(231)는 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)에 응답하여 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1)를 생성할 수 있다. 예를 들어, 상기 제 1 버퍼(231)는 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 버퍼링하여 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1)로서 출력할 수 있다. 이때, 상기 제 1 버퍼(231)는 서로 레벨이 반대인 상기 데이터 스트로브 신호(DQS)와 상기 데이터 스트로브 바 신호(DQSB)의 전압 레벨 차에 응답하여 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1)를 생성하고 출력할 수 있다. 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)는 차동 관계의 신호일 수 있다. 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1) 또한 서로 레벨이 반대인 차동 관계의 신호이다.
상기 제 2 버퍼(232)는 상기 데이터 스트로브 신호(DQS) 및 상기 기준 전압(Vref)에 응답하여 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 생성하고 출력할 수 있다. 이때, 상기 제 2 버퍼(232)는 인에이블 신호(EN_s)에 응답하여 활성화되고, 활성화된 상기 제 2 버퍼(232)는 상기 데이터 스트로브 신호(DQS) 및 상기 기준 전압(Vref)에 응답하여 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 생성하고 출력할 수 있다. 예를 들어, 활성화된 상기 제 2 버퍼(232)는 상기 기준 전압(Vref)의 전압 레벨을 기초하여 상기 데이터 스트로브 신호(DQS)를 버퍼링하고, 버퍼링된 신호를 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)로서 출력할 수 있다. 더욱 상세히 설명하면, 활성화된 상기 제 2 버퍼(232)는 상기 기준 전압(Vref)의 전압 레벨을 기준으로 상기 데이터 스트로브 신호(DQS)의 전압 레벨을 판단하고, 판단한 결과에 의해 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 생성하고 출력한다.
상기 제어 회로(233)는 상기 설정 신호(Set_s) 및 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)에 응답하여 상기 인에이블 신호(EN_s) 및 선택 신호(Sel_s)를 생성하고 출력할 수 있다. 예를 들어, 상기 제어 회로(233)는 상기 퓨즈 신호(Fuse<0:1>)에 응답하여 상기 설정 신호(Set_s)와는 무관하게 상기 인에이블 신호(EN_s) 및 상기 선택 신호(Sel_s)를 생성하고 출력할 수 있다. 또한 상기 제어 회로(233)는 상기 퓨즈 신호(Fuse<0:1>) 및 설정 신호(Set_s)에 응답하여 상기 인에이블 신호(EN_s) 및 상기 선택 신호(Sel_s)를 생성하고 출력할 수 있다.
상기 선택 회로(234)는 상기 선택 신호(Sel_s)에 응답하여 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2) 중 하나를 선택하여 출력할 수 있다. 예를 들어, 상기 선택 회로(234)는 상기 선택 신호(Sel_s)가 로우 레벨로 디스에이블되면 상기 제 1 및 제 2 데이터 스트로브 버퍼링 신호(DQS_b1, DQS_b2) 중 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)를 선택하여 출력할 수 있다. 상기 선택 회로(234)는 상기 선택 신호(Sel_s)가 하이 레벨로 인에이블되면 상기 제 1 및 제 2 데이터 스트로브 버퍼링 신호(DQS_b1, DQS_b2) 중 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 선택하여 출력할 수 있다. 상기 선택 회로(234)는 멀티 플렉서 또는 스위치등으로 구현할 수 있다.
상기 분주 회로(235)는 상기 선택 회로(234)의 출력 신호를 분주시켜 분주 신호(D_s) 및 분주 바 신호(DB_s)를 생성하여 출력할 수 있다. 이때, 상기 분주 신호(D_s) 및 상기 분주 바 신호(DB_s)는 서로 레벨이 반대되는 신호로서 차동 관계의 신호일 수 있다.
상기 제 1 동기 회로(236)는 상기 분주 회로(235)의 출력 신호를 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)로서 출력할 수 있다. 예를 들어, 상기 제 1 동기 회로(236)는 상기 분주 신호(D_s)를 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 1 데이터 래치 타이밍 신호(IDQS)로서 출력할 수 있고, 상기 분주 바 신호(DB_s)를 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 2 데이터 래치 타이밍 신호(IDQSB)로서 출력할 수 있다. 이때, 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)는 서로 레벨이 반대되는 신호로서 차동 관계의 신호일 수 있다. 상기 제 1 동기 회로(236)는 플립플롭으로 구성될 수 있다.
상기 제 2 동기 회로(237)는 상기 제 1 동기 회로(236)의 출력 신호를 상기 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 3 및 제 4 데이터 래치 타이밍 신호(QDQS, QDQSB)로서 출력할 수 있다. 예를 들어, 상기 제 2 동기 회로(237)는 상기 제 1 데이터 래치 타이밍 신호(IDQS)를 상기 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 3 데이터 래치 타이밍 신호(QDQS)로서 출력할 수 있고, 상기 상기 제 2 데이터 래치 타이밍 신호(IDQSB)를 상기 제 1 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 4 데이터 래치 타이밍 신호(QDQSB)로서 출력할 수 있다. 이때, 상기 제 3 및 제 4 데이터 래치 타이밍 신호(QDQS, QDQSB)는 서로 레벨이 반대되는 신호로, 차동 관계의 신호일 수 있다.
본 발명의 실시예에 따른 상기 제어 회로(233)는 상기 제 1 퓨즈 신호(Fuse<0>)가 로우 레벨이면 다른 신호들과는 무관하게 상기 선택 신호(Sel_s) 및 상기 인에이블 신호(EN_s)를 하이 레벨로 인에이블시킬 수 있다. 상기 제어 회로(233)는 상기 제 1 퓨즈 신호(Fuse<0>)가 하이 레벨이고 상기 제 2 퓨즈 신호(Fuse<1>)가 로우 레벨이면 상기 설정 신호(Set_s)와는 무관하게 상기 선택 신호(Sel_s) 및 상기 인에이블 신호(EN_s)를 로우 레벨로 디스에이블시킬 수 있다. 상기 제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨일 경우 상기 설정 신호(Set_s)에 따라 상기 선택 신호(Sel_s) 및 상기 인에이블 신호(EN_s)의 레벨 즉 인에이블 여부를 결정하고 출력할 수 있다. 상기 제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨일 경우 상기 설정 신호(Sel_s)가 로우 레벨이면 상기 선택 신호(Sel_s) 및 상기 인에이블 신호(EN_s)를 하이 레벨로 인에이블시킬 수 있다. 상기 제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨일 경우 상기 설정 신호(Sel_s)가 하이 레벨이면 상기 선택 신호(Sel_s) 및 상기 인에이블 신호(EN_s)를 로우 레벨로 디스에이블시킬 수 있다.
상기와 같은 동작을 수행하는 상기 제어 회로(233)는 도 3에 도시된 바와 같이, 제 1 및 제 2 낸드 게이트(ND1, ND2) 및 제 1 인버터(IV1)를 포함할 수 있다. 상기 제 1 낸드 게이트(ND1)는 상기 제 2 퓨즈 신호(Fuse<1>) 및 상기 설정 신호(Set_s)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 퓨즈 신호(Fuse<0>) 및 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 선택 신호(Sel_s)를 출력한다. 이때, 상기 선택 신호(Sel_s)는 상기 인에이블 신호(EN_s)로서 출력될 수도 있다. 상기 제어 회로(233)는 제 2 인버터(IV2) 및 노어 게이트(NOR)를 더 포함할 수 도 있다. 상기 노어 게이트(NOR)는 상기 제 1 인버터(IV1)의 출력 신호 및 버퍼 인에이블 신호(Buf_en)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 노어 게이트(NOR)의 출력 신호를 입력 받아 상기 인에이블 신호(EN_s)를 출력할 수도 있다. 상기 제어 회로(233)에 상기 노어 게이트(NOR) 및 상기 제 2 인버터(IV2)가 추가될 경우 상기 버퍼 인에이블 신호(Buf_en)가 하이 레벨로 인에이블되거나 상기 선택 신호(Sel_s)가 하이 레벨로 인에이블되면 상기 인에이블 신호(EN_s)는 하이 레벨로 인에이블되어 출력된다.
| Fuse<0> | Fuse<1> | Set_s | Sel_s |
| L | X | X | L |
| H | L | X | H |
| H | H | L | H |
| H | H | H | L |
상기에 도시된 진리표는 본 발명의 실시예에 따른 제어 회로(233)의 진리표이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치 및 이를 이용한 시스템 동작 방법의 동작 설명은 다음과 같다.
먼저 반도체 장치의 동작부터 설명하면 다음과 같다.
커맨드(CMD) 및 어드레스(ADD)에 응답하여 설정 회로(210)에 설정 신호(Set_s)의 레벨이 결정되어 출력된다.
퓨즈 커팅 유무에 따라 퓨즈 회로(22)의 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)의 레벨이 결정되고, 레벨이 결정된 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)는 출력된다.
상기 설정 신호(Set_s)와 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)에 응답하여 데이터 래치 타이밍 신호 생성 회로(230)는 데이터 스트로브 신호(DQS) 및 데이터 스트로브 바 신호(DQSB)에 응답하여 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성하여 출력하거나, 상기 데이터 스트로브 신호(DQS), 상기 데이터 스트로브 바 신호(DQSB) 및 기준 전압(Vref)에 응답하여 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성하여 출력한다.
상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)에 응답하여 데이터 정렬 회로(240)는 데이터(DATA)를 래치하고 정렬시켜 내부 데이터(DATA_in<0:k>)로서 출력한다.
상기 데이터 래치 타이밍 신호 생성 회로(230)의 동작을 도 2를 참조하여 더욱 상세히 설명하면 다음과 같다.
제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>) 및 상기 설정 신호(Set_s)에 응답하여 선택 신호(Sel_s) 및 인에이블 신호(EN_s)를 생성한다.
첫번째, 상기 제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>) 중 상기 제 1 퓨즈 신호(Fuse<0>)가 로우 레벨이면 다른 신호와는 무관하게 상기 선택 신호(Sel_s)와 상기 인에이블 신호(EN_s)를 로우 레벨로 디스에이블시킨다.
상기 인에이블 신호(EN_s)가 로우 레벨로 디스에이블되면 제 2 버퍼(232)는 비활성화된다.
상기 제 1 버퍼(231)는 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 버퍼링하여 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 제 1 데이터 스트로브 버퍼링 신호(DQSB_b1)를 생성하여 출력한다.
선택 회로(234)는 상기 선택 신호(Sel_s)가 로우 레벨로 디스에이블되면 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 2 버퍼(232)의 출력 신호 즉, 제 2 데이터 스트로브 버퍼링 신호(DQS_b2) 중 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)를 선택하여 출력한다.
분주 회로(235)는 상기 선택 회로(234)의 출력 신호 즉 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)를 분주시켜 분주 신호 (D_s) 및 분주 바 신호(DB_s)를 생성하여 출력한다.
제 1 동기 회로(236)는 상기 분주 신호(D_s) 및 상기 분주 바 신호(DB_s)를 상기 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)로서 출력한다.
제 2 동기 회로(237)는 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)를 상기 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 3 및 제 4 데이터 래치 타이밍 신호(QDQS, QDQSB)로서 출력한다.
결국, 상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 제 1 퓨즈 신호(Fuse<0>)가 로우 레벨이면 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 모두 입력 받는 상기 제 1 버퍼(231)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다.
두번째, 상기 제어 회로(233)는 상기 제 1 퓨즈 신호(Fuse<0>)가 하이 레벨이고 상기 제 2 퓨즈 신호(Fuse<1>)가 로우 레벨이면 상기 설정 신호(Set_s)와는 무관하게 상기 선택 신호(Sel_s)와 상기 인에이블 신호(EN_s)를 하이 레벨로 인에이블시킨다.
상기 인에이블 신호(EN_s)가 하이 레벨로 인에이블되면 상기 제 2 버퍼(232)는 활성화된다.
상기 제 1 버퍼(231)는 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 버퍼링하여 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 제 1 데이터 스트로브 버퍼링 신호(DQSB_b1)를 생성하고 출력한다.
활성화된 상기 제 2 버퍼(232)는 상기 기준 전압(Vref)의 전압 레벨에 기초하여 상기 데이터 스트로브 신호(DQS)를 버퍼링하여 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 생성하고 출력한다.
상기 선택 회로(234)는 상기 선택 신호(Sel_s)가 하이 레벨로 인에이블되면 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 2 버퍼(232)의 출력 신호 즉, 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2) 중 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 선택하여 출력한다.
상기 분주 회로(235)는 상기 선택 회로(234)의 출력 신호 즉 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 분주시켜 상기 분주 신호 (D_s) 및 상기 분주 바 신호(DB_s)를 생성하고 출력한다.
상기 제 1 동기 회로(236)는 상기 분주 신호(D_s) 및 상기 분주 바 신호(DB_s)를 상기 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)로서 출력한다.
상기 제 2 동기 회로(237)는 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)를 상기 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 3 및 제 4 데이터 래치 타이밍 신호(QDQS, QDQSB)로서 출력한다.
결국, 상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 제 1 퓨즈 신호(Fuse<0>)가 하이 레벨이고 상기 제 2 퓨즈 신호(Fuse<1>)가 로우 레벨이면 상기 데이터 스트로브 신호(DQS) 및 상기 기준 전압(Vref)을 입력 받는 상기 제 2 버퍼(232)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다.
세번째, 상기 제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨이고 상기 설정 신호(Set_s)가 로우 레벨이면 상기 선택 신호(Sel_s)와 상기 인에이블 신호(EN_s)를 하이 레벨로 인에이블시킨다.
상기 인에이블 신호(EN_s)가 하이 레벨로 인에이블되면 상기 제 2 버퍼(232)는 활성화된다.
상기 제 1 버퍼(231)는 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 버퍼링하여 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 제 1 데이터 스트로브 버퍼링 신호(DQSB_b1)를 생성하고 출력한다.
활성화된 상기 제 2 버퍼(232)는 상기 기준 전압(Vref)의 전압 레벨에 기초하여 상기 데이터 스트로브 신호(DQS)를 버퍼링하여 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 생성하고 출력한다.
상기 선택 회로(234)는 상기 선택 신호(Sel_s)가 하이 레벨로 인에이블되면 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 2 버퍼(232)의 출력 신호 즉, 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2) 중 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 선택하여 출력한다.
상기 분주 회로(235)는 상기 선택 회로(234)의 출력 신호 즉 상기 제 2 데이터 스트로브 버퍼링 신호(DQS_b2)를 분주시켜 상기 분주 신호 (D_s) 및 상기 분주 바 신호(DB_s)를 생성하고 출력한다.
상기 제 1 동기 회로(236)는 상기 분주 신호(D_s) 및 상기 분주 바 신호(DB_s)를 상기 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)로서 출력한다.
상기 제 2 동기 회로(237)는 상기 제 1 데이터 래치 타이밍 신호(IDQS, IDQSB)를 상기 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 3 및 제 4 데이터 래치 타이밍 신호(QDQS, QDQSB)로서 출력한다.
결국, 상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨이고 상기 설정 신호(Set_s)가 로우 레벨이면 상기 데이터 스트로브 신호(DQS) 및 상기 기준 전압(Vref)을 입력 받는 상기 제 2 버퍼(232)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다.
네번째, 상기 제어 회로(233)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>) 및 상기 설정 신호(Set_s)가 모두 하이 레벨이면 상기 선택 신호(Sel_s)와 상기 인에이블 신호(EN_s)를 로우 레벨로 디스에이블시킨다.
상기 인에이블 신호(EN_s)가 로우 레벨로 디스에이블되면 상기 제 2 버퍼(232)는 비활성화된다.
상기 제 1 버퍼(231)는 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 버퍼링하여 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 1 데이터 스트로브 버퍼링 신호(DQSB_b1)를 생성하여 출력한다.
상기 선택 회로(234)는 상기 선택 신호(Sel_s)가 로우 레벨로 디스에이블되면 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1) 및 상기 제 2 버퍼(232)의 출력 신호 즉, 제 2 데이터 스트로브 버퍼링 신호(DQS_b2) 중 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)를 선택하여 출력한다.
상기 분주 회로(235)는 상기 선택 회로(234)의 출력 신호 즉 상기 제 1 데이터 스트로브 버퍼링 신호(DQS_b1)를 분주시켜 상기 분주 신호 (D_s) 및 상기 분주 바 신호(DB_s)를 생성하여 출력한다.
상기 제 1 동기 회로(236)는 상기 분주 신호(D_s) 및 상기 분주 바 신호(DB_s)를 상기 데이터 스트로브 버퍼링 신호(DQS_b1)에 동기시켜 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)로서 출력한다.
상기 제 2 동기 회로(237)는 상기 제 1 및 제 2 데이터 래치 타이밍 신호(IDQS, IDQSB)를 상기 데이터 스트로브 바 버퍼링 신호(DQSB_b1)에 동기시켜 상기 제 3 및 제 4 데이터 래치 타이밍 신호(QDQS, QDQSB)로서 출력한다.
결국, 상기 데이터 래치 타이밍 신호 생성 회로(230)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>) 및 상기 설정 신호(Set_s)가 모두 하이 레벨이면 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 모두 입력 받는 상기 제 1 버퍼(231)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다.
본 발명의 실시예에 따른 반도체 장치(200)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>) 중 상기 제 1 퓨즈 신호(Fuse<0>)가 로우 레벨일 경우 상기 설정 신호(Set_s)와는 무관하게 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 입력 받는 상기 제 1 버퍼(231)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성하고, 데이터(DATA)를 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)에 응답하여 래치하고 정렬하여 내부 데이터(DATA_in<0:k>)를 생성한다. 상기 반도체 장치(200)는 상기 제 1 퓨즈 신호(Fuse<0>)가 하이 레벨이고 상기 제 2 퓨즈 신호(Fuse<1>)가 로우 레벨이면 상기 설정 신호(Set_s)와는 무관하게 상기 기준 전압(Vref)과 상기 데이터 스트로브 신호(DQS)를 입력 받는 상기 제 2 버퍼(232)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다. 상기 반도체 장치(200)는 상기 제 1 및 제 2 퓨즈 회로(Fuse<0:1>)가 모두 하이 레벨인 상태에서 상기 설정 신호(Set_s)가 로우 레벨이면 상기 기준 전압(Vref)과 상기 데이터 스트로브 신호(DQS)를 입력 받는 상기 제 2 버퍼(232)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다. 상기 반도체 장치(200)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨인 상태에서 상기 설정 신호(Set_s)가 하이 레벨이면 상기 데이터 스트로브 신호(DQS) 및 상기 데이터 스트로브 바 신호(DQSB)를 입력 받는 상기 제 1 버퍼(231)의 출력 신호를 분주시켜 상기 제 1 내지 제 4 데이터 래치 타이밍 신호(IDQS, IDQSB, QDQS, QDQSB)를 생성한다.
본 발명의 실시예에 따른 반도체 장치는 퓨즈 신호와 설정 신호의 조합에 의해 차동 신호들을 입력으로 하는 버퍼 또는 기준 전압을 기초로 입력 신호의 레벨을 판단하는 버퍼 중 하나의 버퍼를 선택하고, 선택된 버퍼의 출력 신호를 분주시켜 복수개의 데이터 래치 타이밍 신호를 생성한다. 일반적으로 차동 신호들을 입력으로 하는 버퍼는 고주파 동작에 유리하고, 기준 전압을 기초로 입력 신호의 레벨을 판단하는 버퍼는 저주파 동작에 유리하다. 그러므로, 본 발명의 실시예에 따른 반도체 장치는 퓨즈 신호 및 설정 신호의 조합으로 고주파 동작에 유리하도록 구성될 수도 있고, 저주파 동작에 유리하도록 구성될 수 있다.
이와 같이 구성되고 동작하는 본 발명의 실시예에 따른 반도체 장치(200)를 이용한 시스템의 동작을 도1을 참조하여 설명하면 다음과 같다.
앞서 설명한 바와 같이, 본 발명의 실시예에 따른 반도체 장치(200)는 동작 주파수 또는 실장 환경에 따라 퓨즈 신호와 설정 신호를 조합하여 차동 입력 신호들을 버퍼링하는 버퍼 또는 기준 전압을 기초로 입력 신호를 버퍼링하는 버퍼를 선택하고, 선택된 버퍼의 출력 신호를 이용하여 다음 동작을 수행할 수 있다.
본 발명의 실시예에 따른 반도체 장치(200)를 고속 동작 모드로만 동작시킬 경우, 퓨즈 회로(220)에서 로우 레벨의 제 1 퓨즈 신호(Fuse<0>)가 출력되도록 구성한다.
상기 퓨즈 회로(220)에서 퓨즈 커팅에 따라 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)의 레벨이 결정된다. 이때, 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>) 중 상기 제 1 퓨즈 신호(Fuse<0>)가 로우 레벨일 경우 상기 반도체 장치(200)는 차동 신호들을 입력으로 하는 버퍼 예를 들어, 제 1 버퍼(231)를 선택하고, 선택된 버퍼의 출력 신호를 이용하여 상기 제 1 내지 제 4 데이터 래치 타이밍 신호를 생성한다.
본 발명의 실시예에 따른 반도체 장치(200)를 저속 동작 모드로만 동작시킬 경우 상기 퓨즈 회로(220)에서 하이 레벨의 상기 제 1 퓨즈 신호(Fuse<0>)와 로우 레벨의 상기 제 2 퓨즈 신호(Fuse<1>)가 출력되도록 구성한다.
상기 제 1 퓨즈 신호(Fuse<0>)가 하이 레벨이고 상기 제 2 퓨즈 신호(Fuse<1>)가 로우 레벨일 경우 상기 반도체 장치(200)는 상기 기준 전압(Vref)의 전압 레벨을 기초로 하여 입력 신호를 버퍼링하는 제 2 버퍼(232)를 선택하고, 선택된 버퍼의 출력 신호를 이용하여 상기 제 1 내지 제 4 데이터 래치 타이밍 신호를 생성한다.
본 발명의 실시예에 따른 반도체 장치(200)를 고속 동작 모드와 저속 동작 모드로 모두 동작시키기 위해, 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)를 모두 하이 레벨로 출력되도록 상기 퓨즈 회로(200)를 구성한다.
본 발명의 실시예에 따른 반도체 장치(200)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨일 경우 컨트롤러(100)에서 입력되는 커맨드(CMD)와 어드렛(ADD)에 의해 설정 회로(210)를 제어하여 설정 신호(Set_s)의 레벨을 결정할 수 있다.
본 발명의 실시예에 따른 반도체 장치(200)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨이고 상기 설정 신호(Set_s)가 로우 레벨이면 상기 제 2 버퍼(232)를 선택하고, 선택된 상기 제 2 버퍼(232)의 출력 신호를 이용하여 상기 제 1 내지 제 4 데이터 래치 타이밍 신호를 생성한다. 또한 본 ㅂ라명의 실시예에 따른 반도체 장치(200)는 상기 제 1 및 제 2 퓨즈 신호(Fuse<0:1>)가 모두 하이 레벨이고 상기 설정 신호(Set_s)가 하이 레벨이면 상기 제 1 버퍼(231)를 선택하고, 선택된 상기 제 1 버퍼(231)의 출력 신호를 이용하여 상기 제 1 내지 제 4 데이터 래치 타이밍 신호를 생성한다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치(200)는 퓨즈 신호 및 설정 신호로 복수개의 타입이 다른 버퍼들 중 반도체 장치에 동작 환경에 맞는 버퍼를 선택할 수 있어, 반도체 장치가 실장 환경에 적합하게 동작할 수 있다. 또한 본 발명의 실시예에 따른 반도체 장치(200)의 실장 환경을 미리 알 경우 퓨즈 회로를 이용하여 반도체 장치의 동작 모드를 미리 설정할 수 있고, 실장 환경을 모를 경우 컨트롤러를 이용하여 설정 신호를 가변시킴으로써 반도체 장치의 동작 모드를 설정할 수 있다. 한편, 본 발명의 실시예에 따른 반도체 장치(200)는 데이터 스트로브 신호, 데이터 스트로브 바 신호 및 기준 전압을 이용하여 복수개의 데이터 래치 타이밍 신호를 생성하는 것을 실시예로 하여 설명하였지만, 차동 신호 입력 버퍼와 싱글 앤디드 입력 버퍼 중 하나를 선택하여 다음 동작을 수행할 수 있는 모든 동작에 적용 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (11)
- 입력 신호 및 입력 바 신호에 응답하여 제 1 버퍼링 신호를 생성하고 출력하는 제 1 버퍼;
기준 전압 및 상기 입력 신호에 응답하여 제 2 버퍼링 신호를 생성하고 출력하는 제 2 버퍼; 및
선택 신호에 응답하여 상기 제 1 버퍼링 신호 및 상기 제 2 버퍼링 신호 중 하나의 신호를 내부 회로에 전달하는 선택 회로를 포함하는 것을 반도체 장치. - 제 1 항에 있어서,
상기 제 1 버퍼는
상기 입력 신호의 전압 레벨과 상기 입력 신호의 전압 레벨 차에 응답하여 상기 제 1 버퍼링 신호를 생성하는 반도체 장치. - 제 1 항에 있어서,
상기 제 2 버퍼는
상기 기준 전압의 전압 레벨을 기초로 하여 상기 입력 신호의 레벨을 판단하고, 판단 결과를 상기 제 2 버퍼링 신호로서 출력하는 반도체 장치. - 제 1 항에 있어서,
상기 선택 회로는
상기 선택 신호가 제 1 레벨이면 상기 제 1 및 제 2 버퍼링 신호 중 상기 제 1 버퍼링 신호를 출력하고, 상기 선택 신호가 제 2 레벨이면 상기 제 1 및 제 2 버퍼링 신호 중 상기 제 2 버퍼링 신호를 출력하는 반도체 장치. - 제 1 항에 있어서,
상기 입력 신호는 데이터 스트로브 신호를 포함할 수 있고,
상기 내부 회로는 분주 회로를 포함할 수 있는 반도체 장치. - 제 1 항에 있어서,
커맨드 및 어드레스에 응답하여 생성된 설정 신호 및 퓨즈 커팅 유무에 따라 생성된 퓨즈 신호에 응답하여 상기 선택 신호를 생성하는 반도체 장치. - 커맨드 및 어드레스에 응답하여 설정 신호를 생성 및 출력하는 설정 회로;
퓨즈 커팅 유무에 따라 레벨이 결정되는 퓨즈 신호를 생성 및 출력하는 퓨즈 회로;
상기 설정 신호 및 상기 퓨즈 신호에 응답하여 데이터 스트로브 신호 및 데이터 스트로브 바 신호에 응답하여 복수개의 데이터 래치 타이밍 신호를 생성하거나, 상기 데이터 스트로브 신호, 상기 데이터 스트로브 바 신호 및 기준 전압에 응답하여 상기 복수개의 데이터 래치 타이밍 신호를 생성하는 데이터 래치 타이밍 신호 생성 회로; 및
상기 복수개의 데이터 래치 타이밍 신호에 응답하여 데이터를 래치하고 정렬하여 내부 데이터를 생성 및 출력하는 데이터 정렬 회로를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 데이터 래치 타이밍 신호 생성 회로는
상기 퓨즈 신호 및 상기 설정 신호에 따라 상기 데이터 스트로브 신호 및 상기 데이터 스트로브 바 신호를 버퍼링하여 제 1 데이터 스트로브 버퍼링 신호를 생성하고, 상기 제 1 데이터 스트로브 버퍼링 신호를 분주시켜 상기 복수개의 데이터 래치 타이밍 신호를 생성하거나,
상기 퓨즈 신호 및 상기 설정 신호에 따라 상기 기준 전압의 전압 레벨을 기초로 상기 데이터 스트로브 신호를 버퍼링하여 제 2 데이터 스트로브 버퍼링 신호를 생성하고, 상기 제 2 데이터 스트로브 버퍼링 신호를 분주시켜 상기 복수개의 데이터 래치 타이밍 신호를 생성하는 반도체 장치. - 제 8 항에 있어서,
상기 데이터 래치 타이밍 신호 생성 회로는
상기 데이터 스트로브 신호 및 상기 데이터 스트로브 바 신호를 버퍼링하여 상기 제 1 데이터 스트로브 버퍼링 신호를 생성하는 제 1 버퍼,
상기 기준 전압의 전압 레벨을 기초로 상기 데이터 스트로브 신호를 버퍼링하여 상기 제 2 데이터 스트로브 버퍼링 신호를 생성하는 제 2 버퍼,
상기 퓨즈 신호 및 상기 설정 신호에 응답하여 선택 신호를 생성하는 제어 회로,
상기 선택 신호에 응답하여 상기 제 1 및 제 2 데이터 스트로브 버퍼링 신호 중 하나를 출력하는 선택 회로, 및
상기 선택 회로의 출력 신호를 분주시켜 분주 신호를 생성하는 분주 회로, 및
상기 분주 신호를 상기 제 1 데이터 스트로브 버퍼링 신호에 동기시켜 상기 복수개의 데이터 래치 타이밍 신호를 생성하는 동기 회로를 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 제어 회로는
상기 설정 신호와는 무관하게 상기 퓨즈 신호에만 응답하여 상기 선택 신호를 생성하거나,
상기 퓨즈 신호와 상기 설정 신호에 모두 응답하여 상기 선택 신호를 생성하는 반도체 장치. - 커맨드, 어드레스 및 클럭을 제공하고, 데이터 및 데이터 스트로브 신호를 송수신하는 컨트롤러 및 상기 커맨드, 상기 어드레스 및 상기 클럭을 제공 받고, 상기 데이터 및 상기 데이터 스트로브 신호를 송수신하는 반도체 장치를 포함하며,
상기 반도체 장치는
상기 커맨드 및 상기 어드레스에 응답하여 설정 신호를 생성하는 설정 회로;
퓨즈 커팅 유무에 따라 레벨이 결정되는 퓨즈 신호를 생성하는 퓨즈 회로;
상기 데이터 스트로브 신호를 버퍼링하여 제 1 버퍼링 신호를 생성하는 제 1 버퍼;
기준 전압 레벨을 기초로 상기 데이터 스트로브 신호를 버퍼링하여 제 2 버퍼링 신호를 생성하는 제 2 버퍼;
상기 퓨즈 신호 및 상기 설정 신호에 응답하여 선택 신호를 생성하는 제어 회로;
상기 선택 신호에 응답하여 상기 제 1 버퍼링 신호 및 상기 제 2 버퍼링 신호 중 하나를 출력하는 선택 회로; 및
상기 선택 회로의 출력 신호를 분주시키는 분주 회로를 포함하는 시스템.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087922A (ko) * | 2002-05-10 | 2003-11-15 | 삼성전자주식회사 | 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법 |
| US20080126822A1 (en) * | 2006-11-28 | 2008-05-29 | Kyoung-Ho Kim | Apparatus for aligning input data in semiconductor memory device |
| KR100925370B1 (ko) * | 2007-12-21 | 2009-11-09 | 주식회사 하이닉스반도체 | 데이터 입력 장치 |
| KR20110130887A (ko) * | 2010-05-28 | 2011-12-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20170047459A (ko) * | 2015-10-22 | 2017-05-08 | 에스케이하이닉스 주식회사 | 데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치 |
| KR20170111572A (ko) * | 2016-03-29 | 2017-10-12 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
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2017
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087922A (ko) * | 2002-05-10 | 2003-11-15 | 삼성전자주식회사 | 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법 |
| US20080126822A1 (en) * | 2006-11-28 | 2008-05-29 | Kyoung-Ho Kim | Apparatus for aligning input data in semiconductor memory device |
| KR100925370B1 (ko) * | 2007-12-21 | 2009-11-09 | 주식회사 하이닉스반도체 | 데이터 입력 장치 |
| KR20110130887A (ko) * | 2010-05-28 | 2011-12-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20170047459A (ko) * | 2015-10-22 | 2017-05-08 | 에스케이하이닉스 주식회사 | 데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치 |
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