JP2017073122A - ディレイ可変素子を含むメモリモジュール及びそのディレイ設定方法 - Google Patents
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Abstract
Description
110、115、120 DRAMモジュール
125、140、145 配線
130 RDIMM
135 レジスタ
205 クロック信号
210、215、220、225、230 メモリチップ信号
305 コンピュータシステム
310 コンピュータ
315 モニタ
320 キーボード
325 マウス
330 ホストプロセッサ
335 メモリコントローラ
340 ストレージ
345 DIMM
402 クロック/コマンド/アドレス受信モジュール
404、406、408、410、412、414、416、418、420 データグループ
422、424、426、428、430、432、434、436、438 可変ディレイ素子
442、444、446、448、450、452、454、456、458、452、454、456、458 インターフェイス
460、462、464、466、468、470、472、474、476、478、480、482、484、486、488、490、492、494 回路網
505 メモリ素子
510 ディレイ測定ユニット
515 送信機
520 ディレイ時間
705 クロック
710 ネットワークコネクタ
715 バス
720 ユーザーインターフェイス
725 I/Oエンジン
730 メモリ
Claims (16)
- コントローラチップと、
前記コントローラチップとホストプロセッサとの間の信号を伝送する第1インターフェイスと、
複数のデータグループと、
前記複数のデータグループと前記ホストプロセッサとの間の情報を伝送する第2インターフェイスと、
複数の可変ディレイ素子と、
前記コントローラチップを前記複数の可変ディレイ素子の各々と連結する第1回路網と、
前記複数の可変ディレイ素子の各々を前記複数のデータグループの中の1つと連結する第2回路網と、を含み、
前記複数のデータグループの各々は、1つのグループに対する情報の一部を格納し、
前記複数の可変ディレイ素子の各々は、フライ・バイ(Fly−By)DIMM(Dual In−Line Memory Module)配置構造(Topology)を代替するように決定されたスキューディレイ(Skew Delay)を再現するように構成されることを特徴とするメモリモジュール。 - 前記複数のデータグループの各々は、バイト単位の情報を含み、前記複数のデータグループは、X8DRAM構成を模擬(Simulate)することを特徴とする請求項1に記載のメモリモジュール。
- 前記複数のデータグループの各々は、ニブル単位の情報を含み、前記複数のデータグループは、X4DRAM構成を模擬することを特徴とする請求項1に記載のメモリモジュール。
- 前記複数の可変ディレイ素子は、前記決定されたスキューディレイを固定的に再現するように構成されることを特徴とする請求項1に記載のメモリモジュール。
- 前記複数の可変ディレイ素子は、前記決定されたスキューディレイを非固定的に再現するように構成されることを特徴とする請求項1に記載のメモリモジュール。
- 前記複数の可変ディレイ素子は、前記複数のデータグループに対するクロック信号を遅延させることを特徴とする請求項1に記載のメモリモジュール。
- 前記複数のデータグループは、前記複数の可変ディレイ素子から各々の到達時間が異なるクロック信号を受信することを特徴とする請求項6に記載のメモリモジュール。
- 前記複数の可変ディレイ素子は、前記複数のデータグループに対する伝送データ信号を遅延させることを特徴とする請求項1に記載のメモリモジュール。
- 前記複数のデータグループは、前記複数の可変ディレイ素子から各々の到達時間が異なる伝送データ信号を受信することを特徴とする請求項6に記載のメモリモジュール。
- 複数のディレイを有するメモリモジュールのディレイ設定方法において、
DIMM(Dual In−Line Memory Module)を調査する段階と、
一グループの配線と連関した前記DIMM内の複数のディレイを決定する段階と、
SSD(Solid State Drive)を利用するDIMMを具現するために前記複数のディレイを有する前記DIMMを構成する段階と、を含むことを特徴とするディレイ設定方法。 - 前記DIMMを構成する段階は、前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記DIMMを構成する段階を含むことを特徴とする請求項10に記載のディレイ設定方法。
- 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記DIMMを構成する段階は、複数の可変ディレイ素子の中の1つの可変ディレイ素子内に前記複数のディレイの各々に対するディレイ時間をプログラミングする段階を含み、
複数の可変ディレイ素子の各々は、前記複数のデータグループの中の1つと連結されることを特徴とする請求項11に記載のディレイ設定方法。 - 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記DIMMを構成する段階は、複数のクロック信号上に前記複数のディレイを再現するように前記DIMMを構成する段階を含み、
前記複数のクロック信号の各々は、前記複数のデータグループの中の1つに提供されることを特徴とする請求項11に記載のディレイ設定方法。 - 前記複数のクロック信号上に前記複数のディレイを再現するように前記DIMMを構成する段階は、前記複数のデータグループに対して前記複数のクロック信号の各々の到達時間が異なるように前記DIMMを構成する段階を含むことを特徴とする請求項13に記載のディレイ設定方法。
- 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記DIMMを構成する段階は、複数の伝送データ信号上に前記複数のディレイを再現するように前記DIMMを構成する段階を含み、
前記複数の伝送データ信号の各々は、前記複数のデータグループの中の1つに提供されることを特徴とする請求項11に記載のディレイ設定方法。 - 前記グループ内の複数のデータグループ上に前記複数のディレイを再現するように前記DIMMを構成する段階は、前記複数のデータグループに対して前記複数の伝送データ信号の各々の到達時間が異なるように前記DIMMを構成する段階を含むことを特徴とする請求項15に記載のディレイ設定方法。
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