JP2015138556A - ターゲットモジュールのライトレベリングを制御するライトレベリング制御回路及びそれにしたがうライトレベリング制御方法 - Google Patents

Abstract

【課題】ライトレベリングを安定的に遂行できる参照テーブルベースドライトレベリング制御回路及びそれにしたがう方法を提供する。
【解決手段】本発明によるライトレベリング制御はターゲットボードに装着されるメモリモジュールのタイプ別にデータ関連信号基準ディレイ値をレベリング基準テーブルに登録する段階を含む。設定されたタイプのメモリモジュールがターゲットボードに装着された時、メモリモジュールにライトレベリング関連信号が伝送された後、メモリモジュール内のメモリ素子から各々受信されるデータ関連信号とクロック信号との間のタイミングスキューが検出される。タイミングスキューがレベリング基準テーブルに登録されたデータ関連信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れた場合に、該当基準ディレイ値に基づいて該当メモリ素子に伝送されるデータ関連信号のディレイが調節される。
【選択図】 図１

Description

本発明はメモリモジュールのようなターゲットモジュールのライトレベリングを制御する方法に係り、より具体的にＰＶＴ変動とは無関係にライトレベリングを安定的に遂行できる参照テーブルベースドライトレベリング制御方法に関する。

高集積電子ディバイスに対する持続的な必要性により、高速及び低電力で動作し、高い集積度を有する半導体メモリ素子に対する要求が持続されている。
これを達成するために、大きさが減少され、垂直／水平に配列されたトランジスタセルを有する多層装置（ｍｕｌｔｉｐｌｅ−ｌａｙｅｒｅｄ ｄｅｖｉｃｅ）が半導体メモリ素子として開発されている。

半導体メモリ素子がより小型化及び高速化されることによって、データアクセスのための信号を交換するタイミングがさらに重要になった。特に、メモリシステムにおいて、コマンド／アドレス、クロック信号、及びデータストロボ信号のタイミングの整列マージンはクロック信号の周波数が増加することによって非常にタイトになる。例えば、メモリコントローラとメモリモジュールを具備するメモリシステムで、メモリモジュールのメモリ素子の各々に対する信号ラインの長さが互いに異なるので、メモリモジュールの他のメモリ素子に伝送される信号のタイミングは異なる。

特に、メモリシステムでは、メモリ素子にデータをライトするライト動作を遂行する間に、クロック信号とデータストロボ信号とが適切なタイミングウインドウ内にメモリモジュールの各メモリ素子に到達することを保障するためにライトレベリング動作が遂行される。
メモリコントローラはデータストロボ信号を遅延させて、データストロボ信号とクロック信号とがメモリ素子に同時に到達するように制御する。
動作周波数が増加することによって、ライトレベリング動作は厳格なタイミング制限内に信号タイミングを調節するのが段々難しくなる。

例えば、ＤＤＲ３ ＤＩＭＭは自体の構造的特性でよってクロック信号とデータストロボ信号ＣＫ−ＤＱＳとの間にタイミングスキュー（ｔｉｍｉｎｇ ｓｋｅｗ）が一般的に発生する。そのようなタイミングスキューによるライト動作の不安定性を解消するためにキャリブレーション動作、即ちライトレベリング（ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ）動作がメモリシステムのパワーオンの時又は周期的に遂行される。

しかし、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動（ｖａｒｉａｔｉｏｎ）によってキャリブレーション動作の失敗可能性は常時的に存在するので、より安定的にライトレベリングを遂行できるスキーマが必要になる。

米国特許第８，３８６，７３７号公報 米国特許第８，２４３，５３４号公報 米国特許第８，２３８，１７５号公報 米国特許第８，１２２，２７５号公報 米国特許公開第２０１３／０１４１９９４号明細書

本発明が解決しようとする技術的課題は、ＰＶＴ変動とは無関係にライトレベリングを安定的に遂行できる参照テーブルベースドライトレベリング制御回路及びそれにしたがう方法を提供することである。
本発明が解決しようとする他の技術的課題は、キャリブレーション動作によってライトレベリング失敗の時にも参照テーブルを利用してライトレベリングを円滑に制御できる改善されたライトレベリング制御技術を提供することである。

前記技術的課題を達成するための本発明の概念の一実施形態によるライトレベリング制御方法は、
ターゲットボードに装着されるメモリモジュールのタイプ別にデータ関連信号基準ディレイ値をレベリング基準テーブルに登録し、
設定されたタイプを有するメモリモジュールが前記ターゲットボードに装着された時、前記メモリモジュールにライトレベリング関連信号を伝送し、
前記メモリモジュール内のメモリ素子から各々受信されるデータ関連信号とクロック信号との間のタイミングスキューを検出し、
前記タイミングスキューが前記レベリング基準テーブルに登録された前記データ関連信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れる場合に、前記該当基準ディレイ値に基づいて前記該当メモリ素子に伝送されるデータ関連信号のディレイを調節することができる。

本発明の概念的実施形態にしたがって、前記データ関連信号は、関連データ信号の有効（ｖａｌｉｄｉｔｙ）を示すデータ出力ストロボ信号ＤＱＳであってもよい。
本発明の概念的実施形態にしたがって、前記メモリ素子は、ＤＤＲ３ ＳＤＲＡＭであってもよい。
本発明の概念的実施形態にしたがって、前記メモリモジュールは、ＵＤＩＭＭ、ＶＬＰＤＩＭＭ、ＲＤＩＭＭ、及びＳＯＤＩＭＭの中の１つであってもよい。

本発明の概念的実施形態にしたがって、前記データ関連信号基準ディレイ値は、前記ターゲットボードのトポロジにしたがっても差別化することができる。
本発明の概念的実施形態にしたがって、前記タイミングスキューが前記該当基準ディレイ値で２５％以上超過する時に、前記レベリング基準テーブルの前記該当基準ディレイ値を参照して前記該当メモリ素子に伝送される前記データ関連信号のディレイを調節することができる。
本発明の概念的実施形態にしたがって、前記該当メモリ素子に対する前記データ関連信号のディレイ調節の時、ライトレベリングに成功したメモリ素子の平均オフセット値を追加に反映させることができる。

前記技術的課題を達成するための本発明の概念の他の実施形態による、ライトレベリング制御方法は、
デュアルインラインメモリモジュールのタイプ別にデータストロボ信号基準ディレイ値を参照メモリにＳＰＤ情報として予め格納し、
１つのタイプのデュアルインラインメモリモジュールがターゲットボードに搭載された時、前記ＳＰＤ情報を通じて該当メモリモジュールのタイプを把握した後、前記デュアルインラインメモリモジュールにクロック信号、コマンド、アドレス、及びデータストロボ信号を含むライトレベリング関連信号を伝送し、

前記デュアルインラインメモリモジュール内でフライバイトポロジに連結されたメモリ素子から各々受信されるデータストロボ信号と前記クロック信号との間のタイミングスキューを各々検出し、
前記検出されたタイミングスキューが前記参照メモリに格納された前記データストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れた場合に、前記該当基準ディレイ値とライトレベリングに成功したメモリ素子の平均オフセット値とに基づいて前記該当メモリ素子に伝送される前記データストロボ信号のタイミングを調節することができる。

本発明の概念的実施形態にしたがって、前記参照メモリは、不揮発性半導体メモリであってもよい。
本発明の概念的実施形態にしたがって、前記メモリ素子がＤＤＲ３ ＳＤＲＡＭである場合に前記デュアルインラインメモリモジュールは、バッファチップを含むことができる。
本発明の概念的実施形態にしたがって、前記所定許容範囲は前記該当基準ディレイ値を基準に２５％範囲内であってもよい。
本発明の概念的実施形態にしたがって、前記データストロボ信号基準ディレイ値は、前記ターゲットボードのトポロジにしたがっても差別化することができる。

前記技術的課題を達成するための本発明の概念のその他の実施形態による、ライトレベリング制御回路は、
ターゲットボードに装着されるメモリモジュールのタイプ別にデータ関連信号基準ディレイ値を予め格納しているレベリング基準テーブルと、
前記ターゲットボードに装着された前記メモリモジュールにライトレベリング関連信号を伝送した後、前記メモリモジュール内のメモリ素子から各々受信されるデータ関連信号とクロック信号との間のタイミングスキューをチェックしてスキューフェイルが検出された時、前記データ関連信号基準ディレイ値の中で対応する基準ディレイ値に基づいて前記該当メモリ素子に伝送されるデータ関連信号のタイミングを制御するライトレベリングマネージメント回路と、を含むことができる。

本発明の概念的実施形態にしたがって、前記レベリング基準テーブルは、不揮発性半導体メモリであってもよい。
本発明の概念的実施形態にしたがって、前記ライトレベリング関連信号は、クロック信号、コマンド、アドレス、及び前記データストロボ信号を含むことができる。
本発明の概念的実施形態にしたがって、前記ライトレベリングマネージメント回路は、
前記クロック信号を生成するクロック発生器と、
印加される制御信号にしたがってディレイ調節された前記データストロボ信号を生成するデータストロボ信号発生器と、
前記タイミングスキューが前記レベリング基準テーブルに登録された前記データストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れた場合に、前記該当基準ディレイ値に基づいて前記該当メモリ素子に伝送されるデータ関連信号のディレイタイミングを調節するために前記制御信号を前記データストロボ信号発生器に印加する制御部と、を含むことができる。

本発明の概念的実施形態にしたがって、前記該当メモリ素子に対する前記データ関連信号のディレイタイミング調節の時、ライトレベリングに成功したメモリ素子の平均オフセット値を追加に反映させることができる。
本発明の概念的実施形態にしたがって、前記メモリ素子は、前記メモリモジュールの基板に搭載されるＳＤＲＡＭであってもよい。

前記技術的課題を達成するための本発明の概念のその他の実施形態による、ライトレベリング制御回路としてのメモリコントローラは、
ターゲットボードに装着されるデュアルインラインメモリモジュールのタイプ別にデータストロボ信号基準ディレイ値を予め格納している参照メモリと、
クロック信号を生成するクロック発生器と、
印加される制御信号にしたがってディレイ調節されたデータストロボ信号を生成するデータストロボ信号発生器と、
前記ターゲットボードに装着された前記デュアルインラインメモリモジュールに前記クロック信号、コマンド、アドレス、及び前記データストロボ信号を含むライトレベリング関連信号が伝送されるように制御した後、前記デュアルインラインメモリモジュール内のメモリ素子から各々受信されるデータストロボ信号と前記クロック信号との間のタイミングスキューをチェックしてスキューフェイルが検出された時、前記該当メモリ素子に伝送されるデータストロボ信号の伝送タイミングを補償するライトレベリングマネージメント回路と、を含むことができる。

本発明の概念的実施形態にしたがって、前記タイミングスキューのチェックは、前記デュアルインラインメモリモジュール内でフライバイトポロジに連結された前記メモリ素子から各々受信される前記データ信号と前記クロック信号との間のタイミングスキューを各々チェックすることによって遂行することができる。
本発明の概念的実施形態にしたがって、前記スキューフェイルの検出は、前記チェックされたタイミングスキューが前記参照メモリに格納された前記データストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れたか否かを判定することによって遂行することができる。

本発明の概念的実施形態にしたがって、前記伝送タイミングの補償は、前記参照メモリに格納された前記データストロボ信号基準ディレイ値の中で該当基準ディレイ値と前記デュアルインラインメモリモジュール内でライトレベリングに成功したメモリ素子の平均オフセット値との合成値に基づいて、前記該当メモリ素子に伝送される前記データストロボ信号のディレイタイミングを調節することによって遂行することができる。
本発明の概念的実施形態にしたがって、前記タイミングスキューが前記クロック信号の周期の１／４を超過する時に、前記スキューフェイルの可否を判定することができる。

本発明の概念的実施形態にしたがって、前記データストロボ信号基準ディレイ値は、適用されるシステムオンチップＳｏＣ、適用されるターゲットボード、又は適用されるＤＩＭＭタイプにしたがって差別化することができる。
本発明の概念的実施形態にしたがって、前記メモリコントローラは、ＤＤＲ３ ＳＤＲＡＭのメモリ素子が搭載されたメモリモジュールのライトレベリングを前記参照メモリに依存して遂行するアルゴリズムを有することができる。

本発明の実施形態の構成によれば、ＳｏＣタイプ、ターゲットボードのタイプ、又はモジュールのタイプ別にデータ関連信号基準ディレイ値がレベリング基準テーブルに登録され、利用されるので、ターゲットモジュールに搭載可能である多様なライトレベリング対象素子に対するライトレベリング動作がＰＶＴ変動にしたがうキャリブレーション失敗の時にも安定的に遂行することができる。

本発明の概念的実施形態によるメモリシステムのブロック図。 図１によるライトレベリング遂行の例を示すフローチャート。 図１に関連してライトレベリング関連信号の送受信を概略的に示すメモリシステムのブロック図。 図１の中でメモリコントローラの一例を示す具体ブロック図。 図２のライトレベリング遂行にしたがう信号タイミング補償を例示的に示す図面。 図１によるタイミングスキューエラーの補償を例示的に示す動作タイミング図。 図１の中でメモリモジュールに搭載可能であるメモリ素子の例示的な具体ブロック図。 図１の中でメモリコントローラの他の例を示す具体ブロック図。 図１の中でメモリモジュールの外観を示す例示図。 図９のメモリモジュールを搭載したメモリシステムの例示図。 図１の中でメモリモジュールの配置例を示す図面。 データ処理システムに適用された本発明の応用例を示したブロック図。 本発明の他の実施形態によるメモリシステムの具現例示図。 図１３のメモリシステムを装着するコンピューティングシステムを示すブロック図。 図１のメモリモジュールに搭載可能であるメモリ素子のその他の例示的ブロック図。 図１５の中でメモリセルアレイの例示的回路図。 メモリカードに適用された本発明の応用例を示す回路ブロック図。 モバイルディバイスに適用された本発明の応用例を示す回路ブロック図。

上述したような本発明の目的、他の目的、特徴及び長所は添付された図面に関連する以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明する実施形態に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施形態は、本発明の理解を助ける意図以外には他の意図はなく、開示された内容がより徹底し、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供される。

本明細書で、ある素子又はラインが対象素子ブロックに連結されると言及された場合に、それは直接的な連結だけでなく、他の素子を通じて対象素子ブロックに間接的に連結された意味も含む。
また、各図面で提示された同一又は類似な参照符号は同一又は類似な構成要素を示している。一部の図面において、素子及びラインの連結関係は技術的な内容の効果的な説明のために示しているだけで、他の素子や回路ブロックをさらに具備することができる。
ここに説明され、例示される各実施形態はそれの相補的な実施形態も含むことができ、ＳＤＲＡＭに対する基本的データアクセス動作とメモリモジュール及びメモリコントローラを含むメモリシステムに関する一般的な動作の詳細は本発明の要旨を曖昧にしないようにするために詳細に説明されていないことを留意（ｎｏｔｅ）しなければならない。

図１は本発明の概念的実施形態によるメモリシステムのブロック図である。
図１を参照すれば、メモリシステムはメモリコントローラ１００とメモリモジュール２００とを含む。
メモリモジュールは複数のメモリ素子２１０−１、２１０−２、・・・、２１０−ｎを含む。メモリモジュールはデュアルインラインメモリモジュール（ＤＩＭＭ：ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）である。ＤＩＭＭはそのタイプやトポロジ（ｔｏｐｏｌｏｇｙ）にしたがってＵＤＩＭＭ、ＶＬＰＤＩＭＭ、ＲＤＩＭＭ、ＳＯＤＩＭＭに区別される。メモリ素子２１０−１、２１０−２、・・・、２１０−ｎはＳＤＲＡＭ ＤＤＲ３等のような揮発性半導体メモリであってもよい。メモリ素子２１０−１、２１０−２、・・・、２１０−ｎはまた、ＭＲＡＭやＮＡＮＤフラッシュメモリ等のような不揮発性半導体メモリであってもよい。

メモリモジュール内の複数のメモリ素子２１０−１、２１０−２、・・・、２１０−ｎはフライバイ（ｆｌｙ−ｂｙ）構造にメモリコントローラ１００からクロック信号、アドレス、及びコマンドを受信する。フライバイ構造はクロック信号、アドレス、及びコマンドが各素子に対して直列に連結されていることを言う。しかし、フライバイ（ｆｌｙ−ｂｙ）構造は本発明の実施形態での例示に過ぎなく、本発明の概念はこれに限定されない。

本発明の実施形態によって、メモリコントローラ１００はレベリング基準テーブル（ＬＲＴ：ｌｅｖｅｌｉｎｇ ｒｅｆｅｒｅｎｃｅ ｔａｂｌｅ）１２０とライトレベリングマネージメント回路（ＷＬＭＣ：ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ ｍａｎａｇｅｍｅｎｔ ｃｉｒｃｕｉｔ）１４０とを含む。
ＬＲＴ１２０にはターゲットボードに装着されるメモリモジュールのタイプ別にデータ関連信号基準ディレイ値がＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｃｅ ｄｅｔｅｃｔ）情報として予め格納されている。

ＷＬＭＣ１４０はターゲットボードに装着されたメモリモジュール２００にライトレベリング関連信号を伝送した後、メモリモジュール２００内のメモリ素子から各々受信されるデータ関連信号とクロック信号との間のタイミングスキューをチェックする。
ＷＬＭＣ１４０はタイミングスキューのチェック結果にしたがってスキューフェイルが検出された時、データ関連信号基準ディレイ値の中で対応される基準ディレイ値に基づいてメモリモジュール２００内の該当メモリ素子に伝送されるデータ関連信号のタイミングを制御する。

ライトレベリング動作の時にメモリコントローラ１００はクロック信号、アドレス、及びコマンドをフライバイ連結構造を有するメモリモジュール２００に伝送する。
一方、メモリコントローラ１００はメモリモジュール２００内のメモリ素子２１０−１、２１０−２、・・・、２１０−ｎの各々にデータ関連信号、例えばデータストロボ信号を印加する。また、メモリコントローラ１００はメモリモジュール２００内のメモリ素子２１０−１、２１０−２、・・・、２１０−ｎの各々からデータ信号ＤＱを受信する。
したがって、メモリコントローラ１００はメモリ素子２１０−１にデータストロボ信号ＤＱＳ１を提供し、メモリ素子２１０−１からデータ信号ＤＱ１を受信する。

また、メモリコントローラ１００はメモリ素子２１０−ｎにデータストロボ信号ＤＱＳｎを提供し、メモリ素子２１０−ｎからデータ信号ＤＱｎを受信する。
図１の場合に１つのメモリモジュール２００がメモリコントローラ１００に連結されるが、これに限定されず、複数のメモリモジュールをメモリコントローラ１００に連結することができる。この場合に複数のメモリモジュールはメモリコントローラ１００に対してデージーチェーン（ｄａｉｓｙ ｃｈａｉｎ）構造に連結される。

図３は図１と関連してライトレベリング関連信号の送受信を概略的に示すメモリシステムのブロック図である。
図３のメモリコントローラ１００でクロック信号ＣＫ１とデータストロボ信号ＤＱＳ１−ＤＱＳｎとが時刻ｔ１で同時に発生してメモリモジュール２００に伝送されたと仮定すれば、フライバイトポロジによるフライト（飛行）タイムスキューによってメモリ素子２１０−１に対するＣＫ１−ＤＱＳ１間のタイミングスキューと、メモリ素子２１０−ｎに対するＣＫ１−ＤＱＳｎとの間のタイミングスキューは互いに異なる。したがって、メモリコントローラ１００はライトレベリング動作でキャリブレーションを遂行してデータストロボ信号ＤＱＳｎの印加タイムを調節する。結局、キャリブレーションにしたがってメモリ素子２１０−ｎにデータストロボ信号ＤＱＳｎの提供時刻は時刻ｔ２ではない時刻ｔ３に調節される。

図３で示した出力バッファ１００−１、１００−ｎ−１はスキュー調節されたデータストロボ信号を提供するバッファである。また、受信バッファ１００−２、１００−ｎはメモリ素子であるＳＤＲＡＭのデータ信号を受信するバッファである。
本発明の実施形態では図３のようなライトレベリング動作でキャリブレーション動作の失敗の時にも安定されたライトレベリングが制御されるようにするためにレベリング基準テーブル（ＬＲＴ：１２０）とライトレベリングマネージメント回路（ＷＬＭＣ：１４０）とが設けられる。

図２は図１にしたがうライトレベリング遂行例を示すフローチャートである。図２のＳ２００段階が遂行される前に、ＬＲＴ１２０にはライトレベリングを補償するためにメモリモジュールのタイプ別にデータストロボ信号基準ディレイ値が予め格納される。予め格納された値はＳＰＤ情報として機能する。データストロボ信号基準ディレイ値は対象メモリモジュールを実際にテストし、設計された値と比較することによって最適化された値である。ＬＲＴ１２０は不揮発性メモリ、例えばＮＡＮＤフラッシュメモリで具現することができる。
任意のタイプのデュアルインラインメモリモジュールがターゲットボードに搭載されたと仮定すれば、図２のＳ２００段階が遂行される。Ｓ２００段階でデュアルインラインメモリモジュールにクロック信号、コマンド、アドレス、及びデータストロボ信号を含むライトレベリング関連信号が伝送される。

図２のＳ２１０段階でＷＬＭＣ１４０の動作遂行によって、デュアルインラインメモリモジュール内でフライバイトポロジに連結されたメモリ素子から各々受信されるデータ信号とクロック信号との間のタイミングスキューが各々検出される。結局、検出されたタイミングスキューはＣＫ−ＤＱＳ間のタイミングスキューと同様である。
Ｓ２２０段階で任意の該当メモリ素子でスキューフェイルが発生されたか否かがチェックされる。即ち、検出されたタイミングスキューが参照メモリに格納されたデータストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定の許容範囲以上に外れた場合に、該当メモリ素子はスキューフェイルとして判定される。例えば、ＣＫ−ＤＱＳ間のタイミングスキューがクロック周期の１／４を超過すれば、一般的なライトレベリング動作でのキャリブレーションは失敗である。結局、タイミングスキューがクロック信号の２５％以内に維持されると、データストロボ信号のキャリブレーションが可能になる。

メモリモジュールに搭載された任意のメモリ素子がスキューフェイルであると判定されない場合、即ちタイミングスキューがクロック信号の２５％以内に維持されれば、Ｓ２３０段階でテーブルオフセット平均が計算される。即ち、タイミングスキューがクロック信号の２５％以内に維持される場合にその該当メモリ素子のタイミングスキューはテーブルオフセット平均を求めるのに利用される。ここで、テーブルオフセット平均はタイミングスキューがクロック信号の２５％以内に維持されるメモリ素子が多いほど、信頼性が高くなる。

Ｓ２４０段階ですべてのメモリ素子に対するタイミングスキュー検出が遂行されたか否かがチェックされる。即ち、メモリモジュール内に搭載されたメモリ素子の個数が９つであれば、９つのメモリ素子に対するタイミングスキューの判定が完了される時、Ｓ２５０段階の動作が実行される。
Ｓ２５０段階で、ＷＬＭＣ１４０は、該当基準ディレイ値とライトレベリングに成功したメモリ素子の平均オフセット値とに基づいて、タイミングスキューフェイルを有する該当メモリ素子に伝送されるデータストロボ信号のタイミングを調節する。即ち、ＷＬＭＣ１４０は図３のＳＤＲＡＭ２１０−ｎのスキューフェイルの時、データストロボ信号ＤＱＳｎの提供時刻を時刻ｔ２ではない時刻ｔ３に調節する。

図４は図１の中でメモリコントローラの一例を示す具体ブロック図である。
図４を参照すれば、メモリコントローラ１００を構成するＬＲＴ１２０とＷＬＭＣ１４０とがより具体的な連結構成として示している。
ＬＲＴ１２０はＲＯＭやフラッシュメモリ等の不揮発性メモリで構成することができる。
ＷＬＭＣ１４０は、クロック信号を生成するクロック発生器１４２、印加される制御信号ＣＯＮによってディレイ調節されたデータストロボ信号ＤＱＳを生成するデータストロボ信号発生器１４６、及び制御部１４４を含む。

制御部１４４は、タイミングスキューがＬＲＴ１２０に登録されたデータストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れた場合に、該当基準ディレイ値に基づいて該当メモリ素子に伝送されるデータ関連信号のディレイタイミングを調節するために制御信号ＣＯＮをデータストロボ信号発生器１４６に印加する。
ＷＬＭＣ１４０とＬＲＴ１２０とはコマンド、アドレス、及びデータを伝送するバスＢｕ１を通じて互いに連結されている。

ＷＬＭＣ１４０はクロック信号ＣＫと該当メモリ素子から受信されるデータ信号ＤＱとの位相を比較してＣＫ−ＤＱＳ間のタイミングスキューに対するフェイルの可否を判定する。しかし、本発明はこれに限定されるものではなく、例えばＷＬＭＣ１４０は該当メモリ素子からフィードバックされるデータストロボ信号ＤＱＳを受信し、これをクロック信号ＣＫと位相比較することによって、ＣＫ−ＤＱＳ間のタイミングスキューに対するフェイルの可否を判定する。

タイミングスキューのフェイル発生の時、制御信号ＣＯＮによってデータストロボ信号発生器１４６内のＤＬＬ１４８が制御される。結局、ＤＬＬ１４８は制御信号ＣＯＮに応答してＤＱＳの位相をシフトする。位相シフト動作は制御信号ＣＯＮのコード状態にしたがって異なり、クロック周期の１／８をシフトする粗いシフト（ｃｏａｒｓｅ ｓｈｉｆｔ）と、クロック周期の１／１６をシフトする細かいシフト（ｆｉｎｅ ｓｈｉｆｔ）とを混用することができる。

図５は図２のライトレベリング遂行にしたがう信号タイミング補償を例示的に示す図である。
図５を参照すれば、メモリモジュールに搭載された９つのメモリ素子Ｂ０−Ｂ８の中で２つのメモリ素子Ｂ３、Ｂ４がライトレベリングのキャリブレーション失敗である場合にＬＲＴ１２０を参照して補償する例を示している。
図で横軸は順に搭載されたメモリ素子Ｂ０−Ｂ８を示し、縦軸はディレイ量（タイミングスキューの大きさ）を示す。

図の左側に示したようにメモリ素子Ｂ３、Ｂ４のディレイは参照文字Ｅ１、Ｅ２で表示されるように、基準ラインで２５％以上外れた状態であるので、タイミングスキューはフェイルである。結局、メモリ素子Ｂ３、Ｂ４はＬＲＴ１２０に基づいた基準ライン上の値に対比してＣＫの（＋／−）２５％を超過した素子に該当するので、ライトレベリングは１次的にフェイル（ｆａｉｌ）であると判定される。

一方、ライトレベリングに成功したメモリ素子Ｂ０、Ｂ１、Ｂ２、Ｂ８、Ｂ５−Ｂ７に対してはＤＱＳディレイ結果値とＬＲＴ１２０の基準値との間のオフセット（ｏｆｆｓｅｔ）平均値が計算される。結局、スキューフェイルされたメモリ素子Ｂ３、Ｂ４に対するディレイ補正はＬＲＴ１２０に登録されたデータ関連信号ＤＱＳ基準ディレイ値の中で該当基準ディレイ値とオフセット平均値との合成値に基づいて遂行される。

矢印符号ＣＨ１に沿って図の右側を見れば、スキューフェイルされたメモリ素子Ｂ３、Ｂ４に対するディレイ補正が参照符号Ｃ１、Ｃ２のように適切に遂行されたことを確認することができる。このような補償はＬＲＴ１２０に基づいた基準ライン上の値に対比してＣＫの（＋／−）２５％範囲内でＤＱＳの位相補正であるので、これにしたがうライトレベリングの結果は成功である。

ここで、オフセット平均値を計算し、反映しなくとも、ＬＲＴ１２０の基準値のみに依存してＣＫ−ＤＱＳ間のタイミングスキューを調節することは勿論である。
ＬＲＴ１２０にはターゲットボードのタイプやＤＩＭＭトポロジ別にＤＱＳ基準ディレイ値が各々格納される。結局、与えられたＳｏＣ、ターゲットボード、ＤＩＭＭタイプ別に特化されたフォールトトレラント（ｆａｕｌｔ−ｔｏｌｅｒａｎｃｅ）技法がＬＲＴ１２０に具現されるので、与えられたプラットホームのＰＶＴ変動と相関無しで安定的にライトレベリングが行われる。

図６は図１にしたがうタイミングスキューエラーの補償を例示的に示す動作タイミングである。
図６を参照すれば、クロック信号ＣＫの波形と各種ＤＱＳ波形が例示的に示している。
波形ＲＤＱＳＡはクロック信号ＣＫに対比してタイミングスキューＳＫ１を有するので、スキューフェイルが無い場合である。
しかし、ＲＤＱＳＢはクロック信号ＣＫに対比してタイミングスキューＳＫ２を有するので、スキューフェイルがある場合である。即ち、タイミングスキューＳＫ２はクロック信号ＣＫ周期の１／４を外れるスキューに該当する。
したがって、ＲＤＱＳＢの位相はディレイ補償区間ＤＣだけシフトすることによってＤＱＳＢに調節される。結局、ＲＤＱＳＢのような信号がメモリ素子から受信される場合に図４の制御部１４４は位相調節されたＤＱＳＢが該当メモリ素子に印加されるようにすることができる。

本発明によれば、ＰＶＴ変動と相関無しでライトレベリングが安定的に遂行されるので、メモリにデータをライトする動作が信頼性あるように保障される。
ＰＶＴ変動によってライトレベリング動作が１次的に失敗しても、本発明によるテーブル参照アルゴリズムを使用すれば、ライトレベリングに失敗したメモリモジュール又はメモリ素子を成功的に救済することができる。
結局、本発明の場合にはＤＩＭＭに制限されたライトレベリングを経験的（ｈｅｕｒｉｓｔｉｃ）アルゴリズムで遂行するだけでなく、与えられたＳｏＣチップ、ターゲットボード、ＤＩＭＭタイプ別に特化されたＤＱＳディレイテーブルに基づいて補償を遂行する。したがって、より安定的であり、最適化されたライトレベリング遂行が可能になるようにする。即ち、不完全な経験的補償ではないテーブル値に基づいた決定論的な補償技法が本発明で利用される。

本発明の最適化されたライトレベリング遂行はハードウェアとソフトウェアとの複合的な構成によって具現可能である。しかし、ライトレベリング遂行はこれに限定されず、個別的にハードウェアロジック又はソフトウェアアルゴリズムで具現することができる。
本発明でのライトレベリングの対象はＤＩＭＭのタイプやＤＤＲの種類に無関係に多様なメモリ素子であり得る。

図７は図１の中でメモリモジュールに搭載可能であるメモリ素子の例示的な具体ブロック図である。
図７を参照すれば、ＤＬＬ回路を含むＤＲＡＭの構成が示している。
ＤＲＡＭ２０１はセルアレイ１２１、外部クロックＣＬＫを受信してバッファリングする入力バッファ１２２、データ入出力駆動器１２３、データストロボ信号（Ｄａｔａ Ｓｔｒｏｂｅ Ｓｉｇｎａｌ）を生成するＤＱＳ生成器１２４、及びＤＬＬ回路１２５を含む。

図７の場合にはＤＲＡＭ２０１がＤＱＳを出力する構成である。ＤＱＳ生成器１２４は図４のＤＱＳ生成器１４６と同様に構成されている。即ち、図４のＤＱＳ生成器１４６が除去される場合にＤＲＡＭ２０１内にＤＱＳ生成器１２４が具備される。
ＤＱＳはデータの有効性を示す信号として外部クロック信号ＣＬＫと同期されなければならない。ＤＱ［０：Ｎ］はデータ出力ラインを示す。
外部クロック信号ＣＬＫはデータ信号ＤＱ或いはＤＱＳと位相同期される。データはデータ入出力駆動器１２３を通じてデータ入出力ラインＤＱ［０：Ｎ］に伝送される。

ＤＬＬ回路１２５はクロックツリーで発生できるすべての遅延成分を考慮して入力クロック信号ＣＬＫＩＮを適切なタイミングに遅延する。ＤＬＬ回路１２５によってデータ入出力端に使用されるクロック信号の位相は外部クロック信号ＣＬＫに同期される。
ＤＬＬ回路１２５は位相検出器１２９、コントロールロジック１２８、及び遅延ライン１２６、及び位相補間器１２７を含む。ＤＬＬ回路１２５は位相シフトを行う目標信号の位相と出力信号の位相とを同期させる役割を果たす。

図７の場合にメモリ素子はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をその例として挙げたが、本発明に適用されるメモリ素子はＤＲＡＭのみでなく、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ）や、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ等であってもよい。

図８は図１の中でメモリコントローラの他の例を示す具体ブロック図である。
図８を参照すれば、メモリコントローラ１００を構成するＬＲＴ１２０とＷＬＭＣ１４０とがより具体的な連結構成であって、図４とは異なることを示している。
ＬＲＴ１２０はＲＯＭやフラッシュメモリ等の不揮発性メモリで構成することができる。
ＷＬＭＣ１４０はクロック信号ＣＫを生成するクロック発生器１４２、及び制御部１４４を含む。図８の場合にデータストロボ信号ＤＱＳを生成するデータストロボ信号発生器は図７で示したようにＤＲＡＭの内部に設けられる。

この場合に、制御部１４４は、伝送されるクロック信号ＣＫと受信されるＤＱＳとの間のタイミングスキューを検出する。タイミングスキューがＬＲＴ１２０に登録されたデータストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れた場合に、タイミングスキューフェイルであると判定される。
制御部１４４はＬＲＴ１２０の該当基準ディレイ値に基づいて該当メモリ素子ＤＲＡＭに伝送されるクロック信号ＣＫのディレイタイミングを調節するために制御信号ＣＯＮをクロック発生器１４２に印加する。

ＷＬＭＣ１４０とＬＲＴ１２０とはコマンド、アドレス、及びデータを伝送するバスＢｕ１を通じて互いに連結されている。
ＷＬＭＣ１４０はクロック信号ＣＫと該当メモリ素子から受信されるデータストロボ信号ＤＱＳの位相を比較してＣＫ−ＤＱＳ間のタイミングスキューに対するフェイルの可否を判定する。

図９は図１の中でメモリモジュールの外観を示す例示図である。
図９を参照すれば、メモリモジュール２００はＰＣＢ等のような基板２０１に装着された複数のメモリ素子を含む。メモリモジュール２００は、例えばＳＩＭＭ（ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＤＩＭＭ（ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅｓ）、ＲＤＩＭＭ（ｒｅｇｉｓｔｅｒｅｄ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＵＤＩＭＭ（ｕｎｂｕｆｆｅｒｅｄ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＳＯＤＩＭＭ（ｓｍａｌｌ ｏｕｔｌｉｎｅ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、及びＥＣＣ−ＳＯＤＩＭＭ（ｅｒｒｏｒ ｃｈｅｃｋ ＆ ｃｏｒｒｅｃｔｉｏｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）の中で１つである。

図１０は図９のメモリモジュールを搭載したメモリシステムの例示図である。
図１０を参照すれば、メモリシステム７００はメモリモジュール２００とチップセット１０１とを含む。チップセット１０１は図１のメモリコントローラ１００を含む。メモリシステム７００のメインボード７０１にはスロット７０３が１つ以上設置され、メモリモジュール２００はスロット７０３に装着される。また、メインボード７０１にはＣＰＵ又はマイクロプロセッサが装着される。

図１０のメモリシステム７００はＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、ラップトップ（ｌａｐｔｏｐ）コンピュータ、ストレージサーバ（ｓｔｏｒａｇｅ ｓｅｒｖｅｒ）のようなコンピューターシステムに適用することができる。
図１０で、チップセット１０１はＬＲＴ１２０とＷＬＭＣ１４０とを具備してクロック信号ＣＫとデータストロボ信号ＤＱＳとの間のタイミングスキューをチェックし、ＤＱＳの出力タイミングを調節するライトレベリング動作を遂行する。
ライトレベリング動作はメモリシステムのパワーオンの時又はＰＶＴ変動の検出の時、或いは周期的に遂行することができる。

図１１は図１の中でメモリモジュールの配置例を示すブロック図である。
図１１はメモリモジュールのタイプの中でＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｅｌ）の例示を示す。メモリコントローラ１００はメモリモジュール２００にデータ信号ＤＱを伝送し、メモリモジュール２００からデータ信号ＤＱを受信する。また、メモリコントローラ１００はクロック信号、コマンド、アドレス、及びデータストロボ信号をメモリモジュール２００に出力する。

メモリモジュール２００はバッファチップ３２及び複数のメモリチップ３１＿１Ｔ乃至３１＿９Ｔ、３１＿１Ｂ乃至３１＿９Ｂを含む。バッファチップ３２はメモリコントローラ１００から提供されるコマンド、アドレス、クロック信号、及び各種制御信号をバッファリングして複数のバス（図示せず）を通じてメモリチップ３１＿１Ｔ乃至３１＿９Ｔ、３１＿１Ｂ乃至３１＿９Ｂに伝送する。

メモリチップ３１＿１Ｔ乃至３１＿９Ｔ、３１＿１Ｂ乃至３１＿９Ｂはシステムクロック信号に同期してメモリコントローラ１００にデータを出力するか、或いはメモリコントローラ１００からデータを受信してライトするＳＤＲＡＭであってもよい。特に、メモリチップ３１＿１Ｔ乃至３１＿９Ｔ、３１＿１Ｂ乃至３１＿９ＢはＤＤＲ３やＤＤＲ４タイプのＳＤＲＡＭであってもよい。
メモリチップ３１＿１Ｔ乃至３１＿９Ｔ、３１＿１Ｂ乃至３１＿９Ｂはモジュールボードの上面及び下面で互いに対応する位置に配置され、バッファチップ３２の両側に各々１列に配置してもよい。メモリモジュール２００はフライバイ構造のバスに連結される。
メモリチップは前述した図でメモリ素子に対応する。

図１２はデータ処理システムに適用された本発明の応用例を示したブロック図である。
図１２を参照すれば、データ処理システムはＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；１０）、システムメモリ２０、ホストインターフェイス３０、メインボード４０、及びホスト５０を含む。
ＣＰＵ１０はシステムメモリ２０を制御するためのメモリコントローラ（ＭＣ：１００）を含む。メモリコントローラ１００はＣＰＵ１０の一部として具現されるか、或いはＣＰＵ１０とは独立的に具現することができる。システムメモリ２０はＣＰＵ１０がアクセス（ａｃｃｅｓｓ）するデータを格納する。例えば、システムメモリ２０は複数のメモリモジュール２１、２２、２３を含む。システムメモリ２０は第１メモリモジュール２１を基本的に含む。また、システムメモリ２０はメモリ容量の拡張をために第２メモリモジュール２２及び第３メモリモジュール２３さらに含む。ここで、メモリモジュールはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の集合で具現されてもよい。

ホストインターフェイス３０はＣＰＵ１０の制御にしたがってホスト５０とインターフェイスを遂行する。例えば、ホストインターフェイス３０はＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）インターフェイス、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）インターフェイス、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）インターフェイス、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）インターフェイス、ＰＣＩ−ＥＸＰＲＥＳＳ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）インターフェイス及びＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）インターフェイスの中で少なくとも１つで具現することができる。
ホスト５０はホストインターフェイス３０を通じてＣＰＵ１０とデータ通信をする。

図１２のデータ処理システムはハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）として機能することができる。また、データ処理システムはノートブック型コンピューターコンピュータ（Ｎｏｔｅｂｏｏｋ Ｃｏｍｐｕｔｅｒ）、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、又はサーバ（Ｓｅｒｖｅｒ）等に機能することができる。
図１２の場合にメモリコントローラ１００はＬＲＴ１２０とＷＬＭＣ１４０とを具備してクロック信号ＣＫとデータストロボ信号ＤＱＳとの間のタイミングスキューをチェックし、ＤＱＳの出力タイミングを調節するライトレベリング動作を安定的に遂行することができる。したがって、データ処理システムのライト動作がより信頼性あるように遂行される。

図１３は本発明の他の実施形態によるメモリシステムの具現例示図である。
図１３を参照すれば、メモリシステム１３００はメモリモジュール１３１０及びメモリコントローラ１３２０を含む。メモリモジュール１３１０はモジュールボード（Ｍｏｄｕｌｅ Ｂｏａｒｄ）上に少なくとも１つ以上の半導体メモリ素子１３３０を装着することができる。半導体メモリ素子１３３０はＤＲＡＭチップで具現することができ、各々の半導体メモリ装置１３３０は複数個の半導体レイヤを含むことができる。半導体レイヤは１つ以上のマスターチップ１３３１と１つ以上のスレーブチップ１３３２とを含む。

半導体レイヤ間の信号の伝達は貫通シリコンビアＴＳＶを通じて遂行される。また、半導体レイヤ間の信号の伝達は光学Ｉ／Ｏ連結（ｏｐｔｉｃａｌ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｃｏｎｎｅｃｔｉｏｎ）を通じて遂行される。
マスターチップ１３３１とスレーブチップ１３３２とはメモリアレイ、格納ユニット、及びリフレッシュユニットを含む。

メモリモジュール１３１０はシステムバスを通じてメモリコントローラ１３２０と通信する。システムバスを通じてデータ信号ＤＱ、コマンド／アドレスＣＭＤ／ＡＤＤ及びクロック信号ＣＬＫ等がメモリモジュール１３１０とメモリコントローラ１３２０との間で送受信される。システムバスを利用するメモリモジュール１３１０とメモリコントローラ１３２０との間の信号の伝達は光学Ｉ／Ｏ連結（ｏｐｔｉｃａｌ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｃｏｎｎｅｃｔｉｏｎ）を通じて遂行される。
図１３の場合に、メモリコントローラ１３２０はＬＲＴ１２０とＷＬＭＣ１４０とを具備してライトレベリング動作を安定的に遂行することができる。

図１４は図１３のメモリシステムを装着するコンピューティングシステムを示すブロック図である。
図１４を参照すれば、モバイル機器やデスクトップコンピュータコンピュータのようなコンピューティングシステム１４００に本発明に適用される半導体メモリ素子がＲＡＭ１４２０として装着することができる。ＲＡＭ１４２０として装着される半導体メモリ素子はメモリモジュール形態で具現することができる。

コンピューティングシステム１４００は中央処理装置１４１０、ＲＡＭ１４２０、ユーザーインターフェイス１４３０、及び不揮発性メモリ１４４０を含み、これらの構成要素の各々はバス１４５０を通じて連結されている。不揮発性メモリ１４４０はＳＳＤやＨＤＤのような大容量格納装置で具現することができる。
図１４の場合にＣＰＵ１４１０は図１で示しているＬＲＴ１２０とＷＬＭＣ１４０とを具備してライトレベリング動作を安定的に遂行することができる。

たとえば図１４でＲＡＭ１４２０が搭載されたが、他の場合にＭＲＡＭがＲＡＭの代わりに搭載されてもよい。ＳＲＡＭ又はＤＲＡＭのような揮発性半導体メモリ装置は電源の供給が中断された時、格納されたデータを失う。対照的に、磁気ランダムアクセスメモリ（ＭＲＡＭ）のような不揮発性半導体メモリ装置は電源供給が中断された後にも格納されたデータを維持する。したがって、電源の不良又は電源の遮断によってデータの消失を望まない場合に、不揮発性半導体メモリ装置がデータを格納するのに使用される。

ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）がこのＲＡＭ１４２０の代わりに搭載される場合にＣＰＵ１４１０はライトレベリング動作を安定的に遂行することができる。
ＳＴＴ−ＭＲＡＭセルはＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子と選択トランジスタとを含む。ＭＴＪ素子は固定層（ｆｉｘｅｄ ｌａｙｅｒ）と自由層（ｆｒｅｅ ｌａｙｅｒ）、及びこれらの間に形成されたトンネル層を基本的に含む。固定層の磁化方向は固定され、自由層の磁化方向は条件にしたがって固定層の磁化方向と同一であるか、或いは逆方向になることができる。

図１５は図１のメモリモジュールに搭載可能であるメモリ素子のその他の例示的ブロック図である。
図１５を参照すれば、不揮発性メモリ素子１１００はメモリセルアレイ（ＭＣＡ：１１１０）、制御部１１２０、電圧発生部１１３０、ローデコーダ１１４０、ページバッファ１１５０、及びカラムデコーダ１１６０を含むことができる。メモリセルアレイ１１１０はＮＡＮＤフラッシュメモリである場合、メモリブロックに配置された複数個のメモリセルストリングを具備して構成することができる。制御部１１２０は遂行される動作（例えば、消去、プログラム、及びリード動作）にしたがって制御信号を電圧発生部１１３０、ローデコーダ１１４０、及びカラムデコーダ１１６０に出力する。

電圧発生部１１３０はパス電圧Ｖｐａｓｓ、リード電圧Ｖｒｅａｄ、消去電圧Ｖｅｒａｓｅ、ステップ電圧Ｖｓｔｅｐ等のようなメモリ装置の動作を遂行するのに必要である電圧を発生する。ローデコーダ１１４０はメモリセルアレイ１１１０のストリング選択ラインＳＳＬ、ワードラインＷＬｋ、接地選択ラインＧＳＬ、及び共通ソースラインＳＳＬ等のようなラインに電圧発生部１１３０で発生された電圧を遂行される動作モードにしたがって印加する。カラムデコーダ１１６０はメモリセルアレイ１１１０のビットラインＢＬｎをページバッファ１１５０に連結されるようにする。カラムデコーダ１１６０はプログラミング又は消去動作の時、ビットラインＢＬｎに印加される電圧を決定する。

また、制御部１１２０はライトレベリング動作の時、メモリコントローラからコマンド（例えば、ライトコマンド）、ライトレベリングイネーブル信号、及びデータストロボ信号等を入力端Ｉ１を通じて受信する。制御部１１２０はコマンド信号及びクロック信号に応答して内部的に発生された内部コマンド信号（例えば、内部ライトコマンド信号）と、データストロボ信号に応答して内部的に発生された内部データストロボ信号との間の位相差を検出する。制御部１１２０は検出された位相差に対する情報を示す感知情報をメモリコントローラに連結された出力端Ｏ１を通じて出力する。
図１５の場合にメモリコントローラ１３２０はＬＲＴ１２０とＷＬＭＣ１４０とを具備して不揮発性メモリ素子１１００に対するライトレベリング動作を安定的に遂行することができる。

図１６は図１５で示した不揮発性メモリ素子１１００のメモリセルアレイ１１１０の例示的回路図である。
ローデコーダ１１４０は少なくとも１つ以上のストリング選択ラインＳＳＬ、ワードラインＷＬｋ、接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬに多様な電圧を印加する。ページバッファ１１５０はメモリセルストリングのビットラインＢＬｎに連結される。
図１６のメモリセルアレイ１１１０はＮＡＮＤフラッシュメモリ装置のメモリセルアレイの例示であり、本発明はこれに限定されない。即ち、本発明のメモリセルアレイはＤＤＲ３ ＳＤＲＡＭのメモリセルアレイも含む。

図１６のメモリセルアレイ以外にも、不揮発性半導体メモリ、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＭＲＡＭ）、Ｃｏｎｄｕｃｔｉｖｅ ｂｒｉｄｇｉｎｇ ＲＡＭ（ＣＢＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）であると称されるＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、抵抗性メモリ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ：ＲＲＡＭ又はＲｅＲＡＭ）、ナノチューブＲＲＡＭ（Ｎａｎｏｔｕｂｅ ＲＲＡＭ）、ポリマーＲＡＭ（Ｐｏｌｙｍｅｒ ＲＡＭ：ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ：ＮＦＧＭ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ ｍｅｍｏｒｙ）、分子電子メモリ素子（Ｍｏｌｅｃｕｌａｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）、又は絶縁抵抗変化メモリ（Ｉｎｓｕｌａｔｏｒ Ｒｅｓｉｓｔａｎｃｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）のメモリセルアレイを使用することができる。

図１７はメモリカードに適用された本発明の応用例を示す回路ブロック図である。
図１７を参照すれば、メモリカード１２００はコマンド及びアドレス信号Ｃ／Ａを発生するメモリコントローラ１２２０、及びメモリモジュール等のようなターゲット１２１０を含む。ターゲット１２１０は複数個のフラッシュメモリ装置を具備するフラッシュメモリやＳＤＲＡＭ等で構成することができる。ターゲット１２１０はＳｏＣで構成されてもよい。

メモリコントローラ１２２０はホストとメモリコントローラ１２２０との間でコマンド及びアドレスをインターフェイシングするホストインターフェイス１２２３、及びターゲット１２１０とメモリコントローラ１２２０との間でコマンド及びアドレスをインターフェイシングするメモリインターフェイス１２２５を含む。
メモリコントローラ１２２０はまた、制御部１２２４、プロセッサ１２２２、及びＳＲＡＭ１２２１を含む。

ホストインターフェイス１２２３、制御部１２２４、及びメモリインターフェイス１２２５は共通バスを通じてコントローラメモリ（ＳＲＡＭ：１２２１）やプロセッサ（ＣＰＵ：１２２２）と通信する。
また、メモリコントローラ１２２０の制御部１２２４はライトレベリング動作の時、メモリインターフェイス１２２５を通じてターゲット１２１０内の複数個のメモリ素子の中で少なくとも１つのメモリ素子にライトレベリング動作のためのコマンド信号、ライトレベリング制御信号、及びデータストロボ信号を出力する。
メモリコントローラ１２２０及び回路ブロック１２２１、１２２２、１２２３、１２２４、及び１２２５を含むメモリカード１２００の構成要素はメモリコントローラ１２２０に含み、ターゲット１２１０は揮発性メモリモジュール或いは不揮発性メモリモジュールが全て含むことができる。

図１７のターゲット１２１０やＣＰＵ１２２２のチップは各々或いは共に多様な形態のパッケージを利用して実装されることができる。例えば、チップはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化して実装することができる。

図１８はモバイルディバイスに適用された本発明の応用例を示す回路ブロック図である。
モバイルディバイス１５００は共通バスＢ１を通じて通信するプロセッサ（ＣＰＵ）１５３０、ＲＡＭ１５４０、ユーザーインターフェイス１５５０、メモリシステム１５１０、及びモデム１５２０を具備して構成することができる。
メモリシステム１５１０は共通バスＢ１を通じてプロセッサ（ＣＰＵ）１５３０に連結される。
メモリシステム１５１０を構成するメモリコントローラ１５１２は本発明によって参照メモリを参照してライトレベリング動作を遂行する。

ライトレベリング動作のためにコマンド、クロック信号、ライトレベリング制御信号、及びデータストロボ信号がチップボード１５１１に提供される。チップボード１５１１内のメモリ素子はコマンド及びクロック信号に応答して内部コマンド信号を発生し、データストロボ信号に応答して内部データストロボ信号を発生することができる。内部コマンド信号及び内部データストロボ信号の間の位相差がメモリ素子内部で感知される場合に、その感知された位相差を示すスキュー情報Ｄｅｔ＿ｉｎｆはメモリコントローラ１５１２に逆に提供される。スキュー情報はメモリコントローラ１５１２がデータストロボ信号の出力タイミングを調節するのに利用される。

図１８内のメモリシステム１５１０は多様な応用（例えば、ソリッドステートディスクＳＳＤ、カメライメージセンサＣＩＳ、及びコンピュータ応用チップセット等のような電子装置）にも適用することができる。
メモリシステム１５１０は多様な形態のパッケージ（例えば、ボールグリッドアレイ（ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ＰＬＣＣ（ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ）、ＷＦＰ（ｗａｆｅｒｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、及びＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｓｔｏｃｋ ｐａｃｋａｇｅ）等）でパッケージングすることができる。

ＣＰＵ１５３０とメモリコントローラ１５１２との間のインターフェイスは多様なプロトコルを利用して遂行することができる。例示的に、メモリコントローラ１５１２はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で１つを利用することができる。

図１８のようなディバイスはＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピュータ（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、 ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンタを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で１つ、コンピュータネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等のような電子装置の多様な構成要素の中で１つに変更又は拡張されることもある。

以上のように図面と明細書とを通じて本発明の実施形態が開示された。ここで、特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が具現できるという点を理解できる。

例えば、メモリコントローラがライトレベリングを遂行することと説明したが、他の場合に本発明の技術的思想を逸脱せず、図面の回路構成を変形するか、或いは加減して参照テーブルに基づいて遂行されるライトレベリングを異なるようにすることができる。また、本発明の概念ではＤＩＭＭモジュールを主にしたライトレベリングを説明したが、これに限定されず、他の半導体モジュールにも本発明を適用することができる。

１００ メモリコントローラ
１２０ レベリング基準テーブル
１４０ ライトレベリングマネージメント回路
２００ メモリモジュール

Claims (18)

1. ターゲットボードに装着されるメモリモジュールのタイプ別にデータ関連信号基準ディレイ値をレベリング基準テーブルに登録し、
   設定されたタイプを有するメモリモジュールが前記ターゲットボードに装着された時、前記メモリモジュールにライトレベリング関連信号を伝送し、
   前記メモリモジュール内のメモリ素子から各々受信されるデータ関連信号とクロック信号との間のタイミングスキューを検出し、
   前記タイミングスキューが前記レベリング基準テーブルに登録された前記データ関連信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れる場合に、前記該当基準ディレイ値に基づいて前記該当メモリ素子に伝送されるデータ関連信号のディレイを調節するライトレベリング制御方法。
2. 前記データ関連信号は、関連データ信号の有効（ｖａｌｉｄｉｔｙ）を示すデータ出力ストロボ信号ＤＱＳである請求項１に記載のライトレベリング制御方法。
3. 前記メモリ素子は、ＤＤＲ３ ＳＤＲＡＭである請求項１に記載のライトレベリング制御方法。
4. 前記メモリモジュールは、ＵＤＩＭＭ、ＶＬＰＤＩＭＭ、ＲＤＩＭＭ、及びＳＯＤＩＭＭの中の１つである請求項１に記載のライトレベリング制御方法。
5. 前記データ関連信号基準ディレイ値は、前記ターゲットボードのトポロジにしたがっても差別化される請求項１に記載のライトレベリング制御方法。
6. 前記タイミングスキューが前記該当基準ディレイ値で２５％以上超過する時に、前記レベリング基準テーブルの前記該当基準ディレイ値を参照して前記該当メモリ素子に伝送される前記データ関連信号のディレイが調節される請求項１に記載のライトレベリング制御方法。
7. 前記該当メモリ素子に対する前記データ関連信号のディレイ調節の時、ライトレベリングに成功したメモリ素子の平均オフセット値が追加に反映される請求項６に記載のライトレベリング制御方法。
8. ターゲットボードに装着されるメモリモジュールのタイプ別にデータ関連信号基準ディレイ値を予め格納しているレベリング基準テーブルと、
   前記ターゲットボードに装着された前記メモリモジュールにライトレベリング関連信号を伝送した後、前記メモリモジュール内のメモリ素子から各々受信されるデータ関連信号とクロック信号との間のタイミングスキューをチェックしてスキューフェイルが検出された時、前記データ関連信号基準ディレイ値の中で対応される基準ディレイ値に基づいて前記該当メモリ素子に伝送されるデータ関連信号のタイミングを制御するライトレベリングマネージメント回路と、を含むライトレベリング制御回路。
9. 前記レベリング基準テーブルは、不揮発性半導体メモリである請求項８に記載のライトレベリング制御回路。
10. 前記データ関連信号は、データ信号の有効性を示すデータ出力ストロボ信号ＤＱＳである請求項８に記載のライトレベリング制御回路。
11. 前記ライトレベリング関連信号は、クロック信号、コマンド、アドレス、及び前記データストロボ信号を含む請求項１０に記載のライトレベリング制御回路。
12. 前記ライトレベリングマネージメント回路は、
    前記クロック信号を生成するクロック発生器と、
    印加される制御信号にしたがってディレイ調節された前記データストロボ信号を生成するデータストロボ信号発生器と、
    前記タイミングスキューが前記レベリング基準テーブルに登録された前記データストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れた場合に、前記該当基準ディレイ値に基づいて前記該当メモリ素子に伝送されるデータ関連信号のディレイタイミングを調節するために前記制御信号を前記データストロボ信号発生器に印加する制御部と、を含む請求項１１に記載のライトレベリング制御回路。
13. 前記該当メモリ素子に対する前記データ関連信号のディレイタイミング調節の時、ライトレベリングに成功したメモリ素子の平均オフセット値が追加に反映される請求項１２に記載のライトレベリング制御回路。
14. 前記メモリモジュールは、前記デュアルインラインメモリモジュールである請求項１３に記載のライトレベリング制御回路。
15. 前記メモリ素子は、前記メモリモジュールの基板に搭載されるＳＤＲＡＭである請求項１３に記載のライトレベリング制御回路。
16. ターゲットボードに装着されるデュアルインラインメモリモジュールのタイプ別にデータストロボ信号基準ディレイ値を予め格納している参照メモリと、
    クロック信号を生成するクロック発生器と、
    印加される制御信号にしたがってディレイ調節されたデータストロボ信号を生成するデータストロボ信号発生器と、
    前記ターゲットボードに装着された前記デュアルインラインメモリモジュールに前記クロック信号、コマンド、アドレス、及び前記データストロボ信号を含むライトレベリング関連信号が伝送されるように制御した後、前記デュアルインラインメモリモジュール内のメモリ素子から各々受信されるデータストロボ信号と前記クロック信号との間のタイミングスキューをチェックしてスキューフェイルが検出された時、前記該当メモリ素子に伝送されるデータストロボ信号の伝送タイミングを補償するライトレベリングマネージメント回路と、を含むメモリコントローラ。
17. 前記タイミングスキューのチェックは、前記デュアルインラインメモリモジュール内でフライバイトポロジに連結された前記メモリ素子から各々受信される前記データ信号と前記クロック信号との間のタイミングスキューを各々チェックすることによって遂行される請求項１６に記載のメモリコントローラ。
18. 前記スキューフェイルの検出は、前記チェックされたタイミングスキューが前記参照メモリに格納された前記データストロボ信号基準ディレイ値の中で該当基準ディレイ値を所定許容範囲以上に外れたか否かを判定することによって遂行される請求項１７に記載のメモリコントローラ。

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