JP2004192074A - メモリ制御装置 - Google Patents
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Abstract
【課題】メモリＩ／Ｆ動作における波形品質精度を確認することが可能なメモリ制御装置を提供する。
【解決手段】メモリデバイスと内部で配線される配線長データを格納する手段を備えた拡張メモリボード１２が装着された際に、拡張メモリボード１２内で配線される配線長データを検出する検出手段としてのＣＰＵ１を備えたメモリ制御装置。
【選択図】 図１
【解決手段】メモリデバイスと内部で配線される配線長データを格納する手段を備えた拡張メモリボード１２が装着された際に、拡張メモリボード１２内で配線される配線長データを検出する検出手段としてのＣＰＵ１を備えたメモリ制御装置。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ制御装置に関し、特にメモリＩ／Ｆにおける配線長（トポロジー）データ検出技術に関するものである。
【０００２】
【従来の技術】
近年、プリント基板内でのデジタル信号の伝送速度が高速になってきており、回路やボード設計を行なう上で、デジタル信号のタイミングにおけるセットアップ時間やホールド時間の規格値に対してのマージン（余裕）が少なくなってきている。特に、高速でかつ、枝分かれ配線が必要な信号線は、反射ノイズ等の影響も考えられる。回路設計者やボード設計者は、デバイスの規格値に対してマージンを極力持たせながらタイミング設計を行なっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、拡張用のメモリボードのように汎用性のあるボードがシステムボードに装着された場合、拡張用メモリを製造している各社メーカーの拡張メモリボードが同一の配線長（トポロジー）になっているとは限らない。高速になればなるほど、この配線長の違いによってシステムボードが拡張メモリを正常に制御できなくなってしまうことも考えられる。
本発明は、メモリＩ／Ｆ動作における波形品質精度を確認することが可能なメモリ制御装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、メモリデバイスと内部で配線される配線長データを格納する配線長データ格納手段を備えた拡張メモリボードが装着された際に、該拡張メモリボード内で配線される配線長データを前記配線長データ格納手段により検出する配線長データ検出手段を備えたことを特徴とする。
請求項２記載の発明は、請求項１記載のメモリ制御装置において、拡張メモリボード上の配線長データとの比較を行なうためのプログラム及び閾値が格納されているプログラム格納手段と、拡張メモリボードが装着された際に、プログラム格納手段に格納されている閾値と拡張メモリボード内で配線される配線長を比較して、拡張メモリボードが正常に動作し得る配線長データであるかどうかを判断する判断手段と、拡張メモリボードが正常に動作し得る配線長データの場合には、拡張メモリボードの領域を有効領域として拡張する拡張手段とを備えたメモリ制御装置を主要な特徴とする。
請求項３記載の発明は、請求項２記載のメモリ制御装置において、拡張メモリボードが正常に動作し得えない配線長データの場合には、拡張メモリボードの領域を無効領域とする無効領域化手段と、装着されている拡張メモリボードが認識できない旨を通知する通知手段とを備えたメモリ制御装置を主要な特徴とする。
【０００５】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。
図１は本発明の実施の形態に係るメモリ制御装置のブロック図である。本メモリ制御装置は、ＣＰＵ１、操作パネル２、プロットエンジン駆動部３、操作パネル制御部４、ＣＰＵ制御部５、メモリ制御部６、プロットエンジン制御部７、バスＡ制御部８、シリアル制御部９、設定情報格納部１０、プログラム格納部１１、拡張メモリボード１２、拡張メモリスロット１３、メインメモリ１４を備える。
メモリ制御部６ではメモリＩ／Ｆを制御する機能を備えており、システムボード上のメインメモリ１４と、拡張メモリスロット１３に装着された拡張メモリボード１２との間でメモリＩ／Ｆのデータ転送が行なわれる。バスＡでは、設定情報格納部１０、プログラム格納部１１が接続されている。プログラム格納部１１には、本システムを動作させるプログラムが格納されている。
また、設定情報格納部１０には、操作パネル２上で操作された設定情報等が格納される。プログラム格納部１１には、拡張メモリボード１２上の配線長（トポロジー）データとの比較を行なうためのプログラム及び閾値が格納されている。拡張メモリボード１２にはメモリデバイスが搭載されており、メモリ制御部６にてメモリＩ／Ｆのデータ転送が行なわれる。
また、拡張メモリボード１２には、メモリデバイス以外に拡張メモリボード１２上の配線長（トポロジー）データが格納されているデバイスが搭載されており、シリアル制御部９にてシリアルＩ／Ｆのデータ転送が行なわれ、システムボード側にて拡張メモリボード１２上の配線長（トポロジー）データが検出される。
【０００６】
図２は拡張メモリボード上で配線されている信号線の配線長（トポロジー）の一例を示す図である。図２の信号線は、スロットの端子２１から分岐しながら４個のメモリデバイスの端子２２に接続されている。
メモリＩ／Ｆではクロック信号群、データ信号群、アドレス信号群、コマンド信号群、チップセレクト信号群、その他制御信号群等でデータ転送が行なわれる。各群はグループＸ、Ｙ、Ｚ・・・といった形でグループ毎にトポロジーが決められている。
図３はグループＸの拡張メモリ上の配線長の表及び、拡張メモリ上の配線長に対する各配線長さの閾値データ表を示している。
【０００７】
図４は本発明における電源投入時からの動作フロー図である。まず、電源投入後システムボード上のメインメモリ領域を有効にして、プログラム格納部１１から取り出した本システムのプログラのム実行領域とする。次に、シリアルＩ／Ｆを介して各拡張メモリスロット１３（スロット１３−１、１３−２、１３−３）に拡張メモリボード１２が装着されているかを判断する。
まず、スロット１３−１に拡張メモリボード１２が装着されているかを判断し（Ｓ１）、拡張メモリボード１３が装着されていることを検出した場合、前述の各グループ（Ｘ、Ｙ、Ｚ・・・）の拡張メモリボード１２上の配線長（トポロジー）データがシリアルＩ／Ｆを介してシステムボード側に読み込まれる（Ｓ２）。
ここで例えば、グループＸでは各配線データであるＬ０、Ｌ１ａ、Ｌ１ｂ、Ｌ２ａ、２ｂ、Ｌ２ｃ、Ｌ２ｄ、Ｌ３ａ、Ｌ３ｂ、Ｌ３ｃ、Ｌ３ｄが読み込まれる（図３の配線長の行・・・部）。システムボード側では、メインメモリ１４に接続されるこれらの配線長がシステム上問題なく動作できるレベルどうかを判断するための閾値データ（図３のＡ〜Ａ’、Ｂ〜Ｂ’、・・・、）が格納されている。
システムボード側で、拡張メモリボード１２上の配線長（トポロジー）データが閾値内に収まっているかどうかを判断して、メモリＩ／Ｆの動作上問題がなければ（Ｓ３でＮ）、次に、スロット１３−２、１３−３に関して前述のスロット１３−１と同様なフロー動作が行なわれる（Ｓ４〜Ｓ９）。各スロットの拡張メモリボード１２上の配線長（トポロジー）データの適合性が問題ないと判断すれば、各拡張メモリボード１２に搭載されたメモリデバイスのメモリ領域を有効領域とする（Ｓ１０）。
閾値データは、拡張メモリスロット１３に装着される拡張メモリボード１２のタイプや拡張メモリボード１２の枚数によって図３の閾値１、２、３、４、・・・のように変動し、メインメモリ１４と各種拡張メモリボード１２の組合わせにおける動作上最適な配線パターンを閾値とする。
前述の拡張メモリボード１２上の配線長（トポロジー）データが閾値内に収まっているかどうかを判断して、メモリＩ／Ｆの動作上問題がある不適合配線長と判断した場合には（Ｓ６でＹ）、エラー表示、エラー出力を行なう（Ｓ１１）。エラー表示としては、操作パネル制御部４を介して接続されている操作パネル２上に不適合な拡張メモリが装着されていることを表示する。また、エラー出力としては、エンジンプロット制御部７を介してプロットエンジン駆動部３から不適合な拡張メモリボード１２が装着されていることを通知するエラープリントが出力される。
【０００８】
【発明の効果】
請求項１記載の発明によれば、メモリデバイスと内部で配線される配線長データを格納する手段を備えた拡張メモリボードが装着された際に、拡張メモリボード内で配線される配線長データを検出する検出手段を備えたことで、メモリＩ／Ｆ動作における波形品質精度を確認することができる。
請求項２記載の発明によれば、拡張メモリボード上の配線長データとの比較を行なうためのプログラム及び閾値が格納されているプログラム格納手段と、拡張メモリボードが装着された際に、プログラム格納手段に格納されている閾値と拡張メモリボード内で配線される配線長を比較して、拡張メモリボードが正常に動作し得る配線長データであるかどうかを判断する判断手段と、拡張メモリボードが正常に動作し得る配線長データの場合には、拡張メモリボードの領域を有効領域として拡張する拡張手段とを備えたことで、メモリＩ／Ｆ動作における波形品質精度を確認しながらメモリ領域を拡張させていくことができる。
請求項３記載の発明によれば、拡張メモリボードが正常に動作し得えない配線長データの場合には、拡張メモリボードの領域を無効領域とする無効領域化手段と、装着されている拡張メモリボードが認識できない旨を通知する通知手段とを備えたことで、メモリＩ／Ｆ動作における波形品質精度上、不適合な拡張ボードが装着されていることをユーザーに通知することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るメモリ制御装置のブロック図である。
【図２】拡張メモリボード上で配線されている信号線の配線長（トポロジー）の一例を示す図である。
【図３】グループＸの拡張メモリ上の配線長の表及び、拡張メモリ上の配線長に対する各配線長さの閾値データ表を示す図である。
【図４】本発明における電源投入時からの動作フロー図である。
【符号の説明】
１ ＣＰＵ（検出手段、判断手段、拡張手段、無効領域化手段）
２ 操作パネル（通知手段）
３ プロットエンジン駆動部（通知手段）
１１ プログラム格納手段
１２ 拡張メモリボード
【発明の属する技術分野】
本発明は、メモリ制御装置に関し、特にメモリＩ／Ｆにおける配線長（トポロジー）データ検出技術に関するものである。
【０００２】
【従来の技術】
近年、プリント基板内でのデジタル信号の伝送速度が高速になってきており、回路やボード設計を行なう上で、デジタル信号のタイミングにおけるセットアップ時間やホールド時間の規格値に対してのマージン（余裕）が少なくなってきている。特に、高速でかつ、枝分かれ配線が必要な信号線は、反射ノイズ等の影響も考えられる。回路設計者やボード設計者は、デバイスの規格値に対してマージンを極力持たせながらタイミング設計を行なっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、拡張用のメモリボードのように汎用性のあるボードがシステムボードに装着された場合、拡張用メモリを製造している各社メーカーの拡張メモリボードが同一の配線長（トポロジー）になっているとは限らない。高速になればなるほど、この配線長の違いによってシステムボードが拡張メモリを正常に制御できなくなってしまうことも考えられる。
本発明は、メモリＩ／Ｆ動作における波形品質精度を確認することが可能なメモリ制御装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、メモリデバイスと内部で配線される配線長データを格納する配線長データ格納手段を備えた拡張メモリボードが装着された際に、該拡張メモリボード内で配線される配線長データを前記配線長データ格納手段により検出する配線長データ検出手段を備えたことを特徴とする。
請求項２記載の発明は、請求項１記載のメモリ制御装置において、拡張メモリボード上の配線長データとの比較を行なうためのプログラム及び閾値が格納されているプログラム格納手段と、拡張メモリボードが装着された際に、プログラム格納手段に格納されている閾値と拡張メモリボード内で配線される配線長を比較して、拡張メモリボードが正常に動作し得る配線長データであるかどうかを判断する判断手段と、拡張メモリボードが正常に動作し得る配線長データの場合には、拡張メモリボードの領域を有効領域として拡張する拡張手段とを備えたメモリ制御装置を主要な特徴とする。
請求項３記載の発明は、請求項２記載のメモリ制御装置において、拡張メモリボードが正常に動作し得えない配線長データの場合には、拡張メモリボードの領域を無効領域とする無効領域化手段と、装着されている拡張メモリボードが認識できない旨を通知する通知手段とを備えたメモリ制御装置を主要な特徴とする。
【０００５】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。
図１は本発明の実施の形態に係るメモリ制御装置のブロック図である。本メモリ制御装置は、ＣＰＵ１、操作パネル２、プロットエンジン駆動部３、操作パネル制御部４、ＣＰＵ制御部５、メモリ制御部６、プロットエンジン制御部７、バスＡ制御部８、シリアル制御部９、設定情報格納部１０、プログラム格納部１１、拡張メモリボード１２、拡張メモリスロット１３、メインメモリ１４を備える。
メモリ制御部６ではメモリＩ／Ｆを制御する機能を備えており、システムボード上のメインメモリ１４と、拡張メモリスロット１３に装着された拡張メモリボード１２との間でメモリＩ／Ｆのデータ転送が行なわれる。バスＡでは、設定情報格納部１０、プログラム格納部１１が接続されている。プログラム格納部１１には、本システムを動作させるプログラムが格納されている。
また、設定情報格納部１０には、操作パネル２上で操作された設定情報等が格納される。プログラム格納部１１には、拡張メモリボード１２上の配線長（トポロジー）データとの比較を行なうためのプログラム及び閾値が格納されている。拡張メモリボード１２にはメモリデバイスが搭載されており、メモリ制御部６にてメモリＩ／Ｆのデータ転送が行なわれる。
また、拡張メモリボード１２には、メモリデバイス以外に拡張メモリボード１２上の配線長（トポロジー）データが格納されているデバイスが搭載されており、シリアル制御部９にてシリアルＩ／Ｆのデータ転送が行なわれ、システムボード側にて拡張メモリボード１２上の配線長（トポロジー）データが検出される。
【０００６】
図２は拡張メモリボード上で配線されている信号線の配線長（トポロジー）の一例を示す図である。図２の信号線は、スロットの端子２１から分岐しながら４個のメモリデバイスの端子２２に接続されている。
メモリＩ／Ｆではクロック信号群、データ信号群、アドレス信号群、コマンド信号群、チップセレクト信号群、その他制御信号群等でデータ転送が行なわれる。各群はグループＸ、Ｙ、Ｚ・・・といった形でグループ毎にトポロジーが決められている。
図３はグループＸの拡張メモリ上の配線長の表及び、拡張メモリ上の配線長に対する各配線長さの閾値データ表を示している。
【０００７】
図４は本発明における電源投入時からの動作フロー図である。まず、電源投入後システムボード上のメインメモリ領域を有効にして、プログラム格納部１１から取り出した本システムのプログラのム実行領域とする。次に、シリアルＩ／Ｆを介して各拡張メモリスロット１３（スロット１３−１、１３−２、１３−３）に拡張メモリボード１２が装着されているかを判断する。
まず、スロット１３−１に拡張メモリボード１２が装着されているかを判断し（Ｓ１）、拡張メモリボード１３が装着されていることを検出した場合、前述の各グループ（Ｘ、Ｙ、Ｚ・・・）の拡張メモリボード１２上の配線長（トポロジー）データがシリアルＩ／Ｆを介してシステムボード側に読み込まれる（Ｓ２）。
ここで例えば、グループＸでは各配線データであるＬ０、Ｌ１ａ、Ｌ１ｂ、Ｌ２ａ、２ｂ、Ｌ２ｃ、Ｌ２ｄ、Ｌ３ａ、Ｌ３ｂ、Ｌ３ｃ、Ｌ３ｄが読み込まれる（図３の配線長の行・・・部）。システムボード側では、メインメモリ１４に接続されるこれらの配線長がシステム上問題なく動作できるレベルどうかを判断するための閾値データ（図３のＡ〜Ａ’、Ｂ〜Ｂ’、・・・、）が格納されている。
システムボード側で、拡張メモリボード１２上の配線長（トポロジー）データが閾値内に収まっているかどうかを判断して、メモリＩ／Ｆの動作上問題がなければ（Ｓ３でＮ）、次に、スロット１３−２、１３−３に関して前述のスロット１３−１と同様なフロー動作が行なわれる（Ｓ４〜Ｓ９）。各スロットの拡張メモリボード１２上の配線長（トポロジー）データの適合性が問題ないと判断すれば、各拡張メモリボード１２に搭載されたメモリデバイスのメモリ領域を有効領域とする（Ｓ１０）。
閾値データは、拡張メモリスロット１３に装着される拡張メモリボード１２のタイプや拡張メモリボード１２の枚数によって図３の閾値１、２、３、４、・・・のように変動し、メインメモリ１４と各種拡張メモリボード１２の組合わせにおける動作上最適な配線パターンを閾値とする。
前述の拡張メモリボード１２上の配線長（トポロジー）データが閾値内に収まっているかどうかを判断して、メモリＩ／Ｆの動作上問題がある不適合配線長と判断した場合には（Ｓ６でＹ）、エラー表示、エラー出力を行なう（Ｓ１１）。エラー表示としては、操作パネル制御部４を介して接続されている操作パネル２上に不適合な拡張メモリが装着されていることを表示する。また、エラー出力としては、エンジンプロット制御部７を介してプロットエンジン駆動部３から不適合な拡張メモリボード１２が装着されていることを通知するエラープリントが出力される。
【０００８】
【発明の効果】
請求項１記載の発明によれば、メモリデバイスと内部で配線される配線長データを格納する手段を備えた拡張メモリボードが装着された際に、拡張メモリボード内で配線される配線長データを検出する検出手段を備えたことで、メモリＩ／Ｆ動作における波形品質精度を確認することができる。
請求項２記載の発明によれば、拡張メモリボード上の配線長データとの比較を行なうためのプログラム及び閾値が格納されているプログラム格納手段と、拡張メモリボードが装着された際に、プログラム格納手段に格納されている閾値と拡張メモリボード内で配線される配線長を比較して、拡張メモリボードが正常に動作し得る配線長データであるかどうかを判断する判断手段と、拡張メモリボードが正常に動作し得る配線長データの場合には、拡張メモリボードの領域を有効領域として拡張する拡張手段とを備えたことで、メモリＩ／Ｆ動作における波形品質精度を確認しながらメモリ領域を拡張させていくことができる。
請求項３記載の発明によれば、拡張メモリボードが正常に動作し得えない配線長データの場合には、拡張メモリボードの領域を無効領域とする無効領域化手段と、装着されている拡張メモリボードが認識できない旨を通知する通知手段とを備えたことで、メモリＩ／Ｆ動作における波形品質精度上、不適合な拡張ボードが装着されていることをユーザーに通知することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るメモリ制御装置のブロック図である。
【図２】拡張メモリボード上で配線されている信号線の配線長（トポロジー）の一例を示す図である。
【図３】グループＸの拡張メモリ上の配線長の表及び、拡張メモリ上の配線長に対する各配線長さの閾値データ表を示す図である。
【図４】本発明における電源投入時からの動作フロー図である。
【符号の説明】
１ ＣＰＵ（検出手段、判断手段、拡張手段、無効領域化手段）
２ 操作パネル（通知手段）
３ プロットエンジン駆動部（通知手段）
１１ プログラム格納手段
１２ 拡張メモリボード
Claims (3)
- メモリデバイスと内部で配線される配線長データを格納する配線長データ格納手段を備えた拡張メモリボードが装着された際に、該拡張メモリボード内で配線される配線長データを前記配線長データ格納手段により検出する配線長データ検出手段を備えたことを特徴とするメモリ制御装置。
- 請求項１記載のメモリ制御装置において、前記拡張メモリボード上の配線長データとの比較を行なうためのプログラム及び閾値が格納されているプログラム格納手段と、前記拡張メモリボードが装着された際に、前記プログラム格納手段に格納されている閾値と前記拡張メモリボード内で配線される配線長を比較して該拡張メモリボードが正常に動作し得る配線長データであるか否かを判断する判断手段と、前記拡張メモリボードが正常に動作し得る配線長データの場合には、前記拡張メモリボードの領域を有効領域として拡張する拡張手段と、を備えたことを特徴とするメモリ制御装置。
- 請求項２記載のメモリ制御装置において、前記拡張メモリボードが正常に動作し得えない配線長データの場合には、前記拡張メモリボードの領域を無効領域とする無効領域化手段と、装着されている拡張メモリボードが認識できない旨を通知する通知手段とを備えたことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002356064A JP2004192074A (ja) | 2002-12-06 | 2002-12-06 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002356064A JP2004192074A (ja) | 2002-12-06 | 2002-12-06 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004192074A true JP2004192074A (ja) | 2004-07-08 |
Family
ID=32756495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002356064A Pending JP2004192074A (ja) | 2002-12-06 | 2002-12-06 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004192074A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015138556A (ja) * | 2014-01-23 | 2015-07-30 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ターゲットモジュールのライトレベリングを制御するライトレベリング制御回路及びそれにしたがうライトレベリング制御方法 |
-
2002
- 2002-12-06 JP JP2002356064A patent/JP2004192074A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015138556A (ja) * | 2014-01-23 | 2015-07-30 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ターゲットモジュールのライトレベリングを制御するライトレベリング制御回路及びそれにしたがうライトレベリング制御方法 |
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